半導体テスト設計技術の動向

2012.年 3 月 1１日

大分県ＬＳＩクラスター形成推進会議
 目次

1. テスト容易化設計（DFT） -------------------------------------------------------------- 3
1.1 基礎知識 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.1.1 テスト時間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.1.2 テストコスト . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.1.3 テストコスト低減の検討項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.1.4 DFT の位置づけ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.1.5 DFT（スキャン設計）の概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.1.6 スキャン設計の課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.2 技術動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.2.1 ロードマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
1.2.2 解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2. 組込み自己テスト（BIST） ------------------------------------------------------------ 13
2.1 基礎知識 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.1.1 BIST の狙い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.1.2 論理 BIST の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2 技術動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.2.1 ロードマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.2.2 解説 . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3. テスト生成 ------------------------------------------------------------------------ 15
3.1 基礎知識 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.1 テスト生成の位置づけ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.2 故障モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.1.3 テスト生成方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.1.4 テストデータ品質 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3.1.5 低電力テスト生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.2 技術動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.2.1 ロードマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.2.2 解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

4. テストデータ量 --------------------------------------------------------------------- 31
4.1 基礎知識 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.1.1 スキャンテストにおけるテストデータ量とテスト実行時間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.1.2 テストデータ圧縮技術 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.1.3 回路規模増大のテストパターン数への影響 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.1.4 故障モデルの拡張によるテストパターン数の増大 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.1.5 先端設計／プロセス技術のテストパターン数への影響 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . 33
4.1.6 テストデータ圧縮の課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

1
 4.2 技術動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.2.1 ロードマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.2.2 解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

5. テスト記述言語 -------------------------------------------------------------------- 36
5.1 基礎知識 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
5.1.1 テスト記述言語の必要性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
5.1.2 テスト記述言語の標準化動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
5.1.3 テスト記述言語標準化の課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
5.2 技術動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . 38
5.2.1 ロードマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.2.2 解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

6. アナログ・ミックスドシグナルテスト ----------------------------------------------------- 40
6.1 基礎知識 . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
6.1.1 主なテスト手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
6.1.2 主な問題点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
6.2 技術動向 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
6.2.1 ロードマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
6.2.2 解説 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

参考文献 ----------------------------------------------------------------------------- 45

2
1. テスト容易化設計(DFT）
1.1 基礎知識
1.1.1 テスト時間
LSI テストはその出荷品質を保証するとともにテストコストを出来るだけ低く保つことが重要である。LSI テストコス
トの製品コストに占める割合は、一般に数％と言われているが、テストが高機能化や複雑化するにつれ、その維
持や低減は容易ではない。図 1.1 は典型的な SoC ( System-On-a-Chip ) のテスト時間の内訳例を示す。各テス
ト項目の意味は以下のとおりである。
スキャン：論理部のスキャンテスト方式を用いたテスト、DFT の代表的なテスト方式。
MBIST：オンチップメモリの自己テスト、メモリの規則的構造に着目したアルゴリズミックなテストを行う。
IDD：IDD 電流量のテスト。
DC:IO 回路の DC パラメトリックテスト。
ファンクション：機能動作に着目したテスト、設計者の論理シミュレーションデータから作られる。
高電圧：通常許容電圧より高電圧の短時間ストレステスト。
アナログ：ADC/DAC 等のアナログ回路の動作・特性テスト。
高速 I/F：SerDes 等のシリアル I/F の動作・特性テスト。
この図より以下のことが分かる。
z ファンクションテストのコストが大きい。
z アナログ、高速インタフェースのコストが大きい。
スキャンや MBIST は本節で紹介する DFT（Design for Testability）技術が用いられ、もっとも自動化が進んでい
るが、ファンクションテストも依然大きな割合を占めており、DFT の更なる改良が必要なことを示している。一方、ア
ナログ、高速インタフェースのテストは、回路の特性に着目するテストの性格から標準化や自動化は進んでおらず、
設計者が個別に DFT を考案しているものの、その適用は限定的である。今後、DFT 技術の一層の発展が期待さ
れる。

テスト時間
その他 スキャン

高速I/F
MBIST

アナログ
IDD

高電圧 DC

ファンクショ
ン コンタクト

図 1.1 テスト時間内訳例（2007 年度 STRJ 報告書第 4 章より、円グラフに表現を変更）

3
 参考にもう少し詳しいテストメニューの例を示す。太字の斜字がいわゆる DFT 技術に該当する。
` Industry Standard tests:
` Open/shorts
` Stuck at Fault scan
` Memory BIST
` Boundary scan (1149.1, 1149.6)
` Delay tests
` Transition faults
` Path delay
` Small delay
` High speed interface tests (BER, PRBS)
` Logic BIST
` Analog/RF
` Functional tests
` Burn in
` PLL / jitter
` More Recent Tests:
` Intels ibist (high speed prbs)
` Ijtag 1687
` Instruments on a chip
` Fault Injection Test testing
出典：Z. Conroy (Cisco), A. Crouch (Asset), ITC2008
“What the Books Don’t Tell You about Test” より

1.1.2 テストコスト
テストコストは、1.1.1 節で見たテスト時間に限らず、以下のように様々な項目より構成される。
z テスト設計に関わるコスト
¾ LSI の生産個数が多い場合は、1 個当たりのコストに均等分されるので薄まる。
¾ テスト設計の期間が長いと製品の出荷時期の遅れともなるので、単なるコスト以上の意味合いがある。
¾ テストのために仕込んでおく仕組みの設計（テスト容易化設計：DFT）
— 論理部については自動化が進んでいる。
— アナログや高速 I/F については、人手設計に頼る部分が多い。
¾ テストパターンの作成、デバッグコスト
— タイミング等に関して安定なパターンの選択、確認等。
— 特にファンクションパターンのデバッグ工数大。
z テスト環境構築に関わるコスト
¾ LSI チップ一個あたりのテスト時間に対応させ生産コストとして回収される。
¾ テスタ（ Automated Test Equipment : ATE ）のコスト

4
 — テスタの機能、性能により 1 台が数千万円～数億円と高価。
— コストに影響する主な項目
z テストピン数：現在主流のパーピンテスタ方式では 1 個のピンが 1 つのテスタに相当（ピンエレ
クトロニクス）、ピン数が少ない方がコスト的に有利。
z テスタメモリ：高速 SRAM を用いるので大容量だと高価なため、通常、容量少ない。
z DC 測定機能：ロジックピンのパーピン DC 測定機能。
z AC タイミング：ロジックピンのタイミング測定機能及び周波数カウンタ機能。
z DGT/AWG：アナログテスト波形の発生器。
z 高速 I/F：Gbps 超の専用モジュール。
¾ テスト治具のコスト
— プローバ、プローブカード、ハンドラ、テストソケット等
z 特にプローバは、ATE のコストと同程度あるいはそれ以上にコスト大になる傾向。
z 多ピン化、高特性化（低インピーダンス、低インダクタンス）。
¾ テストプログラムの作成・デバッグコスト
— ATE の種類が多い場合は工数増加、ATE 間の整合性に苦労することもある。
z LSI チップに関わるコスト
¾ LSI チップ一個あたりのコスト増、生産個数には依存しない。
¾ DFT 等の回路によるチップ面積増：ウェーハ当たりの取得数が減る、あるいは歩留りが下がる。

1.1.3 テストコスト低減の検討項目
テストコスト低減のため通常行われる実施項目を表 1.1 に示す。
表１．１ テストコスト低減の実施項目

No. 項目 内容 必要技術

１ テストパターン数短縮 ・より圧縮されたパターンの作成 ・テスト圧縮技術

・効果の薄いパターン削除／順序入替 ・テスト結果モニタ（DB 化）

・データマイニング

２ テスト種類数削減 ・効果の薄いテスト削除／順序入替 ・テスト結果モニタ（DB 化）

・データマイニング

３ バーンインレス ・ウェーハ信頼性向上によるバーンイン不要化 ・歩留り向上

・ストレステストによる代替え

４ 同時測定 ・複数のダイ／チップの同時テスト ・少ピンテスト

・多ピンプローブ

・テスト時パワー低減
５ アダプティブテスト ・テスト内容のダイナミックな最適化 ・テスト結果モニタ（DB 化）

・統計的処理判定

・フィードバック

・フィードフォーワード

６ BOST ・ATE 処理のオンボード化

5
 No.1 のテストパターン数削減では、図 1.1 で大きな比率を占めるファンクションテストの DFT によるスキャンテス
トでの置き換えが考えられる。特にスキャンテストの一種の実速度の遅延テストでのファンクションテストの置き換え
が有効である。また 4 章に述べるスキャンテストの更なるパターン数の削減技術も適用可能である。また、ファンク
ションテストパターンなどで、生産テストに適用した結果をデータマイニング手法等で分析して、効果の少ないテス
トを削減することも行われる。
No.2 のテスト種類削減は、No.1 と同様に、生産テストに適用した結果をデータマイニング手法等で分析して、
効果の薄少ないテスト種類を削減する等が行われる。
No.3 のバーンインレス化はテストコスト削減にたいへん効果の大きい方法であるが、品質面でのデグレードをど
うやって防ぐかが課題である。歩留りが十分向上され、バーンインテストで除去すべき信頼性関連の不良（例：酸
化膜の破壊、ビアのボイド、エレクトロマイグレーション等）が十分低減されたことを確認して、初めてバーンインテ
ストを廃止できる。酸化膜の破壊故障については、通常使用範囲より高い電圧を短時間与えるストレステストが効
果のあることが知られているが、ストレスが強すぎると、却って破壊を進めてしまうこともあり、条件出しを注意深く
行う必要がある。
No.4 の同時測定テストは複数のダイ／チップを同時にテストするものである。例えば、プローバのピン数が 256
ピンで LSI 一個のテストピン数が 64 ピンであれば、4 個を同時にテスト可能であり、テストコストも 4 分の 1 に低減
できる（同時測定個数が多いとオーバヘッドの影響で反比例しなくなる）。メモリ LSI のテストでは 1,000 個を超える
同時測定テストが行われているが、論理 LSI では数十個程度にとどまっている（ITRS2011 テスト章[5]のテーブル
TST2 参照）。
No.5 のアダプティブテストはテストコスト削減の強力な手法として近年着目されている。これはテスト内容をウェ
ーハやダイの品質によってダイナミックに最適化する手法である。例えば、No.3 のバーンインレス化は、実際には
製造プロセスのバラツキ等もあるので、実施に困難を伴うことが多い。しかし、特定のウェーハに着目すると、前工
程でのインラインテスト結果、IDD 測定結果や遅延テストの不良率等から統計的に判定し、バーンインテストの狙
いである信頼性不良に関する品質がよいウェーハはバーンインレスとし、他はバーンインを行う、あるいはバーン
イン時間をグレード分けする等が可能となる。ただし、これらの処理をリアルタイムに行うには、インラインテストや
テスト結果のデータベース化による有機的結合と、それらを統計的処理するソフトウェアが必要となり、かなり大が
かりな仕組みとなる。また必要な情報が、製造ファブとテストハウスに分かれているような場合には、異なる組織間
での情報共有という課題も発生する。データベースやソフトウェアについては、例えば Optimal Test 社が販売して
適用事例がいくつか報告されている（http://www.optimaltest.com/）。
No.6 の BOST（Built-Out Self-Test）は、テスタ機能の一部をテスタボード（パフォーマンスボード）上に実現す
るもので、高機能なテスタより安価でテストを実現する。また信号を LSI の近くで測定できることで特性的にも質の
良いテストを可能にする。例えば、メモリテストに適用したり、高速 I/F の外部ループバックテストの実現等に用い
たりされている。なお、表の必要技術の斜め文字は DFT 技術を活用可能なものを示す。

1.1.4 DFT の位置づけ

図 1.2 は DFT 設計のフロー例を示す。図は ASIC を意識しているが、半導体ベンダ内で閉じた設計の場合は、
ユーザを論理設計者、半導体ベンダを DFT 設計者やレイアウト設計者と読み替えることが可能である。ユーザの
論理設計においては、DFT を用いるための設計ガイドラインは考慮するものの、テストのための回路を入れない
状態で、論理設計と論理検証を閉じさせる。このように論理設計とテスト設計が基本的に独立している。

6
 論理合成後に、詳細な DFT 制約の検証、DFT 回路の合成およびテスト生成を行う。DFT 制約違反がある場合
は論理設計への手戻りが発生し、テストの故障検出率（第 3 章参照）が上がらないときも論理設計への手戻りが発
生することがある。このような手戻りは LSI 開発の遅れとなる場合があるため、最近では論理設計段階において、
DFT 制約検証や故障検出率の確認を行う EDA ツールも登場している。
EDA ツールを提供するベンダは M&A を繰り返し数社での寡占化が進んできている。これはいろいろ背景があ
るが、LSI 設計が複雑化し、論理設計、テスト設計およびレイアウト設計が独立の技術でなく、密接に結びついて
統合化された技術としないと、最新のシステム化し微細化プロセスを用いた設計に対応できないことも一因と考え
られる。主な総合的な EDA ベンダには、Synopsys 社、Cadence Design Systems 社、Mentor Graphics 社がある。

論理設計

論理検証
ユーザ

論理合成 制約違反修整

DFT制約検証
半導体
ベンダ DFT合成 検出率向上

テスト生成

レイアウト

タイミング検証

サインオフ

マスク払い出し

図 1.2 DFT 設計フロー例

1.1.5 DFT（スキャン設計）の概念
DFT は文字どおりテストのための設計の技術を広く指すが、通常、論理部のスキャン設計の意味で使われるこ
とも多い。以下、スキャン設計に着目して、概念と基本技術の紹介を行う。
一般的な論理部のテストでは、図 1.3 に示すように LSI の入力からデジタル信号（電圧の高低で 0/1 判定）を入
力し、その応答を出力ピンから出てくる信号を ATE のコンパレータで電圧を観測し 0/1 判定を行う。当然、LSI 内
部のあらゆる回路に信号が通過しないと十分なテストにならないわけで、回路の入力値を所望の値に制御するこ
と（制御性）と回路の出力値に異常（故障）があったときに、その影響が LSI ピンで観測できること（観測性）が重要
である。

7
 制御性 観測性
・所望の値に制御 ・故障をLSIピンで観測

図 1.3 論理テストの概念

図 1.4 はマックスト・スキャン（MUXed Scan）のスキャンフリップフロップ（FF）構造を示す。FF のデータ入力端子

にセレクタを挿入しスキャンイネーブル信号で、本来のデータ入力信号とスキャン入力信号を切り替える。図の左
下は、スキャンイネーブル信号が 0 のときの通常 FF 動作を示す。図の右下は、スキャンイネーブル信号が 1 のと
きスキャン入力端子からスキャン出力端子へのパスが構成される。図 1.3 の FF をこのスキャン FF で置き換えると
図 1.5 のようになる。図では LSI のスキャン入力ピンをスキャン FF のスキャン入力端子を接続し、スキャン出力端
子を次のスキャン FF のスキャン入力端子に接続し、すべての FF に対してこの操作を繰り返す。最後のスキャン
出力端子は LSI のスキャン出力ピンに接続される。このようにして LSI 内の FF が一つのシフトレジスタ（スキャンチ
ェーンと呼ぶ）を構成し、LSI のスキャン入力ピンから任意の値を FF にセットし、また LSI のスキャン出力ピンから
FF の値を読みだすことが可能となる。
クロック（CLK) データ出力(Dout)

フリップ
データ入力(Din) フロップ

スキャン入力(Scan_in)
スキャン出力(Scan_out)
スキャンイネーブル
SE(Scan_enable)

CLK Dout CLK Dout

Din
Scan_in Scan_out

‘0’ ‘1’
図 1.4 スキャンセルの概念

スキャン入力

スキャン出力

CLK Q
D SO
SI
SE

図 1.5 スキャンテストの概念（１）

8
 図 1.6 は図 1.5 と同じ構造をより概念的に書き直している。一般的な論理回路は図に示すように、組合せ回路
（AND、OR 等記憶素子を含まない回路）と FF に分けて表現でき、FF の値が組合せ回路に入力され、その結果が
また FF に取り込まれると考えることが出来る。一方、FF はスキャン入力からスキャン出力への図 1.5 で説明したパ
スも存在する。スキャンイネーブル信号（SE）が１のときをスキャンインモードと呼ぶが、FF の数だけのクロックを入
力することで、すべての FF に外部から値を設定できる。その後、SE を 0 にしてクロックを入力することで、組合せ
回路に FF の値が入力され（キャプチャモードと呼ぶ）、その応答がまた FF に取り込まれる。次に、SE を 1 にして
FF の値を LSI 外部に読み出すことができる（スキャンアウトモードと呼ぶ）。
なお、実際の適用ではスキャンインによる FF への入力と、スキャンアウトによる FF の読み出しは同時に行われ
る。また、スキャンチェーンは複数本設けられる。一般に、スキャンチェーンは数 100 個の FF で構成され、キャプ
チャモードでのクロック数は数個にすぎないので、テストに要する時間の殆どは、スキャンイン／スキャンアウトに
要することが分かる。従って以下の近似式が成立する。なおスキャンチェーンは簡単のため全て同じ長さと考え
る。

スキャンチェーン長（スキャンチェーン内 FF 数）＝全体の FF 数÷スキャンチェーン本数 (1)

テスト時間＝スキャンチェーン長×クロック周期（周波数の逆数）×テストパターン数 (2)

スキャンイン／スキャンアウトのクロックは電力低減のため低速（数 10MHｚ）に抑えることが多い。(1)よりスキャン
チェーン本数を増やせば、スキャンチェーン長が短くなり、(2)よりテスト時間も低減できることが分かる。ただし、ス
キャン入力の LSI ピンの数も同じだけ増やす必要がある。テスト時間低減をスキャンの構造からみて整理すると以
下の項目が考えられる。
z スキャンチェーン長を短く（スキャンチェーン本数を多く）する。
z クロック周期を短くする（周波数を上げる）。
z テストパターン数を減らす。

外 外
部 部
入 組合せ回路 出
力 力
FF スキャン
出力ピン
FF
FF
スキャン
入力ピン
CLK

SE

スキャン・インモード キャプチャモード スキャンアウトモード

CLK CLK CLK Dout
Dout Dout

Din
Scan_in Scan_in Scan_out
Scan_out

‘1’ ‘0’ ‘1’

図 1.6 スキャンテストの概念（２）

9
1.1.6 スキャン設計の課題
スキャン設計は以上のように論理設計に影響をあまり与えることなく適用でき、自動化が進んだため広く用いら
れている。主な課題を以下に列挙する。
z テスト品質の向上
¾ 微細化プロセスや LSI の高速化に伴う様々な欠陥の増加に対応したテストパターン生成
— 実速度テスト（アット・スピード・テスト）
— Faster Than At-Speed Test (実速度より速いテストタイミングでのテスト)
— 微小遅延故障テスト（スモール・ディレイ・テスト）
— ブリッジ故障テスト
— セル内故障テスト（セル内トランジスタ故障に注目したテスト）
— N 回検出テスト(同じ個所をＮ回異なったテストパターンでテストする手法)
z テスト時の環境を実動作レベル化
¾ テスト時の電圧降下やノイズの抑止、制御
¾ テスト時の発熱の抑止、制御
— 電力考慮テスト
— 発熱考慮テスト
z テストデータ量圧縮
¾ データ量圧縮技術による ATE のスキャンメモリ容量対応
¾ テスト数およびテスト時間の低減
— 圧縮パターンスキャンテスト
z メモリ BIST
¾ 微細化プロセスや LSI の高速化に伴う様々な欠陥の増加に対応したテストパターン生成
¾ リペア、故障診断への対応デバイスへの対応
¾ 様々なメモリデバイスへの対応
z システム化への対応
¾ 階層的テスト
¾ IP（Intellectual Property）コアへの対応
— IEEE1450 他
z 故障診断
¾ 故障原因の特定による歩留り向上、システマティック欠陥の除去
¾ アダプティブテストへの寄与
— 大量故障診断（Volume Diagnosis、故障の統計的傾向を見るため大量のダイ／ＬＳＩを故障診断す
る手法）
z 装置デバッグ、システムテスト
¾ ATE がないシステム環境でのテスト可能化
¾ 装置組み立て不良のテスト
¾ フィールドでの不良のテスト
— IEEE1149（バウンダリスキャン、基板上でＬＳＩの接続テストを行うために規格化されたテスト手法）

10
 — BIST
z 新デバイスへの対応
¾ SIP、3D デバイスのテスト
¾ TSV（Through Silicon Via）のテスト
¾ MEMS、LCD ドライバ、イメージセンサ

1.2 技術動向
1.2.1 ロードマップ
ITRS (International Technology Roadmap for Semiconductors) 2011 Edition (国際半導体技術ロードマップ 2011
年版)[5] から、特に DFT に関する部分（2011～2022）について次のように抜粋する。

表１．2 DFT に関する要求課題（2011～2022）

要求項目 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022

論理テストの DFT

ATPG のサポート故障モデル 微小遅延故障 微小遅延故障（拡張） 欠陥ベースの故障モデル

マルチコアの部分良品対応 Ad Hoc 部分自動化 自動化（限定） 自動化（汎用）

階層的 DFT 部分 自動化（限定） 自動化（汎用）

3D 積層チップ Ad Hoc 部分自動化 自動化（限定） 自動化（汎用）

論理コアインテグレーション

コアテスト I/F 標準化 部分自動化 自動化

ATE との I/F 標準化 限定 限定使用（全情報） 汎用使用（全情報）

SoC レベルの故障検出率 Ad Hoc 論理＋メモリ 論理＋メモリ＋IO 論理＋メモリ＋IO＋アナログ

埋込みメモリ（SRAM）

リペア（歩留り向上目的） 数個 対応する行列数増加 より精巧なリペア

回路量：BIST/BISR/BISD 35 K ゲート/M ビット

高速メモリ I/F 一部 部分的適用 全面適用

アナログコアインテグレーション

アナログ BIST との I/F Ad Hoc 部分自動化 自動化（限定） 自動化（汎用）

非 BIST 化部分との I/F Ad Hoc 部分自動化 自動化（限定） 自動化（汎用）

製造への寄与

階層的システム故障診断 論理 論理＋メモリ 論理＋メモリ＋インタフェース

故障診断のサポート欠陥 遅延 遅延＋クロストーク 遅延＋クロストーク＋一時的故障

大量故障診断のデータベース 欠陥情報の収集と格納 自動化された故障診断

11
1.2.2 解説
論理テストの DF ついては、品質向上のための ATPG（Automated Test Pattern Generator、テストパターン生成）
の故障モデル拡充、マルチコアで一部のコアだけが不良の時にチップ全体を不良品と判定しないための技術、
大規模化等に対応するための階層的 DFT、および 3D デバイスへの対応が挙げられている。論理コアインテグレ
ーションでは、論理部、メモリ部やアナログ部の欠陥密度を考慮して、チップ全体での故障の発生頻度を見積もる
技 術 で あ る 。 埋 込 み メ モ リ で は 、 回 路 量 を 一 定 に 保 っ た 上 で 、 BIST(Built-In Self-Test) 、 BISR(Built-In
Self-Repair)、BISD（Built-In Self-Diagnosis)等の機能向上を要求している。アナログコアインテグレーションでは、
アナログ BIST とのインタフェース標準化を要求している。製造への寄与では DFT を活用した歩留り向上を挙げて
いる。このように DFT は、さまざまな視点から発展、改良されていくことが求められている。

12
2. 組み込み自己テスト(BIST）
2.1 基礎知識
2.1.1 BIST の狙い
BIST は LSI 内で自己テストを行うため、LSI 外部と最小の I/F でテストを実行することが出来る。そのため、ボー
ドテスト、システムテストやフィールドでのテスト等の、ATE がない環境でのテストに最適である。
生産テストでは、メモリ BIST が広く適用されている。メモリテストは、その規則的構造に基づくテストアルゴリズムが
確立しているため、BIST 化が早くから実施されてきた。最近は、テスト結果から故障の個所を自動判定し、リペア
を行う BISR（Built-In Self-Repair）も用いられている。またフェールビットの統計情報を取り出し歩留り向上に役立
てることも多く行われている。
論理 BIST は、テストパターンのランダム性による様々な欠陥の検出能力に期待して、生産テストでも用いられ
ている例もある。ただ、ATPG による決定論的なテストパターン生成に比べて、高い検出率に到達するのに、多く
のテストパターンを要することと、BIST を適用中も ATE を専用することから、コスト的には必ずしも有利とは言えず、
BIST の特長を生かし切れていない。一昔前は、スキャンテストのテストデータ増加の対応策として期待されたが、
圧縮パターンスキャンテスト（第 4 章参照）で対応可能になってきたため、現在は前述の品質向上目的で限定的
に用いられている。
その他、PLL のテストを行う BIST、Serdes の内部ループバックテストを行う BIST、ADC/DAC のテストを行う BIST
等が提案され、限定的に用いられている。

2.1.2 論理 BIST の構造

図 2.1 にスキャンベース論理 BIST の構造を示す。これは、スキャンテストのスキャンインとスキャンアウト側に、
それぞれ疑似ランダムパターン生成回路とパターン圧縮器を接続したもので、STUMPS（Self-Testing Using MISR
and Parallel SRSG）とも呼ばれる。疑似ランダムパターン生成回路は、数 10 ビットようのシードと呼ばれる初期値を
与えることで、疑似ランダムパターン（非常に長い周期性を持つので正確にはランダムでないが、一見、ランダム
に近いパターン）を発生する。スキャンアウト結果はパターン圧縮器でシグナチャと呼ばれる数 10 ビットの値に圧
縮される。正常回路のシグナチャと故障回路のシグナチャは非常に高い確率で異なるので、シグナチャを観測す
ることで、故障の有無を判定できる。 初期値（シード）

擬似ランダム・パターン発生器

FF FF FF FF FF FF

FF FF FF FF FF FF

FF FF FF FF FF FF

FF FF FF FF FF FF

パターン圧縮器

期待値（シグナチャ）

図 2.1 スキャンベース論理 BIST 構造

13
2.2 技術動向
2.2.1 ロードマップ
国際半導体技術ロードマップ（ＩＴＲＳ）2011 ではメモリＢＩＳＴに触れているが第 1 章に示した。その他、特に BIST
に関する記述はないが、学会や EDA ベンダ等の動向を元に著者の見解を参考に示す。

表 2．1 論理ＢＩＳＴに関する要求課題（2011～2022）

要求項目 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022

技術開発 Ｘ値対応、故障診断 低電力化 新技術（高検出率、高速化）

生産テストへの適用 限定適用 適用拡大（ＡＴＥレステスト）

システムテストへの適用 限定適用 適用

フィールドテストへの適用 限定適用 適用

2.2.2 解説
論理 BIST は ATE 環境でテストする限りはコスト的なメリットを見出すのは難しいが、ATE レスで行うイノベーショ
ンが生じれば、コスト的に有利となる可能性を有している。システムテストやフィールドテストへ本格的に用いられ
るには、少ないシードで実速度テストを行えることが必要である。低電力化の技術や検出率の向上、テスト時間の
低減技術等が望まれる。

14
3. テスト生成
3.1 基礎知識
3.1.1 テスト生成の位置づけ
テスト生成を議論するためには、まず LSI テスト関連技術の中でのテスト生成の位置づけを明確する必要があ
る。図 3.1 はテスト生成の位置づけを示している。

機能設計 テスト容易化設計 機能・テスト テスト生成

データ 設計データ

テスト項目 テスト入力
テスト設計 タイミング情報 規格書 テストデータ
ピン配置情報 期待値

テスタ接続用冶具作成 テストプログラム作成

テスト実施
パフォーマンスボード テスト
ソケットボード プログラム
プローブカード
ＬＳＩ
テスタ テスト装置
接続

自動化 ハンドラ
プローバ

図 3.1 テスト生成の位置づけ

図 3.1 に示すように、LSI テスト関連技術は以下のような３つの主要部分（テスト設計、テスト実施、テスト装置）

に分けられている。

● テスト設計
テスト設計関連技術は更に、テスト容易化設計（DFT: Design for Testability）及びテスト生成（Test
Generation）からなる。テスト容易化設計はその名の通り、LSI 回路の機能を変えず、そのテストを効果的・効
率的に行えるようにする追加設計のことである。テスト容易化設計は特に順序回路のテストを現実的な時間内
に実施するために必要不可欠である。テスト生成は、テストの実施においてテスト対象回路に与えるテスト入
力データ及びテスト対象回路からの実応答の比較対象となる期待値応答データを、回路データと故障モデ
ルに基づいて作成することである。テスト生成の中心はテスト入力データの生成であり、期待値応答データは
テスト入力データに対するシミュレーションで求めることができる。テスト生成の結果として、テストデータ（テス
ト入力データ及び期待値応答データ）が得られる。

15
● テスト実施
テスト実施関連技術は、テスタで実際に半導体製品のテストを行う際に必要となるすべてのものを用意する
作業のことである。具体的には、テスタ接続に必要な冶具（DIB、パフォーマンスボード、ソケットボード、プロ
ーブカードなど）の作成、およびテスタを制御し自動的に各種測定を行うためのテストプログラムの作成が含
まれている。テストプログラムは規格書とテストデータに基づいて作成される。規格書には、半導体製品の特
徴、機能、電気的特性、スイッチング特性、物理寸法などの情報が記載されている。一方、テストデータは設
計データに対して自動生成ツールによって生成されることが多い。特にランダムロジック部に対して、このよう
なテストデータの生成が不可欠である。テスト実施設計は、規格書に基づいてその製品に最適なテストプラン
を立てることから始まる。また、テスタとの接続に必要な冶具の設計も規格書に基づいて行われる。さらに、規
格書から抽出されるテスト項目、タイミング情報、ピン配置情報、およびテストデータからのパターン情報に基
づいてテストプログラムが作成される。テストプログラムは、それぞれのテスタの OS（Operating System）がもつ
特殊なプログラミング言語によって記述される。また、必要な要求やパラメータを入力すれば、自動的にテスト
プログラムを生成するツールもある。
● テスト装置
テスト装置関連技術は主に、テスタ（ATE: Automatic Test Equipment）、プローバ（Prober）、ハンドラ
（Handler）に関連している。テスタは LSI 製品の量産テストによく使われているため、製品の品質と信頼性を大
きく左右している。また、テスタは数千万円から数億円もする高価な機器である。このため、１個の製品にかか
るテスト時間はそのまま製品のコストに跳ね返る。プローバは、ウェーハ上に作り込まれた多数のベアダイ状
態の IC チップの電気的特性の測定や各種テストを 1 個 1 個行うため、ステージにウェーハを乗せ、プローブ
カードをセットし、テスタからのテスト信号をプローブカードを介して LSI チップに入力したり、LSI チップからの
出力信号をプローブプローブカードを介してテスタに戻したりするための装置である。ハンドラは、最終試験
において接続されたテスタからのデータを受け、設定されたレベルに応じて各種パッケージ化された半導体
デバイスを自動的に良品・不良品に分類、選別処理する装置であり、一種のロボットと見なすことができる。ハ
ンドラは多数の半導体デバイスのテスト処理を効率的に行うために必要不可欠である。

以下ではまず、テスト生成に関する最も基本的な知識として、故障モデルとテスト生成方法の概要について述べ
る。その次に、テストデータ品質の見方について紹介する。最後、今後益々重要になる低電力テスト技術の背景
と基本について触れる。

3.1.2 故障モデル
テストデータの生成と評価において最も重要な概念は故障モデル（Fault Model）である。故障モデルは半導体
LSI 回路に発生しうる物理欠陥（Physical Defect）の振る舞いを表現する手段のことである。最も一般的な故障モ
デルは物理欠陥の論理的な振る舞いを捉えるため、論理故障モデル（Logic Fault Model）と呼ばれることが多い。
また、故障モデルを立てる作業は故障モデリング（Fault Modeling）と呼ばれる。
図 3.2 は故障モデリングの例を示している。ここでは、実際の LSI 回路において、ある信号線 A が電源配線とシ
ョートした欠陥があるとする。この物理欠陥の論理的な振る舞いは、ゲートレベルの回路表現において表現すると、
信号線 A の論理値が０に固定してしまうことになる。このような論理値が０または１に固定してしまうと仮定する故障
モデルはよく知られている縮退故障モデル（Stuck-At Fault Model）である。

16
 物理欠陥 論理故障
Defect Fault

故障モデルリング
A

A GND

実際のLSI回路 ゲートレベル回路モデル
（信号線Aが電源とショ－ト） （信号線Aの論理値が０に固定）

図 3.2 故障モデリングの概念

テストデータ生成においては、物理欠陥の存在を直接検出するような手法は極めて高品質な LSI テストを実現

するという利点があるが、物理欠陥の種類と個数が小さい LSI 回路でも多すぎるため、現実的ではない。このため、
物理欠陥の論理的な振る舞いを表現する論理故障をテスト入力データの生成において直接的な対象とすること
が一般的である。この場合、テスト生成の対象もその数も限定されるようになり、テスト入力データを効率よく生成
することができる。例えば、N 本の信号線を持つゲートレベルの論理回路内の縮退故障数は高々2*N である。
テスト生成において最もよく使われる故障モデルは縮退故障モデル（Stuck-At Fault Model）である。この故障
モデルはゲートレベルの論理回路の各信号線に対して仮定される。具体的には、１つの信号線には、２つの縮退
故障、つまり 0 縮退故障と 1 縮退故障が仮定される。 0 縮退故障（Stuck-At-0）はその信号線の論理値が０に固
定されてしまう故障である。図 3.2 のような信号線とグランドのショートはその例である。1 縮退故障（Stuck-At-1）
その信号線の論理値が１に固定されてしまう故障である。信号線と電源のショートはその例である。一般に、縮退
故障は論理回路の構造的な欠陥の一部を表現している。
１つの縮退故障は、一般に１つのテストパターンで検出できる。この場合のテストパターンとは、その印加によっ
て、故障が論理回路に存在する場合と存在しない場合の回路の少なくとも 1 本の外部出力線に異なる論理値が
現れるようにする外部入力値の組合せである。例えば、図 3.3 では、論理回路に<0、 0、 1、 0>を印加したとき、
信号線 A の 0 縮退故障が存在しない場合の回路の出力値は１であるが、信号線 A の 0 縮退故障が存在する場
合の回路の出力値は０である。このため、信号線 A の 0 縮退故障はテストパターン<0、 0、 1、 0>によって検出さ
れたという。一般に、１つのテストパターンで複数の故障を検出することができる。論理回路のテストデータはすべ
てのテストパターンとそれぞれの出力期待値からなる。

正常回路
0
1
0 1
A 1
1
0 0
テストパターン 0 故障回路 故障が検出された
1 ０縮退故障
0 0
0
0 A 0
0
1
0

図 3.3 縮退故障の検出

17
 半導体集積回路の微細化・高速化が進むにつれ、回路のタイミングに影響を与えるような物理欠陥が増えてき
ている。このような物理欠陥を含む LSI 回路は、所定の動作速度（つまり機能動作速度）より低い速度でテストする
場合正常に動作する可能性があるが、所定の動作速度で行われるテスト（At-Speed Test: 実速度テスト）を実施
すればタイミング異常が顕在化することが多い。
このような実速度テストを行うために、遷移遅延故障モデル（Transition Delay Fault Model）を用いてテスト入力
データを生成することがよく行われる。ゲートレベルの論理回路の信号線における遷移遅延故障モデルは、ある
信号線における１から０へまたは０から１への論理値変化（つまり遷移）が所定のタイミングより遅れると仮定する。
例えば、図 3.4 の信号線 B において、設計上 1ns の遅延時間が設けられている。正常な場合は、A から FF まで
の信号伝搬時間が 19ns であり、所定動作速度 25ns でテストしてもタイミング異常がない。しかし、物理欠陥によっ
て信号線 B の 10ns になるという遷移遅延故障がある場合、A から FF までの信号伝搬時間が 28ns であり、所定
動作速度 25ns でテストすればタイミング異常が現れる。ただ、この遷移遅延故障は、 28ns 以上の低速度でテスト
する場合にはタイミング異常が現れない。このため、実速度テストを実施することは半導体集積回路の品質を保
証するために重要である。

テストパターン
V１ V２
遷移遅延故障
0 １ A B
1ns 5ns
0 0 1ns 5ns
1ns 10ns 5ns FF
1ns
1 １
0 0 CLK

19ns

28ns

25ns 低速度テスト
（所定動作速度） （Slow-Speed Test）
実速度テスト
（At-Speed Test）

図 3.4 遷移遅延モデル

図 3.4 に示すように、１つの遷移遅延故障を検出するために、２つのテストパターンが必要である。この２つのテ
ストパターンを実速度間隔で印加し、遷移遅延故障が仮定される信号線において論理値の遷移を引き起こし、そ
の遷移を少なくとも１つの外部出力線まで伝搬する。一般に、遷移遅延故障を対象に生成されるテストデータの
量は縮退故障を対象に生成されるテストデータの量より大幅に増える。このため、遷移遅延故障を対象とするテス
ト生成ではテストデータ圧縮が特に重要な課題となる。

3.1.3 テスト生成方法
テスト入力データを生成するために、次の３つのアプローチがある。

● ファンクションテストパターン生成
ファンクションテストパターンは被検査回路の機能（Function）に着目して作られるテストパターンのことであ

18
 る。その生成はテスト生成用の特別なアルゴリズムが要らず簡単であるが、生成されるテストパターンの数が
多い。また、ファンクションテストパターンの生成に故障モデルを利用しないため、生成されるテストパターン
に対して故障シミュレーションを行って故障検出率を求める必要がある。
● ランダムテストパターン生成
テスト対象の LSI 回路の入力線に対してランダムに生成される論理値（０と１）からなるテストパターンのこと
である。ファンクションテストパターンと同様、故障シミュレーションにより故障検出率を求める必要がある。ラン
ダムテストパターンは簡単に生成できるが、90%以上の比較的高い故障検出率を得られない場合が多い。
● 決定性テストパターン生成
故障モデルを決め、その故障モデルにおける各対象故障が検出されるように、外部入力線に必要な論理
値をテスト生成アルゴリズムによって求める形で生成するテストパターンのことである。このようなテスト生成は
複雑なテスト生成アルゴリズムを必要とする他、テスト生成時間も長いが、困難であるが、生成されるテストパ
ターンの数は少なく、故障検出率も高いという利点がある。決定性テストパターンを生成するためには、
ATPG（Automatic Test Pattern Generation）と呼ばれる高度なプログラムを用いることが多い。

図 3.5 は ATPG の例を示す。ここでは、D 記号を使用する。D は信号線の正常時の値が１、故障時の値が０で

あることを表す。明らかに、信号線 f の０縮退故障を検出するために、まず故障箇所 f に D を設定することが必要
である。これは外部入力信号線 a と b に論理値０を与えることによって達成できる。この操作は活性化と呼ばれる。
しかし、信号線ｆの０縮退故障を検出するためには、故障の活性化だけでは不十分である。それは、テスタが回路
内部にある故障の影響を観測できず、外部信号線に現れる信号値しか観測できないからである。このため、信号
線ｆにある故障の影響（Ｄ記号で表されている）を外部信号線に現れるようにしなければならない。これは、外部入
力信号線 c と d に論理値１と０をそれぞれ与えることによって達成できる。この操作は伝搬と呼ばれる。ATPG の基
本は、活性化と伝搬を繰り返すことによって対象故障を検出できるテストパターンを生成することである。

０縮退故障
a
0
b f

c
d

0 D
活性化 D
0 D 正常時＝１
D
故障時＝０
1
伝搬
0

図 3.5 ATPG の例

3.1.4 テストデータ品質
テストデータ品質は LSI 製品にとって重要な役割を果たしている。図 3.6 に示すように、製造された LSI には、
良品チップと不良チップが含まれる。そのため、良品・不良品を判別するため LSI テストが行われる。その結果とし
て、テストをパスした LSI チップが良品として出荷されるが、テストにフェイルした LSI チップは不良品として廃棄さ

19
れる。理想的なテストにおいては、すべての良品チップがテストにパスし、すべての不良チップがテストにフェイル
する。しかし、現実には、テストデータの問題やテスト環境不良によって、不良チップが間違って良品として出荷さ
れることもあれば、良品チップが間違って不良品として廃棄されることもある。前者は LSＩ製品の品質低下を、後者
はテス歩留りの低下をそれぞれ引き起こす。

製造 テスト ユーザ

良品チップ テストをパスしたチップ
（出荷へ）

製品の品質低下
製造された
LSI テスト歩留りの低下

不良チップ テストにフェイルしたチップ
（廃棄へ）

図 3.6 テストデータ品質のインパクト

明らかに、テストデータ品質を高めることは LSI 製品の品質向上によって重要である。そのために、LSＩ回路に

多発する物理欠陥を十分に表現できる論理故障を対象に高い故障検出率を有するテストデータを生成する必要
がある。それに加えて、テスト対象回路に誤動作を引き起こすことのないようにテスト時電力を抑えることも重要で
ある。低電力テストこれについて、次節に詳しく述べる。

3.1.5 低電力テスト生成
LSI 製品には豊富な機能に加えて低い機能電力が必要不可欠である。機能動作時の消費電力を削減するた
めの技術が多く提案されている。その多くは、同時に動作する機能ブロック数が少ないことを利用している。

売れる
豊富な機能 ＬＳＩ製品 低い消費電力

Test
機能動作時 テスト時
Function
Call Cam 3x～8x Call Cam

TV Mail 電力急増 TV Mail 温度破壊・ 誤動作

低い機能動作電力 高いテスト電力 テストの危機
（同時動作ブロックが少ない） （同時動作ブロックが多い） （テスト歩留りが低下）

低電力設計 低電力テスト

クールなLSI製品

図 3.7 低電力テストの必要性

20
 例えば、図 3.7 に示すように、通話機能（Call）、カメラ機能（Cam）、TV 機能（TV）、メール機能（Mail）は同時に
使うことはない。使わない機能ブロックを電源ネットワークから一時的に切り離すことによって、機能動作の消費電
力を大幅に削減することができる。
しかし、LSI 製品をテストする場合は、テスト効率を高め、テスト時間（そしてテストコスト）を削減するために、でき
るだけ多くの機能ブロックを同時にテストしなければならない。そのため、テスト電力は機能電力より大幅に高くな
ることが一般的である。Freescale 社からの報告によると、テスト電力は機能電力の３倍から８倍になることもある。こ
の高いテスト電力によって、機能的には正常な LSI 回路でもテスト時には、高温による回路破壊や誤動作が起こり、
テスト歩留りが低下してしまう。この問題を解決しなければ、低消費電力 LSＩ設計を製品として実現することができ
ない。つまり、低消費電力 LSＩ製品を成功させるためには、低電力設計も低電力テストも必要不可欠である。
LSI 回路のテスト時消費電力を削減するために、回路構造を変更するアプローチ（ハードアプローチ）はあるが、
設計コスト、追加回路のコスト、及び性能に対する影響が大きい問題がある。これに対しては、テストデータを工夫
することによってテスト時消費電力を効果的に削減するアプローチ（ソフトアプローチ）もある。このアプローチは、
回路設計や性能に悪影響を与えないという利点があるが、テストデータ量が増える可能性がある。

０１０ ０１Ｘ ０１１

１１０ Ｘ１０ １１０
０１１ ０ＸＸ ００１

X-Identification： 冗長ビットを見つける技術
X-Filling： 状態遷移量を下げる論理値を決定する技術

(1) 低電力テストの生成例

(90nm process / 1.2V / 600K Gates)

従来テスト 低電力テスト
0.06
Launch-Induced IR-Drop (V)

Risky
0.05

0.04
-

0.03

0.02

0.01 Safe

0.00
0 50 100 150 200 250 300
Vectors.

(2) 低電力テストの効果

図 3.8 低電力テスト生成の概念

21
 図 3.8 にソフトアプローチの一例を示す。図 3.8 (1)の論理回路に対しては、まず従来通りのテスト生成を行い、
故障検出を対象とした初期テストパターンを生成する。次に、初期テストパターンの入力ビットから、初期テストパ
ターンの故障検出能力（つまり故障検出率）を低下させないような冗長ビットを見つける操作（X-Identification）を
行う。このような冗長ビットは初期テストパターンに多く存在することが一般的であり、回路によっては、80％以上の
入力ビットが冗長ビットであることもある。その後、冗長ビットに対して、テスト電力を低下させるような論理値を決め
て埋め込む作業（X-Filling）を行う。このようにして得られる最終テストパターンは、高い故障検出率を維持したま
まテスト電力が低下することになる。図 3.8 (2)には、低電力テスト生成の効果を示している。従来手法で生成した
テストデータでは、多くのテストパターンで制限値を超えるような電圧降下（IR-Drop）が起きている。低電力テスト
データを用いた場合、ほとんどのテストパターンにおいて動的電流が小さくなり、IR 効果による電圧降下も制限値
以内に緩和されていることが分かる。

3.2 技術動向
3.2.1 ロードマップ
ITRS (International Technology Roadmap for Semiconductors) 2011 Edition (国際半導体技術ロードマップ 2011
年版) から、特にテスト生成に関する部分（2011～2022）について次のように抜粋している。
● 表 3.1(a)と表 3.1(b)
MPU（Micro-Processing Unit：マイプロプロセッサ）を対象としたテスト生成における、回路特徴、故障、及
びテスト電力に関する要求課題のロードマップ
● 表 3.2(a)と表 3.2(b)
SOC（System-On-Chip：システム LSI）を対象としたテスト生成における、テスト対象回路、故障、及びテスト
電力に関する要求課題のロードマップ
● 表 3.3(a)と表 3.3(b)
MPU や SOC を対象としたテスト生成がテスタへ与える影響（テスターメモリサイズ及びテスト時間）に関する
要求課題のロードマップ

22
 表 3.1(a) マイクロプロセッサのテスト生成に関する要求課題(2011～2016)

項目 要求項目 2011 2012 2013 2014 2015 2016

3.1 MPU デバイス

3.1.1 トランジスタ数 (百万) 4424 6256 8848 11147 14045 17696

2
3.1.2 チップサイズ (mm ) 260 184 260 206 164 260

3.1.3 Non-Differential データ転送速度 (GT/s) 2.7 4 4 4 4 4

3.1.4 内部スキャンデータ転送速度 (MHz) 75 75 113 113 113 169

3.1.5 １テスト対象回路当りの電源数 1-4 1-3 1-3 1-3 1-3 1-3

3.1.6 最大テスト時消費電力 (W) - 一般向け 300 300 300 300 300 300

3.1.7 最大テスト時消費電力 (W) - サーバー向け 300 300 300 400 400 400
0.7- 0.7- 0.6- 0.6- 0.6- 0.5-
3.1.8 Vdd
1.0 0.9 0.9 0.9 0.8 0.8
3.1.9 コア総数 8 10 11 13 14 16

3.1.10 基本コア数 2 2 2 4 4 4

3.1.11 メモリ・トランジスタの割合 (%) 82 82 82 82 82 82

3.1.12 ランダム・ロジック・トランジスタの割合 (%) 5 5 5 5 5 5

3.1.13 コア・トランジスタの割合 (%) 13 13 13 13 13 13

3.1.14 １フリップ・フロップ当りのトランジスタ数 26 26 26 26 26 26

テ 3.1.15 １チェーン当りの外部スキャンデータ転送速度 (Ｍｂｐｓ) 75 75 113 113 113 169

ス
3.1.16 論理ゲート数 (M) 199 282 398 502 632 796
ト
生 3.1.17 フリップ・フロップ数 (M) 20 28 40 50 63 80
成
3.1.18 最大コア内の論理ゲート数 (M) 17 18 19 19 20 21

3.1.19 最大コア内のフリップ・フロップ数 (M) 1.7 1.8 1.9 1.9 2.0 2.1

3.1.20 ランダムロジック内の論理ゲート数 (M) 55.3 78.2 110.6 139.3 175.6 221.2

3.1.21 ランダムロジック内のフリップ・フロップ数 (M) 5.5 7.8 11.1 13.9 17.6 22.1

3.1.22 スキャンチェーン数 128 256 256 256 256 256

3.1.23 最長スキャンチェーンの長さ (M) 0.2 0.1 0.2 0.2 0.2 0.3

3.2 MPU 故障数

3.2.1 縮退故障数 (M) 796 1126 1593 2007 2528 3185

3.2.2 遷移故障・微小遅延故障数 (M) 796 1126 1593 2007 2528 3185

3.2.3 最大コア内の縮退故障数 (M) 16 18 22 25 28 31

3.2.4 最大コア内の遷移故障・微小遅延故障数 (M) 16 18 22 25 28 31

3.3 MPU 低電力テストパターン要求

3.3.1 低電力テストデータ量（Gb）・平坦化モデル・圧縮なし 1116 1771 4218 5740 7810 14171

3.3.2 低電力テストデータ量（Gb）・階層化モデル・圧縮なし 885 1405 3346 4553 6195 11241

3.3.3 低電力テストデータ量（Gb）・平坦化モデル・圧縮あり 13 34 68 83 101 163

3.3.4 低電力テストデータ量（Gb）・階層化モデル・圧縮あり 4 12 24 29 35 56

23
 表 3.1(b) マイクロプロセッサのテスト生成に関する要求課題(2017～2022)

項目 要求項目 2017 2018 2019 2020 2021 2022

3.1 MPU デバイス

3.1.1 トランジスタ数 (百万) 22295 28090 35391 44590 56180 70782

2
3.1.2 チップサイズ (mm ) 206 164 260 206 164 260

3.1.3 Non-Differential データ転送速度 (GT/s) 4 4 4 4 4 4

3.1.4 内部スキャンデータ転送速度 (MHz) 169 169 253 253 253 380

3.1.5 １テスト対象回路当りの電源数 1-3 1-3 1-3 1-3 1-3 1-3

3.1.6 最大テスト時消費電力 (W) - 一般向け 300 300 300 300 300 300

3.1.7 最大テスト時消費電力 (W) - サーバー向け 400 400 400 400 400 400
0.5- 0.5- 0.4- 0.4- 0.4- 0.4-
3.1.8 Vdd
0.7 0.7 0.7 0.6 0.6 0.6
3.1.9 コア総数 18 20 23 25 29 32

3.1.10 基本コア数 4 4 6 6 6 6

3.1.11 メモリ・トランジスタの割合 (%) 82 82 82 82 82 82

3.1.12 ランダム・ロジック・トランジスタの割合 (%) 5 5 5 5 5 5

3.1.13 コア・トランジスタの割合 (%) 13 13 13 13 13 13

3.1.14 １フリップ・フロップ当りのトランジスタ数 26 26 26 26 26 26

テ 3.1.15 １チェーン当りの外部スキャンデータ転送速度 (Ｍｂｐｓ) 169 169 253 253 253 380

ス
3.1.16 論理ゲート数 (M) 1003 1264 1593 2007 2528 3185
ト
生 3.1.17 フリップ・フロップ数 (M) 100 126 159 201 253 319
成
3.1.18 最大コア内の論理ゲート数 (M) 23 24 25 26 27 29

3.1.19 最大コア内のフリップ・フロップ数 (M) 2.3 2.4 2.5 2.6 2.7 2.9

3.1.20 ランダムロジック内の論理ゲート数 (M) 278.7 351.1 442.4 557.4 702.2 884.8

3.1.21 ランダムロジック内のフリップ・フロップ数 (M) 27.9 35.1 44.2 55.7 70.2 88.5

3.1.22 スキャンチェーン数 256 256 256 256 256 256

3.1.23 最長スキャンチェーンの長さ (M) 0.4 0.5 0.6 0.8 1.0 1.2

3.2 MPU 故障数

3.2.1 縮退故障数 (M) 4013 5056 6370 8026 10112 12741

3.2.2 遷移故障・微小遅延故障数 (M) 4013 5056 6370 8026 10112 12741

3.2.3 最大コア内の縮退故障数 (M) 35 39 44 49 55 62

3.2.4 最大コア内の遷移故障・微小遅延故障数 (M) 35 39 44 49 55 62

3.3 MPU 低電力テストパターン要求

3.3.1 低電力テストデータ量（Gb）・平坦化モデル・圧縮なし 19284 26241 35709 48592 66124 89981

3.3.2 低電力テストデータ量（Gb）・階層化モデル・圧縮なし 15296 20815 28325 38544 52450 71473

3.3.3 低電力テストデータ量（Gb）・平坦化モデル・圧縮あり 197 239 290 351 426 516

3.3.4 低電力テストデータ量（Gb）・階層化モデル・圧縮あり 68 82 100 121 146 178

24
 表 3.2(a) システム LSI のテスト生成に関する要求課題(2011～2016)

項目 要求項目 2011 2012 2013 2014 2015 2016

3.4 SOC デバイス

3.4.1 トランジスタ数 (百万) 773 962 1225 1609 2031 2633

3.４.2 チップサイズ (mm2) 64 64 64 64 64 64

3.４.3 Non-Differential データ転送速度 (GT/s) 2.7 4 4 4 4 4

3.4.4 内部スキャンデータ転送速度 (MHz) 75 75 113 113 113 169

3.4.5 １テスト対象回路当りの電源数 1-4 1-3 1-3 1-3 1-3 1-3

0.7- 0.7- 0.6- 0.6- 0.6- 0.5-
3.4.6 Vdd
1.0 0.9 0.9 0.9 0.8 0.8
3.4.7 コア総数 123 166 227 298 383 491

3.4.8 基本コア数 15 21 28 30 32 34

3.4.9 メモリ・トランジスタの割合 (%) 86% 86% 86% 86% 86% 86%

3.4.10 ランダム・ロジック・トランジスタの割合 (%) 1% 1% 0% 0% 0% 0%

3.4.11 コア・トランジスタの割合 (%) 14% 14% 13% 13% 13% 13%

3.4.12 １フリップ・フロップ当りのトランジスタ数 26 26 26 26 26 26

3.4.13 １チェーン当りの外部スキャンデータ転送速度 (Ｍｂｐｓ) 75 75 113 113 113 169

テ 3.4.14 論理ゲート数 (M) 28 34 43 56 70 90

ス
3.4.15 フリップ・フロップ数 (M) 3 3 4 6 7 9
ト
生 3.4.16 最大コア内の論理ゲート数 (M) 0.33 0.34 0.36 0.38 0.40 0.42
成
3.4.17 最大コア内のフリップ・フロップ数 (M) 0.03 0.03 0.04 0.04 0.04 0.04

3.4.18 ランダムロジック内の論理ゲート数 (M) 1.5 1.5 1.5 1.5 1.5 1.5

3.4.19 ランダムロジック内のフリップ・フロップ数 (M) 0.1 0.1 0.1 0.2 0.2 0.1

3.4.20 スキャンチェーン数 16 16 16 16 16 16

3.4.21 最長スキャンチェーンの長さ (M) 0.2 0.2 0.3 0.3 0.4 0.6

3.5 SOC 故障数

3.5.1 縮退故障数 (M) 111 136 171 222 278 358

3.5.2 遷移故障・微小遅延故障数 (M) 111 136 171 222 278 358

3.5.3 最大コア内の縮退故障数 (M) 0.1 0.1 0.1 0.1 0.1 0.1

3.5.4 最大コア内の遷移故障・微小遅延故障数 (M) 0.1 0.1 0.1 0.1 0.1 0.1

3.6 SOC 低電力テストパターン要求

3.6.1 データ量（Gb）低電力・平坦・圧縮なし 81 106 215 305 411 769

3.6.2 データ量（Gb）低電力・階層・圧縮なし 37 45 85 110 138 237

3.6.3 データ量（Gb）低電力・平坦・圧縮あり 310 367 666 828 999 1644

3.6.4 データ量（Gb）低電力・階層・圧縮あり 109 109 163 163 163 218

25
 表 3.2(b) システム LSI のテスト生成に関する要求課題(2017～2022)

項目 要求項目 2017 2018 2019 2020 2021 2022

3.4 SOC デバイス

3.4.1 トランジスタ数 (百万) 3205 3973 5049 6623 7714 10816

2
3.４.2 チップサイズ (mm ) 64 64 64 64 64 64

3.４.3 Non-Differential データ転送速度 (GT/s) 4 4 4 4 4 4

3.4.4 内部スキャンデータ転送速度 (MHz) 169 169 253 253 253 380

3.4.5 １テスト対象回路当りの電源数 1-3 1-3 1-3 1-3 1-3 1-3

0.5- 0.5- 0.4- 0.4- 0.4- 0.4-
3.4.6 Vdd
0.7 0.7 0.7 0.6 0.6 0.6
3.4.7 コア総数 614 767 980 1279 1538 2049

3.4.8 基本コア数 36 38 40 44 48 52

3.4.9 メモリ・トランジスタの割合 (%) 86% 87% 87% 87% 87% 87%

3.4.10 ランダム・ロジック・トランジスタの割合 (%) 0% 0% 0% 0% 0% 0%

3.4.11 コア・トランジスタの割合 (%) 13% 13% 13% 13% 13% 13%

3.4.12 １フリップ・フロップ当りのトランジスタ数 26 26 26 26 26 26

3.4.13 １チェーン当りの外部スキャンデータ転送速度 (Ｍｂｐｓ) 169 169 253 253 253 380

テ 3.4.14 論理ゲート数 (M) 109 134 170 222 258 361

ス
3.4.15 フリップ・フロップ数 (M) 11 13 17 22 26 36
ト
生 3.4.16 最大コア内の論理ゲート数 (M) 0.44 0.46 0.48 0.50 0.53 0.56
成
3.4.17 最大コア内のフリップ・フロップ数 (M) 0.04 0.05 0.05 0.05 0.05 0.06

3.4.18 ランダムロジック内の論理ゲート数 (M) 1.5 1.5 1.5 1.5 1.5 1.5

3.4.19 ランダムロジック内のフリップ・フロップ数 (M) 0.2 0.1 0.2 0.2 0.1 0.2

3.4.20 スキャンチェーン数 16 16 16 16 16 16

3.4.21 最長スキャンチェーンの長さ (M) 0.7 0.8 1.1 1.4 1.6 2.3

3.5 SOC 故障数

3.5.1 縮退故障数 (M) 434 536 679 888 1033 1445

3.5.2 遷移故障・微小遅延故障数 (M) 434 536 679 888 1033 1445

3.5.3 最大コア内の縮退故障数 (M) 0.1 0.1 0.1 0.1 0.1 0.1

3.5.4 最大コア内の遷移故障・微小遅延故障数 (M) 0.1 0.1 0.1 0.1 0.1 0.1

3.6 SOC 低電力テストパターン要求

3.6.1 データ量（Gb）低電力・平坦・圧縮なし 994 1317 1805 2581 3158 4940

3.6.2 データ量（Gb）低電力・階層・圧縮なし 287 354 449 587 683 955

3.6.3 データ量（Gb）低電力・平坦・圧縮あり 1931 2302 2803 3506 3977 5260

3.6.4 データ量（Gb）低電力・階層・圧縮あり 218 218 218 218 218 218

26
 表 3.3(a) テスタメモリとテスト時間に関する要求課題(2011～2016)

項目 要求項目 2011 2012 2013 2014 2015 2016

*
3.7 テスタメモリサイズ要求

3.7.1 テスタの最小スキャンメモリ (MPU の場合）（2011 比) X1.00 X1.02 X1.55 X1.58 X1.60 X2.17
テ
3.7.2 テスタの最小スキャンメモリ (SOC の場合）（2011 比) X1.00 X1.00 X1.50 X1.50 X1.50 X2.00
ス
ト 3.8 テスト時間予測 (MPU & SOC)
生
3.8.1 チップ当りテスト時間の相対値（MPU の場合）（2011 比） 1.00 1.02 1.03 1.05 1.07 0.96
成
3.8.1 チップ当りテスト時間の相対値（SOC の場合）（2011 比） 1.00 1.00 1.00 1.00 1.00 0.89

3.8.3 ゲート当りのテスト時間の相対値（MPU の場合）（2011 比） 1.00 0.72 0.52 0.42 0.34 0.24

3.8.4 ゲート当りのテスト時間の相対値（SOC の場合）（2011 比） 1.00 0.82 0.65 0.50 0.40 0.28

*
ループ及びサブルーチンなし

表 3.3(b) テスタメモリとテスト時間に関する要求課題(2017～2022)

項目 要求項目 2017 2018 2019 2020 2021 2022

*
3.7 テスタメモリサイズ要求

3.7.1 テスタの最小スキャンメモリ (MPU の場合）（2011 比) X2.21 X2.24 X2.28 X2.32 X2.35 X2.39

テ 3.7.2 テスタの最小スキャンメモリ (SOC の場合）（2011 比) X2.00 X2.00 X2.00 X2.00 X2.00 X2.00
ス 3.8 テスト時間予測 (MPU & SOC)
ト
生 3.8.1 チップ当りテスト時間の相対値（MPU の場合）（2011 比） 0.98 1.00 0.67 0.69 0.70 0.47
成 3.8.1 チップ当りテスト時間の相対値（SOC の場合）（2011 比） 0.89 0.89 0.59 0.59 0.59 0.40

3.8.3 ゲート当りのテスト時間の相対値（MPU の場合）（2011 比） 0.19 0.16 0.08 0.07 0.05 0.03

3.8.4 ゲート当りのテスト時間の相対値（SOC の場合）（2011 比） 0.23 0.18 0.10 0.07 0.06 0.03

*
ループ及びサブルーチンなし

3.2.2 解説
ここでのテスト生成は、主にマイクロプロセッサ（MPU）やシステム LSI（SoC）のような複雑な CMOS デジタルデ
バイスのロジック部分を対象としたテスト生成を意味している。ロードマップで示されたテスト生成関連要求課題の
要点は以下の通りである。

● 3.1 (MPU デバイス)

この部分はマイクロプロセッサに関するトレンドを示している。これはマイクロプロセッサのテスト技術への要
求課題の基礎となっている。以下の事項は特に注目すべきである。
(1) LSI チップ面積は LSI 製造工程の微細化が更に進むにも関わらず、マイクロプロセッサの高機能化（よっ
て必要なトランジスタ数が増える）のためほぼ一定に推移していくと予想される。
(2) パッケージングなどからの制約によって、テスト対象回路当りの電源数は増えない。
(3) 消費電力の上限値は増えず、マイクロプロセッサの更なる大規模化やテストの制約要因になる。

27
 (4) デバイス電圧は引き続き緩やかに低下し、0.5V 前後に落ち着いていく。
(5) マルチコアによる設計は主流になる。チップ内の総コア数は増えていくが、基本コア数はそれほど増えな
い。また、システム LSI に比べれば、マイクロプロセッサのコア数は少ない。つまり、マイクロプロセッサで
は大きいコアを数個使われるのに対して、システム LSI では比較的小さいコアが多く使われることが特徴
的である。これはそれぞれのテスト生成戦略に大きな影響を与えることになる。
(6) マイクロプロセッサのメモリ部分とロジック部分のトランジスタ数の比率は 82:5 で安定している。メモリ部分
が圧倒的に大きい面積を占めていることは明らかである。また、コア内のトランジスタの割合は 13%と、１フ
リップ・フロップ当りのトランジスタ数は 26 と安定している。
(7) マイクロプロセッサの論理ゲート数は 2011 年にすでに 199M となっており、今後も増え続けていく。また、
マイクロプロセッサのフリップ・フロップ数はその論理ゲート数の約１割となっており、論理ゲート数の増加
に伴って今後も増え続けていく。
(8) マイクロプロセッサの最大コア内の論理ゲート数は 2011 年にすでに 17M となっており、今後も増え続けて
いく。また、最大コア内のフリップ・フロップ数はその論理ゲート数の約１割となっており、論理ゲート数の
増加に伴って今後も増え続けていく。最大コアに対してもフラットなネットリストに基づくテスト生成ができる
ようにする必要性があると思われる。
(9) 最長スキャンチェーンの長さは 2011 年の 0.2Ｍフリップ・フロップから 10 年後には 1M フリップ・フロップに
なる。最長スキャンチェーンの長さはスキャンテスト実施時間を大きく左右するため、今後テスト時間（そし
てテストコスト）は増える傾向にある。これはテスト対象回路にテスト入力展開器とテスト応答圧縮器を埋め
込むことによって内部スキャンチェーンの実効的な長さを減らすことの重要性を示唆している。

● 3.2 (MPU 故障数)

この部分はマイクロプロセッサのテスト生成において対象とすべき故障数のトレンドを示している。これはマ
イクロプロセッサのテスト生成技術への要求課題の基礎となっている。以下の事項は特に注目すべきである。
(1) マイクロプロセッサのテスト品質を保証するために、従来から対象としてきた縮退故障（Stuck-At (SA)
Fault）に加えて、遷移遅延故障（Transition Delay (TF) Fault）、微小遅延故障（Small Delay (SD) Fault）
をも対象としてテスト生成を行う必要がある。縮退故障は回路の論理機能に影響を与える物理欠陥を、遷
移遅延故障や微小遅延故障は回路のタイミング動作に影響を与える物理欠陥をそれぞれ表現している
ため、複数の故障モデルを対象としてテスト生成を行わなければ、十分な欠陥検出率が得られない。
(2) マイクロプロセッサ内の対象とすべき故障（縮退故障、移遅延故障・微小遅延故障）の最大数は回路の
信号線の２倍である。マイクロプロセッサ内の論理ゲート数が増えるにつれ、対象故障数も増える。また、
最大コア内の対象も故障数のレベルから、最大コアに対してフラットなネットリストに基づくテスト生成がで
きるようにする必要性があると思われる。

● 3.3 (MPU 低電力テストパターン要求)

マイクロプロセッサの低電源電圧化及び機能電力管理技術の進歩に伴い、その低電力化が進んできてい
る。しかし、テスト時において、機能動作時と完全に異なるクロックとデータが使用されるため、テスト時消費電
力は機能動作時消費電力の数倍になることが多い。この機能動作時消費電力とテスト時消費電力のギャップ
は過度な温度上昇による回路破壊やパス遅延の増加に起因するタイミング異常によるテスト時誤動作を引き
起こす危険がある。このため、マイクロプロセッサのテストにおいて、テスト生成アルゴリズムを工夫することに

28
 よって、テスト時消費電力を抑えられる低電力テストパターンを生成する必要がある。しかし、低電力テストパ
ターンの副作用として、テストデータ量は大幅に増加することが予想される。
この部分はマイクロプロセッサの低電力テストデータ量のトレンドについて、４つの組合せ（平坦化回路モ
デル＋圧縮なし／階層化回路モデル＋圧縮なし／平坦化回路モデル＋圧縮あり／階層化回路モデル＋圧
縮あり）における要求課題を示している。テスト圧縮ありの場合でも、かなり急激な低電力テストデータ量の増
加が見られるため、今後、テスト電力安全性チェック技術と緊密にリンクされた低電力テスト生成アルゴリズム
の開発が必要になると思われる。

● 3.4 (SOC デバイス)

この部分は SoC（システム LSI）のトレンドを示している。これはシステム LSI のテスト技術への要求課題の基
礎となっている。以下の事項は特に注目すべきである。
(1) LSI チップ面積は LSI 製造工程の微細化が更に進むにも関わらず、高機能化（よって必要なトランジスタ
数が増える）のためほぼ一定に推移していくと予想される。また、システム LSI を構成するトランジスタ数は
マイクロプロセッサを構成するトランジスタ数の約６分の１程度、チップ面積は約４分の１程度になっている
ことも注目すべきである。
(2) パッケージングなどからの制約によって、テスト対象回路当りの電源数は増えない。これに関しては、シス
テム LSI とマイクロプロセッサはほぼ同じ傾向にある。
(3) デバイス電圧は引き続き緩やかに低下し、0.5V 前後に落ち着いていく。これに関しては、システム LSI と
マイクロプロセッサはほぼ同じ傾向にある。
(4) システム LSI でもマルチコアによる設計は主流になる。マイクロプロセッサに比べ、システム LSI のコア総
数と基本コア数が多い。これは、システム LSI のテスト生成においてコアの存在をより慎重に考慮すべきこ
とを示唆している。特に、階層化回路モデルを用いたテスト生成が重要である。また、コアへのアクセスを
容易にするための DFT 技術も重要である。
(5) システム LSI においてはメモリ部分のトランジスタ数は圧倒的に多く、ロジック部分のトランジスタ数は相対
的に少ないことが特徴的である。システム LSI においてもマイクロプロセッサと同様メモリ部分が圧倒的に
大きい面積を占めることは明らかである。また、コア内のトランジスタの割合は 13%と、１フリップ・フロップ当
りのトランジスタ数は 26 と安定している。これに関しては、システム LSI とマイクロプロセッサはほぼ同じ傾
向にある。
(6) システム LSI の論理ゲート数は 2011 年には 0.33M となっており、今後も増え続けていく。また、システム
LSI のフリップ・フロップ数はその論理ゲート数の約１割となっており、論理ゲート数の増加に伴って今後も
増え続けていく。しかし、両者の増加は極めて緩やかである。これはシステム LSI において、個々のコア
のサイズが大きくなるよりは、コアの総数が増えることが主要な傾向になるからである。
(7) システム LSI の最長スキャンチェーンの長さは 2011 年の 0.2Ｍフリップ・フロップから 10 年後には 2.3M フ
リップ・フロップになる。その増加率はマイクロプロセッサの場合に比べて倍くらいである。最長スキャンチ
ェーンの長さはスキャンテスト実施時間を大きく左右するため、今後テスト時間（そしてテストコスト）はマイ
クロプロセッサの場合よりも増える傾向にある。これはシステム LSI にとってテスト対象回路にテスト入力展
開器とテスト応答圧縮器を埋め込むことによって内部スキャンチェーンの実効的な長さを減らすことの重
要性を示唆している。

29
● 3.5 (SOC 故障数)
この部分はシステム LSI のテスト生成において対象とすべき故障数のトレンドを示している。これはシステム
LSI のテスト生成技術への要求課題の基礎となっている。以下の事項は特に注目すべきである。
(1) システム LSI のテスト品質を保証するために、従来から対象としてきた縮退故障（SA）に加えて、遷移遅延
故障（TF）、微小遅延故障（SD) Fault）をも対象としてテスト生成を行う必要がある。縮退故障は回路の論
理機能に影響を与える物理欠陥を、遷移遅延故障や微小遅延故障は回路のタイミング動作に影響を与
える物理欠陥をそれぞれ表現しているため、複数の故障モデルを対象としてテスト生成を行わなければ、
十分な欠陥検出率が得られない。
(2) システム LSI 内の対象とすべき故障（縮退故障、移遅延故障・微小遅延故障）の最大数は回路の信号線
の２倍である。システム LSI 内の論理ゲート数が増えるにつれ、対象故障数も増えていく。また、最大コア
内の対象故障数のレベルから、最大コアに対してフラットなネットリストに基づくテスト生成ができるように
する必要性があると思われる。更に、マイクロプロセッサに比べ、システム LSI 内の総故障数及び最大コ
ア内の故障数が比較的に少ないことが分かる。

● 3.6 (SOC 低電力テストパターン要求)

マイクロプロセッサと同様、システム LSI も低電源電圧化及び機能電力管理技術の進歩に伴い、低電力化
が進んできている。しかし、機能動作時消費電力とテスト時消費電力の大きなギャップは過度な温度上昇に
よる回路破壊や遅延増加に起因するタイミング異常による誤動作を引き起こす危険がある。これため、システ
ム LSI のテストにおいても、テスト生成アルゴリズムを工夫することによって、テスト時消費電力を抑えられる低
電力テストパターンを生成する必要がある。しかし、低電力テストパターンの副作用として、テストデータ量は
大幅に増加することが予想される。
この部分はシステム LSI の低電力テストデータ量のトレンドについて、４つの組合せ（平坦化回路モデル＋
圧縮なし／階層化回路モデル＋圧縮なし／平坦化回路モデル＋圧縮あり／階層化回路モデル＋圧縮あり）
における要求課題を示している。テスト圧縮ありの場合でも、かなり急激な低電力テストデータ量の増加が見
られる。また、システム LSI は、マイクロプロセッサと比べ低電力テストデータ量が多い場合もある。これは、テ
スト電力安全性チェック技術と緊密にリンクされた低電力テスト生成アルゴリズムの開発がシステム LSI にとっ
て特に重要になることを示唆している。

● 3.7 (テスタメモリサイズ要求)
テスタにおいてテストデータの格納に用いられるメモリのサイズへの要求は、マイクロプロセッサの場合もシ
ステム LSI の場合も増加し続け、１０年後に 2011 に比べて２倍になると予想される。これはテスタの開発や導
入において考慮すべき重要な事項である。

● 3.8 (テスト時間予測)
マイクロプロセッサやシステム LSI のテストにおいて、テスト時間の削減が求められている。１０年後には、回
路全体のテスト時間は 2011 年に比べて約半分、ゲート当りのテスト時間は 2011 年に比べて 3%程度になるこ
とが要求されている。これを達成するために、スキャンクロックを高速化するとともにスキャンチェーン数を大幅
に増やすことが考えられるが、組込み自己テストや同時測定などとの併用も必要になる。

30
4. テストデータ量
4.1 基礎知識
4.1.1 スキャンテストにおけるテストデータ量とテスト実行時間
DFT の章でも述べたように、現在、論理回路に対するテストにはスキャンテスト方式が用いられることが一般的
である。スキャンテスト方式では通常の論理機能を利用するファンクションテストと異なり、テストパターンとして以
下のものをテスタ上に持つ必要がある。
・入力パターン：LSI 入力ピンに設定するパターンに加えて、各フリップフロップ(FF)に設定するパターン
・期待値パターン：LSI 出力ピンで観測されるべきパターンに加えて、各 FF に取り込まれるべきパターン
これは、縮退故障に対するテストの場合であるが、遅延故障に対するテストでもほぼ同様である。
一般に LSI ピン数は回路規模が増大してもそれほど増えないのに対して、FF 数は回路規模に比例して増加す
る。また、テストパターン数も回路規模の増加に伴って増大する。このため、スキャンテストでは膨大な量のテスト
データを用いる必要がある。例として、20M ゲートの LSI を考える。全体のゲート数の約半分を FF が占め、各 FF
の等価ゲート数を 10 ゲートとすると FF 数は 1M となる。スキャンチェーン数をスキャンテストに使用可能な LSI ピ
ン数の制限を受けることを考慮して 20 とすると、スキャ
ンチェーン長は 50k となる(図 4.1 参照)。また、テスト
パターン数は縮退故障に対するテストと遅延故障に
対するテストを合わせて 100k パターン必要とする。こ
の場合、スキャンテストのためのテストパターンとして
は 5G テストベクトルが必要となる。ここで、テスタのテ
ストデータ用メモリが 32M テストベクトルしか格納でき
ないとすると、テストデータを外部メモリから 100 回以
上もロードすることが必要となり、テスト実行時間が全
図 4.1 20M ゲート LSI のスキャンチェーン構成例
く非現実的な値となる。このためスキャンテストに用い
るテストデータ量の削減が重要な課題となる。一方、スキャンテスト実行時のスキャンシフトの動作周波数を
40MHz とすると、１G テストベクトルを印加するためのスキャンテスト実行時間は 25s にもなる。こちらもテストコスト
を考慮すると非現実的な数字となるため、テスト実行時間の圧縮も重要課題となる。さらに後述するように、設計
手法の変化やプロセスの微細化に伴って、テスト品質を確保するためのテストパターン数の増大が避けられない。
したがって、テストデータ量とテスト実行時間の両方を考慮したテストデータ圧縮技術が非常に重要となっている。
そこで、2000 年代前半から、これらの課題への対応手法として、テストデータ圧縮技術を用いた圧縮パターン
スキャンテスト方式が利用されている[1, 2, 3, 4]。

4.1.2 テストデータ圧縮技術
スキャンテストが FF に設定する入力パターン(入力データ)と FF に取り込まれる出力パターン(出力データ)をス
キャンチェーンを通して直接テスタと受け渡すのに対して、テストデータ圧縮技術を用いた圧縮パターンスキャン
テストでは、テスタと LSI の間では FF に設定する入力パターンを圧縮したデータ(圧縮入力データ)と FF に取り込
まれる出力パターンを圧縮したデータ (圧縮出力データ)のみを受け渡し、LSI 内部で入力パターンへの展開及

31
 図 4.2 スキャンテスト方式と圧縮パターンスキャンテスト方式の違い

び出力パターンの圧縮を行う(図 4.1 参照)。このため、圧縮パターンスキャンテスト方式ではテスタ上に持つべき

データとしては圧縮された入力パターンと圧縮された期待値パターンとなり、通常のスキャンテスト方式と比べて
大幅な削減が可能になる。この削減率のことをテストデータ圧縮率と呼ぶが、最近の EDA(Electronic Design
Automation)ツールでは数 100 倍レベルのテストデータ圧縮率が実現されている。
圧縮パターンスキャンテスト方式のもう一つの利点はスキャンチェーン数を拡大できる点である。通常のスキャ
ンテスト方式ではスキャンチェーンをテスタから直接アクセスする必要があり、そのための LSI ピン(通常の LSI ピン
との兼用は可能)が必要となる。したがって、先にも述べたようにスキャンチェーン数はかなり限定されてしまう。こ
れに対して、圧縮パターンスキャンテスト方式では、スキャンチェーン数はパターン展開回路の構成により自由に
増やすことができる(ただし、レイアウト容易性を考慮する必要はある)。例えば、先に示した 20M ゲートの LSI の例
で、スキャンチェーン数を 100 倍にして 2000 本にしたとす
ると、スキャンチェーン長は 500 となる(図 4.3 参照)。これに
より、テスト実行時間が 1/100 に減少して 250ms となり現実
的な数値とすることができる。テストデータ圧縮技術の利点
として、このテスト実行時間の削減効果も注目されている。
この削減率をテスト実行時間削減率と呼ぶが、最近の
EDA ツールではテストデータ圧縮率と同様に数 100 倍の
テスト時間削減率が実現されているものもある。なお、圧縮
パターンスキャンテスト方式の採用により、少ない LSI を用
いて LSI をテストする省ピンテストが可能となり、複数の LSI
図 4.3 20M ゲート LSI のスキャンチェーン構成変更例
を同時にテストする際の同測数の拡大にも効果がある。

4.1.3 回路規模増大のテストパターン数への影響
集積度の向上に伴い LSI に搭載される回路規模は増大する。これに伴ってテストパターン数も増大することは
当然である。ただし、その増大傾向に関しては、従来は回路規模の比例以上のペースと考えられていたが、テスト
生成技術の進展と高速化による論理段数の減少により、増加のペースが緩和される傾向がみられる。また、同一
IP コア(CPU コア等)を複数搭載した場合、同一のテストパターンで同時にテストできればテストパターン数(テスト
データ量、テスト実行時間)の増大を抑制できる。ただし、テスト時の消費電力等の問題で複数の同一 IP を同時に

32
テストできないケースもあるため、その効果は限定的であると考えられる。

4.1.4 故障モデルの拡張によるテストパターン数の増大
故障モデルとしては、数年前までは縮退故障モデルと遅延故障モデルの一種である遷移故障モデルが用いら
れていたが、微細化と高速化の進展にともない微小な遅延欠陥の検出を目的とする微小遅延故障モデルも用い
られるようになってきている。さらに今後の微細化の進展に伴って、物理欠陥を考慮して新たな故障モデルの必
要性も指摘されている。これらの故障モデルの拡張に伴ってテストパターン数の増加が予想される。表 4.1 に国際
半導体技術ロードマップ ITRS2011[5]で用いられている各故障モデルの採用に必要なテストパターン数の増大率
(縮退故障のテストパターン数を 1 とした相対値)を示す。

表 4.1 故障モデル拡大に必要なテストパターン数の増大率

縮退故障 遷移故障 微小遅延故障 拡張遅延故障 欠陥考慮故障

故障モデル
(SA) (TR) (SD) (SDX) (DBF)
増大率 1.0 3.0 5.0 7.0 10.0

このように今後の微細化の進展に伴って、テスト品質を維持するためのテストパターン数の増大はますます激し
いものになっていくと予想される。

4.1.5 先端設計／プロセス技術のテストパターン数への影響
近年、モバイル機器への適用や微細化による消費電力増大への対策として低電力設計が盛んになっている。
しかし、低電力設計された回路のテストでは、テスト生成の章でも示したとおり、スキャンテストによる過剰な電力消
費が誤った動作につながる恐れがあり、その対策として種々の低電力テスト手法が提案されている。しかし、圧縮
パターンスキャンテスト方式では、高圧縮率化とのトレードオフから適用できる低電力テスト手法が限定されること
になるため、一般的にテストパターン数の増大は避けられない。また、複数の IP コアを同時にテストすることに関し
ても消費電力の観点から適用が制限される場合がある。このように、低電力設計の影響でテストパターン数は増
大する傾向にある。
一方、微細化によりプロセスばらつきの影響が拡大しており、実際の LSI のクリティカルパスと設計上のクリティ
カルパスが一致しないという報告もなされている。このため、ばらつきを考慮したテストの必要性も指摘されており、
さらにテストパターン数の増大につながる可能性もある。

4.1.6 テストデータ圧縮の課題
以上示したように、今後の LSI の動向を考慮するとテストパターン数の増大は避けられないものであり、テストコ
スト爆発の一因となりかねないものである。したがって、今後ともテストデータ圧縮技術の進展は不可欠である。こ
のため、テストデータ圧縮率とテスト実行時間削減率の両者を飛躍的に向上させる手法が望まれる。

4.2 技術動向
4.2.1 ロードマップ
テストデータ量に関するロードマップについては、ITRS のテスト章に掲載されている。しかし ITRS2009[6]と

33
ITRS2011[5]ではテスト章の構成の変更と対象とするモデルの変更により、要求される数値がかなり異なっている。
以下の要求課題(表 4.2 参照)ではモデルに関して確認ができている ITRS2009 に沿って数値を示す。ただし、故
障モデルによる影響については表 4.1 に示した ITRS2011 の数値を用いている。

表 4.2(a) テストデータ量に関する要求課題(2011～2016)

項目 要求項目 2011 2012 2013 2014 2015 2016

テストデータ圧縮率/
300 380 1000 1300 1600 4000
テスト実行時間削減率
回路規模増大によるパターン増
1.00 1.26 1.59 2.00 2.52 3.18
(相対値)
回路規模(M ゲート) 30 38 48 60 76 95
故障モデル強化によるパターン増
1.00 1.00 1.78 1.78 1.78 2.89
(相対値)
対象故障モデル SA+TR+SD SA+TR+SD +SDX +SDX +SDX +DBF
テストデータ量

その他の要因によるパターン増
1.00 1.00 1.20 1.20 1.20 1.44
(相対値)
パターン増の要因
PA PA PA PA PA PA+VA
(PA：電力考慮、VA：ばらつき考慮)
テストデータ圧縮の候補技術
テストキューブ圧縮：ドントケアを活用
継続的改善
(100x～)
空間圧縮：空間的類似性を活用
開発 検証 継続的改善
(500x～)
時間相関圧縮：時間的類似性を活用
開発 検証 継続的改善
(1000x～)
多次元圧縮：多次元的類似性を活用
研究 開発
(5000x～)

表 4.2(b) テストデータ量に関する要求課題(2017～2022)

項目 要求項目 2017 2018 2019 2020 2021 2022

テストデータ圧縮率/
5000 6300 9500 12000 15000 23000
テスト実行時間削減率
回路規模増大によるパターン増
4.00 5.04 6.35 8.00 10.09 12.71
(相対値)
回路規模(M ゲート) 120 151 191 240 303 381
故障モデル強化によるパターン増
2.89 2.89 2.89 2.89 2.89 2.89
(相対値)
対象故障モデル +DBF +DBF +DBF +DBF +DBF +DBF
テストデータ量

その他の要因によるパターン増
1.44 1.44 1.73 1.73 1.73 2.07
(相対値)
パターン増の要因
PA+VA PA+VA PA+VA PA+VA PA+VA PA+VA
(PA：電力考慮、VA：ばらつき考慮)
テストデータ圧縮の候補技術
テストキューブ圧縮：ドントケアを活用
(100x～)
空間圧縮：空間的類似性を活用
(500x～)
時間相関圧縮：時間的類似性を活用 継続的改善
(1000x～)
多次元圧縮：多次元的類似性を活用
開発 検証 継続的改善
(5000x～)

34
4.2.2 解説
表 4.2 のテストデータ圧縮率及びテスト実行時間削減率については、現状の圧縮率(300 倍を仮定)をベースに
テストパターン数の増加への対応を考慮して計算したものである(有効数字 2 桁)。回路規模については 3 年で 2
倍の増大を仮定している。また、故障モデル強化の影響については、先に述べたとおり表 4.1 の数値を用いてい
る。一方その他の要因によるテストパターン数の増加に関しては、近年の電力考慮による増大を参考にして、3 年
ごとに 1.2 倍になるとしている。なお、テスタメモリ容量の拡大によるテストデータ許容量の増加及びスキャンシフト
動作周波数の向上によるテスト実行時間の低減の効果は、それぞれ、FF 数の増加に伴うテストデータ量の増大
及びスキャンチェーン長の増大と相殺されるものとしている。
表からわかるように、テストデータ圧縮に関する要求は今後ますます著しいものとなる。このため、更なるテスト
データ圧縮技術の開発が必要となる。表にはテストデータ圧縮の候補技術を示しているが、従来用いられている
テストベクトル中の未確定値(ドントケア)を活用する手法では数 100 倍の圧縮で限界が見えてきており、スキャンチ
ェーンに印加されるテストベクトルの類似性を利用したより高い圧縮率を達成できる技術の実用化が急務である。
さらに、今後は、テストベクトルの時間方向の類似性やさらに複数の次元での類似性を利用することも解決策の候
補として検討が必要と考える。

35
5. テスト記述言語
5.1 基礎知識
5.1.1 テスト記述言語標準化の必要性
テストに関連するデータは、テスト実行時にテスタで使用するだけでなく、設計段階におけるテスト容易化設計
(DFT)やテスト生成、あるいは、テスト実行後や製品出荷後の故障解析時の故障診断でも用いられる。DFT、テス
ト生成、故障診断では EDA ツールが用いられるのに対して、テスト実行時はテスタが用いられるため、従来からそ
の間のテスト関連データの受け渡しには独自のフォーマットが用いられてきた。しかし、テスタや EDA ツールを変
更する場合、それまで使用していたフォーマットが使えずフォーマット変換処理が必要になるケースが多くみられ
た(図 5.1 参照)。この方法では、変換ツールの作成が必要となるだけでなく、変換により効率や性能の低下を招く
恐れもある。このような問題を回避するためには、テスト関連データを記述する言語、即ちテスト記述言語の標準
化が必要となる。

図 5.1 テスト記述言語標準化によるフローの改善

5.1.2 テスト記述言語の標準化動向
テスト記述言語の標準化については、電子技術に関する世界最大の学会である IEEE (The Institute of
Electric and Electronic Engineering) が大きな役割を果たしている。IEEE では標準テスト記述言語として STIL
(Standard Test Interface Language) を提案し種々のテスト関連データの標準化に取り組んでいる[7]。表 5.1 にそ
の状況を示す。

36
 表 5.1 STIL の標準化状況

標準規格名 標準化対象 状況
IEEE Std. 1450.0-1999 テストパターン 1999 年に標準化済
IEEE Std. 1450.1-2005 設計環境 2005 年に標準化済
IEEE Std. 1450.2-2002 DC 条件設定 2002 年に標準化済
IEEE Std. 1450.3-2007 テスタ制約 2007 年に標準化済
IEEE P1450.4 テストフロー 活動中
IEEE P1450.5 テスト方法 P1450.4 標準化後に活動予定
IEEE Std. 1450.6-2005 コアテスト 2005 年に標準化済
IEEE Std. 1450.6.1-2009 圧縮パターンスキャンテスト 2009 年に標準化済
IEEE P1450.6.2 メモリテスト 活動中
IEEE P1450.7 アナログテスト 活動中
IEEE P1450.8 設計情報 活動準備中

このうち 1450.0 は STIL のベースとなるものであり、テストパターンに関する記述全般を規定している。その他は

この 1450.0 を拡張する形のものであり、 EDA ツールとの情報の受け渡しを行うための設計環境の記述に関する
規定(1450.1)、テスタに設定する DC(電圧、電流)条件を記述するための規定(1450.2)、テスタに依存しないテスト
関連データを個々のテスタで用いる際のテスタ制約を記述するための規定(1450.3)、IP コアを用いて設計された
LSI で IP コア単位のテスト情報を記述するための規定(1450.6)、圧縮パターンスキャンテストのための DFT 構造を
記述するための規定(1450.6.1)については既に標準化されている。その他としては、テスタ上で実行するテストプ
ログラムを作成するためのテストフローを記述するための規定(P1450.4)、コアテストにおけるメモリモデルを記述
するための規定(P1450.6.2)、アナログテストのための設定情報等を記述するための規定(P1450.7)に関して、現在
標準化のための投票に向けた活動が行われている。一方、個々のテスト方法を記述するための規定(P1450.5)に
ついては一旦活動を開始したが、テストフロー(P1450.4)の標準化後に活動するということで現在活動停止中であ
る。その他、ディレイ情報やレイアウト情報等の設計情報を記述するための規定(P1450.8)についても活動に向け
て準備が進められている。
なお、STIL に関しては、半導体理工学研究センター(STARC)の STIL テスト推進委員会(SSTAG)で 2005 年から
積極的に取り組んでおり、方言(ツール固有の記述方法等)の撤廃による規定の普及促進及び標準化の加速を図
っている[8]。
STIL 以外の標準化活動としては STDF (Standard Test Data Format) がある。STDF は、当初 Teradyne 社のテ
スト記述言語であったものがデファクトスタンダードとして広がり、現在は SEMI-CAST (Collaborative Alliance for
Semiconductor Test) [9]の下で改訂が行われているテスト結果情報を記述するための規定である。STIL の 1450.1
でもテスト結果情報(テスタログ)を記述することができるため、用途に応じた使い分けが必要と思われる。

5.1.3 テスト記述言語標準化の課題
一般的にいえることであるが、テスト記述言語の標準化には以下の課題がある。
・標準化のタイミング
標準化には多くの人のコンセンサスを得る必要があるため、非常に長い期間を要することがある。例えば、STIL
の 1450.4 では、1999 年に活動を開始し、2004 年にはドラフトを作成したものの、まだ標準化認定には至ってい
ない。したがって、タイミングよく標準化を実現するのは非常に困難であり、会社等の垣根を越えた多くの人の
努力が必要である。また、新しい標準規格については、将来を見据えて早めに行動を起こす必要がある。

37
・標準規格の利用促進
標準化の認定が得られただけで話が終わるのではなく、標準化後の利用促進が非常に重要である。テスト関
連の規格ではバウンダリスキャン(IEEE Std. 1149.1、JTAG(Joint Test Action Group)とも呼ばれる)は 1990 年に
標準化が認定されたが、広く使われるようになるまでに約 10 年間を要した。STIL についても、1450.0 は 1999
年に標準化が認定されているが、EDA ツール等の環境が整ってきたのはここ数年である。したがって、先に紹
介した STARC の SSTAG のように標準規格の普及を促進する活動が重要である。

5.2 技術動向
5.2.1 ロードマップ
テスト記述言語に関しては国際半導体ロードマップ(ITRS)[5、 6]での議論は限定的であるため、表 5.1 に示し
た STIL の標準化状況に基づきロードマップを作成する。各項目ごとに標準化されるべき時期及びその普及にか
けるべき期間を現在までの標準化の進捗状況を参考にプロットする(表 5.2)。

表 5.2(a) テスト記述言語に関する要求課題(2011～2016)

項目 要求項目 2011 2012 2013 2014 2015 2016

標準化対象 (標準化規格)
テストパターン
(IEEE Std. 1450.0-1999) 利用促進
設計環境
(IEEE Std. 1450.1-2005) 利用促進
DC 条件設定
(IEEE Std. 1450.2-2002) 利用促進
テスタ制約
(IEEE Std. 1450.3-2007) 利用促進
テスト記述言語

テストフロー 標準化 検証 利用促進

(IEEE P1450.4)
テスト方法 標準化 検証 利用促進
(IEEE P1450.5)
コアテスト 利用促進
(IEEE Std. 1450.6-2005)
圧縮パターンスキャンテスト 利用促進
(IEEE Std. 1450.6.1-2009)
メモリテスト 標準化 検証 利用促進
(IEEE P1450.6.2)
アナログテスト 標準化 検証 利用促進
(IEEE P1450.7)
設計情報 標準化 検証
(IEEE P1450.8)
テスタログ 利用促進
(STDF)

表 5.2(b) テスト記述言語に関する要求課題(2017～2022)

項目 要求項目 2017 2018 2019 2020 2021 2022

標準化対象 (標準化規格)
テストフロー 利用促進
(IEEE P1450.4)
テスト記述言語

テスト方法
(IEEE P1450.5) 利用促進
圧縮パターンスキャンテスト 利用促進
(IEEE Std. 1450.6.1-2009)
メモリテスト 利用促進
(IEEE P1450.6.2)
アナログテスト 利用促進
(IEEE P1450.7)
設計情報 利用促進
(IEEE P1450.8)

38
5.2.2 解説
先にも述べたように、既に標準化が認定された規格については利用促進が重要である。とくにテストパターン
(1450.0)については EDA ツールの環境も整備されてきており、急速に普及が促進されつつある。標準化活動中・
活動準備中の規格も含めて EDA ツール及びテスタのタイムリーな対応が普及促進活動を前倒しする鍵となる。
なお、「More than Moore」や「Beyond CMOS」等の半導体自体の新しい動きが ITRS[5、6]の中でも取り上げら
れている。これらの動きに伴ってテスト記述言語にも新たな標準規格が必要になると考えられる。今回のロードマ
ップには取り上げていないが、今後これらの動きに対しても早めの対応が重要である。

39
6. アナログ・ミックスドシグナルテスト
6.1 基礎知識
6.1.1 主なテスト手法
アナログ・ミックスドシグナルテストへの主なアプローチとしては、以下の 3 つが考えられる [10]。

● 特性の計測
データシートに記載されている特性そのものを計測/評価するというアプローチである。データシート上に記
載されている入力許容範囲全体にわたって入力信号を掃引し、すべての出力端子からの信号を測定するこ
とにより、データシートに記載されている各パラメータを確認する。これは、非常に手間がかかるアプローチで
はあるが、非常に効果的なものでもあり、特にディスクリートのアナログ部品のテストにおいては、現在でも主
流を占めている。
● オンチップのテスト回路
アナログ・ミックスドシグナル回路のテストに、同一のチップに集積したハードウエアを利用するというアプロ
ーチである。現在、システム LSI においてますます広く使用されるようになってきている。このアプローチは、ア
ナログ・ミックスドシグナル回路に対する BIST のようなものを作り出すことを目指したものである。
● 構造テスト
ロジック回路のテストのように、アナログ・ミックスドシグナル回路モデルに基づいて故障モデルを立てて、そ
れに対して決定性アルゴリズムを用いて生成されるテスト入力を利用してテスト行うアプローチである。これは、
アナログ・ミックスドシグナル回路テストの究極の目標とも言える。このアプローチのもう１つの利点は、故障シ
ミュレーションによって求められる故障検出率を用いてテスト品質を定量的に評価できることである。アナログ・
ミックスドシグナル用構造テスト技術の確立に向かって以前から何年にもわたって取り組みが続けられている
が、実現の見通しはまだ立っていない。

6.1.2 主な問題点
アナログ・ミックスドシグナル回路は、複雑さや面積という観点から言えばそれほど大きな問題になる存在では
ない。それにもかかわらず、テストに関しては、システム LSI の総テストコストのうちの 70％、テストの総開発時間の
うちの 45％を占めている [10]。その主な要因は以下の通りである [11]。

(1) ロジック回路と異なって、アナログ・ミックスドシグナル回路は基本動作もできないような故障しているかどうか
の判別に加えて、基本動作はしているが性能が足りないような故障を検出する必要がある。テストというより測
定に近い。
(2) ロジック回路の場合は、そのテストを確実に簡単化することのできるスキャン設計やシグネチャ解析技術が存
在するが、アナログ・ミックスドシグナル回路の場合は、そのような汎用的テスト容易化手法がない。そのため、
回路ごとのテスト容易化設計が強いられる。
(3) アナログ・ミックスドシグナル回路にとって汎用的で実用的な故障モデルも開発されていない。このため、ロジ
ックテスト用テスト入力生成に欠かせないATPGに相当するものが存在しない。
(4) アナログ回路毎、さらにその性能指標毎の個別対応しなければならない。そのため、要求されるテスト技術が

40
 大きく異なる。
(5) アナログ・ミックスドシグナル回路の面積が小さいため、そのテスト容易化設計のために追加される回路の面
積が相対的に大きくなる。このため、テスト容易化設計回路の故障に起因する歩留まり低下も無視できない。
また、テスト容易化設計回路による負荷容量等などでアナログ・ミックスドシグナル回路の性能が劣化してしま
うことが多い。

6.2 技術動向
6.2.1 ロードマップ
ITRS (International Technology Roadmap for Semiconductors) 2011 Edition (国際半導体技術ロードマップ
2011 年版) から、特にアナログ・ミックスドシグナルテストに関する部分（2011～2022）について抜粋し、表
6.1(a)と表 6.1(b)にまとめている。

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 表 6.1(a) アナログ・ミックスドシグナルテストに関する要求課題(2011～2016)

項
要求項目 2011 2012 2013 2014 2015 2016
目

6.1 低周波 [1]

6.1.1 帯域幅-最大値 (MHz) 100 160 160 320 320 320

6.1.2 帯域幅-中央値 (MHz) [2] 80 80 80 160 160 160

6.1.3 サンプリング・レート (MS/s) 200 320 320 640 640 640

ア 6.1.4 分解能 (ビット) 16 14-16 14-16 14-16 14-16 14-16

ナ 6.1.5 キャプチャ長 (メガワード) 16 32 32 64 64 128

ロ 6.1.6 ノイズフロア-最大値 (dB/RT Hz) -160 -160 -160 -160 -160 -160

グ 6.1.7 ノイズフロア-中央値 (dB/RT Hz) [3] -155 -155 -155 -155 -155 -155

・ 6.2 高周波ソース／計測

ミ 6.2.1 レベル V (pk-pk) <4 <4 <4 <4 <4 <4

ッ 6.2.2 確度 (±) 0.50% 0.50% 0.50% 0.50% 0.50% 0.50%

ク 6.2.3 測定帯域幅 (GHz) 5 5 5 5 5 5

ス 6.2.4 ソース・サンプリング・レート (GS/s) 8-12 8-12 8-12 8-12 8-12 8-12

ド 6.2.5 ソース分解能 (ビット) AWG/Sine 12-14 12-14 12-14 12-14 12-14 12-14
シ 6.2.6 メモリ長 (ギガワード) 2-4 2-4 2-4 2-4 2-4 2-4
グ 6.2.7 ノイズ・フロア (dB/RT Hz) -140 -145 -145 -145 -145 -145
ナ 6.3 超高周波ソース／計測 [4]
ル 6.3.1 レベル V (pk-pk) <4 <4 <4 <4 <4 <4
テ 6.3.2 確度 (±) 0.50% 0.50% 0.50% 0.50% 0.50% 0.50%
ス 6.3.3 測定帯域幅 (GHz) 4.8 4.8 4.8 4.8 4.8 6.4
ト 6.3.4 測定サンプリング・レート (GS/s) [6] 400 600 600 600 600 600

6.3.5 キャプチャ長 (メガワード) 4 4 4 4 4 4

6.3.6 ソース・サンプリング・レート (GS/s) 9.6 9.6 9.6 9.6 9.6 12.8

6.3.7 最小分解能 (ビット) 8-10 8-10 8-10 8-10 8-10 8-10

6.3.8 ノイズ・フロア (dB/RT Hz) [7] -130 -130 -130 -130 -130 -130

生産に使用可能なソリューションが存在し、最適化が行われている
◆ ソリューションが知られている
暫定ソリューションが知られている

[1] オーディオ/プレシジョン; ソース&測定の仕様

[2] 主要テスト条件
[3] 主要テスト条件
[4] 対象デバイス： ワイヤレスブロードバンド、xDSL、ODD、デジタル TV
[5] 対象デバイス： HDD
[6] 方法（トラッキング、フロンド・エンド・フィルタ）依存
[7] Fc = 1GHz、 SSB-offset = 100KHz

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 表 6.1(b) アナログ・ミックスドシグナルテストに関する要求課題(2017～2022)

項
要求項目 2017 2018 2019 2020 2021 2022
目

6.1 低周波 [1]

6.1.1 帯域幅-最大値 (MHz) 320 320 320 320 320 320

6.1.2 帯域幅-中央値 (MHz) [2] 160 160 160 160 160 160

6.1.3 サンプリング・レート (MS/s) 640 640 640 640 640 640

ア 6.1.4 分解能 (ビット) 14-16 14-16 14-16 14-16 14-16 14-16

ナ 6.1.5 キャプチャ長 (メガワード) 128 128 128 128 128 128

ロ 6.1.6 ノイズフロア-最大値 (dB/RT Hz) -160 -160 -160 -160 -160 -160

グ 6.1.7 ノイズフロア-中央値 (dB/RT Hz) [3] -155 -155 -155 -155 -155 -155

・ 6.2 高周波ソース／計測 [4]

ミ 6.2.1 レベル V (pk-pk) <4 <4 <4 <4 <4 <4

ッ 6.2.2 確度 (±) 0.50% 0.50% 0.50% 0.50% 0.50% 0.50%

ク 6.2.3 測定帯域幅 (GHz) 5 5 5 5 5 5

ス 6.2.4 ソース・サンプリング・レート (GS/s) 8-12 8-12 8-12 8-12 8-12 8-12

ド 6.2.5 ソース分解能 (ビット) AWG/Sine 12-14 12-14 12-14 12-14 12-14 12-14
シ 6.2.6 メモリ長 (ギガワード) 2-4 2-4 2-4 2-4 2-4 2-4
グ 6.2.7 ノイズ・フロア (dB/RT Hz) -145 -145 -145 -145 -145 -145
ナ 6.3 超高周波ソース／計測 [5]
ル 6.3.1 レベル V (pk-pk) <4 <4 <4 <4 <4 <4
テ 6.3.2 確度 (±) 0.50% 0.50% 0.50% 0.50% 0.50% 0.50%
ス 6.3.3 測定帯域幅 (GHz) 6.4 9.6 15.0 15.0 15.0 15.0
ト 6.3.4 測定サンプリング・レート (GS/s) [6] 600 600 600 600 600 600

6.3.5 キャプチャ長 (メガワード) 4 4 4 4 4 4

6.3.6 ソース・サンプリング・レート (GS/s) 12.8 12.8 12.8 12.8 12.8 12.8

6.3.7 最小分解能 (ビット) 8-10 8-10 8-10 8-10 8-10 8-10

6.3.8 ノイズ・フロア (dB/RT Hz) [7] -130 -130 -130 -130 -130 -130

生産に使用可能なソリューションが存在し、最適化が行われている
◆ ソリューションが知られている
暫定ソリューションが知られている

[1] オーディオ/プレシジョン; ソース&測定の仕様

[2] 主要テスト条件
[3] 主要テスト条件
[4] 対象デバイス： ワイヤレスブロードバンド、xDSL、ODD、デジタル TV
[5] 対象デバイス： HDD
[6] 方法（トラッキング、フロンド・エンド・フィルタ）依存
[7] Fc = 1GHz、 SSB-offset = 100KHz

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6.2.2 解説
先にも述べたように、アナログ・ミックスドシグナルテストは複雑な試験装置とテスト方法を必要とするため、半導
体 LSI テスト全体のコストを押し上げる要因となっている。アナログ・ミックスドシグナルテスト関連のノイズ、クロス
トーク、追加回路、ロード・ボード設計の複雑さ、及び、ATE のハードウェア・ソフトウェアの問題は
半導体 LSI テスト全体の開発プロセスを支配している。テスト開発期間の短縮は必要不可欠である。また、
アナログ・ミックスドシグナルテスト IP の再利用も重要である。
以下の２つの事項は特に重要である。
(1) テスト時間・テストコストの削減、及び、製造スループットの向上を達成するために、アナログ・ミックスドシグナ
ル・チップのマルチサイトの並列同時テストが必要である。このため、ATE は並列・同時操作可能な複数のチ
ャンネルを備えることが必要である。また、必要な場合、測定結果を処理するためにDSPアルゴリズム（FETな
ど）の高速並列実行を可能にすることも必要である。更に、このようなチャンネルの単位コストを引き続き削減
することが重要である。
(2) アナログ・ミックスドシグナル回路のテストコストを根本的に削減するために、テスト容易化設計（DFT）や組込
み自己テスト（BIST）に関連する技術開発に引き続き注力する必要がある。

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参考文献
[1] Synopsys 社 DFTMAX(TM)、http://www.synopsys.co.jp/products/dft_max/detail.html 参照。
[2] Mentor Graphics 社 Tessent(TM) TestKompress（R)、
http://www.mentorg.co.jp/products/silicon-yield/products/testkompress.html 参照。
[3] Cadence Design Systems 社 Encounter(R) DFT Architect、
http://www.cadence.co.jp/products/ld/encounter_dft_architect.html 参照。
[4] SynTest Technologies 社 Virtual Scan、http://www.syntest.com/VirtualScan.htm 参照。
[5] International Technology Roadmap for Semiconductors、 2011 Edition、
http://www.itrs.net/Links/2011ITRS/Home2011.htm 参照。
[6] International Technology Roadmap for Semiconductors、 2009 Edition、
http://www.itrs.net/Links/2009ITRS/Home2009.htm 及び
http://strj-jeita.elisasp.net/strj/ITRS09/Roadmap-2009.htm (和訳版) 参照。
[7] IEEE 1450 - Standard Test Interface Language (STIL)、
http://grouper.ieee.org/groups/1450/index.html 参照、ただし、ここ数年更新されていないため最新情
報ではない)。
[8] 半導体理工学研究センター(STARC) STIL テスト推進委員会(SSTAG)、
http://www.starc.jp/stil/top-j.html 参照。
[9] SEMI-CAST、http://www.semi.org/IndustrySegments/Test/CAST/ 参照。
[10] END Japan、http://ednjapan.com/edn/articles/1006/01/news100.html、参照。
[11] 小林春夫、山口隆弘、”デジタルアシスト・アナログテスト技術 - ナノCMOS 時代のアナログ回路テスト
技術-”、 信学技報, vol. 110, no. 140, ICD2010-27, pp. 37-42, 2010年7月、参照。

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