Bài 2: Thiết kế một số mạch logic tổ hợp sử dụng VHDL

BÀI 2: THIẾT KẾ MỘT SỐ MẠCH LOGIC TỔ HỢP SỬ DỤNG VHDL

(THIẾT KẾ MẠCH GIẢI MÃ, MẠCH MÃ HÓA)
Yêu cầu: Bài tập được hoàn thành có các nội dung sau:

 Sơ đồ khối của mạch

 Lập bảng trạng thái
 Chương trình VHDL
 Mô phỏng và kết quả mô phỏng
2.1. THIẾT KẾ MẠCH GIẢI MÃ:
Ví dụ tham khảo:
Thiết kế mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực mức cao

1. Sơ đồ khối:

2. Bảng trạng thái hoạt động:

Ngõ vào Ngõ ra

I1 I0 Q3 Q2 Q1 Q0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0

3. Code VHDL tham khảo:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

ThS. Nguyễn Thị Hậu 1

Bài 2: Thiết kế một số mạch logic tổ hợp sử dụng VHDL

entity giaima_24 is

Port ( I : in STD_LOGIC_VECTOR (1
downto 0);

Q : out STD_LOGIC_VECTOR (3
downto 0));

end giaima_24;

architecture Behavioral of giaima_24 is

begin

PROCESS (I)

BEGIN

CASE I IS

WHEN "00" => Q <= "0001";

WHEN "01" => Q <= "0010";

WHEN "10" => Q <= "0100";

WHEN "11" => Q <= "1000";

WHEN OTHERS => NULL;

END CASE;

END PROCESS;

end Behavioral;

4. Mô phỏng:
- Biên dịch chương trình và sửa lỗi đến khi biên dịch thành công:

ThS. Nguyễn Thị Hậu 2

Bài 2: Thiết kế một số mạch logic tổ hợp sử dụng VHDL

-Vào Library/Work chạy mô phỏng, add dạng sóng để xem kết quả mô phỏng

-Nhập thông số và được kết quả mô phỏng như hình vẽ:

ThS. Nguyễn Thị Hậu 3
Bài 2: Thiết kế một số mạch logic tổ hợp sử dụng VHDL

ThS. Nguyễn Thị Hậu 4

Bài 2: Thiết kế một số mạch logic tổ hợp sử dụng VHDL

-Kiểm tra kết quả mô phỏng ta thấy đúng với giá trị trong bảng trạng thái.
5. Kết quả thực hành trên KIT Nexys A7:

SV hoàn thành các thí nghiệm sau:

2.1.1 Thiết kế mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực mức
thấp.
2.1.2. Thiết kế mạch giải mã 3 đường sang 8 đường với ngõ ra tích cực mức
thấp và 1 ngõ cho phép E.
2.1.3. Thiết kế mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực mức cao
và có 1 tín hiệu cho phép E tích cực mức cao.
2.1.4. Thiết kế mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực mức cao
và có 1 tín hiệu cho phép E1 tích cực mức cao, có 1 tín hiệu cho phép E2 tích
cực mức thấp.
2.2 THIẾT KẾ MẠCH MÃ HÓA

2.2.1. Haõy vieát chöông trình moâ taû maïch maõ hoaù 4 ñöôøng sang 2 ñöôøng vôùi
ngoõ vaøo tích cöïc möùc thaáp.

ThS. Nguyễn Thị Hậu 5

Bài 2: Thiết kế một số mạch logic tổ hợp sử dụng VHDL

2.2.2. Haõy vieát chöông trình moâ taû maïch maõ hoaù 4 ñöôøng sang 2 ñöôøng vôùi
ngoõ vaøo tích cöïc möùc thaáp, coù theâm 1 chaân E cho pheùp maõ hoaù khi ôû möùc 1.
2.2.3. Haõy vieát chöông trình moâ taû maïch maõ hoaù 8 ñöôøng sang 3 ñöôøng vôùi
ngoõ vaøo tích cöïc möùc thaáp.
2.2.4. Haõy vieát chöông trình moâ taû maïch maõ hoaù 8 ñöôøng sang 3 ñöôøng vôùi
ngoõ vaøo tích cöïc möùc thaáp, coù theâm 1 chaân E cho pheùp maõ hoaù khi ôû möùc 1.

ThS. Nguyễn Thị Hậu 6