第 52 卷第 9 期

浙 江 大 学 学 报 (工学版) Vol.52 No.9

2018 年 9 月 Journal of Zhejiang University (Engineering Science) Sep. 2018

DOI: 10.3785/j.issn.1008-973X.2018.09.020

126.6~128.1 GHz 基波压控振荡器设计

1, 2 2 2 3 3 2
苏国东 ，孙玲玲 ，王翔 ，王尊峰 ，张胜洲 ，雷宇超
(1. 浙江大学 电气工程学院超大规模集成电路设计研究所，浙江 杭州 310027；2. 杭州电子科技大学 教育部射频电路与系统
重点实验室，浙江 杭州 310018；3. 中国电子科技集团公司第 41 研究所，山东 青岛 255666)

摘 要：采用 65 nm CMOS 工艺，设计一款基波压控振荡器（VCO）. 采用负阻单元的寄生电容与用户自定义电感形

成 VCO 的 电 感 -电 容 （ LC） 谐 振 网 络 . 采 用 交 叉 耦 合 对 管 作 为 VCO 的 负 阻 单 元 ， 维 持 VCO 的 稳 定 输 出 信 号 . 通 过
控制尾电流管的偏置电压大小调节交叉耦合管的寄生电容，从而实现输出频率的调谐. VCO 输出缓冲器（buffer）
采 用 共 源 -共 栅 （ Cascode） 结 构 以 减 小 负 载 电 阻 对 电 路 振 荡 的 影 响 . 所 设 计 的 片 上 变 压 器 实 现 了 差 分 信 号 转 单 端
信 号 功 能 ， 并 与 传 输 线 、 地 -信 号 -地 （ GSG） 焊 盘 实 现 了 VCO 输 出 匹 配 . 测 试 结 果 表 明 ， 电 路 的 输 出 频 率 范 围 为
126.6 ~128.1 GHz， 调 谐 范 围 为 1.5 GHz. 当 电 路 工 作 频 率 为 127.2 GHz 时 ， 输 出 功 率 为 –26.8 dBm， 偏 频 为 1 MHz
处相位噪声的仿真值为 –86.3 dBc/Hz. 该电路的芯片面积为 405 μm×440 μm.
关键词： 压控振荡器（VCO）；LC 谐振槽；交叉耦合对管；共源共栅结构；片上变压器；传输线；GSG 焊盘
中图分类号： TN 752 文献标志码： A 文章编号： 1008−973X（2018）09−1788−08

Design of 126.6—128.1 GHz fundamental voltage control oscillator

1, 2 2 2 3
SU Guo-dong , SUN Ling-ling , WANG Xiang , WANG Zun-feng ,
3 2
ZHANG Sheng-zhou , LEI Yu-chao
(1. Institute of VLSI, College of Electrical Engineering, Zhejiang University, Hangzhou 310027, China; 2. Key Laboratory
of RF Circuits and Systems, Ministry of Education, Hangzhou Dianzi University, Hangzhou 310018, China; 3. The 41st
Institute of China Electronics Technology Group Corporation, Qingdao 266555, China)

Abstract: A fundamental voltage control oscillator (VCO) was designed by 65 nm CMOS process. The parasitic
capacitor of negative impedance cell and consumer-designed inductor constitute the LC tank of the proposed VCO.
The cross-couple MOSFETs were designed as the negative impedance cell to sustain the steady output signal of
VCO. The frequency of the output signal was tuned by changing the bias voltage which was added at the rail current
MOSFET of the cross-couple MOSFETs. The cascode amplifier was employed as the buffer of VCO to alleviate the
effect of load resistance. In addition, the on-chip transformer with the structure of floating metal bar was designed to
realize the transformation between the differential signal and single-ended signal. The transformer, the consumer-designed
transmission-line and the designed GSG PAD realize the matching of the VCO output. The measure results show that
the output frequency of this VCO ranges from 126.6 GHz to 128.1 GHz, the tune range is 1.5 GHz, and the output
power is –26.8 dBm at the frequency of 127.2 GHz. The post-simulation shows that the phase noise at 1 MHz offset
2
from 127.2 GHz is –86.3 dBc/Hz. The area of this VCO is 405×440 μm .
Key words: voltage control oscillator (VCO); LC tank; cross-couple MOSFET; Cascode structure; on-chip
transformer; transmission line; GSG PAD

收稿日期：2017−08−29. 网址：www.zjujournals.com/eng/fileup/HTML/201809020.htm
基金项目：国家自然科学基金资助项目（61331006）；浙江省自然科学基金青年资助项目（LQ15F010005）.
作者简介：苏国东（1984—），男，博士生，从事毫米波集成电路及系统研究与设计. orcid.org/0000-0001-6927-9183.
E-mail：guodong0415@163.com
通信联系人：孙玲玲，女，教授. orcid.org/0000-0002-6410-1471. E-mail：sunll@hdu.edu.cn
 苏国东, 等：126.6~128.1 GHz 基波压控振荡器设计 [J]. 浙江大学学报: 工学版,
第 9期 2018, 52(9): 1788–1795. 1789

毫米波频段具有丰富且纯净的频谱信息，在 看，采用倍频方式实现的 VCO 具有较宽的调谐范

100 GHz 以上，未使用频段依然占了很大比例，这 围，且可以产生接近或者大于工艺最大振荡频率
些频段可以提供相对大的带宽；此外，毫米波具 的 信 号 . 然 而 ， 基 波 VCO 在 相 位 噪 声 方 面 优 于 通
有波长短、穿透能力强和非离子化等特点，为高 过 倍 频 方 式 实 现 的 VCO， 更 加 适 用 于 高 性 能 通
速、海量数据传输通信系统、非侵入式医疗电子、 信系统.
毫米波成像安检等设备的开发奠定了基础；随着 电路工作频率达到 D 波段后，寄生电容和栅
低成本 CMOS 工艺的不断发展，CMOS 晶体管的 极电阻致使 MOS 管栅跨导降低，影响电路起振. 本
截止频率不断提高，基于 CMOS 工艺的毫米波电 研究电路使用的 NMOS 管的截止频率为 176 GHz，
[1-5]
路成为目前研究领域内的热点 . 然而，由于 栅跨导相应降低，使得设计工作在 D 波段的基波
CMOS 工艺中的 MOSFET 具有本征增益较低、衬 VCO 具有很大的难度与挑战. 同时工作在 D 波段
底损耗大和工艺设计要求严苛等特点，设计毫米 的无源器件，如电感、电容等器件的品质因子降
波频段的电路依然存在一定的挑战和难度. 低 ， 导 致 VCO 的 相 位 噪 声 降 低 . 变 容 管 的 品 质 因
压控振荡器（voltage control oscillator，VCO）作 子 降 低 ， 不 仅 会 影 响 整 个 VCO 电 路 的 调 谐 范 围 、
[11]
为毫米波前端的核心电路模块之一，实现了直流 相位噪声，还会影响 VCO 电路的输出功率 .
信号到交流信号的转化. 基于 65 nm CMOS 工艺， 本文设计一款基波 VCO，有别于上述的 VCO，
[6]
Zhang 等 提出了一种采用交叉耦合单元的 LC-VCO， 该电路将负阻单元的寄生电容（即交叉耦合对管
通 过 将 基 波 信 号 四 倍 频 的 方 式 产 生 85~127 GHz 及 其 尾 电 流 源 管 的 寄 生 电 容 ） 作 为 LC 谐 振 网 络
的输出信号，采用开关电感和开关电容相结合的 的电容，并通过调节尾电流管的偏置电压改变
方 式 实 现 频 率 调 谐 ， 频 率 调 谐 范 围 为 42 GHz， 输 MOS 管 的 寄 生 电 容 ， 进 而 实 现 频 率 调 谐 ， 从 而 省
出功率为–15 ~ –23 dBm，该电路的工作频率偏频 略 VCO 中可变电容的使用，改善 VCO 的相位噪声，
10 MHz 时对应的相位噪声为–108 ~ –102 dBc/Hz. 同时降低交叉耦合单元对负阻的要求，使电路易
[7]
基于 130 nm CMOS 工艺，Holisaz 等 设计了一款 于起振并且维持振荡. 通过这种方式增加了基波
LC-VCO， 该 电 路 采 用 源 回 退 负 阻 单 元 维 持 电 路 VCO 电 路 工 作 频 率 接 近 工 艺 截 止 频 率 的 设 计 成
稳 定 振 荡 ， 并 将 基 波 信 号 二 倍 频 后 输 出 112.8 ~ 功率及实用性. 文中提出的电路采用 65 nm CMOS
115.2 GHz 的信号，电路采用变容管调谐，实现了 工艺进行加工，并通过测试验证电路方案的可行
2.4 GHz 的 频 率 调 谐 范 围 ， 对 应 基 波 信 号 偏 频 性，该电路适用于毫米波通信、成像及检测等应
2
10 MHz 的最小相位噪声为–113.6 dBc/Hz. 基于 用场合. 本文提出的电路芯片面积为 405×440 μm .
[8]
65 nm CMOS 工艺，Shang 等 将 4 个 LC-VCO 的振 同时，提出电路的拓扑结构，并对无源器件的设
荡信号二倍频后，通过零相移耦合器同相相加， 计、电路设计进行分析，给出振荡器电路的信号
实现了输出信号频率范围为 127~140 GHz 的信号 频率、输出功率、调谐范围的测试结果和相位噪
源 ， 当 电 路 输 出 频 率 为 132 GHz 时 ， 偏 频 25 MHz 声的测试结果.
[9]
时对应的相位噪声为–104.9 dBc/Hz. Huang 等
采用交叉耦合结构产生基波信号并输出其三倍频 1 电路拓扑结构
信号，提出了一个工作在 129~159 GHz 的 LC-VCO，
电 路 采 用 变 容 管 调 谐 ， 频 率 调 谐 范 围 为 30 GHz， 版图的寄生参数对硅基毫米波集成电路的影
最 大 输 出 功 率 为 – 8 d B m ， 该 VCO 的 基 波 信 号 在 响显著增加，在电路设计中需要充分考虑版图连
偏频 1 MHz 时的平均相位噪声是 –99.6 dBc/Hz. 线和 GSG 焊盘的寄生效应. 在设计 VCO 时，将电
[10]
基 于 65 nm 低 功 耗 CMOS 工 艺 ， Volkaerts 等 提 感 、 变 压 器 按 模 块 分 析 设 计 ， 并 在 输 出 Buffer 匹
出了一种工作频率为 113.4~122.6 GHz 的基波 VCO， 配时，将 GSG 焊盘与变压器、传输线协同设计实
该电路通过交叉耦合电路实现负阻，采用变容管 现匹配，以避免因输出匹配的失配而导致 VCO 输
实 现 频 率 调 谐 ， 频 率 调 谐 范 围 为 9.2 GHz， 当 电 出功率低的问题.
路 工 作 频 率 为 118.3 GHz 时 ， 偏 频 1 MHz 时 对 应 本文提出的 VCO 拓扑结构如图 1 所示. La 和
的相位噪声为–83.9 dBc/Hz. 从采用倍频方式实 Lb 为连接点标识，表示差分电感、VCO 负阻单元
[6-9] [10]
现的 D 波段 VCO 和基波 VCO 的对比结果来 和 输 出 Buffer 之 间 相 互 连 接 . 该 电 路 的 负 阻 单 元
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106.5 μm

80 μm
G S G
VCO输出Buffer电路 传输线/变压器 M9 M9
La 电感 Lb M8 M8
GA
Via

50 μm
La Lb La 55 μm

GSG焊盘
Ctank Lb TL 35 μm M1

M1 M2 Balun Substrate

Vq VCO负阻单元电路 图2 GSG 焊盘俯视、截面及尺寸标注示意图

M3
Fig. 2 Top view and cross-section view of Ground-Signal-
Groud（GSG） PAD and its dimension
图1 压控振荡器（VCO）拓扑结构图
Fig. 1 Topology of voltage control oscillator（VCO）
信号焊盘的金属下方没有使用金属地，减小了信
由交叉耦合对管 M1、M2 和尾电流源管 M3 共同构 号 焊 盘 与 金 属 地 之 间 的 电 容 . GSG 焊 盘 中 的 2 个
成，维持电路的稳定振荡，并通过控制尾电流源 地焊盘在图 2 标注 GA 处，采用工艺提供的最低层
管 M3 的栅极偏置电压 Vq 实现振荡器电路输出频 金 属 M1 相 连 ， 实 现 了 GSG 地 焊 盘 同 电 位 . 此 外 ，
率 的 调 谐 . 与 此 同 时 ， 负 阻 单 元 的 寄 生 电 容 C tank 通 过 优 化 图 2 中 GA 标 注 处 信 号 线 与 地 焊 盘 之 间
与用户自定义设计的差分电感共同构成 LC 谐振 的间距，可减少所设计 GSG 焊盘的信号传输损耗.
槽. VCO 的输出 Buffer 采用差分 Cascode结构，以 通 过 全 电 磁 场 仿 真 来 评 估 GSG 焊 盘 的 传 输
减 小 负 载 效 应 对 VCO 的 影 响 ， 保 证 电 路 正 常 工 性能，考虑电路在片测试时，探针通常会压在 GSG
作. 采用片上变压器 (Balun)、传输线 (TL)、GSG 焊 焊盘中心位置，因此在仿真时，仿真端子加在以
盘共同实现电路 Buffer 到 50 Ω 的阻抗变换. 信 号 焊 盘 中 心 为 参 考 点 的 GSG 焊 盘 的 各 个 焊 盘
中 心 ， 同 时 采 用 共 面 波 导 端 口 模 式 ， 以 保 证 GSG
2 无源元件设计 焊盘仿真与测试的一致性. GSG 焊盘电磁仿真示
意 图 及 仿 真 后 的 S 参 数 SP 随 频 率 f 的 变 化 如
硅基毫米波频段无源元件的趋肤效应、邻近 图 3 所 示 . 其 中 P 1 和 P 2 表 示 加 载 在 GSG 焊 盘 上
效应凸显，衬底损耗增加，使得电路设计中无源 的仿真端子，S11、S22 表示端口反射参数，S21 表示
元件与有源元件的协同设计变得尤为重要. 正 向 传 输 参 数 ， S12 表 示 反 向 传 输 参 数 . 由 图 中
2.1 GSG 测试 PAD 的设计与分析 S 参数曲线分析得知，该 GSG 焊盘在 110~170 GHz
GSG 焊盘上的寄生电感、信号焊盘与地焊盘 范围内的传输损耗小于 1.8 dB，输入/输出端口的
[12]
之间的（边沿）电容会影响毫米波电路的匹配 ， 反射系数小于–18 dB.
导致所设计的电路匹配偏离设计的目标. 因此，
本文设计的 GSG 焊盘，从以下 3 方面考虑及实现： 0
S11
1） 减 小 信 号 焊 盘 与 金 属 地 之 间 的 垂 直 电 容 和 信 S21
−10 S12
号焊盘与地焊盘之间的边缘电容；2）在满足工艺
SP/dB

S22
P1 P2 −20
规则要求前提下，减小地焊盘上的电阻和电感；
3）减小信号在所设计 GSG 焊盘上的传输损耗. −30

GSG 测 试 焊 盘 俯 视 图 和 截 面 图 如 图 2 所 示 . −40
110 120 130 140 150 160 170
GA 表 示 2 个 地 焊 盘 之 间 的 间 距 ， G 表 示 地 焊 盘 ，
f/GHz
S 表 示 信 号 焊 盘 ， M1、 M8、 M9 分 别 表 示 电 路 加 工
图3 GSG 焊盘仿真端口加载位置示意图及 S 参数
工 艺 提 供 的 第 一 层 、 第 八 层 、 第 九 层 金 属 ， Via 表
Fig. 3 Located port position used in simulation for GSG PAD
示金属之间的过孔，Substrate 表示工艺衬底. 地焊
and S-parameter model of transformer
盘采用“格子”的方式布线，满足了工艺规则对金
属布线的要求，同时减小了地焊盘上引入的寄生 2.2 电感、变压器的设计与仿真
[13]
电阻和电感. 以减小信号焊盘与地焊盘之间的边 根据 Leeson 公式 ，如式（1）所示，分析得出
缘 电 容 为 目 标 ， 所 设 计 的 信 号 焊 盘 的 尺 寸 为 50× VCO 的 相 位 噪 声 与 电 路 中 各 元 件 的 Q 值 密 切 相
2 2
55 μm ，小于地焊盘的尺寸（80×106.5 μm ）. 同时， 关 . 电 路 中 的 LC 谐 振 网 络 的 品 质 因 子 会 影 响
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VCO 的相位噪声.
L (∆ω) =
  ( )2  ∆ω 

 2Fkt 
 ω0  1/ f 3 


10 · log  · 1 +  ·  . (1)
 Psig 
 2Q∆ω |∆ω|  

3
式中： △ω 为偏离振荡频率的偏移量；△ω1/f 表 (a) 电感平面图 (b) 电感3D图
–3 –2
示（△ω） 区和（△ω） 区的分界点，等于振荡电
80 Ls 20
[13]
路中有源器件的 1/f 的角频率 ；F 为负阻电路在 Rs 18
–2 Qs 16
（△ω） 区对相位噪声的贡献，是一个实验参数； 60
14
12

R/Ω, Q
k 为 玻 尔 兹 曼 常 数 ； t 为 环 境 温 度 ； ω0 为 振 荡 频

L/pH
40 10
率；Psig 为输出信号在 ω0 处的功率；Q 为 LC 谐振 8
6
20
回路的品质因子. 4
2
鉴于文中 VCO 的 LC 谐振网络中的电容采用 0 0
0 50 100 150 200
了负阻单元的寄生电容，高 Q 值电感的设计显得 f/GHz
尤为重要. 片上电感的损耗是影响电感 Q 值的主 (c) 电感的感值、阻值和品质因子仿真结果

要因素，而损耗机制包括金属损耗和衬底损耗.
图4 电感平面图、3D 图及感值、阻值和品质因子仿真结果
文中设计电感时，采用差分端口仿真，主要以减 Fig. 4 Planar layout of inductor with PGS, 3D layout of in-
少损耗、提高 Q 值为优化目标. 采用导纳（Y）参量 ductor with PGS and simulated results of inductance,
resistance and quality factor
计算电感的感值，品质因子及电阻：
Im (Y −1 ) Im (Y −1 ) 变压器可以实现单端信号与差分信号的相互
Ls = , Rs = Re (Y −1 ), Qs = . (2)
ω Re (Y −1 ) 转换，具有阻抗匹配功能，同时变压器具有紧凑
的结构，利于版图布局布线，因此在毫米波电路
所设计电感的平面图与 3D 图如图 4 所示. 电
中倍受青睐. 文中设计了片上变压器，参与了 VCO
感采用工艺中的厚金属（3.3 μm）设计以减少金属
输 出 Buffer 的 匹 配 ， 并 将 输 出 的 差 分 信 号 转 为 单
损耗. 理论上，增加金属线宽可以减少金属损耗，
端信号以方便测试. 片上变压器的集总参数模型
实际上增加线宽会使寄生电容相应增大，从而导
如图 5 所示.
致电感的自谐振频率降低，以致电感在电路中的
应用受限. 因此，在保证电感品质因子的同时，通 Li−Mu Ls−Mu
− −
过优化电感的金属宽度确保电感的自谐振频率远
Mu
远大于工作频率.
+ +
采 用 工 艺 中 的 低 层 金 属 （ M1） 设 计 电 感 的 回
路 地 ， 减 少 衬 底 损 耗 . 这 种 回 路 地 如 图 4所 示 ， 采 图5 变压器的集总参数模型
用金属环和不规则金属共同构成电感的回路地. Fig. 5 Transformer’s lumped parameter model

该回路地降低了衬底涡旋电流对电感品质因子的
图 5 中 L i 和 L s 分 别 表 示 变 压 器 初 级 /次 级 线
影响. 同时，由楞次定律可知，电感上的变化电场
圈的电感，Mu 表示变压器的初级线圈与次级线圈
会在金属环上感生电流，而金属环之间亦会感生
之间的互感，相应的表达式及磁耦合系数 k，初级/
电流. 由于金属环之间的感生电流方向相反，形
次级线圈的品质因子 Qi 和 Qs 的表达式如下：
成了相互减弱的磁场，从而减弱了回路地对电感
Im (Zi ) Im (Zs )
的影响，改善了电感的品质因子. 此外，该回路地 Li = , Ls = ,
ω ω
可以同时为电路的有源单元提供地通路. Im (Zis ) M
M= , k= √ , (3)
感 值 L、 电 阻 R、 品 质 因 子 Q 与 频 率 f 的 关 系 ω Li × Ls
如图 4 所示，该电感感值在文中电路的工作频率 Im (Zi ) Im (Zs )
Qi = , Qs = .
Re (Zi ) Re(Zs )
范围内大约为 44 pH. 当工作频率为 127.2 GHz 时，
电 感 的 Q 值 为 15.5. 电 阻 为 2.22 Ω. 在 0~200 GHz 变压器次级线圈的一端接在信号焊盘上，另
频率范围内，电感没有出现谐振现象. 外一端接地，使其在信号通路上又具有 ESD 保护
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功 能 . 片 上 变 压 器 的 平 面 图 及 3D 图 如 图 6 所 示 ， 响 ， 确 保 VCO 正 常 工 作 . 输 出 Buffer 采 用 自 偏 置
采用工艺的顶层厚金属铜（3.3 μm）和次顶层金属 方 式 为 共 栅 MOSFET 提 供 偏 压 . 通 过 电 阻 R 2 和
铜 （ 0.8 μm） 设 计 叠 层 结 构 的 片 上 变 压 器 ； 在 电 路 R3 对晶体管 M5 和 M7 自偏置方式为 MOSFET 提
设 计 过 程 中 ， 结 合 图 5 中 变 压 器 的 模 型 及 式 （ 3） ， 供偏压，VCO 的负阻单元和输出 Buffer 之间直接
优化线圈金属宽度及线圈内径，评估变压器的耦 相连，省略了级间耦合电容，规避了因引入电容
合、品质因子、电感和互感情况，并与 GSG 焊盘同 而 导 致 的 电 路 工 作 频 率 的 减 小 ， 同 时 VCO 的 电
时实现了 VCO 电路输出 Buffer 到 50 Ω 的阻抗匹 源 V dd 可 为 共 源 MOSFET 提 供 直 流 偏 压 ， 降 低 了
配. 文中变压器的线圈金属宽度为 8 μm. 同时采用 电 路 版 图 的 设 计 难 度 . 传 输 线 TL2、 TL3 和 变 压 器
低 层 金 属 （ M1） 设 计 浮 栅 屏 蔽 结 构 来 减 小 衬 底 涡
(Balun) 共 同 实 现 了 VCO 电 路 的 输 出 匹 配 ； 此 外 ，
旋电流及流入衬底的电流对变压器线圈的影响，
变压器实现了差分转单端的功能，省略了隔直电
降低变压器线圈的损耗，改善变压器的品质因子.
容和扼流电感的使用；同时采用变压器中心抽头
作为电源接口，方便了电路版图的布局与布线.
VCO 电路产生的信号通过 RFout 端口输出.
如 图 7 所 示 ， LC 谐 振 槽 电 路 中 的 电 容 是 从
Ac、Bc 两点看进去寄生电容. 图 8(a) 为负阻单元寄
(a) 变压器平面图 (b) 变压器3D图 生电容示意图；其中 CSG、CGD、CDS、CDB、CSB 分别
图6 带浮栅结构的变压器的平面图和 3D 图 表 示 MOSFET 的 栅 -源 、 栅 -漏 、 漏 -源 、 漏 -衬 底 、
Fig. 6 Planar layout of transformer with floating strip barand 源-衬底电容，并用脚号 1、2、3 区分相应的 MOS-
3D layout of transformer with floating strip bar
FET 的寄生电容.
3 电路分析与设计 为方便计算，将图 8 负阻单元寄生电容示意
图中带有寄生电容的负阻单元电路等效为图中负
VCO 的 电 路 原 理 图 如 图 7 所 示 ， 其 中 M1、 阻 单 元 寄 生 电 容 等 效 电 路 图 . M1 和 M2 的 管 子 尺
M2、M3 共同组成了该电路的负阻单元，维持稳定 寸相同，寄生电容相同，因此在计算中用 CSG1、CGD1、
输出信号，通过调节加在 M3 上的偏压 Vq 可以控制 VCO CDS1、CDB1、CSB1 表示 M1 和 M2 的寄生电容.
输出频率. 电感 L1 与从 Ac、Bc 两点看进去寄生电 根据图 8(b) 负阻单元寄生电容的等效电路计
容共同组成了 LC 谐振网络. M4、M5、M6、M7 共同 算，LC 谐振网络的寄生电容：
构成了 VCO 的输出 Buffer，该 Buffer 采用共源. 共 1
Ctank = × (Cload + CDG1 + CDB1 + Ct ) , (4)
栅结构，以减小负载电阻对 VCO 的负阻单元的影 2
CDS1 × (CDG3 + CSG3 ) × (2 × CSB1 + CDS3 + CDB3 + CDG3 × CSG3 )
Ct = .
(CDG3 + CSG3 ) × (2 × CSB1 + 2 × CDS1 + CDS3 + CDB3 + CDG3 × CSG3 )

因此，文中 VCO 的谐振频率为

1 Vdd
fosc = √ . (5) C1
Ltank × Ctank C2 R2

M4
式中：Ltank 为电路中使用的电感. M5
Balun
L1 TL2
RFout
加在尾电流源管栅极上偏压的变化，会改变 Ac Bc
M7 TL3
VCO 负 阻 单 元 各 个 MOSFET 的 漏 极 与 源 极 之 间 M6
的电压，从而改变由 MOSFET 的漏/源与衬底形成 M1 M2
C3 R3
的结电容变化，即 CDB、CSB 的变化，由式（4）和（6）
可知，VCO 的频率因加在尾电流源管栅极上偏压 Vq M3
的 改 变 产 生 了 变 化 ， 实 现 了 VCO 振 荡 频 率 控 制 .
以 0.1 V 的 步 进 改 变 尾 电 流 管 栅 极 上 的 偏 压 V q ， 图7 VCO 电路原理图
电容值 C 随频率 f 变化的曲线如图 9 所示. Fig. 7 Circuit principle schematic of VCO
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Ac Bc

CLoad CDB1 CDS1 CDG1 CDG2 CDG2 CDB2 CLoad

M1 M2

CSG1 CSG2
CDG3 CDB3 CDS3 CSB2
Vq M3
CSG3
图 10 VCO 芯片照片

(a) 负阻单元寄生电容示意图 Fig. 10 Photograph of VCO chip

Ac Bc 别采用顶层厚金属铜和次顶层金属铜. 电路信号
通路及直流通路上均采用 ESD 保护. 包含 GSG 测
试焊盘及所有的直流焊盘，该电路芯片的大小为
CDG1 2
CLoad CDB1 CDS1 CDS2 CDB2 CLoad CDG2 405×440 μm .
M1 M2
VCO 采 用 在 片 测 试 ， 测 试 框 图 如 图 11 所 示 ，
测试中采用的频谱仪为中国电子科技集团公司第
CSB1 CDG3 CSB3
Vq CDB3 CDS3 四十一研究所自主研发的 A4051F，该频谱仪由频
M3
谱仪主机和扩频模块共同组成. 谐波混频器将被
CSG3
测的 D 波段信号转换成低频信号送至频谱仪主
(b) 负阻单元寄生电容等效电路图 机进行处理，从而完成 D 波段测试，其功率校准
到扩频模块端口.
图8 VCO 电路负阻单元寄生电容示意图及其等效电路图
Fig. 8 Schematic of negative resistance cell of VCO including 电源 频谱仪

32.5 Vq/V
0.5
32.0 0.6 探针
0.7 芯片
31.5 0.8 损耗 2 dB
0.9
31.0 1.0 波导/损耗 2.5 dB 变频模块
C/fF

30.5
30.0
29.5 图 11 VCO 电路测试示意图
29.0 Fig. 11 Measured setup diagram of VCO
0 50 100 150 200
f/GHz 频谱仪和 GSG 探针之间采用波导连接，该波
图9 负阻单元寄生电容尾电流源管栅极电压变化的仿真结果 导在 D 波段的损耗为 2.5 dB；GSG 探针采用 Infinity
Fig. 9 Simulated results of parasitic capacitance of negative WR 6.5 波导探针，其在 D 波段的损耗为 2 dB.
cell vary as voltage applied to gate of tail current
当 V dd 供 电 1.4 V、 V dc 供 电 1.6 V、 V q 供 电 为
MOSFET
0.8 V 时 电 路 的 输 出 频 率 为 127.2 GHz， 输 出 信 号
4 电路加工与测试 频 谱 如 图 12 所 示 . 结 合 波 导 及 探 针 的 损 耗 可 知 ，
该信号的输出功率为–26.8 dBm.
所设计的 VCO 采用 65 nm CMOS 工艺进行加 改 变 加 在 V q 上 的 偏 压 ， 图 13 给 出 了 VCO 的
工 ， 芯 片 照 片 如 图 10 所 示 . 电 路 版 图 设 计 充 分 考 输出频率 f 和输出功率 P 随着控制电压 Vq 变化的
虑 了 对 称 性 ， 并 对 版 图 进 行 了 优 化 . GSG 测 试 焊 测试与仿真结果. 从图中可以看出，输出频率随
盘、电感、传输线和片上变压器与有源电路的协 着 加 载 在 VCO 负 阻 单 元 尾 电 流 源 管 上 栅 极 电 压
同设计，使得电路版图变得更加紧凑. 电路中的 的变化而改变，实现了通过电压改变振荡电路输
电感、传输线均采用工艺中的顶层厚金属铜作为 出频率的控制，同时通过实验证明了前文中对应
信 号 线 ； 变 压 器 采 用 叠 层 结 构 ， 初 /次 级 线 圈 则 分 电 压 改 变 C t a n k 的 分 析 . 图 13 中 亦 显 示 了 VCO
 1794 浙 江 大 学 学 报（工学版） 第 52 卷

−10.00 参考电平 0.00 dBm T1[W,N] T3[W,N] T5[W,N] 件的信号线之间形成的电容，在电磁仿真时不能

对数 10.0 dB/格 T2[W,N] T4[W,N] T6[W,N]
标记1[T1]: 127.206 GHz 完全考虑，从而导致仿真值与测试值存在差异；
−30.00 1 Y: −31.29 dBm
2） 工 艺 库 中 提 供 的 有 源 器 件 模 型 在 电 路 设 计 频
P/dBm

−50.00 段为扩展模型，导致通过仿真得到的 MOSFET 电

容值与实际测试值存在偏差，体现在 VCO 输出频
−70.00
率及调谐范围上的差异. 频率偏移会导致 VCO 输
−90.00
出匹配出现一定程度的失配，从而导致测试得到
中心频率 扫描时间 频宽 的输出功率减小. 如图 13 所示，与仿真值对比，在整
127.194000000 GHz 50.0000 ms (1001点) 频带 2.000000000 GHz
分辨率带宽 1.00MHz 视频带宽 100.00 MHz 扫描类型: 扫频
个调谐范围内，测试的输出功率减小了 5~7.9 dBm.
图 12 尾电流源管栅极电压为 0.8 V 时 VCO 输出频谱（测试） 由于缺少测试相位噪声的仪器，文中基于
Fig. 12 Measured output spectrum of VCO when voltage VCO 频率偏移的分析，对 VCO 电路建模并仿真，
applied to gate of tail current MOSFET is 0.8 V 使电路工作在测试频点上，并仿真衡量了 VCO 的
相位噪声，如图 14 所示. 图中给出了 VCO 对应不
输出频率仿真值
140 输出频率测试值 −10 同输出频率 f 时相位噪声（phase noise，PN）偏频分
138 输出功率仿真值 别为 1 MHz 和 10 MHz 的仿真结果. 由图中仿真结
−15
136 输出功率测试值
134 −20 果可知，电路在偏频为 1 MHz 时的相位噪声大于
P/dBm
f/GHz

132 −25 –76 dBc/Hz.

130
−30 −75
128
126 −35 −80
124 −40 −85
PN/(dBc·Hz−1)

0.6 0.7 0.8 0.9 1.0 −90

Vq/V
−95
偏颇为1 MHz
图 13 VCO 输出频率/功率随尾电流源管栅极电压变化的 −100 偏颇为10 MHz
测试与仿真图 −105
−110
Fig. 13 Measured and simulated output frequency and power
of VCO vary as voltage applied to gate of tail current −115
126.4 126.8 127.2 127.6 128.0 128.4
MOSFET f/GHz

的仿真结果，从对比结果来看，测试得到的频率 图 14 VCO 在偏频为 1、10 M 时相位噪声随尾电流源管栅极电

小于仿真值. 以仿真频率值为基准，在整个调谐 压变化仿真图

范围内，频率偏移最大百分比为 4.34%，VCO 调谐 Fig. 14 Simulated phase noise of VCO vary as voltage ap-
plied to gate of tail current MOSFET when frequency
范围降低了 1.1 GHz. offset are 1 M and 10 M
造成频率偏移及调谐范围减小的主要原因如
下 ： 1） 电 路 加 工 时 ， 随 机 添 加 了 填 充 金 属 以 应 对 表 1 列 出 了 近 几 年 报 道 的 D 波 段 的 VCO 及
工艺中金属密度的要求，这些填充金属与无源器 本文电路的各项指标. 其中，

表 1 D 波段 VCO 电路的性能比较
Tab. 1 Performance comparison of published D-band fundamental VCO
T
PN10/ PN1/ Pout/ PDC/ 2 FoM /
文献 工艺节点 f0/GHz FTR/% A/mm –1
–1 –1
（dBc·Hz ） （dBc·Hz ） dBm mW （dBc·Hz）

[6] 65 nm CMOS 106.7 39.4 1.059 N/A –15~ –23 30~45 0.55 0.964
#
[7] 130 nm CMOS 114 2.1 –113.6 N/A >–22.5 8.4* N/A N/A
[8] 65 nm CMOS 133.5 9.7 N/A N/A 5.4 145.8 N/A N/A

[10] 65 nm CMOS 118 7.8 N/A –83.9 >–28.5 5.6 0.22 –174.6
┣ ┣
本文 65 nm CMOS 127.2 1.18 –111 –86.3 –26.8 31.2 0.176 –159.7
　注：“#” 标注处的相位噪声为电路基波处对应的相位噪声；“*” 标注处为 VCO 电路的功耗，没有包含输出 Buffer 的功耗；“┣” 标注处为
VCO 的相位噪声仿真值
 苏国东, 等：126.6~128.1 GHz 基波压控振荡器设计 [J]. 浙江大学学报: 工学版,
第 9期 2018, 52(9): 1788–1795. 1795

( ) ( )
f0 FTR PDC transmitter with on-chip bond wire antenna in 45 nm
FoM = PN − 20 log
T
× + 10 log . (6)
∆f 10 1Pref low power CMOS [J]. IEEE Journal of Solid-State
Circuits (JSSC), 2014, 49(7): 1606–1616.
式中：PN10、PN1 分别表示偏频为 10 MHz、1 MHz [3] MOSTAJERAN A, CATHELIN A, AFSHARI E,. A
时 的 相 位 噪 声 ， f 0 为 振 荡 电 路 中 心 频 率 ， FTR 表 170 GHz fully integrated single-chip FMCW
示 频 率 调 谐 范 围 ， PDC 表 示 直 流 功 耗 . Pout 表 示 imaging radar with 3D imaging capability [J]. IEEE
Journal of Solid-State Circuits (JSSC), 2017,
VCO 电 路 的 输 出 功 率 ， P ref =1 mW， 为 一 个 参 照
T
52(10): 2721–2734.
量，A 表示 VCO 电路的芯片面积，FoM (figures of merit) [4] SENGUPTA K, HAJIMIRI A. Sub-THz beam-
用来综合评价 VCO 的性能. forming using near-field coupling of distributed
[10]
从与表中的基波 VCO 对比可以看到，文中 active radiator arrays [C] // IEEE Radio Frequency
Integrated Circuits Symposium (RFIC). Baltimore:
提出的基波振荡频率高，但 VCO 电路功耗较之偏
T IEEE, 2011:1–4.
大，导致了 FoM 值并非最优，该功耗包含了 VCO [5] WANG Z, CHIANG P Y, NAZARI P, et al. A CMOS
自身功耗和输出 Buffer 电路功耗，分别为 11.2 mW 210-GHz fundamental transceiver with OOK
和 20.0 mW，输出 Buffer 占了 VCO 电路功耗的 64.1%， modulation [J]. IEEE Journal of Solid-State
这主要因为电路设计时为了减小输出 Buffer 电路 Circuits (JSSC), 2014, 49(3): 564–580.
[6] ZHANG J, SHARMA N, CHOI W, et al. 85-to-127
带 给 VCO 的 阻 性 负 载 和 增 加 电 路 的 钝 性 ， 输 出
GHz CMOS signal generation using a quadrature
Buffer 电 路 与 VCO 电 路 中 的 负 阻 单 元 直 接 连 接 ， VCO with passive coupling and broadband harmonic
从 而 导 致 VCO 的 供 电 电 压 Vdd 直 接 加 载 在 输 出 combining for rotational spectroscopy [J]. IEEE
Buffer 电路的栅极上，从而导致功耗偏大. 由于在 Journal of Solid-State Circuits (JSSC), 2015, 50(6):
1361–1371.
设计中使用了传输线、变压器等片上器件，本文
[7] HOLISAZ H, SAFAVI-NAEINI S. A low noise
所提电路面积比表中其他电路的面积小. D-band VCO with a wide bandwidth and a steady
output power [J]. IEEE Microwave and Wireless
5 结　语 Components Letters (MWCL), 2015, 25(11):
742–744.
[8] SHANG Y, YU H, LINAG Y, et al. Millimeter-wave
基 于 65 nm CMOS 工 艺 ， 研 究 并 设 计 了 一 款 sources at 60 and 140 GHz by magnetic plasmon
基波压控振荡器. 采用交叉耦合差分对管作为振 waveguide based in phase coupled oscillator network
荡器的负阻单元维持电路稳定输出信号，通过调 in 65-nm CMOS [J]. IEEE Transactions on
Microwave Theory and Techniques (TMTT), 2016,
节负阻单元尾电流晶体管的偏压实现振荡器的
64(5): 1560–1571.
频 率 调 谐 . 电 路 实 现 了 输 出 信 号 频 率 为 126.6~ [9] HUANG P C, TSAI M D, VENDELIN G D, et al. A
128.1 GHz、 调 谐 范 围 为 1.5 GHz 的 压 控 振 荡 器 电 low-power 114-GHz push-push CMOS VCO using
路. 当电路工作频率为 127.2 GHz 时，测试得到的 LC source degeneration [J]. IEEE Journal of Solid-
输 出 功 率 为 – 2 6 . 8 d B m ， 仿 真 得 到 的 在 1 MHz 处 State Circuits (JSSC), 2007, 42(6): 1230–1239.
[10] VOLKAERTS W, STEYAERT M, REYNAERT P.
的最小相位噪声为–86.3 dBc/Hz. 芯片面积为
118 GHz fundamental VCO with 7.8% tuning range
405 μm×440 μm. in 65 nm CMOS [C] // IEEE Radio Frequency
所设计的压控振荡器适用于毫米波成像、检 Integrated Circuits Symposium (RFIC). Baltimore:
测及高速通信等应用场合，可为对应的领域提供 IEEE, 2011:1–4.
[11] ADNAN M, AFSHARI E. A 105-GHz VCO with
毫米波信号，并为毫米波信号源、毫米波频率综
9.5% tuning range and 2.8-mW peak output power in
合器等系统电路的研究与设计奠定了基础. a 65-nm bulk CMOS process [J]. IEEE
Transactions on Microwave Theory and
参考文献 (References):
Techniques (TMTT), 2014, 62(4): 753–762.
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transmitter and receiver for multi-giga bit/sec 1-220 GHz for GSG pad structures in RF CMOS [J].
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