ViaLink

Projektuesit e elementëve PASIC të firmës QUICKLOGIC përdorin një teknologji krejtësisht të re, për realizimin e elementit
lidhës, që quhet antisiguresë ViaLink (ViaLink Antifuse). Ajo krijohet nga lidhja e drejtpërdrejtë (link) e dy shtresave
metalike, të cilat ndahen nga një shtresë siliciumi amorf dhe ka si bazë aliazhin “Titan-Wolfram”. Karakteristikë e këtij
elementi lidhës është rezistenca shumë e lartë e tij, > 50 MΩ, përpara programimit dhe rezistenca shumë e ulët. < 50 Ω,
pas programimit. Meqenëse lidhja krijohet pas procesit të programimit, në dallim nga elementët PAL ose GAL ku siguresa
është e pranishme përparpara programimit, atë e kanë quajtur antisiguresë. Nëpërmjet përmasave relativisht të mëdha të
shtresave metalike, kapaciteti i këtij elementi lidhës rezulton shumë i vogël. Ura lidhëse (link) ose siguresa e formuar pas
programimit zë 10% të sipërfaqes së këtij elementi lidhës, prandaj duhet thënë, që ka rezerva të mjaftueshme për
zvoglimin e përmasave të tyre, nga proceset teknologjive, që do të vijne.

Teknologjia PLICE
Elementët lidhës të elementëve logjikë ACTEL i përkasin gjithashtu familjes së “antisiguresave”. Ata kanë strukturën e një
kondesatori, dielektriku i të cilit përbëhet nga një shtresë mjaft e hollë.Në gjendje të paprogramuar këta elementë lidhës
shfaqin rezistencë mbi 100 MΩ. Gjatë procesit të programimit në këtë element aplikohet një tension i lartë, nëpërmjet
logikës së adresimit. Si rrjedhojë, shtresa izoluese shkrihet dhe elementi bëhet përcjellës. Procesi zgjat rreth 5 ms, duke
bërë që antisiguresa të zotërojë rezistencë < 200 Ω. Vlerësimi i saj, bëhet nga pajisja e programimit, duke matur, në
intervale të caktuar kohe rrymën, që kalon nëpër antisiguresë Në qoftëse kjo rezistencë rezulton me vlerë më të lartë,
elementi lidhës riprogramohet.

Teknologjia E2PROM
Berthama e celules E2PROM eshte nje zone specifike ne porten e MOSFET-it kumutues .Gjate procesit te të programimit,
në këtë zonë pompohen bartësa ngarkese (elektrone), me ndihmën e të ashtuquajturit “efekti tunel”. Këta bartësa
përcaktojnë gjendjen e komutimit dhe mbeten të konservuar për shumë vjet, për shkak të mjedisit izolues, që e rrethon.
Problematik është dëmtimi, që mund të shkaktojë procesi i efektit tunel në mjedisin izolues, duke pasur si pasojë
pamundësinë e riprogramimit të shpeshtë të celulës. Me procesin e fshirjes celula kthehet në gjëndje fillestare.

Teknologjia SRAM

Firma XILINIX përdor, në elementët e familjes LCA, celula SRAM, kapaciteti memorizues i të cilave përcakton
konfiguracionin, d.m.th sjelljen funksionale të elementit. Në kundërshtim me celulën normale SRAM, me gjashtë
transistorë, celula XILINIX përbëhet nga pesë transistorë. Mungesa e transistorit të gjashtë influencon në shpejtësinë e
konfigurimit të këtij elementi. Celula përbëhet nga dy invertitorë CMOS me lidhje të kundërt me njëri tjetrin, të cilët mund
të memorizojnë një vlerë të re nëpërmjet transistorit kalimtar. E gjithë skema funksionon si Latch statik. Vlera e
memorizuar mund të hapë p.sh. transistorin çelës, në hyrje të një multiplekseri dhe të kontrollojë funksionin logjik
përkatës. Kjo strukturë, me ndryshime të vogla, vlenë edhe për arkitektura të tjera elementësh logjikë të programueshëm.

Teknologjitë e programimit cpld dhe FPGA

Përdorimi i elementëve CPLD, është teknikisht dhe ekonomikisht i justifikuar, kur, për realizimin e termave
produkt të nevojshëm për marrjen e funksionit, kohët e vonesës rezultojnë të rendit 20-40 ns. Kur kërkohet
lidhja e shumë makrocelulave në kaskadë, atëhere raportet ndryshojnë. Në raste të tilla, është më me avantazh
përdorimi i elementëve FPGA, për shkak të fleksibilitetit më të lartë të tyre. Pjesa kryesore e një elementi logjik
të programueshëm është pjesa logjike ose makrocelula, ndërtimi i brendshëm i së cilës përcakton dhe
kapacitetin e elementit. Gjatë fazës së përcaktimit të arkitekturës së makrocelulës, prodhuesi duhet të kërkojë
balancën midis kapacitetit dhe fleksibilitetit të saj. Në rastin më të thjeshtë struktura e makrocelulës mund të
përbëhet nga një numër i madh portash NAND me dy hyrje, me anë të të cilave mund të vihet në jetë çdo
skemë, sado e ndërlikuar qoftë. Por, ky rast ideal kërkon shumë elementë programimi, duke rritur kohët e
vonesës në një nivel të pakonceptueshëm. Rasti i kundërt ekstrem do të ishte ndërtimi i një makrocelule shumë
komplekse me kapacitet të lartë, me shumë regjistra dhe porta, e cila rezulton më e shpejtë, sepse do të
kërkonte më pak elementë programimi për realizimin e funksioneve logjikë, por me fleksibilitet më të ulët, për
shkak të shkallës së ulët të shfrytëzueshmërisë së portave. Por nqs për realizimin e një funksioni logjik do të
kërkohet lidhja në kaskadë e këtyre makrocelulave komplekse, avantazhi i shpejtësisë dhe kapacitetit bie, për
shkak të rritjes së kohës së vonesës si pasojë e pranisë së rezistencave të elementëve lidhës të programueshëm.
Sjellja elektrike e tij mund të konsiderohet si një kombinim-RC. Rezistenca e përgjithshme e një lidhje jepet nga
shuma e rezistencave të elementëve lidhës përbërës, kurse kapacitetet-nga shuma e kapaciteve të veçanta të
këtyre lidhjeve. Logjikisht, për të realizuar shpejtësi të lartë veprimi, konstantja e kohës RC duhet të ruhet sa më
e vogël. Për këtë duhen bërë kompromise, që kushtëzojnë strukturën, midis numrit të elementëve lidhës të
programimit dhe mikrocelulave më komplekse, të cilat natyrisht kanë si pasojë uljen e fleksibilitetit të
arkitekturës.

Elementët PAL dhe alternativat e tjera

Për shkak të shkallës së ndryshme të integrimit, krahasimi ndërmjet elementëve PAL dhe GAL nuk është i
mundur. Programimi i PAL-eve bëhet nga përdoruesi me ndihmën e pajisjeve të programimit, njëlloj si për rastin
e EPROM-eve. Koha e kërkuar për programimin e PAL-eve, pas përcaktimit të funksioneve që duhet të realizojë,
është e rendit disa minuta. Si në rastin e GAL-eve, përdoruesi mund të porosisë ne firmën prodhuese edhe
elementë PAL me funksione te gatëshme, të cilat njihen me emrin HAL (Hard Array Logic). Në këta elementë
programimi bëhet gjatë procesit të prodhimit të tyre, me ndihmën e një maske metalike. Porosia e elementëve
HAL është me avantazh, vetëm kur nevojiten sasi të mëdha , sepse kostoja e prodhimit për njësi ulet në mënyrë
të ndjeshme. Dallimi themelor midis elementëve PAL, PROM-eve respektivisht EPROM-eve, qëndron në atë, që
PAL-et kanë një matricë të programueshme “AND-Array” dhe një matricë fikse “OR-Array”, ndërsa PROM-et dhe
EPROM-et kanë një matricë fikse “AND-Array” (dekoderin e adresave) dhe një matricë të programueshme “OR-
Array” të të dhënave. PROM-et dhe EPROM-et kanë shumë dalje dhe pak hyrje, ndërsa e anasjellta karakterizon
PAL-et. Ata kanë shumë hyrje dhe pak dalje e si pasojë përshtaten më mirë për realizimin e funksioneve të
ndryshëm logjikë me shumë variabla. Ndërtimi i një strukture, ku mund të programohen të dy matricat “AND-
Array” dhe ”OR_Array”, çoi në lindjen e një element të ri që njihet me emrin FPLA “Field Programable Logic
Array”, i cili ofron më shumë fleksibilitet për përdoruesin.
Strukturat PAL
Mbledhësi i plotë mund të realizohet plotësisht duke përdorur një element PAL. Skema relativisht më komplekse
mund të realizohen me struktura te quajtura struktura I/O të programueshme, ku përveç hyrjeve (Input=I) mund
të programohen edhe daljet (Output=O). Sinjalet vijnë në daljet A dhe B nëpërmjet portave invertuese me tre
gjëndje. Aftësimi i portave me tre gjendje bëhet duke programuar linjat produkt përkatëse AOE dhe BOE në
kombinim me linjat përkatëse të hyrjeve. Dalja A kthehet përsëri në matricën e hyrjes. Kjo mënyrë e lidhjes së
kundërt (feedback) jep mundësinë e programimit të linjës A. Në varësi nga programi linja A mund të bëhet dalje
(O), hyrje (I), ose portë hyrje/dalje e programueshme (I/O) për shkëmbimin e të dhënave në të dy kahet. Kur,
gjatë procesit të programimit digjen të gjitha siguresat e termit produkt: programimit duke kombinuar linjat
produkt AOE me linjat e hyrjes”. Flipflop-ët janë vendosur ndërmjet matricës FOA dhe portave invertuese. Daljet
e invertuara të tyre lidhen me matricën e hyrjes “AND Arrays”. Në të gjithë këta flip-flopë është lidhur një linjë e
përbashkët CLK, ku jepet impulsi i taktit ose siç thuhet ndryshe impulsi i orës (CLK=Clock). Të gjitha portat
invertuese të daljes lidhen me një linjë të vetme aftësuese OE, duke krijuar mundësinë e kalimit të njëkohëshëm
të të gjitha daljeve të këtyre portave në gjendjen me “rezistencë të lartë” dhe si pasojë në përdorimin e këtyre
elementëve PAL në sistemet me bus-e të adresave ose të të dhënave.AOE, atëhere linja A bëhet dalje, sepse
porta me tre gjendje është gjithmonë e aftësuar. Kur, të gjitha këto siguresa lihen aktive, atëhere linja A bëhet
hyrje, sepse porta me tre gjendje kalon në gjendjen e tretë me “rezistencë të lartë”. Kushtet për të cilat A bëhet
portë I/O përcaktohen gjatë procesit të
Teknologjite e siguresave te programimit tek PAL dhe problematikat gjate djegies

Për lidhjen midis linjës së një bit-i (Bit-Line = BL) dhe linjës së një fjale (Word-Line = WL) mund të përdoren
dioda “Schottky” ose transistorë me kolektorë të përbashkët. Në shumicën e rasteve perdoret teknologjia e
transistorëve me kolektor të përbashkët, sepse për djegjen e siguresave kërkohet më pak rrymë si dhe arrihen
gjeometri më të vogla në krahasim me teknologjinë e diodave “Schottky”. Kryesisht, materiali i siguresave është
një aliazh “titan-volframi”.Me ushtrimin e tensionit të programimit, fillon shkrirja e siguresës në vendin më të
ngushtë, aty ku shfaqet densiteti maksimal i rrymës.Më pas siguresa rezulton e djegur dhe rryma ndërpritet .Por
procesi nuk ka marrë fund. Nën influencën e temperaturës metali i shkrirë tërhiqet në skajet më të ftohta duke
garantuar një programim të sigurt, në masën 98%.
Metoda Pipeline
 Në strukturën Pipeline funksionet e mëdha dhe kompleks ndahen ne shumë funksione të vegjël e si rrjedhojë
më të shpejtë, rezultatet e ndërmjetme të të cilëve memorizohen në elementë sekuencialë. Këtu bëhet dhe
kompensimi i vonesave në kohë te këtyre funksioneve. Fig. 5.24 tregon përdorimin e kësaj metode nëpërmjet
shembullit të një mbledhësi me 8 bit, që shfrytëzon dy mbledhës binar me 4 bit. Funksioni më kritik në një
mbledhës me 8 bit është sinjali i bartjes. Normalisht ai prodhohet vetëm mbas rezultatit të shumës, prandaj ka
kohën më të gjatë të vonesës.Mbledhësi me 4-bit e ka kohën e vonesës të këtij bit-i mjaft më të vogël. Këtë
shfrytëzon edhe metoda apo struktura Pipeline. Në ciklin e parë, mbas mbedhjes së 4 bit-eve rë rendit më të
ulët shuma e tyre memorizohet në regjistrat Pipeline së bashku dhe njëkohësisht me bitin e bartjes. Në ciklin e
dytë stadi i dytë Pipeline prodhon 4 bit-et e rendit më të lartë të rezultatit përfundimtar, ndërkohë që stadi 1
përpunon të dhënat e dyta që pasojnë. Rruga kritike që përshkon sinjali i bartjes i përgjigjet vetëm njërit prej
mbledhësve me 4 bit. Natyrisht as numri i stadeve Pipeline nuk mund te rritet shumë as vetë stadet nuk mund të
realizohen shumë të vegjël. Kjo sepse nga njëra anë me vendosjen e regjistrave shtohet skema logjike që duhet
realizuar në elementin që programohet dhe, nga ana tjetër shpesh duhen korigjuar edhe vonesat në kohë të
rezultateve të ndërmjetme, të cilat kërkojnë shtim suplementar të regjistrave.
1.Permendni menyrat e permiresimit te sistemeve qe projektohen ne elementet CPLD dhe FPGA.

Shpjegoni me shembull Optimizimn e Burimeve.

Menyrat e permiresimit jane :

 -Metoda e Paralelizmit.

-Metoda Pipeline.

-Optimizimi i siperfaqes.

-Optimizimi i Redundancy.

-Optimizimi i struktures.

-Optimizimi i burimeve.

# Optimizimi i Burimeve.

-Metodat e perdorura: a) resource sharing-shkembim burimesh dhe b)Node Collapsing-eleminim nyje

a) 2 Mledhesit binare mbledhin te dhenat e buseve te ndermjetme.

-mbledhja duhet te behet ne intervale te ndryshme kohe,varesi nga variabli SEL i selektimit te

mutiplexerave.Kuptohet qe sip e multiplekserit eshte shume e vogel ne krahasim me sip qe

ze nje mbledhes binare.

2.Cilat jane teknologjite e programimit tek CPLD dhe FPGA.Vetite kryesore te tyre.
Shpjego shkurtimisht E^2PROM.

-TEKNOLOGJIA ViaLink:

*perdoret nga Quicklogic per realizimin e elemnetit lidhes

*krijohet nga lidhja e drektperdrejte e 2 shtresave metalike.

*ka rezistence shume te larte para programimit dhe R shume te vogel pas programimit.

*quhet antisigurese pasi eshte e pranishme pas programimit ndryshe nga elementet PAL/GAL

dheka resitence shume te vogel.

-TEKNOLOGJIA Plice

*kane strukturen e nje kondensatori qe perbeht nga nje shtrese sh e holle.

*pa programuar : Rezistenca shume e madhe >100Mohm

*ne programim: aplikohet V shume i larte, permes logjiskes se adresimit., dhe elementi

behet percjelles.
 -TEKNOLOGJIA E^2PROM.

*berthama e celules e2prom eshte nje zone specifike e MOSFETit komutues.

*ne programim: ne kete zone pompohen elektrone permes efektit tunel.

keshtu percaktohet gjendja e komutimit dh mbetetn te konservuar per shume vjet,

per shkak te mjedisit izolues qe e rrethon.

*problematike: demtimi nga efeti tunel ne mjedisin izolues qe sjell pamundesi te riprogram

it te celules.

*me proces fshirja celula kthehet ne gjendje fillestare.

-TEKNOLOGJIA SRAM

*XILINX perdori celula SRAM ,kapaciteti memorizues i tyre percakton konfiguracionin, dmth

sjelljen e elemntit.

*celula SRAM e XILINX ka 5 transistore ,(normalisht kane 6) ndaj kjo e ben me te shpejte

konfigurimin.
3.Jepni ne forma tabelare ndryshimet esenciale midis PAL/GAL ,CPLD & FPGA.Jepni vetëm me 1 fjali modulet kryesore te
te nje FPGA-je si dhe funx e tyre.
Modulet e FPGAse:

1.Blloqet e hyrj-daljeve(I/O blocks)

-konfigurohen te jene hyrje, dalje ose hyrje-dalje.

=kkonfigurohet slew-rate i bufferit dhe rezistenca passive (pull-up)

2.Blloqet logjike te konfigurueshem (Configurable Logic Blocks)

-konfigurohen ne forma te ndryshme.

-kane nje pjese kombinatorike dhe nje pjese komandimi.

Veprimet kryhen përmes lookup tables

3.Elementet ndërlidhës te programueshem (Programmable Interconnections)

-linja te gjata horizintale & vertikale

-sesmenteve metalike horiz/vertikale ne pikat e lidhjes.

-lidhje e drejtpërdrejt
6.Flisni per metoden e optimizimit Pipeline.Ilustroajeni me shembull.

Kjo metode konsiston ne:

-ndarjen e funx te medha dhe kompleks ne funksione te vegjel => me te shpejte.

-rezultatet memorizohen ne qarqe sekuenciale(kompensim i vonesave)

-shembull: mbledhesi me 8bit i cili shfrytezon 2 mbledhes binare me 4bit

sinjali i bartjes=> funksioni me kritik pasi ka vonesen me te madhe, pasi

merret pas rezultatit te shumes. prandaj shfrytezohen mbledhes me 4bit pasi kane

kete vonese me te vogel.

Teknologjite e programimit te qarqeve CPLD dhe FPGA.

Pjesa kryesore e nje elementi logjik te programueshem eshte pjesa logjike ose makrocelula, ndertimi I se ciles percakton
dhe kapacitetin e elementit.
Gjate fazes se percaktimit te arkitektures se makromolekules, produesi duhet te kerkoje balancen midis kapacitetit dhe
fleksibilitetit.
 Perdorimi I elementeve CPLD esht teknikisht dhe ekonomikisht I jaustifikueshem kur realizimi I termave
produkt te nevojshem per marrjen e finksionit , kohet e voneses rezultojne te rendit 20-40ns.
 Kur kerkohet lidhja e shume makrocelulave ne kaskade , atehere raportet ndryshojn. Ne raste te tilla eshte
me avantazh perdorimi I elemnteve FPGA, per shkak te fleksibilitetit me te larte te tyre.
Elementet PAL dhe alternativa te tjera.
Programimi I Pal-eve behet nga perdoruesi me ndihmen e pajisjeve te programimit, njelloj si per rastin e EPROM-eve.
Koha e kerkuar per programimin e PAL-eve eshte e rendit disa minuta.
Per shkak te shkalles se ndryshimeve te integrimit, krahasimi ndermjet PLA dhe GAL nuk eshte I mundur.
Dallimi thelbesor midis elementeve PAL dhe PROM, EPROM qendron ne nje matrice te programueshme “AND-Array”
dhe nje matrice fikse “OR-Array”, ndersa PROM-et dhe EPROM-et kane te programueshme “AND-Array”(dekoderin e
adresave) dhe nje matrice te programueshem “OR-Array” te te dhenave.
PROM-et dhe EPROM-et kane shume dalje dhe pak hyrje, ndersa e anasjellta karakterizon PAL-et, keto te fundit
pershtaten me mire per ralizimin e funksioneve te ndryshme llogjike me shume variabla.

Shpjegoni teknologjine SRAM.

Ndertimi I celules SRAM.
Celula perbehet nga 2 invertitore CMOS me lidhje te kundert me nj-tjt, te cilet mund te memorizojne nje vlere te re
nepermjet transistorit kalimtar.E gjithe skema funksionon si Latch statik.
Vlera e memorizuar mund te hape psh: transistorin celes ose ne hyrje te nje multiplekseri dhe te kontrolloje funksionin
logjik perkates.KApaciteti memorizues iSRAM percakton sjelljen funksionoale te elementit.
Probleme te optimizimit te sistemit qe projektohet me ESP.
Sa kerkesa qe lidhen me optimizimin e siperfaqes se integrimit dhe me shpejtesine e veprimit te sistemit qe projektohet
Varesia e shpejtesise nga siperfaqa e integrimit, rritja e shpejtesise se veprimit kerkon nje siperfaqe me te madhe
integrimi, sepse per cdo funksion duhet te vihet ne dispozicion hardware perkates.
Metoda e rritjes se shpejtesise:
 Metoda Pipeline- funksionet e medha dhe komplekse ndahen ne shume funksione te vegjel si rrjedhoje me te
shpejte, rezultatet e ndermjetme te te cilave memorizohen ne elemente sekuenciale.
 Metoda e paralelizmit-krahasuar me metoden seriale, metoda paralel rezulton optimale ne kohe ndersa ajo
seriale eshte me ekonomike sepse ve ne perdorim me pak porta. Perpunimi paralel I informacionin realizon
ecuri paralele te disa funksioneve te caktuar logjike, ne menyre rezultate te caktuar te jen te pranishem heret ne
kohe per perpunim te metejshem.

Optimizimi I siperfaqes:
Burimet logjike dhe burimet e rrugezimit te nje elementi logjik te programueshem jane te kufizuar. Metodat e
optimizimit te siperfaqes lidhen me rritjen e shfrytezueshmerise se ketyre burimeve te kufizuar.Por kjo
shoqerohet me zvogelimin e shpejtesise, prandaj duhet te gjendet nje kompromis midis tyre. PEr kete qellim
pajisjet perdorin:
-Metodat e optimizimit te redundances(teorices),
-Metodat e optimizimit te struktures.
-Metodat e optimizimit te burimeve.
Karakteristikat kohore per FF.

Marrim nje regjister me 3 bit.Ka te njejtin clock per te gjithe strukturen.

 I njejti clock ne te gjithe frekuencen.

tCQ- > vonese perhapje quhet time nga clock te Q, ndryshe propagation delay, gjendet midis dy vlerave min – max
Klasifikimet ne kohe:
TSETUP – D duhet te jete stabel para rritjes se clock-ut(pragut rrites)
THOLD –D duhet te jete stabel edhe pak pas rritjes se clock-ut
TCOMB –Koha e voneses se qarkut kombinatorik
-vjen nga telat sepse kane aftesi kapacitive dhe resistive

Nese ngacmohet D gjate kohe se Tsetup qarku futet ne nje gjendje qe sesht
as 0 as 1 dhe quhet gjendje Metastabel.
Nevojitet nje kohe e quajtur kohe rezolucioni qe qarku tevendose te shkoje 0