2/28/2009

Predmet: DIGITALNA ELEKTRONIKA Natavnik: Dr Nndor Burny Asistent: Mr Szabolcs Divki

4. semestar Broj asova: 2+2

II. DEO Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica (tradicionalno projektovanje)

Kombinacione mree Sekvencijalne mree Meovita kola

2/28/2009

2.a KOMBINACIONE MREE

Kod ovih digitalnih kola logiko stanje izlaza zavisi samo od trenutnih vrednosti signala na ulazu, prema odgovarajuoj logikoj funkciji. Sekvencijalna kola (3. glava) ispoljavaju drugaije ponaanje. Proizvode se SSI i MSI kombinacione mree skoro u svakoj familiji kola. Sa ovim kolima se i danas mogu izgraditi sloeni digitalni sistemi ali je taj pristup zastareo. Unutranja struktura VLSI kola (mikrokontroleri, PLD) takoe sadri ove kombinacione elemente. Pri njihovom opisivanju koriste se osnovni pojmovi koji se ovde obrauju.

2.b KOMBINACIONE MREE

Postoje sledee vrste kombinacionih kola: 1. Kola za sprezanje 2. Logike kapije 3. Dekoderi 4. Koderi 5. Pretvarai koda 6. Multipleksori 7. Demultipleksori

2/28/2009

2.1 KOLA ZA SPREZANJE

Ova kola obavljaju sledee zadatke: 1. Prilagoenje impedanse (pojaanje struje) 2. Prilagoenje logikog nivoa (pojaanje ili smanjenje napona) 3. Invertovanje 4. Upotreba zajednikih vodova.

2.1.1a PRILAGOENJE IMPEDANSE

Velika ulazna i mala izlazna otpornost Mala ulazna struja, velika opteretljivost izlaza Unutranja struktura invertujueg kola za sprezanje (logiki invertor u CMOS izvedbi) Neinvertujue kolo za sprezanje (bafer) (CMOS izvedba) Primer: CD4049/4050 -est invertujuih/neinverujuih kola za sprezanje u kuitu DIL16 (raspored izvoda)
6

2/28/2009

2.1.1.b PRILAGOENJE NIVOA

Prenose se digitalni signali izmeu dva sistema sa razliitim naponima napajanja (VCC1, VCC) . Usaglase se logiki nivoi na pojedinim stranama sa odgovarajuim naponom napajanja. Primer: Fairchild FXLP34 1V<VCC, VCC1<3,6V 0<VIL<0,35VCC1 0,65VCC1<VIH<VCC1 VOL0V VOHVCC

2.1.2 KOLA ZA SPREZANJE SA TRI STANJA

Signal sa ulaza (A) dolazi na izlaz (Y) samo ako je /OE=0. Ako je /OE=1, izlaz je u treem stanju (stanje velike impedanse) Primer 1.: NC7SZ125 TinyLogic UHS Buffer with 3-STATE Output Kontrola (OE) moe biti aktivna ili za niski ili za visoki logiki nivo. Po potebi moe da se koristi invertujue ili neinvertujue kolo za spezanje. Moe se ugraditi histerezis u prenosnu karakteristiku. Primer 2.: SN74LV8151 10-bit universal Schmitt-trigger buffer with 3-state output U zavisnosti od kontrolnog signala (T/C) signali se invertuju ili ne invertuju.
8

2/28/2009

2.1.3 DVOSMERNA KOLA ZA SPREZANJE

Dve signalne linije se poveu pomou dva kola za sprezanje. U zavisnosti od logikog nivoa signala DIR, signali se prenose u jednom ili drugom smeru (AB ili BA). Ako je O E 1 , sa obe strane se dobija velika impedansa (i A i B). Primer: 74AC11245 Octal bus transceiver with three state outputs (Texas Instruments)
9

2.2 LOGIKE KAPIJE

Realizuju proste logike funkcije: I, ILI, NI, NILI, iskljuivo ILI... Primer 1.: 74AC11008, etiri I kola u jednom kuitu. Mogu se nai i integrisana kola sa razliitim vrstama logikih kapija. Primer 2.: SN74LS51 ANDOR-INVERT gates.

10

2/28/2009

2.3. DEKODERI
Vie ulaza (n) i vie izlaza (2n). Ulazi su binarno kodirani brojevi. Pri svakom kodu (binarnoj kombinaciji) na ulazu aktivira se druga linija na izlazu.

DEKODER 2n

Primer: SN74LVC1G139, obian (potpuni) dekoder 2/4:

11

2.3.1 POTPUNI DEKODER

Na svaku varijaciju ulaza aktivira se jedan ali samo jedan izlaz. Primer: SN54LVC138A, potpuni dekoder 3/8. Upotrebom ulaza za dozvolu moe se proiriti kapacitet ili se moe ostvariti demultipleksor (poglavlje 2.7).

12

2/28/2009

2.3.2 NEPOTPUNI DEKODER

U sluaju da nema potrebe za svih moguih 2n izlaza... Postoji mogunost za minimizaciju. Najei sluaj: nepotpuni dekoder 4/10. Primer: SN74HC42 (bez minimizacije)

13

2.3.3 OSTVARIVANJE LOGIKIH FUNKCIJA PRIMENOM DEKODERA

Svaki izlaz dekodera odgovara jednom logikom proizvodu ulaznih promenljivih. Sabiranjem odgovarajuih logikih proizvoda pomou jednog ILI kola moe se realizovati proizvoljna logika funkcija. Primer: Y A BC ABC AB C

14

2/28/2009

2.4 KODER
Raunari i drugi digitalni ureaji obrauju binarno kodirane informacije. Kd se sastoji od izvesnog broja (n) logikih signala (bit). Sa n bita moe se kodirati maksimalno 2n ulaznih signala.

2n

KODER
15

2.4.1 POTPUNI KODER

2n ulaza, n izlaza Problematina je primena jer se dobije pogrean kod kada se istovremeno aktivira vie od jednog ulaza. Ne proizvodi se zasebno takva komponenta! Primer: potpuni koder 3/8.

Y0=A1+A3+A5+A7 Y1=A2+A3+A6+A7 Y2=A4+A5+A6+A7

16

2/28/2009

2.4.2 NEPOTPUNI KODER

<2n ulaza, n izlaza I ovo kolo je problematino jer se dobije pogrean kod kada se istovremeno aktivira vie od jednog ulaza. Ne proizvodi se ovakvo kolo zasebno! Primer: koder 10/4.
Y0=A1+A3+A5+A7+A9 Y1=A2+A3+A6+A7 Y2=A4+A5+A6+A7 Y3=A8+A9

17

2.4.3.a PRIORITETNI KODER

Nema problema i ako se istovremeno aktivira vie od jednog ulaza, uzima se u obzir ulaz sa najveim prioritetom (sa najveim rednim brojem). Primer: SN74HC148, prioritetni koder 8/3.

18

2/28/2009

2.4.3.b PRIORITETNI KODER

I kod prioritetnog kodera moe da se namesti broj ulaza manji od 2n. Primer: SN74HC147, prioritetni koder 10/4.

19

2.5 PRETVARA KODA

Pretvara kod iz jednog kodnog sistema u drugi. Standardno reenje: kaskadna veza dekodera i kodera. Redovno postoji prostije reenje: 1. hardver dobijen minimizacijom logikih funkcija 2. softverska metoda, iitavanje iz tabele.

20

10

2/28/2009

2.5.1 PRETVARA PRIR. BINARNOG KODA U GRAY-OV KOD

Kaskadnom vezom dekodera sa koderom dobija se sledee reenje: Logike jednaine na bazi tabele su:
G 2 B2 B1B0 B2 B1B0 B2 B1B0 B2 B1B0 G1 B2 B1 B0 B2 B1 B0 B2 B1 B0 B2 B1 B0 G0 B2 B1 B0 B2 B1 B0 B2 B1 B0 B2 B1 B0
Prirodni binarni kod B2B1B0 000 001 010 011 100 101 110 101 111 110 010 011 001 Gray-ov kod G2G1G0 000

Minimizacijom logikih funkcija dobijaju se prostiji izrazi:

G2 B2 G1 B2 B1 G0 B1 B0

111

100

Prostija mrea konstruisana na bazi minimiziranih logikih funkcija:

21

2.5.2 PRETVARA KODA BCD/7 SEGMENATA

Sedmosegmentni indikator slui za indikaciju cifara decimalnog brojnog sistema. Primer: SN74HCT4511 BCDto-7 segment latch/decoder/driver. Tabela (postoje i kontrolni ulazi). Moe se minimizirati. Raspored noica.

22

11

2/28/2009

2.6. MULTIPLEKSOR
Prosleivanje digitalnih signala (signalni ulazi, D0, D1...Dn-1) sa vie ulaznih linija na jednu izlaznu liniju (Y). Radi kao jedan jednopolni viepoloajni prekida. Podrazumeva se da istovremeno moe da prenosi samo jedan signal - vri vremensko multipleksiranje. Izbor signala koji se prenosi na izlaz u datom momentu se vri pomou selekcionih ulaza (S0, S1, Sm-1). Redovno vai n=2m.

23

2.6.1 KONSTRUKCIJA DIGITALNOG MULTIPLEKSORA

Kombinaciona tabela (CD74AC151): Oblik logike funkcije za prost multipleksor 8/1:

Y D0 S 2 S1S 0 D1S 2 S1S 0 ... D7 S 2 S1S 0

U tabeli se navodi i jedan kontrolni ulaz (STROBE), koji, bez obzira na ostale ulaze, dovodi nulu na izlaz. Formira se i invertovani izlaz.
24

12

2/28/2009

2.6.2 PROIRIVANJE MULTIPLEKSORA

Ne proizvode se multipleksori sa vie od 16 ulaza. Multipleksiranje veeg broja signala se moe obaviti sprezanjem potrebnog broja multipleksora. Primer: multipleksor sa 8x8=64 ulaznih kanala.
25

2.6.3 OSTVARIVANJE LOGIKIH FUNKCIJA PRIMENOM MULTIPLEKSORA

Logike promenljive povezujemo na selekcione ulaze multipleksora. Na ulaze za podatke se povezuju one logike vrednosti koje vae pri datim varijacijama logikih promenljivih. Primer: Y C B A CB CBA Funkcija se mora svesti na normalnu formu: Y C B A CB A CB A CBA Postoji efikasnija metoda!
26

13

2/28/2009

2.7 DEMULTIPLEKSOR
Prosleuje jedan ulazni signal (X) na vie izlaznih linija (Y0, Y1...Yn-1). Radi kao jednopolni, viepoloajni prekida. Istovremeno se signal moe prosleivati samo prema jednom od izlaza - smatra se da su na ulazu vremenski multipleksirani signali. Izbor signala koji e se u datom momentu preneti na izlaz odreen je selekcionim ulazima (S0, S1, Sm-1). Redovno je n=2m. U katalozima redovno se ista komponenta nudi i kao dekoder i kao demultipleksor.

27

2.7.1 PRENOS VIE SIGNALA KROZ ZAJEDNIKI KANAL

Kaskadnom vezom multipleksora i demultipleksora moe se preneti vie signala kroz zajedniki kanal, po sistemu vremenskog multipleksa. Pored signala koji se prenose treba povezati i selekcione signale da bi navedeni multipleksor i demultipleksor radili sinhrono. U datom primeru, umesto osam signalnih linija se koristi samo etiri. U optem sluaju potrebno je m+1(+1) linija, gde je n=2m broj signala koje treba preneti.

28

14

2/28/2009

2.7.2.a ANALOGNI MULTIPLEKSOR/DEMULTIPLEKSOR

Moe da prenese analogne signale (naravno, i digitalne). Isti elemenat prenosi signal u oba smera. Sadri analogne prekidae i dekoder. Konstrukcija analognog prekidaa:

Povezuje (elektrino) take A i B (mala otpornost). C - kontrolni ulaz, C=1 - prekida provodi.
29

2.7.2.b ANALOGNI MULTIPLEKSOR/DEMULTIPLEKSOR

Primer: CD74HC4051, osmokanalni analogni multipleksordemultipleksor Analognim prekidaima upravlja dekoder 3/8 Selekcioni ulazi (S0, S1, S2): 0V i 5V. Opseg analognog napona: -5V...+5V. (VCC=5V, VEE=-5V).
30

15

2/28/2009

3. SEKVENCIJALNE MREE
Sledi nastavak!

31

4. MEOVITA KOLA
Sledi nastavak!

32

16

2/28/2009

Kraj II. dela

Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica (tradicionalno projektovanje)

17