// DSCH 2.

7f
// 8/27/2018 9:39:00 PM
// D:\dsp lab reports\full_adder.sch

module full_adder( A,B,Cin,Sum,Cout);

input A,B,Cin;
output Sum,Cout;
xor #(23) xor(w3,A,B);
xor #(16) xor(Sum,w3,Cin);
and #(16) and(w6,B,A);
and #(16) and(w7,Cin,w3);
or #(16) or(Cout,w7,w6);
endmodule

// Simulation parameters in Verilog Format

always
#1000 A=~A;
#2000 B=~B;
#4000 Cin=~Cin;

// Simulation parameters
// A CLK 10 10
// B CLK 20 20
// Cin CLK 40 40