TRƯỜNG ĐẠI HỌC BÁCH KHOA TP.

HCM

BÁO CÁO THÍ NGHIỆM

KỸ THUẬT SỐ
HỆ TỔ HỢP & HỆ TUẦN TỰ
KIT ALTERA –DE2

GVHD: Vũ Quang Thời

Viết báo cáo :
Trần Mai Thanh Tú 1710375
Contents
PHẦN 1. THIẾT KẾ MẠCH TỔ HỢP ......................................................... 3
I. MỤC ĐÍCH VÀ YÊU CẦU ...................................................................... 3
II. DỤNG CỤ THÍ NGHIỆM ...................................................................... 3
III. CÁC THÍ NGHIỆM............................................................................... 3
PHẦN 2. THIẾT KẾ MẠCH TUẦN TỰ..................................................... 12
I. MỤC ĐÍCH VÀ YÊU CẦU .................................................................... 12
II. DỤNG CỤ THÍ NGHIỆM .................................................................... 12
III. CÁC THÍ NGHIỆM............................................................................. 12
PHẦN 3: KIT DE2 ALTERA ....................................................................... 16
A. Bài Thí Nghiệm 1 : ................................................................................. 16
B. Bài thí nghiệm 2 ..................................................................................... 19

November 18, 2018 2

 PHẦN 1. THIẾT KẾ MẠCH TỔ HỢP

I. MỤC ĐÍCH VÀ YÊU CẦU

Mạch logic tổ hợp được xây dựng từ các cổng logic cơ bản. Ngõ ra của
mạch chỉ phụ thuộc vào giá trị của ngõ vào hiện tại. Ngõ ra của mạch tổ hợp có
thể được biểu diễn bằng hàm Boolean.
Các thành phần chính của mạch tổ hợp bao gồm các biến ngõ vào, các cổng
logic, và các biến ngõ ra. Cả biến ngõ vào và ngõ ra đều có dạng nhị phân, tức là
“0” và “1”. Mạch có n biến ngõ vào sẽ có 2n tổ hợp ngõ vào khác nhau, mỗi tổ
hợp tương ứng với một giá trị biến ngõ ra.
Có nhiều cách để có thể xây dựng mạch logic tổ hợp như:
 Dùng các cổng cơ bản AND, OR, NOT
 Dùng các cổng mở rộng NAND, NOR, XOR
 Dựa trên các mạch chức năng như AOI (AND-OR-INVERT), giải mã
(decoder), mã hóa (encoder), dồn kênh (multiplexer), phân kênh (demultiplexer),
và các mạch phụ trợ khác như các cổng cực thu hở (opencollector), cổng 3 trạng
thái (tri-state gate), mạch so sánh…
Mục đích của thí nghiệm: Hiểu mức logic, có thể khảo sát chức năng của
các cổng logic cơ bản và hiểu cách thức thiết kế các hệ tổ hợp đơn giản từ các
cổng logic này, ứng dụng thiết kế hàm chỉ dùng 1 cổng NAND hoặc NOR, nắm
được phương pháp thiết kế mạch tổ hợp SOP hoặc POS từ các loại cổng logic.
Khảo sát, thiết kế, thực hiện hệ thống số, đồng thời ứng dụng để thiết kế hệ tổ
hợp.

II. DỤNG CỤ THÍ NGHIỆM

 1 FACET Base Unit. (Đế lắp mạch thí nghiệm).
 1 Digital Logic Fundamental circuit board (Board mạch thí nghiệm).
 Module B-MAIN, DI, DO, CLG, CLF
 Các dây nối và các connector.

III. CÁC THÍ NGHIỆM

1. Khảo sát và thiết kế hàm dùng các cổng logic cơ bản
Cấp nguồn +5V từ B-MAIN cho các module DI, DO, và CLG.
Sử dụng các cổng AND (74LS08), OR (74LS32), NOT (74LS04), Schmitt
Trigger (74LS14), NAND (74LS00), NOR(74LS02), XOR(74LS86), 3-state
(74LS125), đệm thu cực hở (74LS07) trên CLG để khảo sát bằng cách nối ngõ
vào đến switch trên DI, ngõ ra đến led đơn trên DO.
Tín hiệu ngõ vào được lấy từ các switch trên module DI, tín hiệu ngõ ra
đưa đến các led trên module DO. Lưu ý là vì khảo sát vi mạch TTL nên phải sử
dụng các switch TTL

November 18, 2018 3

Bảng chân trị cổng AND

Bảng chân trị cổng OR

Bảng chân trị cổng NOT

Bảng chân trị cổng NAND

Bảng chân trị cổng NOR

November 18, 2018 4

 Bảng chân trị cổng XOR

Thiết kế hàm f ( x, y, z)  x  yz dùng các cổng AND, OR, NOT

Thiết kế hàm f ( x, y, z)  x  yz chỉ dùng cổng NAND

Có thể viết lại như sau f ( x, y, z )  x  yz  x  yz  x yz

Thiết kế hàm f ( A, B, C, D)   m(2,3, 4,5, 6, 7,9,12,13,14,15) với cấu trúc SOP

November 18, 2018 5

Ta thực hiện rút gọn hàm bằng cách lập bìa Karnaugh như sau

Như vậy hàm đã rút gọn có kết quả là f ( A, B, C, D)  ACD  B  AC

Thiết kế hàm f ( A, B, C, D)   M (0,1, 2,3, 6) với cấu trúc POS

Ta thực hiện rút gọn hàm bằng cách lập bìa Karnaugh như sau

Như vậy hàm đã rút gọn có kết quả là f ( A, B, C)  A( B  C)

November 18, 2018 6

* Chỉ dùng cổng NOR:

Cổng 3 trạng thái (3-state) thường được dùng trong trường hợp muốn nối
nhiều ngõ ra đến 1 đường tín hiệu chung. Lúc này tại một thời điểm chỉ có một
cổng được phép nối đến đường tín hiệu, các ngõ ra khác phải ở vào trạng thái thứ
3 (tương đương với trạng thái hở mạch). Trong thực tế ta thường gặp trường hợp
muốn nối chung các bus lại với nhau (mỗi bus có thể là 8-bit, 16-bit,…). Các vi
mạch ‘240, ‘244, ‘245 là các bộ đệm 3 trạng thái 8-bit, thường được dùng trong
trường hợp nối chung các bus dữ liệu với nhau. Hình sau là
¼ vi mạch 3 trạng thái ‘125 và sơ đồ cấu trúc, bảng sự thật của vi mạch ‘240 chứa
8 bộ đệm đảo 3 trạng thái. Tín hiệu cho phép là OEa và OEb tích cực mức thấp

Cực thu hở (hoặc cực máng hở) là một loại cổng hỗ trợ giao tiếp. Cực thu hở
có thể được dùng trong trường hợp người thiết kế muốn chuyển mức logic từ một
giao tiếp giữa các mức điện áp khác nhau. Lúc này, người thiết kế phải kết nối
thêm điện trở bên ngoài kéo lên nguồn để kín mạch cực thu (hoặc cực máng).
Hình dưới là cấu trúc bên trong của vi mạch có ngõ ra cực thu hở và cách nối điện
trở kéo lên để kín mạch cực thu.

November 18, 2018 7

 Chúng ta thử quan sát điện áp tại đầu ra của cổng đảo khi đặt ở đầu vào
một tín hiệu xung có tần số thấp và sườn của xung thay đổi rất chậm (sườn xung
rất rộng), xét 2 trường hợp: cổng đảo loại chuẩn (NOT) và cổng đảo loại Schmitt.
Dạng sóng quan sát được mô tả trên đồ thị sau đây:
VUTP

VLTP

Cổng đảo chuẩn (Standard) Cổng đảo Schmitt Trigger

Rõ ràng khi sử dụng cổng đảo Schmitt Trigger đối với các tín hiệu biến
thiên chậm (tần số thấp) dạng sóng ngõ ra sẽ tốt hơn, loại bỏ được các nhiễu
không mong muốn tác động vào mạch.
Đặc tuyến truyền đạt của cổng đảo loại Schmitt Trigger như sau:

Vo
VUTP : Upper-Trip-Point Voltage

VOH VLTP : Lower-Trip-Point Voltage

VOL : Low-state Output Voltage
VOL : High-state Output Voltage

VOL

VLTP VUTP Vi

2. Khảo sát và thiết kế hàm dùng vi mạch chức năng

Trong thực tế, các hệ thống số lớn ít khi được xây dựng từ các cổng logic cơ
bản (logic gates) như AND, OR, NOT, NAND,… vì sơ đồ thiết kế sẽ rất phức
tạp. Thay vào đó, người ta định nghĩa sẵn một số khối chức năng như mã hóa,

November 18, 2018 8

giải mã, dồn kênh, so sánh, ALU, bộ nhớ,… và hệ thống số sẽ được xây dựng
dựa trên các khối chức năng này. Như vậy ta có kiến trúc thiết kế thực tế như sau:

Cổng logic → Khối chức năng → Hệ thống số

(Logic gates → Functional blocks → Digital systems)

Ví dụ mạch giải mã 2 sang 4 với bảng sự thật và sơ đồ chân như sau

Dựa trên bảng chân trị, viết biểu thức và vẽ được sơ đồ mạch cho vi mạch như
hình :

Trong thí nghiệm này, người thực hành sẽ khảo sát hoạt động của các vi
mạch chức năng thông dụng sử dụng module CLF. Các vi mạch cần khảo sát gồm
vi mạch giải mã 3 sang 8 74LS138, vi mạch mã hóa 8 sang 3 74LS148, vi mạch
dồn kênh 8 sang 1 74LS151, vi mạch giải mã BCD sang 7 đoạn 74LS47, vi mạch
so sánh 74LS85, vi mạch cộng 74LS283.
Sử dụng module B-MAIN, DI, DO, và CLF.
Cấp nguồn +5V từ B-MAIN cho các module DI, DO, và CLF.
Dựa trên mô tả của các vi mạch đang khảo sát, nối ngõ vào của vi mạch
đến các switch trên DI, nối ngõ ra của vi mạch đến các led đơn trên DO.
Thiết kế hàm f (x,y,z) =∑ 𝑚(0,2,5,7) bằng cách dùng vi mạch giải mã
4LS138

November 18, 2018 9

 Thiết kế lại hàm f(x,y,z) = ∑ 𝑚(0,2,5,7) dùng vi mạch dồn kênh 74LS151
và các cổng logic cần thiết khác

Thiết kế hàm f ( x, y, z, w)   m(0,1,3, 4, 6, 7,8,10,12,13) dùng vi mạch

74LS151

November 18, 2018 10

 3. Thiết kế hệ tổ hợp
Thiết kế mạch thực hiện cộng trừ 2 số 4-bit được biểu diễn dưới dạng bù 2.
Kết quả có thể hiển thị trên led đơn hoặc led 7 đoạn

Thiết kế một ALU 4-bit, thực hiện được các phép toán số học +/-, và
logic AND, NOT. Phép tính được chọn tùy thuộc vào một tín hiệu điều khiển
kích thước 2-bit

November 18, 2018 11

 PHẦN 2. THIẾT KẾ MẠCH TUẦN TỰ
I. MỤC ĐÍCH VÀ YÊU CẦU
Mạch tuần tự là các mạch mà ngõ ra của nó phụ thuộc vào ngõ vào và trạng
thái hiện tại của ngõ ra. Các mạch tuần tự được xây dựng từ các thành phần nhớ
cơ bản là flip-flop và chốt. Các thành phần này sẽ giữ lại trạng thái hiện tại của
mạch, giúp xác định chính xác trạng thái kế tiếp ở ngõ ra.

Mục đích thí nghiệm: Khảo sát các thành phần tuần tự cơ bản như D-FF và
JK-FF và thiết kế các hệ tuần tự cơ bản, thiết kế các dạng bộ đếm nối tiếp, song
song. Khảo sát một số vi mạch tuần tự chức năng như bộ đếm, thanh ghi dịch,
phối hợp các vi mạch tuần tự và tổ hợp

II. DỤNG CỤ THÍ NGHIỆM

 1 FACET Base Unit. (Đế lắp mạch thí nghiệm).
 1 Digital Circuit Fundamental 1 board (Board mạch thí nghiệm).
 Module B-MAIN, DI, DO, CLG, SD
 1 máy phát sóng vuông
 Các dây nối và các connector.

III. CÁC THÍ NGHIỆM

1. Khảo sát vi mạch tuần tự cơ bản

2. Thiết kế hệ tuần tự từ các thành phần cơ bản

Thiết kế mạch đếm lên từ 0 đến 5 dạng nối tiếp sử dụng D-FF

November 18, 2018 12

Thiết kế mạch đếm lên từ 0 đến 7 dạng song song dùng JK-FF

3. Khảo sát vi mạch tuần tự chức năng

Thanh ghi dịch nối tiếp sang song song 74LS164

November 18, 2018 13

 Thanh ghi dịch song song sang nối tiếp 74LS165

Bộ đếm lên/xuống
đồng bộ 4-bit 74LS193 Thanh ghi dịch 2 chiều 4-bit 74LS194

Hai bộ đếm 4-bit 74LS393

4. Ứng dụng vi mạch tuần tự chức năng

Thiết kế bộ đếm lên 8-bit.

November 18, 2018 14

 Thiết kế bộ đếm lên có 24 trạng thái từ 0 đến 23.

5. Thiết kế hệ tuần tự
Thiết kế đồng hồ số bao gồm tín hiệu phút và giây. Để đơn giản, đồng hồ
không cần tín hiệu chỉnh, mặc định chạy từ 00:00

November 18, 2018 15

 PHẦN 3: KIT DE2 ALTERA
A. Bài Thí Nghiệm 1 :
 Mục tiêu : Tìm hiểu về kit DE2, cách sử dụng công cụ Quartus II, và
cách đặt chương trình trên kit Altera DE2 FPGA dùng Programmer
I. Thí nghiệm 1.1 – Turial :
 Chú thích :
 Phần mềm sử dụng trong bài thí nghiệm Quartus II 17.0.
 Trong bài báo cáo này nhóm mô phỏng và thực hiện thí nghiệm trên kit
DE2-115 với dòng chip Cyclone 4 có thông số như dưới :

 Mã VHDL :

 Kết quả biên dịch :

November 18, 2018 16

  Sơ đồ mạch logic : Vì ở đây ta nối trực tiếp ngõ ra với ngõ vào nên
không có cổng logic trong sơ đồ này.

 Mô phỏng ở dạng xung :

II. Thí nghiệm 1.2 :

1. Yêu cầu : Thực hiện và mô phỏng các cổng logic.
2. Thiết kế :
a. Sơ đồ mạch logic :

November 18, 2018 17

b. VHDL code :

c. Kết quả mô phỏng VWF :

November 18, 2018 18

 B. Bài thí nghiệm 2
 Mục tiêu : Nắm được phương pháp thiết kế mạch tổ hợp cơ bản bằng
ngôn ngữ VHDL và thực hiện trên kit FPGA.
I. Thí nghiệm 2.1 – Thiết kế bộ cộng 2 số 4 bit :
1. Yêu cầu :
Thiết kế bộ cộng 2 số 4 bit sử dụng bộ cộng toàn phần (Full adder) :
2. Thiết kế :
Trước tiên ta thiết kế bộ cộng toàn phần (Full adder) :
 Sơ đồ mạch :

 VHDL code :

 Mô phỏng VWF :

Ta thiết kế bộ cộng 4 bit dùng full adder như sau :

a. Post- Mapping:

November 18, 2018 19

b. VHDL code:

c. Kết quả mô phỏng:

November 18, 2018 20