CHƯƠNG 3.

2: BÌA KARNAUGH
2

 Các khái niệm cơ bản

 Các cách thiết kế một mạch logic
 Bìa Karnaugh
 Cổng XOR & XNOR
 Giới thiệu một số mạch logic

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 3 Các khái niệm cơ bản

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Ví dụ
4

 Dùng định lý Boole để đơn giản hàm sau:

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Phân tích
5

 Thông qua ví dụ rút gọn biểu thức ở trên, có nhiều cách để
biểu diễn cùng một hàm Boole
 Những cách này tương đương về mặt logic (logically equivalent)
 Những biểu thức tương đương về mặt logic có cùng bảng sự thật

 Để giảm bớt những rắc rối có thể có, những nhà thiết kế biểu
diễn hàm Boole dưới dạng chính tắc (canonical) hoặc dạng
chuẩn (standardized)

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Minterms
6

 Minterms là các nhóm AND mà tất cả các biến xuất hiện ở dạng
bình thường (nếu là 1) hoặc dạng bù (complement) (nếu là 0)

 Mỗi biến nhị phân có thể xuất hiện ở dạng bình thường (X) hoặc
dạng bù (X’), có 2n tích chuẩn trong trường hợp có n biến

 Vd: 2 biến (X và Y) tạo 2 x 2 = 4 tổ hợp:

XY (cả 2 ở dạng bình thường)
XY’ (X bình thường, Y bù)
X’Y (X bù, Y bình thường)
X’Y’ (cả 2 ở dạng bù)
Giảng viên: ThS. Phan Như Minh
Digital Logic Design – Spring Semester 2015
 Maxterms
7

 Maxterms là các nhóm OR mà tất cả các biến xuất hiện ở dạng
bình thường (nếu là 0) hoặc dạng bù (complement) (nếu là 1)

 Mỗi biến nhị phân có thể xuất hiện ở dạng bình thường (X)
hoặc dạng bù (X’), có 2n tổng chuẩn trong trường hợp có n
biến

 Vd: 2 biến (X và Y) tạo 2 x 2 = 4 tổ hợp:

X + Y (cả 2 ở dạng bình thường)
X + Y’ (X bình thường, Y bù)
X’ + Y (X bù, Y bình thường)
X’ + Y’ (cả 2 ở dạng bù)
Giảng viên: ThS. Phan Như Minh
Digital Logic Design – Spring Semester 2015
 Minterms & Maxterms
8

x y Index Minterm Maxterm

0 0 0 m0 = x’ y’ M0 = x + y
0 1 1 m1 = x’ y M1 = x + y’
1 0 2 m2 = x y’ M2 = x’ + y
1 1 3 m3 = x y M3 = x’ + y’

 minterm mi sẽ là 1 đối với mỗi sự kết hợp của x và y

 maxterm là bù của minterm
 Mi = mi’ hoặc mi = Mi’
Giảng viên: ThS. Phan Như Minh
Digital Logic Design – Spring Semester 2015
 Minterms & Maxterms (tt)
9

x y z Index Minterm Maxterm

0 0 0 0 m0 = x’ y’ z’ M0 = x + y + z
0 0 1 1 m1 = x’ y’ z M1 = x + y + z’
0 1 0 2 m2 = x’ y z’ M2 = x + y’ + z
0 1 1 3 m3 = x’ y z M3 = x + y’ + z’
1 0 0 4 m4 = x y’ z’ M4 = x’ + y + z
1 0 1 5 m5 = x y’ z M5 = x’ + y + z’
1 1 0 6 m6 = x y z’ M6 = x’ + y’ + z
1 1 1 7 m7 = x y z M7 = x’ + y’ + z’
Digital Logic Design – Spring Semester 2015
 Dạng chính tắc (Canonical Forms)
10

 Tổng các tích chuẩn (Sum of minterms)

 Dựa vào bảng sự thật, viết biểu thức tổng các tích chuẩn bằng cách
chọn các hàng mà tại đó hàm output có giá trị là 1

 Tích các tổng chuẩn (Product of maxterms)

 Dựa vào bảng sự thật, viết biểu thức tích các tổng chuẩn bằng cách
chọn các hàng mà tại đó hàm output có giá trị là 0

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Dạng chính tắc (Canonical Forms) (tt)
11

# AB C F  Tổng các tích chuẩn (Sum of minterms)

0 0 0 0 0 F = ∑ (1, 2, 5, 6)
1 0 0 1 1 = A’B’C + A’BC’ + AB’C + ABC’
2 0 1 0 1
3 0 1 1 0
 Tích các tổng chuẩn (Product of maxterms)
4 1 0 0 0
F = ∏ (0, 3, 4, 7)
5 1 0 1 1
= (A+B+C)(A+B’+C’)(A’+B+C)(A’+B’+C’)
6 1 1 0 1
7 1 1 1 0

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Dạng chính tắc (Canonical Forms) (tt)
12

Sum of Minterms (∑) Product of Maxterms

(П)
Chỉ quan tâm tổ hợp input Chỉ quan tâm tổ hợp input
mà F=1 mà F=0
X = 0 => X’ X = 0 => X
X = 1=> X X = 1 => X’

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Dạng chuẩn (Standard Form)
13

 Dạng chính tắc có thể được đơn giản hoá để thành dạng
chuẩn tương đương
 Ít nhóm AND (hoặc OR) và/hoặc các nhóm này có ít biến hơn
 Tổng các tích - SoP (Sum-of-Product)

 Tích các tổng - PoS (Product-of-Sum)

Có thể chuyển SoP về dạng chính tắc bằng cách AND thêm (x+x’) và PoS về
dạng chính tắc bằng cách OR thêm xx’
Giảng viên: ThS. Phan Như Minh
Digital Logic Design – Spring Semester 2015
 14 Thiết kế mạch logic

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Đặc tả đầu vào (Specification)
15

 Thiết kế một mạch logic với

 3 inputs
 1 output

 Output ở mức HIGH khi đa số input ở mức HIGH

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Quy trình thiết kế mạch logic
16

 Bước 1: xây dựng bảng sự thật

A B C X
0 0 0 0
0 0 1 0
A
0 1 0 0
B Mạch
X 0 1 1 1
C Logic 1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Giảng viên: ThS. Phan Như Minh
Digital Logic Design – Spring Semester 2015
 Quy trình thiết kế mạch logic (tt)
17

 Bước 2: chuyển bảng sự thật sang biểu thức logic

A B C X Biểu thức SOP cho ngõ ra X:
0 0 0 0 X = A’BC + AB’C + ABC’ + ABC
0 0 1 0
0 1 0 0
0 1 1 1 A’BC
1 0 0 0
1 0 1 1 AB’C
1 1 0 1 ABC’
1 1 1 1 ABC
Giảng viên: ThS. Phan Như Minh
Digital Logic Design – Spring Semester 2015
 Quy trình thiết kế mạch logic (tt)
18

 Bước 3: đơn giản biểu thức logic bằng các biến đổi
đại số X = A’BC + AB’C + ABC’ + ABC
= A’BC + ABC + AB’C + ABC + ABC’ + ABC
= BC + AC + AB

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Quy trình thiết kế mạch logic (tt)
19

 Bước 4: vẽ sơ đồ mạch logic cho

x = BC + AC + AB

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
 Quy trình thiết kế mạch logic (tt)
20

 Nhận xét hai vấn đề của biến đổi đại số:

 Không có tính hệ thống
 Rất khó để kiểm tra rằng giải pháp tìm ra đã là tối ưu hay không

=> BÌA KARNAUGH

Giảng viên: ThS. Phan Như Minh

Digital Logic Design – Spring Semester 2015
21 Bìa Karnaugh

Digital Logic Design – Spring Semester 2015

 Chi phí để hiện thực một mạch logic
22

 Chí phí để tạo ra một mạch logic liên quan đến

 Số cổng (gates) sử dụng và
 Số đầu vào của mỗi cổng
 Chi phí của một biểu thức boolean B biểu diễn dưới dạng tổng của các tích
(Sum-of-Product) được tính như sau:
k −1
C(B) = O(B )+  Pj (B )
j=0
 k: số term trong B
m khi B có m term m khi term thứ j có m literal
O(B) = Pj(B) =
0 khi B có 1 term 0 khi term thứ j có 1 literal
 Literal: biến Boolean ở dạng bình thường hoặc dạng bù

Digital Logic Design – Spring Semester 2015

 Chi phí để hiện thực một mạch logic (tt)
23

 Tính chi phí của các biểu thức sau:

k −1 f1(w,x,y,z) = wxy’z + wxyz’
C(B) = O(B )+  Pj (B )
j=0 f2(w,x,y,z) = w’ + x’ + yz + y’z’
m khi B có m term
O(B) = g1(XYZ) = XY + X’Z + YZ
0 khi B có 1 term
g2(XYZ) = XY + X’Z
m khi term thứ j có m literal
Pj(B) =
0 khi term thứ j có 1 literal h1(a,b) = ab

h2(a,b) = b’

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 2 biến
24

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 3 biến
25

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 3 biến
26

Simplify

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 3 biến
27

Simplify

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 3 biến
28

hay

Nhóm ô màu đỏ là dư thừa

Chính xác
=> kết quả không tối ưu
Digital Logic Design – Spring Semester 2015
 Bìa Karnaugh 3 biến
29

Equivalent

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 4 biến
30

F = ac + a’b + d’

Simplify

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 4 biến
31

Simplify

Digital Logic Design – Spring Semester 2015

 Bìa Karnaugh 4 biến
32

Simplify

Digital Logic Design – Spring Semester 2015

 Quy tắc rút gọn bìa Karnaugh
33

 Khoanh vòng (looping) là quá trình kết hợp các ô kề nhau

lại với nhau. Thông thường ta khoanh các ô chứa giá trị 1.
 Ngõ xuất có thể được đơn giản hóa bằng cách khoanh vòng.

Digital Logic Design – Spring Semester 2015

 Quy tắc tính giá trị của 1 vòng
34

 Khi một biến xuất hiện cả dạng đảo và không đảo trong một
vòng, biến đó sẽ được đơn giản khỏi biểu thức.
 Các biến chung cho mọi ô trong một vòng phải xuất hiện trong
biểu thức cuối cùng.

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 2 ô kề nhau
35

C C C
0 1 0 1 0 1
00 0 0 00 0 0 00 1 0

01 1 0 01 1 1 01 0 0
AB AB AB
11 1 0 11 0 0 11 0 0

10 0 0 10 0 0 10 1 0

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 2 ô kề nhau (tt)
36

CD CD
00 01 11 10 00 01 11 10
00 1 0 0 0 00 1 1 0 0

01 0 1 1 0 01 0 0 0 0
AB AB
11 0 0 0 0 11 1 0 0 1

10 1 0 0 0 10 0 0 0 0

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 4 ô kề nhau
37

C CD
0 1 00 01 11 10
00 1 0 00 0 0 0 0

01 1 0 01 1 1 1 1
AB AB
11 1 0 11 0 0 0 0

10 1 0 10 0 0 0 0

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 4 ô kề nhau (tt)
38

CD CD
00 01 11 10 00 01 11 10
00 0 0 0 0 00 0 0 0 0

01 1 0 0 1 01 0 1 1 0
AB AB
11 1 0 0 1 11 0 1 1 0

10 0 0 0 0 10 0 0 0 0

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 4 ô kề nhau (tt)
39

CD
00 01 11 10
00 1 0 0 1

01 0 0 0 0
AB
11 0 0 0 0

10 1 0 0 1

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 8 ô kề nhau
40

CD CD
00 01 11 10 00 01 11 10
00 1 1 1 1 00 1 0 0 1

01 0 0 0 0 01 1 0 0 1
AB AB
11 0 0 0 0 11 1 0 0 1

10 1 1 1 1 10 1 0 0 1

Digital Logic Design – Spring Semester 2015

 Khoanh vòng 8 ô kề nhau (tt)
41

CD CD
00 01 11 10 00 01 11 10
00 0 1 1 0
00 1 1 1 1
01 0 1 1 0
01 1 1 1 1 AB
AB 11 0 1 1 0
11 0 0 0 0
10 0 1 1 0
10 0 0 0 0

Digital Logic Design – Spring Semester 2015

 Quá trình đơn giản hóa
42

 Xây dựng bảng K-map và đặt 1 hoặc 0 trong các ô tương ứng với bảng sự thật.
 Khoanh vòng các ô giá trị 1 đơn lẻ, không tiếp giáp với các ô giá trị 1 khác (vòng
đơn).
 Khoanh vòng các cặp giá trị 1 không tiếp giáp với các ô giá trị 1 nào khác nữa
(vòng kép).
 Khoanh vòng các ô 8 giá trị 1 (nếu có) ngay cả nếu nó chứa 1 hoặc nhiều ô đã
được khoanh vòng.
 Khoanh vòng các ô 4 giá trị 1 (nếu có) chứa một hoặc nhiều ô chưa được khoanh
vòng. Phải đảm bảo số vòng là ít nhất.
 Khoanh vòng các cặp giá trị 1 tương ứng với các ô giá trị 1 chưa được khoanh
vòng. Phải đảm bảo số vòng là ít nhất.
 Tạo cổng OR các số hạng được tạo bởi mỗi vòng

Digital Logic Design – Spring Semester 2015

 Ví dụ
43

CD
00 01 11 10
00 0 0 0 1

01 0 1 1 0
AB
11 0 1 1 0

10 0 0 1 0

Digital Logic Design – Spring Semester 2015

 Ví dụ (tt)
44

CD
00 01 11 10
00 0 0 1 0

01 1 1 1 1
AB
11 1 1 0 0

10 0 0 0 0

Digital Logic Design – Spring Semester 2015

 Ví dụ (tt)
45

CD
00 01 11 10
00 0 0 1 1

01 1 1 1 1
AB
11 1 1 0 0

10 0 0 0 0

Digital Logic Design – Spring Semester 2015

 Ví dụ (tt)
46

CD
00 01 11 10
00 0 1 0 0

01 0 1 1 1
AB
11 1 1 1 0

10 0 1 1 0

X = A.B.C + A.C.D + A.B.C + A.C.D

Digital Logic Design – Spring Semester 2015

PP bảng Karnaugh - Tóm tắt
 So sánh với phương pháp đại số, phương pháp dùng K-map
có tính hệ thống hơn, ít bước hơn và luôn tạo ra được biểu
thức tối giản nhất.
 Bảng Karnaugh có thể dùng tối đa là với hàm 6 biến. Đối với
những mạch có số ngõ nhập lớn (>6), người ta dùng thêm các
kỹ thuật phức tạp để thiết kế.

47
Digital Logic Design – Spring Semester 2015
 Trường hợp “Don’t Care”
48

A
w
x B
y
N1 N2 F
C
z

Giả thuyết: N1 không bao giờ cho kết quả khi

ABC = 001 and ABC = 110

Câu hỏi: F cho ra giá trị gì trong trường hợp

ABC = 001 and ABC = 110?
We don’t care!!!

Digital Logic Design – Spring Semester 2015

 Trường hợp “Don’t Care” (tt)
49

 Trong trường hợp này thì chúng ta phải làm thế nào để đơn
giản N2?

A B C F
0 0 0 1 Nếu ta giả sử F(0,0,1) = 0 và
0 0 1 X0 F(1,1,0)=0, ta có biểu thức sau:
0 1 0 1
0 1 1 1
1 0 0 0 F(A,B,C) = A’B’C’ + A’BC’ + A’BC + ABC
1 0 1 0 = A’C’(B’ + B) + (A’ + A)BC
1 1 0 X0
= A’C’·1 + 1·BC
1 1 1 1
= A’C’ + BC
+

Digital Logic Design – Spring Semester 2015

 Trường hợp “Don’t Care” (tt)
50

 Tuy nhiên, nếu giả sử sử F(0,0,1) = 1 và F(1,1,0)=1, ta có biểu

thức sau: F(A,B,C) = A’B’C’ + A’B’C + A’BC’ + A’BC + ABC’ +
ABC = A’B’(C’ + C) + A’B(C’ + C) + AB(C’ +
A B C F C)
0 0 0 1
0 0 1 X1 = A’B’ ·1 + A’B ·1 + AB ·1
0 1 0 1 = A’B’ + A’B + AB
0 1 1 1
1 0 0 0 = A’B’ + A’B + A’B + AB
1 0 1 0 = A’(B’ + B) + (A’ + A)B
1 1 0 X1
= A’·1 + 1·B
1 1 1 1
= A’ + B
+

So sánh với giải pháp với giả thuyết trước đó:

F(A,B,C) = A’C’ + BC. Giải pháp nào rẻ hơn?
Digital Logic Design – Spring Semester 2015
 Trường hợp “Don’t Care” (tt)
51

Tất cả các giá trị 1 phải được tính, nhưng X là tùy chọn và sẽ chỉ
có giá trị 1 chỉ khi chúng giúp đơn giản biểu thức.

Simplify

Digital Logic Design – Spring Semester 2015

 Mạch tổ hợp
➢Khái niệm
o Mạch tổ hợp (combinational circuit) là mạch logic trong đó
tín hiệu ra chỉ phụ thuộc tín hiệu vào ở thời điểm hiện tại.
o Là mạch không nhớ (memoryless) và được thực hiện bằng
các cổng logic cơ bản
o Mạch tổ hợp được cài đặt từ 1 hàm hoặc bảng chân trị cho
trước
o Được ứng dụng nhiều trong thiết kế mạch máy tính
Bộ dồn kênh (Multiplexer)

o 2n đầu vào dữ liệu D

o n đầu vào lựa chọn S
o 1 đầu ra F
o (S) xác định đầu vào (D) nào sẽ
được nối với đầu ra (F)

S2 S1 F
0 0 D0
0 1 D1
1 0 D2
1 1 D3
 Bộ phân kênh (Demultiplexer)

o Ngược với bộ dồn kênh

o Tin hiệu điều khiển (S) sẽ chọn đầu ra
nào kết nối với đầu vào (I)
o Ví dụ: Demux 1-to-4
Bộ giải mã (Decoder)

o Bộ giải mã chọn một trong 2n đầu ra (O) tương ứng với

một tổ hợp của n đầu vào (I)
o Ví dụ : Mạch giải mã 2 ra 4
Bộ giải mã 2->4
 Mạch so sánh (Comparator)

o So sánh các bit của 2 ngõ vào và xuất

kết quả 1 nếu bằng nhau.
o Ví dụ : Mạch so sánh 4 bit dùng các
cổng XOR

A B A XOR B
0 0 0
0 1 1
1 0 1
1 1 0
 Mạch tính toán

➢ Mạch dịch (Shifter)

o Dịch các tín hiệu sang trái hoặc phải 1 vị trí. Ứng dụng cho
phép nhân/chia cho 2.
o Ví dụ : mạch dịch 8 bit với tín hiệu điều khiển chiều dịch
trái (C=0) hay phải (C=1)
➢Mạch cộng bán phần (Half adder)
o Cộng 2 bit đầu vào thành 1 bit đầu ra và 1 bit nhớ

Ký hiệu
A Sum
HA
B Carry
➢ Mạch cộng toàn phần (Full adder)
o Cộng 3 bit đầu vào thành 1 bit đầu ra và 1 bit nhớ
o Cho phép xây dựng bộ cộng nhiều bit

HA HA
Ký hiệu
A Sum

Carry
B FA Carry
in out
➢ Mạch cộng nhiều bit
o Ghép từ nhiều bộ cộng toàn phần

FA FA FA FA
➢ Mạch cộng và trừ
o Mạch trừ: Đổi sang số bù 2 rồi cộng
o Có thể dùng chung mạch cộng để thực hiện phép trừ
• Ví dụ ALU 1 bit

F0F1 Functions
00 A AND B
01 A OR B
10
11 A +B

Điều kiện
bình thường
ENA=1
ENB=1
INVA=
0
➢ALU 8 bit
o Ví dụ tạo 1 mạch ALU 8 bit bằng cách ghép 8 bộ
ALU 1 bit ở ví dụ trước
 Mạch tuần tự

➢Khái niệm
o Mạch tuần tự (sequential circuit) là mạch logic
trong đó tín hiệu ra phụ thuộc tín hiệu vào ở hiện
tại và quá khứ
o Là mạch có nhớ, được thực hiện bằng phần tử nhớ
(Latch, Flip-Flop) và có thể kết hợp với các cổng
logic cơ bản
o Ứng dụng làm bộ nhớ, thanh ghi, mạch đếm,…
trong máy tính
➢ Mạch chốt (Latch)
o Dùng 2 cổng NOR mắc hồi tiếp với nhau. S, R là ngõ vào, Q và Q
là ngõ ra.
o Đây là mạch chốt SR. Nó có thể ở 1 trong 2 trạng thái Q=1 hoặc
Q=0 khi S=R=0.
o Khi S=1 → Q=1 bất kể trạng thái truớc đó (set)
o Khi R=1 → Q=0 bất kể trạng thái truớc đó (reset)
➢ Mạch chốt SR có xung Clock
o Thêm vào mạch chốt SR 2 cổng AND nối với xung đồng hồ
để điều khiển trạng thái mạch chốt tại thời điểm xác định
o Tín hiệu vào chỉ có tác dụng khi xung clock=1 (mức cao)
➢ Mạch chốt D có xung Clock
o Mạch chốt SR sẽ ở trạng thái không xác định khi S=R=1
o Khắc phục bằng cách chỉ dùng 1 tín hiệu vào và đấu nối R
với S qua cổng NOT
o Đây chính là mạch bộ nhớ 1 bit với D là ngõ vào, Q là ngõ
ra
➢ Flip-Flop
o Trong thực tế ta muốn bộ nhớ chỉ được ghi trong 1 khoảng thời gian
nhất định → cần thiết kế mạch xung Clock tác dụng theo cạnh (lên
hoặc xuống)
➢ D Flip-Flop
o Là mạch chốt D có xung Clock điều khiển bằng Flip-flop
o Phân biệt:
• Flip-flop: edge triggered
• Latch: level triggered
➢ Ký hiệu mạch chốt và Flip-
Flop

a) Mạch chốt D tác động theo mức 1 (clock=1)

b) Mạch chốt D tác động theo mức 0 (clock=0)
c) Flip-flop D tác động theo cạnh lên (clock= 0→1)
d) Flip-flop D tác động theo cạnh xuống (clock= 1→0)
➢ Thanh ghi (Register)
o Việc ghép nối nhiều ô nhớ 1 bit tạo thành các
ô nhớ lớn hơn
o Ví dụ : Vi mạch 74273 gồm 8 D flip-flop ghép
nối lại tạo thành 1 thanh ghi 8 bit
➢ Ví dụ : mạch bộ
nhớ 4 ô x 3 bit
o A: Address
o I: Input data
o O: Output data
o CS: Chip select
o RD: Read/write
o OE: Output enable

Write:
CS=1, RD=0, OE=0
Read:
CS=1, RD=1, OE=1
➢ Mạch đệm (Buffer)
o Dùng để đọc dữ liệu đồng bộ trên nhiều đường tín hiệu bằng 1
đường điều khiển riêng.
o Sử dụng các cổng 3 trạng thái (tri-state devices)

a. Buffer không đảo.

b. Khi control ở mức cao (=1).
c. Khi control ở mức thấp (=0).
d. Buffer đảo.
➢ Chip bộ nhớ
o Bộ nhớ thường gồm nhiều ô nhớ ghép lại
o Ví dụ 1: Chip bộ nhớ 4Mbit có thể tạo thành từ 512K ô 8
bit hoặc ma trận 2048x2048 ô 1 bit

Ghi chú:
RAS:Row Address Strobe
CAS:Column Address Strobe
CS:Chip select
WE:Write enable
OE:Output enable
D:Data
A:Address
➢ Chip bộ nhớ (tiếp)
o Mạch giải mã địa chỉ n bit có thể giải mã cho 2n ô nhớ
→cần n chân tín hiệu địa chỉ
o Có thể giảm kích thước bộ giải mã còn bằng cách tổ
chức thành ma trận các ô nhớ → sử dụng 2 bộ giải mã
cho hàng và cột riêng
o Ví dụ: bộ nhớ 16 ô cần 4 bit địa chỉ có thể tổ chức thành
ma trận 4*4 → chỉ cần giải mã 2 bit cho hàng và 2 bit
cho cột.
o Có thể ghép địa chỉ hàng và cột chung 1 chân tín hiệu →
giảm số chân kết nối bus địa chỉ
o Nhược điểm: cần gấp đôi thời gian truy cập bộ nhớ
 4-to-16
Decoder 0 2-to-4
Decoder 0
A 3 23 1 A 21
2 RAM cell 3
RAM cell RAM cell RAM cell RAM cell
20 0 1 2 3
A 2 22 3
A 1
4
A 1 21 5 2 RAM cell RAM cell RAM cell RAM cell
Row 4 5 6 7
6 RAM cel l select
A 0 20 2
7
8 RAM cell RAM cell RAM cell RAM cell
8 9 10 11
9
10 3
11 RAM cell RAM cell RAM cell RAM cell
12 13 14 15
12
13 Read/Write Read/Write Read/Write Read/Write
logic logic logic logic
14
Datain Datain Datain Data in
15
Dataout Dataout Dataout Data out
RAM cell Read/ Bit Read/ Bit Read/ Bit Read/ Bit
Write select Write select Write select Write select
Data input
Read/Write
Read/Write
logic X X X X
Column select Data
Datainput Data in 0 1 2 3 output
Data
Data out output Column 2-to-4Decoder
Read/ Bit decoder with enable
Write select 21 20 Enable
Read/Write A1 A0
Chip select Chip select
➢ Chip bộ nhớ (tiếp)
o Ví dụ 2: Chip bộ nhớ 512Mbit = 4 bank 128Mbit
• Ma trận 13 bit hàng * 12 bit cột * ô nhớ 4 bit
• Ma trận 13 bit hàng * 10 bit cột * ô nhớ 16 bit
➢ Tổ chức bộ nhớ
o Bộ nhớ thường gồm nhiều chip nhớ dung lượng nhỏ ghép lại
o Dùng 1 mạch giải mã địa chỉ để chọn chip khi truy cập
o Ví dụ: Bộ nhớ 1KB gồm 4 chip 256B ghép lại
65 XOR & XNOR Gate

Digital Logic Design – Spring Semester 2015

 Exclusive OR
66

 Exlusive OR (XOR) cho ra kết quả HIGH khi hai đầu vào khác
nhau

Output expression:
x = AB + AB

Ký hiệu XOR Gate

Digital Logic Design – Spring Semester 2015

 Exclusive NOR
67

 Exlusive NOR (XNOR) cho ra kết quả HIGH khi hai đầu vào giống nhau
 XOR và XNOR cho ra kết quả ngược nhau

Output
x =expression
AB + AB

Ký hiệu XNOR

Digital Logic Design – Spring Semester 2015

 Ví dụ
68

 Thiết kế một mạch để

phát hiện ra 2 số nhị
phân 2 bit có bằng
nhau hay không

Digital Logic Design – Spring Semester 2015

 XOR & XNOR
69

Làm sao tối ưu mạch

bằng cổng XNOR

Digital Logic Design – Spring Semester 2015

70 Một số mạch logic

Digital Logic Design – Spring Semester 2015

 Parity generator and checker
71

 Cổng XOR và XNOR rất hữu dụng trong các mạch với mục đích phát hiện
và kiểm tra parity

Digital Logic Design – Spring Semester 2015

 Mạch enable
72

Digital Logic Design – Spring Semester 2015

 Mạch disable
73

Digital Logic Design – Spring Semester 2015

 Ví dụ
74

 Thiết kế mạch tổ hợp cho phép 1 tín hiệu truyền đến ngõ xuất
khi một trong 2 tín hiệu điều khiển ở mức 1 (không đồng
thời). Các trường hợp khác ngõ xuất ở mức 1 (HIGH).

Digital Logic Design – Spring Semester 2015