Đại học Bách Khoa TP.

HCM – Khoa Điện-Điện tử Lê Chí Thông

Chương 3: Hệ tổ hợp

3.1 Thiết kế một mạch tổ hợp có 3 input và 1 output. Output bằng logic 1 khi giá trị
thập phân của input nhỏ hơn 3. Output bằng 0 nếu ngược lại.
ĐS: Fxyxz

3.2 Thiết kế một mạch tổ hợp có 3 input: x,y và z; và 3 output: A,B và C. Khi giá trị
binary vào là 0,1,2 hay 3 thì ngõ ra nhị phân lớn hơn giá trị vào 1 đơn vị, khi giá trị
binary vào là 4,56, hay 7 thì ngõ ra nhị phân nhỏ hơn ngõ vào 1 đơn vị.
ĐS:
Axyxzy z B  xyz Cz

3.3 Thiết kế một mạch tổ hợp có output bằng 1 nếu các biến vào có các bit 1 nhiều
hơn bit 0 và output bằng 0 nếu ngược lại. Giả sử mạch có 3 bit vào.
ĐS: F xyxzy z

3.4 Thiết kế một mạch tổ hợp có 3 input và 6 output. Số binary ra phải bằng bình
phương của số binary vào.
ĐS: Inputs: x,y,z ; Outputs: A,B,C,D,E,F
Axy Bxyxz C  z( x  y )
Dyz E0 Fz

3.5 Thiết kế một mạch tổ hợp có 4 input biểu diễn số mã BCD và 4 output là bù chín
(9) của số mã vào. Sáu tổ hợp không sử dụng xem như các điều kiện don’tcare).
ĐS: Inputs: A,B,C,D; Outputs: w,x,y,z; d=(10,11,12,13,14,15)
w ABC yC
x  B C zD

3.6 Thiết kế một mạch tổ hợp có 4 input và 4 output. Output tạo ra là bù 2 của số
binary vào.
ĐS: Inputs: A,B,C,D; Outputs: w,x,y,z;
w  A B A C A D A B C D x  B CB DB C D
y  C D C D  C D zD

3.7 Thiết kế một mạch tổ hợp phát hiện sai trong biểu diễn số mã thập phân bằng
BCD. Output của mạch phải bằng logic 1 khi các input là 1 trong bất kỳ 6 tổ hợp bit
không dùng ở mã BCD.
ĐS: Inputs: A,B,C,D; Outputs: E = AB + AC

3.8 Thiết kế một mạch tổ hợp đổi số mã Gray 4 bit sang số nhị phân 4 bit trực tiếp.
Cài đặt mạch với các cổng XOR.
ĐS: Inputs: A,B,C,D; Outputs: w,x,y,z;
wA x  AB y  A BC  x C z  A BC D  y  D

3.9 Thiết kế một mạch tổ hợp nhân 2 số 2 bit: a1a0 và b1b0 để tạo ra các tích số 4 bit
c3c2c1c0. Sử dụng các cổng AND và các bộ cộng phân nữa (HA).

3.10 Một mạch tổ hợp được định nghĩa bằng 3 hàm Boole sau:
Bài tập Kỹ Thuật Số – Trang 9/20
Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
F1  x y z  x z
F2  x y z  x y
F3  x y z  x y
Thiết kế mạch với mạch giải mã và 1 số cổng logic.

3.11 Một mạch tổ hợp được định nghĩa bằng 3 hàm Boole sau:
F1 ( A, B, C)   ( 2,4,7 )
F2 ( A , B, C)   (0,3)
F3 ( A , B, C)   (0,2,3,4,7 )
Cài đặt mạch với một mạch giải mã 3 sang 8 được xây dựng bằng các cổng NAND và
3 cổng NAND hay AND ở bên ngoài. Sử dụng sơ đồ khối cho một mạch giải mã tối
thiểu hóa số ngõ vào trong các cổng bên ngoài.

3.12 Cho một hệ tổ hợp hoạt động theo bảng sau

E X1 X0 Y0 Y1 Y2 Y3
1 X X 0 0 0 0
0 0 0 1 0 0 0
0 0 1 0 1 0 0
0 1 0 0 0 1 0
0 1 1 0 0 0 1
a. Thiết kế hệ tổ hợp này dùng cổng bất kỳ
b. Dùng hệ tổ hợp đã thiết kế ở câu a (vẽ ở dạng sơ đồ khối) và các cổng logic
thực hiện hàm
F ( A, B, C )   (4,6)

3.13 Thiết kế mạch giải mã 2421 thành thập phân (mã 1 trong 10)
a. Thực hiện bằng cổng logic
b. Thực hiện bằng mạch giải mã (decoder) 416 có ngõ ra tích cực mức 1

3-14 Thiết kế mạch cộng bán phần (HA) thực hiện bằng cổng logic. Sau đó, chỉ dùng
HA (vẽ ở dạng sơ đồ khối) để thực hiện phép tính (x+1)2, biết rằng x là số nhị phân 2
bit (x = x1x0).

3-15 Cho một hệ tổ hợp hoạt động theo bảng sau

E X1 X0 Y0 Y1 Y2 Y3
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0
a. Thiết kế hệ tổ hợp này dùng toàn cổng NOT và NAND 3 ngõ vào
b. Dùng hệ tổ hợp đã thiết kế ở câu a (vẽ ở dạng sơ đồ khối) và một cổng AND 2
ngõ vào để thực hiện một hệ tổ hợp hoạt động theo giản đồ xung như sau (với
U, V, W là các ngõ vào; Z là ngõ ra)

Bài tập Kỹ Thuật Số – Trang 10/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
U

Z
3-6 Thực hiện mạch cộng toàn phần (FA) trên cơ sở mạch chọn kênh (Mux) 41
3-7 Lập bảng chân trị của mạch chọn kênh (Mux) 161. Sau đó, thực hiện mạch
chọn kênh 161 trên cơ sở mạch chọn kênh 41.
3-8 Cho 4 bộ mã như sau
A=a3a2a1a0
B=b3b2b1b0
C=c3c2c1c0
D=d3d2d1d0
Hãy thiết kế mạch chọn mã (với Y= y3y2y1y0 là ngõ ra) trên cơ sở mạch chọn kênh
41 theo bảng chân trị sau
x1 x0 Y
0 0 A
0 1 B
1 0 C
1 1 D
3-9 Thiết kế mạch chuyển mã quá 3 thành nhị phân chỉ dùng vi mạch 7483 (mạch
cộng 4 bit ).
3-10 Thiết kế mạch chuyển mã BCD 2 decade thành nhị phân chỉ dùng vi mạch 7483
(mạch cộng 4 bit ).
3-11 Thiết kế mạch giải mã BCD thành mã LED 7 đoạn anode chung dùng cổng
logic
3-12 Làm lại bài trên dùng vi mạch 74154 (mạch giải mã 416) và các cổng cần
thiết
3-13 Thiết kế mạch trừ hai số một bit, trong đó V là biến điều khiển, Ci-1 là số mượn
ngõ vào, Ci là số mượn ngõ ra. Khi V=0 thì mạch thực hiện D=A-B, khi V=1 thì thực
hiện D=B-A
3-14 Thiết kế mạch trừ hai số 3 bit A và B với biến điều khiển V, dựa trên cơ sở
mạch trừ hai số một bit ở bài trên.
3-15 Thiết kế mạch trừ hai số 3 bit A và B sao cho kết quả luôn luôn dương.
3-16 Thiết kế mạch cộng/trừ hai số nhị phân 4 bit X và Y dùng vi mạch 7483 (mạch
cộng 4 bit) và các cổng logic (nếu cần). Mạch có tín hiệu điều khiển là v, khi v=0
mạch thực hiện X+Y, khi v=1 mạch thực hiện X-Y
3-17 Chỉ sử dụng mạch cộng toàn phần FA, hãy thiết kế hệ tổ hợp có bảng chân trị
sau
x1 x0 y0 y1 y2 y3
0 0 0 1 0 0
0 1 1 0 1 0
1 0 1 0 1 0
1 1 0 1 1 1

3-18 Dùng vi mạch 7483 (mạch cộng 4 bit) và các cổng logic (nếu cần) để thiết kế
mạch tổ hợp có hoạt động như sau
Bài tập Kỹ Thuật Số – Trang 11/20
Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
x3 y3
x2 y2
x1 y1
x0 y0
C
Nếu C=0 thì y3y2y1y0 = x3x2x1x0
Nếu C=1 thì y3y2y1y0 = bù 2 của x3x2x1x0
3-19 Cho hàm F với 4 biến vào. Hàm có trị bằng 1 nếu số lượng biến vào có trị bằng
1 nhiều hơn hoặc bằng số lượng biến có trị bằng 0. Ngược lại, hàm có trị bằng 0.
a. Hãy biểu diễn hàm trên bìa Karnaugh
b. Rút gọn hàm và vẽ mạch thực hiện dùng toàn cổng NAND
3-20 Thiết kế mạch chuyển mã nhị phân 4 bit sang mã BCD chỉ dùng vi mạch so
sánh 4 bit (ngõ ra tích cực cao) và vi mạch cộng toàn phần FA.
3-21 Thiết kế mạch chuyển mã Gray 4 bit sang mã nhị phân, sử dụng
a. Các cổng logic.
b. Mạch giải mã (decoder) 416.
3-22 Thiết kế mạch chuyển mã BCD thành 7421 sử dụng decoder 416 có ngõ ra
tích cực mức 0 và không quá 4 cổng NAND.
3-23
a. Thiết kế mạch so sánh hai số nhị phân một bit A và B với các ngõ ra tích cực
mức 1 sử dụng cổng logic.
b. Thiết kế mạch so sánh hai số nhị phân 4 bit X=x3x2x1x0 và Y=y3y2y1y0 sử
dụng cổng logic. Biết rằng ngõ ra F=1 khi X=Y và F=0 khi X≠Y.
c. Thực hiện mạch ở câu (b) chỉ dùng mạch so sánh đã thiết kế ở câu (a) và mộ
cổng AND. Vẽ mạch ở dạng sơ đồ chức năng .
3-24 Mạch tổ hợp có chức năng chuyển từ mã BCD thành mã BCD quá 3.
a. Thiết kế mạch sử dụng cấu trúc NOR-NOR.
b. Thiết kế mạch sử dụng vi mạch 7483 (mạch cộng 4 bit).
3-25 Sử dụng các mạch chọn kênh (Mux) 81 và mạch chọn kênh 41 để thiết kế
mạch chọn kênh 321.
3-26 Cho F là một hàm 4 biến A, B, C, D. Hàm F=1 nếu trị thập phân tương ứng với
các biến của hàm chia hết cho 3 hoặc 5, ngược lại F=0.
a. Lập bảng chân trị cho hàm F.
b. Thực hiện hàm F bằng mạch chọn kênh (Mux) 161.
c. Thực hiện hàm F bằng mạch chọn kênh (Mux) 81 và các cổng (nếu cần).
d. Thực hiện hàm F bằng mạch chọn kênh (Mux) 41 và các cổng (nếu cần).
e. Hãy biểu diễn hàm F trên bìa Karnaugh
f. Hãy rút gọn F và thực hiện F chỉ dùng các mạch cộng bán phần HA.
3-27 Cho hàm F ( A, B, C )  AB  BC  AC . Hãy thiết kế mạch thực hiện hàm F chỉ
sử dụng
a. Một vi mạch 74138 (decoder 38, ngõ ra tích cực thấp) và một cổng có tối đa
4 ngõ vào.
b. Một vi mạch 74153 (mux 41, có ngõ cho phép tích cực thấp).
c. Hai mạch cộng bán phần HA và một cổng OR.
3-28 Sử dụng một decoder 416 không có ngõ cho phép (enable) để thực hiện một
decoder 38 có ngõ cho phép. Không sử dụng thêm cổng.
3-29 Sử dụng ba mạch chọn kênh (Mux) 21 để thực hiện một mạch chọn kênh
41. Không dùng thêm cổng.

Bài tập Kỹ Thuật Số – Trang 12/20

 Chương 3–Hệ tổ hợp

3.1 Thiết kế mạch tổ hợp nhận 2 số vào A và B (mỗi số là số nhị phân 2 bit); và có 2 ngỏ ra F và G. Ngỏ ra
F là 1 khi giá trị tuyệt đối của A – B là số lẽ; ngỏ ra G là 1 khi giá trị tuyệt đối của A – B là số chẳn (0 được
coi là chẳn). Tìm biểu thức logic được rút gọn cho F và G; cài đặt mạch thiết kế được chỉ dùng các cổng
NAND.

3.2 Thiết kế mạch tổ hợp nhận 1 số vào là số nhị phân 4 bit: ABCD với D là LSB; ngõ ra F là 1 khi số nhị
phân biểu diễn bởi ABCD chia hết cho 4 hoặc cho 5 hoặc cho 6 hoặc cho 7. Tìm biểu thức logic được rút
gọn cho F và cài đặt mạch thiết kế được chỉ dùng các cổng NAND.

3.3 Thiết kế mạch tổ hợp thực hiện phép tính bù 2 của một số nhị phân 3 bit: ABC (A là MSB) và cho kết
quả là số nhị phẩn 3 bit: XYZ (X là MSB).

3.4 Thiết kế một mạch tổ hợp có ngõ vào là số nhị phân 4 bit (A3A2A1A0), ngõ ra F là 1 nếu số vào là số
nguyên tố và là 0 nếu số vào không phải là số nguyên tố. Hãy tìm dạng rút gọn SOP của F và cài đặt nó
bằng các cổng NAND 2 ngõ vào.

3.5 Một mạch tổ hợp có 3 ngõ vào A, B, và C; và 2 ngõ ra X và Y. Ngõ ra X bằng 0 nếu 2 bit kế nhau trong
ABC không giống nhau. Y bằng 1 nếu tổng số bit 1 trong ABC là 2 và bằng “don’t care” nếu tổng số bit 0
trong ABC là 2. Hãy tìm X theo dạng POS và Y theo dạng SOP. Vẽ sơ đồ logic mạch thiết kế.

3.6 Cho các hàm sau:

F(x, y, z) = zy’z + x’yz + xy + yz + x’yz’
G(x, y, z) = xz + yz’
Cài đặt 2 hàm trên chỉ dùng 1 mạch giải mã 3 sang 8 (74LS138) và 2 cổng AND (mỗi cổng có 3 ngỏ vào).

3.7 Một mạch tổ hợp có 3 ngỏ vào x, y, z và 2 ngỏ ra C và S với quan hệ như sau:
S=x⊕y⊕z
C = xy + z ( x ⊕ y )
Cài đặt mạch trên chỉ dùng 2 MUX 4 sang 1 và 1 cổng NOT.

3.8 Cho các hàm sau:

F(x, y, z) = x’z’ + xz + y’z + x’yz
G(x, y, z) = x’z + x’y + yz + xy’z’
Cài đặt 2 hàm trên bằng 1 mạch giải mã 3 sang 8 (74LS138) và một cổng AND có 2 ngõ vào và 1 cổng
AND có 3 ngõ vào.

3.9 Một mạch tổ hợp có 3 ngõ vào x, y, z và 2 ngõ ra S, C với quan hệ như sau:
S = x ⊕ y’ ⊕ z
C = xy + z ( x’ ⊕ y )
Cài đặt mạch trên chỉ sử dụng 2 MUX 4 sang 1 và 1 cổng NOT.

310 Thiết kế mạch so sánh 2 số nhị phân 2 bit A1A0 và B1B0, ngỏ ra F = 1 nếu và chỉ nếu (A1=B1 và
A0=B0).
a) Thiết kế mạch trên bằng 1 bộ dồn kênh 16 sang 1
b) Thiết kế mạch trên bằng 1 bộ dồn kênh 8 sang 1 và vài cổng NOT (nếu cần).

3.11 Hãy xây dựng MUX 8 sang 1 bằng: 2 bộ MUX 4 sang 1 và 1 bộ MUX 2 sang 1.

3.12 a) Hãy viết biểu thức Boole của ngõ ra F của MUX 4 sang 1 ở hình E.3.12 (biết A ở MUX là MSB).
b) Hãy tìm biểu thức tối thiểu hóa dạng SOP của F.
3.13
a) Tìm biểu thức Boole của hàm ra F của hình E.3.13.
ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 6/14
 b) Dạng chính tắc SOP của F.
c) Tối thiểu hóa F theo dạng SOP.

3.14 a) Hãy xác định hàm Boole được cài đặt ở hình E.3.14 biết B ở MUX là MSB.
b) Tìm dạng chính tắc SOP của F.

Hình 3.12 Hình E.3.13

HìnhE.3.14

3.15 Thiết kế mạch cộng toàn phần FA bằng

a) mạch giải mã 3 sang 8: 74LS138
b) MUX 8 sang 1.

3.16 Cho các hàm sau:

F(x, y, z) = x’y’ + yz + x’z’ + xy’z
G(x, y, z) = x’z’ + xy’ + x’y’z
Cài đặt 2 hàm trên chỉ dùng 1 mạch giải mã 3 sang 8 (74LS138) và 2 cổng AND (mỗi cổng có 3 ngỏ vào).

3.17 Cho trước một mạch cộng nhị phân toàn phần 4 bit (tương tự IC 74283, với C0 là số nhớ vào, C4 là
số nhớ ra, A và B là hai số cần cộng và S là kết quả tổng, chỉ số 0 để chỉ LSB), hãy thực hiện mạch so
sánh hai số nhị phân 4 bit A và B mạch cộng trên, mạch thiết kế có các ngõ ra chỉ (A< B), (A=B) và
(A>B).

ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 7/14

 Hình E.3.39 Mạch cộng toàn phần 4 bit 74283
3.18 Cho các hàm sau:
F(x, y, z) = x’ + z
G(x, y, z) = Σ m (2, 3, 5, 6)
a) Cài đặt bằng 74LS138 và một số cổng.
b) Cài đặt bằng MUX 4 sang 1.

3.19 Braille là hệ thống các chấm nổi dành cho người mù đọc. Các mẫu Braille được đơn giản hóa cho các
số 0 đến 9 như ở hình E.3.40. Thiết kế hệ thống số chuyển đổi các số BCD thành Braille.

Hình E.3.19
a) Suy ra phương trình tối thiểu hóa dạng SOP cho 4 ngõ ra Braille (W, X, Y, Z) với các ngõ vào
BCD là B3B2B1B0.
b) Cài đặt Y có từ a) chỉ bằng các cổng NAND 2 ngõ vào.
c) Cài đặt W có từ a) bằng 1 hay nhiều MUX 8 sang 1 (74151) và với một số cổng.

3.20 Cho hàm F:

F(A,B,C,D) = A'BC + AD + AC
Cài đặt hàm F dùng:
a) Mux 8 sang 1.
b) Decoder 4 sang 16 với 1 cổng OR 16 ngõ vào.
c) ROM 16 word (mỗi word 4 bit)
d) PLA

3.21 Thiết kế mạch cho giá trị max của 2 số 4 bit vào A và B với:
a) Chỉ dùng các cổng logic
b) Chỉ dùng 1 IC so sánh 4 bit và 1 IC MUX (chứa 4 MUX 2 sang 1).

3.22 Thiết kế mạch chuyển mã nhị phân 4 bit sang mã BCD chỉ dùng vi mạch so sánh 4 bit (ngõ ra tích cực
cao) và vi mạch cộng toàn phần FA.

3.23 Thiết kế mạch chuyển mã Gray 4 bit sang mã nhị phân, sử dụng
a) Các cổng logic.
b) Mạch giải mã (decoder) 4
16.

3.24 Thiết kế mạch chuyển mã BCD thành 7421 sử dụng decoder 4
16 có ngõ ra tích cực mức 0 và không
quá 4 cổng NAND.

3.25
a) Thiết kế mạch so sánh hai số nhị phân một bit A và B với các ngõ ra tích cực mức 1 sử dụng cổng
logic.
ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 8/14
 b) Thiết kế mạch so sánh hai số nhị phân 4 bit X=x3x2x1x0 và Y=y3y2y1y0 sử dụng cổng logic. Biết rằng
ngõ ra F=1 khi X=Y và F=0 khi X≠Y.
c) Thực hiện mạch ở câu (b) chỉ dùng mạch so sánh đã thiết kế ở câu (a) và mộ cổng AND. Vẽ mạch ở
dạng sơ đồ chức năng .

3.26 Mạch tổ hợp có chức năng chuyển từ mã BCD thành mã BCD quá 3.
a) Thiết kế mạch sử dụng cấu trúc NOR-NOR.
b) Thiết kế mạch sử dụng vi mạch 7483 (mạch cộng 4 bit).

3.27 Sử dụng các mạch chọn kênh (Mux) 8
1 và mạch chọn kênh 4
1 để thiết kế mạch chọn kênh 32
1.

3.28 Cho F là một hàm 4 biến A, B, C, D. Hàm F=1 nếu trị thập phân tương ứng với các biến của hàm chia
hết cho 3 hoặc 5, ngược lại F=0.
a) Lập bảng chân trị cho hàm F.
b) Thực hiện hàm F bằng mạch chọn kênh (Mux) 16
1.
c) Thực hiện hàm F bằng mạch chọn kênh (Mux) 8
1 và các cổng (nếu cần).
d) Thực hiện hàm F bằng mạch chọn kênh (Mux) 4
1 và các cổng (nếu cần).
e) Hãy biểu diễn hàm F trên bìa Karnaugh
f) Hãy rút gọn F và thực hiện F chỉ dùng các mạch cộng bán phần HA.

3.29 Cho hàm F ( A, B, C ) = AB + BC + AC . Hãy thiết kế mạch thực hiện hàm F chỉ sử dụng
a) Một vi mạch 74138 (decoder 3
8, ngõ ra tích cực thấp) và một cổng có tối đa 4 ngõ vào.
b) Một vi mạch 74153 (mux 4
1, có ngõ cho phép tích cực thấp).
c) Hai mạch cộng bán phần HA và một cổng OR.

3.30 Sử dụng một decoder 4
16 không có ngõ cho phép (enable) để thực hiện một decoder 3
8 có ngõ
cho phép. Không sử dụng thêm cổng.

3.31 Sử dụng ba mạch chọn kênh (Mux) 2
1 để thực hiện một mạch chọn kênh 4
1. Không dùng thêm
cổng.

3.32 Sử dụng hai vi mạch 74148 (mạch mã hóa 8
3) để thực hiện một mạch mã hóa (encoder) 16
4.

ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 9/14

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông

Chương 4: Hệ tuần tự

4-1 Thiết kế mạch đếm nối tiếp mod 16 đếm lên dùng T-FF (xung clock cạnh lên,
ngõ Pr và ngõ Cl tích cực mức thấp).
4-2 Thiết kế mạch đếm nối tiếp mod 16 đếm xuống dùng T-FF (xung clock cạnh lên,
ngõ Pr và ngõ Cl tích cực mức thấp).
4-3 Dựa trên kết quả bài 4-1, thiết kế mạch đếm nối tiếp mod 10 đếm lên
012…90…
4-4 Dựa trên kết quả bài 4-2, thiết kế mạch đếm nối tiếp mod 10 đếm xuống
151413…615…
4-5 Dựa trên kết quả bài 4-2, thiết kế mạch đếm nối tiếp mod 10 đếm xuống
987…09…
4-6 Nếu sử dụng JK-FF hoặc D-FF thay cho T-FF trong các bài 4-1 và 4-2 thì thay
đổi thế nào?
4-7 Thiết kế mạch đếm nối tiếp có nội dung thay đổi theo quy luật của mã BCD
2421, sử dụng JK-FF (xung clock cạnh xuống, ngõ Pr và ngõ Cl tích cực mức cao)
4-8 Thiết kế mạch đếm nối tiếp lên/xuống 4 bit dùng T-FF (xung clock cạnh xuống)
với biến điều khiển U / D . Khi U / D =1 thì mạch đếm lên, khi U / D =0 thì mạch đếm
xuống.
4-9 Thiết kế mạch đếm song song dùng JK-FF (xung clock cạnh xuống) có dãy đếm
như sau
000010011100110111000…
4-10 Làm lại bài 4-9 với yêu cầu các trạng thái không sử dụng trong dãy đếm được
đưa về trạng thái 111 ở xung clock kế tiếp.
4-11 Làm lại bài 4-9 dùng D-FF.
4-12 Làm lại bài 4-9 dùng T-FF.
4-13 Làm lại bài 4-9 dùng SR-FF.
4-14 Thiết kế mạch đếm song song mod 10 có nội dung thay đổi theo quy luật của
mã 2421 dùng T-FF.
4-15 Cho mạch đếm sau
PR

PR

PR

1 A 1 B 1 C
T Q T Q T Q
CK
CK CK CK
CLR

CLR

CLR

Q Q Q

Hãy vẽ dạng sóng A, B, C theo CK và cho biết dung lượng đếm của mạch
4-16 Cho mạch đếm sau

1 A B C
S Q S Q S Q

CK CK CK
0
R Q R Q R Q

CK

a. Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF.
Bài tập Kỹ Thuật Số – Trang 13/20
Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
b. Vẽ graph (giản đồ) trạng thái của bộ đếm.
c. Cho biết hệ số đếm của bộ đếm.
d. Bộ đếm có tự kích được không? Giải thích?
4-17 Cho mạch đếm sau

A B
T Q T Q T Q

CK CK CK

Q Q Q

CK

a.
Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF.
Lập bảng trạng thái chuyển đổi của mạch.
b.
Vẽ graph (giản đồ) trạng thái của bộ đếm.
c.
Bộ đếm có tự kích được không? Giải thích?
d.
4-18 Cho mạch đếm sau

A B
T Q T Q

CK CK

Q Q

CK

a.
Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF.
Lập bảng trạng thái chuyển đổi của mạch.
b.
Vẽ graph (giản đồ) trạng thái của bộ đếm và cho biết hệ số đếm.
c.
Vẽ giản đồ tín hiệu ra, giả sử trạng thái đầu là AB=11.
d.
Mạch có cần định trạng thái đầu hay không? Giải thích?
e.
Nếu cần xây dựng bộ đếm có mod 12 thì cần ghép nối tiếp thêm bao nhiêu FF?
f.
Có bao nhiêu cách ghép và vẽ mạch kết nối mỗi cách ghép.
4-19 Cho mạch đếm sau

A B C
T Q T Q T Q

CK CK CK

Q Q Q

CK

a. Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF.
b. Lập bảng trạng thái chuyển đổi của mạch.
c. Vẽ graph (giản đồ) trạng thái của bộ đếm và cho biết hệ số đếm.
d. Bộ đếm có tự kích được không? Giải thích?
e. Vẽ giản đồ xung ở ngõ ra các FF theo xung CK, biết trạng thái đầu là
ABC=011
4-20 Sử dụng một vi mạch 7490 để thực hiện mạch đếm mod 10.
4-21 Sử dụng một vi mạch 7492 để thực hiện mạch đếm mod 12.
4-22 Sử dụng một vi mạch 7493 để thực hiện mạch đếm mod 16.
4-23 Sử dụng một vi mạch 7490 để thực hiện mạch đếm mod 6.
4-24 Sử dụng hai vi mạch 7490 để thực hiện mạch đếm mod 60.

Bài tập Kỹ Thuật Số – Trang 14/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông

Phụ lục A: Các vi mạch cổng và FF thông dụng

1 2 3 4 5 6 9 8 11 10 13 12

74LS04 74LS04 74LS04 74LS04 74LS04 74LS04

1 4 9 12
3 6 8 11
2 5 10 13

74LS08 74LS08 74LS08 74LS08

1 4 9 12
3 6 8 11
2 5 10 13

74LS00 74LS00 74LS00 74LS00

1 4 9 12
3 6 8 11
2 5 10 13

74LS32 74LS32 74LS32 74LS32

2 5 8 11
1 4 10 13
3 6 9 12

74LS02 74LS02 74LS02 74LS02

1 4 9 12
3 6 8 11
2 5 10 13

74LS86 74LS86 74LS86 74LS86

10
4

2 5 12 9
PR

PR

D Q D Q
3 11
CLK CLK
6 8
CL

CL

Q Q
74LS74 74LS74
13
1

11
5

2 6 14 10
PR

PR

J Q J Q
4 12
CLK CLK
3 7 13 9
CL

CL

K Q K Q
74LS109 74LS109
15
1

10
4

3 5 11 9
PR

PR

J Q J Q
1 13
CLK CLK
2 6 12 7
CL

CL

K Q K Q
74LS112 74LS112
15

14

Bài tập Kỹ Thuật Số – Trang 15/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông

Phụ lục B: Các vi mạch tổ hợp thông dụng

Mạch giải mã (decoder) 24, 38, 416
1
2 4 0 2
3 A Y0 5 1 3
B Y1 6 1 15 2 4
1 Y2 7 2 A Y0 14 3 5
G Y3 3 B Y1 13 4 6
C Y2 12 23 5 7
74LS139
Y3 11 22 A 6 8
6 Y4 10 21 B 7 9
14 12 4 G1 Y5 9 20 C 8 10
13 A Y0 11 5 G2A Y6 7 D 9 11
B Y1 10 G2B Y7 10 13
15 Y2 9 11 14
74LS138
G Y3 12 15
18 13 16
74LS139
19 G1 14 17
G2 15
74LS154

Mạch mã hóa (encoder) có ưu tiên 83, 104

10 9 11
11 0 A0 7 12 1
12 1 A1 6 13 2
13 2 A2 1 3 9
1 3 14 2 4 A 7
2 4 GS 3 5 B 6
3 5 4 6 C 14
4 6 5 7 D
7 10 8
5 15 9
EI EO
74LS147
74LS148

Mạch chọn kênh (mux) 81, 41, 21

4 6 6 7 2 4
3 D0 W 5 1C0 1Y 3 1A 1Y
2 D1 5 4 1C1 5 1B 7
1 D2 Y 3 1C2 6 2A 2Y
15 D3 1C3 11 2B 9
14 D4 10 9 10 3A 3Y
13 D5 11 2C0 2Y 14 3B 12
12 D6 12 2C1 13 4A 4Y
D7 13 2C2 4B
11 2C3 1
10 A 14 15 A/B
9 B 2 A G
7 C 1 B
74LS157
G 15 1G
2G
74LS151
74LS153

Mạch phân kênh (demux) 14

13 7
3 A 1Y 0 6
B 1Y 1 5
2 1Y 2 4
1 1G 1Y 3 9
1C 2Y 0 10
14 2Y 1 11
15 2G 2Y 2 12
2C 2Y 3
74LS155

Mạch cộng nhị phân 4 bit

10 9
8 A1 S1 6
3 A2 S2 2
1 A3 S3 15
A4 S4
11
7 B1
4 B2
16 B3
B4
13 14
C0 C4
74LS83

Mạch so sánh 4 bit, 8 bit

Bài tập Kỹ Thuật Số – Trang 16/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
2 19
4 P0 P=Q
10 6 P1 1
12 A0 8 P2 P>Q
13 A1 11 P3
15 A2 13 P4
9 A3 15 P5
11 B0 17 P6
14 B1 P7
1 B2 3
2 B3 7 5 Q0
3 A<Bi A<Bo 6 7 Q1
4 A=Bi A=Bo 5 9 Q2
A>Bi A>Bo 12 Q3
14 Q4
74LS85
16 Q5
18 Q6
Q7
74LS682

Mạch tạo/kiểm tra parity

8 5
9 A EVEN
10 B 6
11 C ODD
12 D
13 E
1 F
2 G
4 H
I
74LS280

Mạch chuyển mã BCD mã LED 7 đoạn anode chung

7 13
1 1 A 12
2 2 B 11
6 4 C 10
4 8 D 9
5 BI/RBO E 15
3 RBI F 14
LT G
74LS47

Mạch đệm 8 bit

2 18 2 18
4 1A1 1Y 1 16 3 A1 B1 17
6 1A2 1Y 2 14 4 A2 B2 16
8 1A3 1Y 3 12 5 A3 B3 15
11 1A4 1Y 4 9 6 A4 B4 14
13 2A1 2Y 1 7 7 A5 B5 13
15 2A2 2Y 2 5 8 A6 B6 12
17 2A3 2Y 3 3 9 A7 B7 11
2A4 2Y 4 A8 B8
1 19
19 1G 1 G
2G DIR
74LS244 74LS245

Bài tập Kỹ Thuật Số – Trang 17/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông

Phụ lục C: Các vi mạch tuần tự thông dụng

Mạch đếm nhị phân 4 bit đồng bộ
1 3 13 11
A QA 4 A QA 10
QB 5 QB 9
2 QC 6 12 QC 8
CLR QD CLR QD
74LS393 74LS393

3 14
4 A QA 13
5 B QB 12
6 C QC 11
D QD 15
7 RCO
10 ENP
2 ENT
9 CLK
1 LOAD
CLR
74LS163

Caùc ngoõ vaøo Caùc ngoõ ra Chöùc naêng

CLR LOAD ENP ENT CLK QA QB QC QD

L x x x L L L L Reset veà 0

H L x x D C B A Nhaäp döõ lieäu vaøo

H H x L Khoâng thay ñoåi Khoâng ñeám

H H L x Khoâng thay ñoåi Khoâng ñeám

H H H H Ñeám leân Ñeám

x x x x Khoâng thay ñoåi Khoâng ñeám

RCO (Ripple Carry Out) = ENT.QA.QB.QC.QD
Mạch đếm lên/xuống đồng bộ nhị phân 4 bit
15 3
1 A QA 2
10 B QB 6
9 C QC 7
D QD
5 12
4 UP CO 13
11 DN BO
14 LOAD
CLR
74LS193

UP DN LOAD CLR Chöùc naêng

H H L Ñeám lean

H H L Khoâng ñeám

H H L Ñeám xuoáng

H H L Khoâng ñeám

x x L L Nhaäp döõ lieäu vaøo

x x x H Reset veà 0

Mạch đếm mod 10 (mod 2 và mod 5)

14 12
1 A QA 9 1 3 15 13
B QB 8 4 CKA QA 5 12 CKA QA 11
QC 11 CKB QB 6 CKB QB 10
2 QD 2 QC 7 14 QC 9
3 R0(1) CLR QD CLR QD
6 R0(2)
74LS390 74LS390
7 R9(1)
R9(2)
74LS90

Bài tập Kỹ Thuật Số – Trang 18/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
Mạch đếm mod 12 (mod 2 và mod 6)
14 12
1 A QA 11
B QB 9
QC 8
6 QD
7 R0(1)
R0(2)
74LS92

Mạch đếm mod 16 (mod 2 và mod 8)

14 12
1 A QA 9
B QB 8
QC 11
2 QD
3 R0(1)
R0(2)
74LS93

Thanh ghi dịch PIPO

3 2
4 D1 Q1 5
6 D2 Q2 7
11 D3 Q3 10
13 D4 Q4 12
14 D5 Q5 15
D6 Q6
9
1 CLK
CLR
74LS174

Thanh ghi dịch SIPO

1 3
2 A QA 4
B QB 5
QC 6
QD 10
8 QE 11
CLK QF 12
9 QG 13
CLR QH
74LS164

Thanh ghi dịch PISO

10
11 SER
12 A
13 B
14 C
3 D
4 E
5 F
6 G 9
H QH
2 7
15 CLK QH
1 INH
SH/LD
74LS165

Thanh ghi dịch trái/ phải PIPO

2
3 SR 15
4 A QA 14
5 B QB 13
6 C QC 12
7 D QD
SL
11
9 CLK
10 S0
1 S1
CLR
74LS194

Mạch chốt 8 bit

Bài tập Kỹ Thuật Số – Trang 19/20

Đại học Bách Khoa TP.HCM – Khoa Điện-Điện tử Lê Chí Thông
3 2 3 2 11
4 D0 Q0 5 4 D0 Q0 5 1 C
7 D1 Q1 6 7 D1 Q1 6 OC
8 D2 Q2 9 8 D2 Q2 9 2 19
13 D3 Q3 12 13 D3 Q3 12 3 D1 Q1 18
14 D4 Q4 15 14 D4 Q4 15 4 D2 Q2 17
17 D5 Q5 16 17 D5 Q5 16 5 D3 Q3 16
18 D6 Q6 19 18 D6 Q6 19 6 D4 Q4 15
D7 Q7 D7 Q7 7 D5 Q5 14
1 1 8 D6 Q6 13
11 OC 11 OC 9 D7 Q7 12
G CLK D8 Q8
74LS373 74LS374
74LS573

Bài tập Kỹ Thuật Số – Trang 20/20

 Chương 4–Hệ tuần tự
4.1 Giả sử ta muốn xây dựng một flipflop mới XY như hình sau: (bỏ qua chân SET và CLR)

Hình E.4.1
a) Tìm phương trình đặc trưng của flipflop XY.
b) Suy ra bảng chân trị (bảng hoạt động) của flipflop XY.

4.2 Với hình E.4.2 hãy vẽ tiếp dạng sóng cho y0 , giả sử lúc đầu y1=y0=0.

Hình E.4.2

Hình E.4.3

4.3 Cho mạch ở hình E.4.3, hãy tìm phương trình đặc tính Q+ (hay Qt+1) và chứng tỏ rằng khi W=X và
Y=X’ thì mạch trên chính là flipflop D.

ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 10/14

4.4 Một bộ đếm 4 bit (74LS293) được cung cấp xung nhịp 1 Hz, các ngõ ra của bộ đếm được nối vào bộ
giải mã BCD (7445) có các ngõ ra cực thu hở. Hai trong các ngõ ra của decoder lái các rờ-le K1 và K2.
Giản đồ thời gian cho thấy chuỗi giá trị ra khi các rờ-le K1 và K2 bị tác động. Nếu bộ đếm bắt đầu từ trạng
thái 0000, rờ-le K1 bị tác động sau 3 giây và K2 bị tác động sau 6 giây và cả hai rờ-le sẽ được giữ kích hoạt
trong 1 giây. Sau 16 giây thì được lập lại.

Hình E.4.4
Hãy sửa đổi lại mạch trên để thoả các yêu cầu sau:
a) Rờ-le K1 phải bị tác động sau 2 giây (so với trạng thái bộ đếm 0000) và nó phải được giữ kích hoạt
trong 3 giây.
b) Kích hoạt cho rờ-le K2 phải bắt đầu sau 7 giây (so với trạng thái bộ đếm 0000) và nó phải được giữ
kích hoạt trong 3 giây.

4.5 Cài đặt một bộ đếm vòng 5 bit bằng thanh ghi dịch 74LS164. Trong trường hợp lọt ra khỏi thứ tự chuỗi
đếm thì bộ đếm phải khởi động lại từ trạng thái đầu của nó sau 6 xung nhịp.

4.6 Xây dựng bảng trạng thái cho hình E.4.40. Hãy thiết kế mạch thực hiện máy trạng thái này với D
flipflop (F/F); với JF F/F ; hoặc T F/F.

Hình E.4.6
ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 11/14
4.7 Xét mạch tuần tự 4 trạng thái ở hình E.4.7. Hãy tìm phương trình của fx(t), fy(t) và vẽ giản đồ trạng thái
của mạch.

Hình E.4.41

4.8 Một bộ điều khiển tuần tự được dùng để mô phỏng một hệ đèn giao thông mới. Bộ điều khiển có 3 ngõ
ra TTL tích cực thấp lái các đèn LED xanh, đỏ, và vàng tương ứng. Các LED giả lập chuỗi đèn giao thông
như sau:
• LED xanh sáng trong 3 giây.
• Cả LED xanh và vàng sáng trong 1 giây.
• LED đỏ sáng trong 3 giây.
Thiết kế bộ điều khiển bằng cách sử dụng bộ đếm vòng có kích thước thích hợp và một số mạch logic khác.
Giả sử bộ đếm dùng xung nhịp 2Hz. Trong trường hợp lọt ra khỏi thứ tự chuỗi đếm thì bộ đếm phải khởi
động lại từ LED xanh trong vòng 8 xung nhịp.

4.9 Cho mạch ở hình E.4.9. Ban đầu thanh ghi dịch được nạp với trị số 01011000 và D F/F bị xóa.

Hình E.4.9
a) Xác định nội dung của thanh ghi dịch sau 8 xung nhịp.
b) Mạch thực hiện phép toán gì trên 8 bit chứa trong thanh ghi.Giải thích.

4.10 Hãy vẽ giản đồ trạng thái của mạch ở hình E.4.10 với giá trị mã hóa cho trạng thái lấy từ Q2Q1Q0.

ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 12/14

 Hình E.4.10

4.11 Thiết kế bộ đếm có chuỗi đếm sau: 0, 2, 3, 6, 5, 7, 1, 4, 0, 2, ....

a) với D F/F b) với JK F/F c) với T F/F

4.12 Tương tự 4.11 với chuỗi đếm:

a) 0, 2, 3, 6, 5, 0, 2, ...
b) 1, 3, 5, 7, 0, 2, 4, 6, 1, 3, …
c) 0, 1, 3, 2, 6, 7, 5, 4, 0, 1, …

4.13 Cho mạch sau:

Hãy vẽ dạng sóng của Q0, Q1 và Z trong 6 chu kỳ xung nhịp CK với (a) X=0, (b) X=1.

4.14 Sử dụng bộ đếm nhị phân đồng bộ 74x163 và 1 số cổng logic thích hợp, hãy thiết kế bộ đếm lên:
a) từ 2 đến 11 và lặp lại.
b) từ 0 đến 6, bỏ qua 7, 8, 9, và tiếp tục 10, 11, rồi quay về 0.
c) từ 1 đến 6, bỏ qua 7, 8, 9, và tiếp tục 10, 11, rồi quay về 1.
d) 2, 4, 6, 8, 2, 4, 6, 8, …

4.15 Sử dụng bộ đếm lên/xuống 74x169 thiết kế mạch đếm:

a) 1, 2, 3, 4, 5, 6, 14, 13, 12, 1, 2, …
b) 2, 4, 6, 8, 9, 7, 5, 3, 2, 4, 6, …

4.16 Thiết kế mạch đếm nối tiếp mod 16 đếm lên dùng T-FF (xung clock cạnh lên, ngõ PR và ngõ CL tích
cực mức thấp).

4.17 Thiết kế mạch đếm nối tiếp mod 16 đếm xuống dùng T-FF (xung clock cạnh lên, ngõ PR và ngõ CL
tích cực mức thấp).

4.18 Dựa trên kết quả bài 4.16 thiết kế mạch đếm nối tiếp mod 10 đếm lên
0
1
2
…
9
0
…
ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 13/14
4.19 Dựa trên kết quả bài 4.17, thiết kế mạch đếm nối tiếp mod 10 đếm xuống
15
14
13
…
6
15
…

4.20 Dựa trên kết quả bài 4.17, thiết kế mạch đếm nối tiếp mod 10 đếm xuống
9
8
7
…
0
9
…
4.21 Nếu sử dụng JK-FF hoặc D-FF thay cho T-FF trong các bài 4.16 và 4.17 thì thay đổi thế nào?

4.22 Thiết kế mạch đếm nối tiếp có nội dung thay đổi theo quy luật của mã 2421, sử dụng JK-FF (xung
clock cạnh xuống, ngõ Pr và ngõ Cl tích cực mức cao)

4.23 Thiết kế mạch đếm nối tiếp lên/xuống 4 bit dùng T-FF (xung clock cạnh xuống) với biến điều khiển
U / D . Khi U / D =1 thì mạch đếm lên, khi U / D =0 thì mạch đếm xuống.

4.24 Thiết kế mạch đếm song song dùng JK-FF (xung clock cạnh xuống) có dãy đếm như sau
000
010
011
100
110
111
000
…
4.25 Làm lại bài 4.24 với yêu cầu các trạng thái không sử dụng trong dãy đếm được đưa về trạng thái 111 ở
xung clock kế tiếp.

4.26 Làm lại bài 4.24 dùng D-FF.

4.27 Làm lại bài 4.24 dùng T-FF.

4.28 Làm lại bài 4.24 dùng SR-FF.

4.29 Thiết kế mạch đếm song song mod 10 có nội dung thay đổi theo quy luật của mã 2421 dùng T-FF.

4.30 Cho mạch đếm sau

PR

PR

PR

1 A 1 B 1 C
T Q T Q T Q
CK
CK CK CK
CLR

CLR

CLR

Q Q Q

Hãy vẽ dạng sóng A, B, C theo CK và cho biết dung lượng đếm của mạch

4.31 Cho mạch đếm sau

A B
T Q T Q T Q

CK CK CK

Q Q Q

CK

a) Viết hàm kích thích (biểu thức các ngõ vào) cho mỗi FF.
b) Lập bảng trạng thái chuyển đổi của mạch.
c) Vẽ graph (giản đồ) trạng thái của bộ đếm.
d) Bộ đếm có tự kích được không? Giải thích?

ĐHBK TpHCM–BMĐT–BT Kỹ thuật số 1 – Trang 14/14

 BAØI TAÄP HEÄ TUAÀN TÖÏ

1.1 Veõ 1 sô ñoà khoái maø chæ ra laøm theá naøo noái 1 Rom vaø caùc DF/F ñeå caøi ñaët baûng E. 1-1. Xaùc
ñònh baûng chaân trò cho Rom duøng pheùp gaùn traïng thaùi nhò phaân tröïc tieáp.

Traïng thaùi hieän taïi Traïng thaùi keá Giaù trò ra (Z1Z2)
X1X2 = 00 01 10 11 X1X2 = 00 01 10 11
S0 S3 S2 S1 S0 00 10 11 01
S1 S0 S1 S2 S3 10 10 11 11
52 S3 S0 S1 S1 00 10 11 11
S3 S2 S2 S1 S0 00 00 01 01

1.2 Caøi ñaët baûng traïng thaùi sau duøng PLA vaø caùc D F/F

Z
ABC X= 0 1 0 1
000 S0 S1 S2 0 0
110 S1 S3 S2 0 0
001 S2 S1 S4 0 0
111 S3 S5 S2 0 0
011 S4 S1 S6 0 0
101 S5 S5 S2 1 0
010 S6 S1 S6 0 1

a) Veõ sô ñoà khoái.

b) Xaùc ñònh noäi dung cuûa PLA theo daïng baûng duøng gaùn traïng thaùi nhö treân baûng
c) Neáu thay PLA baèng Rom thì caàn Rom kích thöôùc bao nhieâu?

1-3 Laøm töông töï 1-2 vôùi baûng traïng thaùi sau:

Z
X= 0 1 X= 0 1
A A E 0 0
B C B 0 1
C A F 0 0
D C B 0 1
E F E 0 0
F A F 0 0

Xaùc ñònh caùc phöông trình D duøng pheùp gaùn A= 000, B= 111, C= 110, D= 101, E= 100 vaø F= 010.
1-4 Thieát keá 1 heä tuaàn töï ñeå nhân 1 soá BCD 8421 cho 3 ñeå cho moät soá nhò phaân 5 bit. Thí duï neáu
input laø 0111 thì output seõ laø 10101. Input vaø output cuûa heä laø noái tieáp vôùi LSB ñi tröôùc. Giaû söû laø
input seõ laø 0 ôû thôøi ñieåm clock thöù 5, vaø reset heä sau bit ra thöù 5.
a) Suy ra baûng thaùi vôùi soá traïng thaùi toái thieåu (3 traïng thaùi)
b) Thieát keá heä duøng JK F/F vaø caùc coång NAND & NOR.
c) Thieát keá heä duøng PLA vaø caùc D F/F. Cho baûng PLA.
d) Thieát keá heä duøng PAL. Cho kieåu PAL vaø khuoân maãu caàu chì.

1-5 Heä tuaàn töï coù 1 ngoõ vaøo vaø 1 ngoõ ra. Ngoõ ra seõ laø 1 neáu ñaõ nhaän ñöôïc toái thieáu 2 soá 0 vaø toái
thieåu 2 soá 1 baát chaáp thöù töï xaûy ra. Haõy veõ giaõn ñoà traïng thaùi (kieåu Moore) cuûa heä. Caøi ñaët heä baèng:
a) ROM
b) PLA

1-6 Heä tuaàn töï coù 1 ngoõ vaøo vaø 1 ngoõ ra. Ngoõ ra laø 1 neáu nhaän ñöôïc ít nhaát moät soá 1 vaø ba soá 0,
baát chaáp thöù töï xaûy ra. Veõ giaõn ñoà traïng thaùi ( kieãu Moore) cuûa heä. Caøi ñaët heä baèng:
a) ROMw
b) PLA

1-7 Heä tuaàn töï coù 2 ngoõ vaøo (X1, X2) vaø 1 ngoõ ra (Z). Ngoõ ra giöõ giaù trò khoâng ñoåi tröø khi coù 1
trong caùc chuoãi vaøo sau xaûy ra:
a) Chuoãi vaøo X1 X2=00, 01 laøm cho Z=0.
b) Chuoãi vaøo X1 X2=01, 11 laøm cho Z =1
c) Chuoãi vaøo X1 X2=10, 11 laøm cho Z ñaûo giaù trò cuõ (nghóa laø tröôùc ñoù laø 0 thì giôø laø 1 vaø
ngöôïc laïi).
Suy ra giaûn ñoà traïng thaùi Moore vaø baûng traïng thaùi. Caøi ñaët heä baèng:
a) ROM b) PLA

1-8 Töông töï 1-7 nhöng vôùi:

a) Chuoãi vaøo X1 X2=01, 00 laøm cho Z=0.
b) Chuoãi vaøo X1 X2=11, 00 laøm cho Z =1
c) Chuoãi vaøo X1 X2=10, 00 laøm cho Z ñaûo giaù trò cuõ.

1-9 Heä tuaàn töï coù 1 ngoõ vaøo (X) vaø 1 ngoõ ra (Z). Veõ giaõn ñoà traïng thaùi Mealy cho caùc tröôøng hôïp
sau:
a) Ngoõ ra Z =1 neáu toång soá bit 1 nhaän ñöôïc chia heát cho 3 ( ta xem 0, 3, 6, 9,…chia heát cho 3)
b) Ngoõ ra Z = 1 neáu toång soá bit 1 nhaän ñöôïc chia heát cho 3 vaø toång soá bit 0 nhaän ñöôïc laø 1 soá
chaün > 0.

1-10 Heä tuaàn töï coù 1 ngoõ vaøo (X) vaø 1 ngoõ ra (Z). Veõ giaõn ñoà traïng thaùi Mealy cho caùc tröôøng hôïp
sau:
a) Ngoõ ra Z =1 neáu toång soá bit 1 nhaän ñöôïc chia heát cho 4 ( ta xem 0, 4, 8, 12,. chia heát cho
4)
b) Ngoõ ra Z =1 neáu toång soá bit 1 nhaän ñöôïc chia heát cho 4 vaø soá bit 0 nhaän ñöôïc laø 1 soá leõ.
1-11 Một hệ tuần tự có 2 ngõ ra. Các ngõ vào (X1,X2) biểu diễn số nhị phân 2 bit N. Nếu giá trị hiện
tại của N lớn hơn giá trị trước đó thì Z1 = 1. Nếu giá trị hiện tại của N nhỏ hơn giá trị trước đó thì Z2 =
1. Các trường hợp khác thì Z1 = Z2 =0. Khi cặp giá trị vào đầu tiên nhận được thì không có giá trị
trước đó của N thì ta xem như trường hợp với Z1 =Z2 = 0.
a) Tìm bảng trạng thái Mealy của hệ (số trạng thái tối thiểu bao gồm trạng thái bắt đầu là 5).
Cài đặt hệ bằng PLA.
b) Tìm bảng trạng thái Moore của hệ ( số trạng thái tối thiểu là 11). Cài đặt hệ bằng PLA.

1-12 Một hệ tuần tự có 2 ngõ vào và 2 ngõ ra. Các ngõ vào (X1,X2) biểu diển số nhị phân 2 bit N.
Nếu giá trị hiện tại của N cộng với giá trị N trước đó lớn hơn 2 thì Z1 = 1. Nếu giá trị hiện tại của N
nhân với giá trị trước đó của N mà lớn hơn 2 thì Z2= 1. Các trường hợp khác thì Z1 =Z2 = 0. Khi nhận
được cặp giá trị vào đầu tiên thì xem như giá trị trước đó của N= 0.
a) Tìm giản đồ trạng thái Mealy và bảng trạng thái của hệ ( số trạng thái tối thiểu là 4). Cài đặt
bằng PLA.
b) Tìm bảng trạng thái Moore của hệ ( số trạng thái tối thiểu là 11 nhưng với đáp số có số trạng
thái ≤ 16 chấp nhận được).

1-13 Một hệ tuần tự có 1 ngõ vào (X) và 2 ngõ ra (Z1 và Z2). Ngõ ra Z1 = 1 khi nhận được chuỗi
vào 101, ngõ ra Z2 = 1 khi nhận được chuỗi vào 011. Hệ có đặc điểm là một khi đã xảy ra Z2 = 1 thì
Z1 = 1 không bao giờ xãy ra và ngược lại. Hãy tìm giản đồ trạng thái Mealy và bảng trạng thái (có số
trạng thái tối thiểu là 8).

1-14. Tương tự bài 1-13 nhưng Z1 = 1 với chuỗi vào 010, Z2= 1 với chuỗi vào là 100. (Số trạng thái
tối thiểu là 8).

1-15 Heä tuaàn töï Moore coù 1 ngoõ vaøo vaø 1 ngoõ ra. Khi chuoãi vaøo laø 011 thì ngoõ ra Z=1 vaø giöõ giaù
trò 1 cho ñeán khi chuoãi vaøo 011 xaûy ra moät laàn nöõa thì ngoõ ra Z=0. Ngoõ ra Z giöõ giaù trò 0 cho ñeán khi
011 xaûy ra laàn thöù 3. Thí duï chuoãi vaøo:
X=01011010110100111
Cho trò ra Z=00001111100000011
Suy ra baûng traïng thaùi. Caøi ñaët heä baèng PLA.

1-16 Töông töï 1-15 nhöng vôùi chuoãi vaøo 101 laøm cho ngoõ ra ñoåi traïng thaùi. Thí duï:
chuoãi vaøo X = 0 1 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0
chuoãi ra Z = 0 0 0 1 1 0 0 0 0 0 1 1 0 0 0 1 1
Tìm baûng traïng thaùi. Caøi ñaët heä baèng PLA.

1-17 Heä tuaàn töï Moore coù 1 ngoõ vaøo vaø 1 ngoõ ra. Ngoõ ra Z = 1 neáu toång soá bit 1 nhaän ñöôïc laø leû
vaø toång soá bit 0 nhaän ñöôïc laø soá chaün > 0. Suy ra giaûn ñoà traïng thaùi vaø baûng traïng thaùi. Caøi ñaët heä
baèng PLA.

1-18. Tìm giá trị vào của 1 hệ tuần tự gồm các nhóm 5 bit. Mỗi nhóm 5 bit biểu diễn BCD loại mã 2
trong 5 ( có 2 bit 1 trong nhóm 5 bit). Sau khi nhận 5 bit, hệ cho trị ra là 1 và reset nếu nhóm 5 bit là
mã 2 trong 5 hợp lệ, các trường hợp khác thì ngõ ra bằng 0 và reset. Hệ có một ngõ vào và một ngõ ra.
Suy ra giản đồ trạng thái Mealy ( có số trạng thái tối thiểu là 13).
1-19. Một hệ tuần tự Mealy có 2 ngõ vào và 1 ngõ ra. Nếu tổng số bit 0 nhận được ≥ 4 và tối thiểu 3
cặp trị vào đã xãy ra thì ngõ ra bằng 1 ở cặp vào cuối trong chuỗi trị vào. Khi ngõ ra Z =1 xãy ra thì hệ
reset. Suy ra giản đồ trạng thái và bảng trạng thái. Chỉ rõ ý nghĩa của mỗi trạng thái. Ví dụ S0 nghĩa là
reset, S1 nghĩa là cặp trị vào là 11...
Ví dụ: Chuỗi vào: X1 = 1 1 1 0 0 0 1 1 1 0 0 0 1 1 0 0 0 1 0
X2 = 1 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 0 1 0
Chuỗi ra: Z =0001001000001001001

1-20. Một hệ tuần tự có 1 ngõ vào X và 1 ngõ ra Z. Ngõ ra Z hiện tại bằng giá trị vào X
trước đó 2 chu kỳ clock. Ví dụ:
X=0101101011010001
Z=0001011010110100

1-21. Một hệ tuần tự có 1 ngõ vào X và 1 ngõ ra Z. Ngõ ra hiện tại bằng giá trị vào trước đó
3 chu kỳ clock. Ví dụ:
X=0101101011010001
Z = 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 0, ba giá trị đầu của Z =0.
Tìm giản đồ trạng thái Mealy và bảng trạng thái của hệ. Cài đặt hệ bằng PLA.

1-22. Một hệ tuần tự có một ngõ vào là X và 2 ngõ ra S và V. X biểu diễn số nhị phân 4 bit
N mà LSB được nhập trước, S biểu diễn số nhị phân 4 bit bằng N + 2 mà ngõ ra sẽ cho
LSB ra trước. Ở thời điểm trị vào thứ 4 xãy ra thì V = 1 nếu N + 2 lớn hơn biểu diễn 4
bit (bị tràn [overflow]), ngược lại thì V = 0. Hệ luôn luôn reset sau khi nhận được bit thứ
4 của X. Tìm giản đồ trạng thái Mealy và bảng trạng thái của hệ. Cài đặt hệ bằng PLA.
Ví dụ: X = 0111 ( đây là 1410 với LSB đi trước)
S = 0000 (vì 14 + 2 = 1610 =10000
V = 0001

1-23. Một hệ tuần tự có 1 ngõ vào là X và 2 ngõ ra D và B. X biểu diển số nhị phân 4 bit N
mà nhập vào với LSB đi trước, D LSB đi trước. Ở thời điểm trị vào thứ 4 xảy ra thì B = 1
nếu N – 2 nhỏ hơn 0 (mượn = Borrow ), ngược lại thì B = 0. Hệ luôn luôn reset sau khi
nhận được bit thứ 4 của X. Tìm giản đồ trạng thái Mealy và bảng trạng thái. Cài đặt hệ
PLA.
Ví dụ: X = 0001 1000 1100
D = 0110 1111 1000
B = 0000 0001 0000

1-24. Một hệ tuần tự có 1 ngõ vào X và các ngõ ra Y và Z. Cặp YZ biểu diễn 1 số nhị phân
2 bit bằng số bit 1 đã nhận được là 3 hoặc khi tổng số bit 0 nhận được là 3. Tìm giản đồ
trạng thái Moore và bảng trạng thái của hệ. Cài đặt hệ bằng PLA.
1-25. Một hệ tuần tự có một ngõ vào X và các ngõ ra Y và Z. Cặp YZ biểu diễn một số nhị
phân 2 bit bằng số cặp bit 1 liên tiếp nhận được ở ngõ vào, ví dụ chuỗi 0110 chứa một cặp
bit 1, chuỗi 011110 chứa 2 cặp bit 1 , và chuỗi 0110111 chứa 3 cặp bit 1 liên tiếp. Hệ
reset khi tổng số cặp bit một liên tiếp là 4. Tìm giản đồ trạng thái Moore và bảng trạng
thái của hệ. Cài đặt hệ bằng PLA.
Reset
↓
Chuỗi vào: X = 010110111001010101110110110010
Chuỗi ra: Y = 000000011111111111000000011111
Z = 000011101111111111000011100000
Chuỗi vào: X = 11111111
Chuỗi ra: Y = 00110001
Z = 01010010
↑
Reset
Hướng dẫn: bảo đảm hệ reset ở các ví dụ trên

1-26. Một hệ tuần tự dùng để điều khiển hoạt động của một máy bán hàng $0,25 (25 xu). Hệ
3 ngõ vào N, D và Q và 2 ngõ ra R và C. Bộ phát hiện tiền đồng trong máy bán hàng đồng
bộ với clock của hệ tuần tự ta thiết kế. Bộ phát hiện tiền đồng sẽ cho ra 1 cho N, D hoặc Q
(N=nickel = 5 xu, D= Dime = 10 xu và Q = quarter = 25 xu), khi ta cho vào 5 xu, 10xu
hay 25 xu. Mỗi lần chỉ có tối đa ngõ ra là 1 ở bộ phát hiện tiền đồng. Khi khách hàng đưa
tiền vào thì máy bán hàng kiểm tra thấy nếu tối thiểu 25 xu thì giao hàng cho khách trả
tiền dư theo 5 xu. Với mỗi giá trị ra là một ở C thì máy phát ra đồng 5 xu cho khách hàng.
Món hàng chỉ được xuất ra khi hệ cho ngõ ra R = 1. (C = change = thối tiền và R = return
= giao hàng). Hệ sẽ reset sau khi giao hàng.
Ví dụ: Khách hàng nhét môt đồng 5 xu, 1 đồng 10 xu và một đồng 25 xu. Các ngõ vào và
ra của hệ như sau:
N = 0001000000000000
Ngõ vào → D = 0000000100000000
Q = 0000000000100000
Ngõ ra → R = 0000000000000010
C = 0000000000011100
Chú ý là có thể có các giá trị không giữa các giá trị vào.
Suy ra bảng trạng thái Moore của hệ, và mỗi trang thái chỉ ra khách hàng đã đưa vào bao
nhiêu tiền hoặc thối lại bao nhiêu. Cài đặt hệ bằng PLA.

1-27. Thiết kế một hệ tuần tự đồng bộ dùng PLA và D flipflop có kích cạnh lên mà cho ngõ
ra Z tỉ lệ với tần số xung nhịp CK ( Z = CK/n) như được minh họa ở giản đồ định thì ở
hình sau:

a) Tần số tín hiệu ra Z tỉ lệ như thế nào với tần số CK?

 b) Tìm bảng trạng thái để thiết kế.
c) Sử dụng gáng trạng thái a = 00, b = 01, c = 10. Cho tất cả các trạng thái không sử
dụng về a (00). Vẽ sơ đồ mạch thiết kế.

1-28. Thiết kế hệ tuần tự đồng bộ Moore có 2 ngõ vào X1 và X2 và một ngõ ra Z. Kki X1 =
0 và X2 = 1 thì ngõ ra Z = 1. Nếu tiếp theo ngõ vào X2 = 1 thì ngõ ra Z vẫn ở trị là 1, còn
các trượng hợp khác thì Z = 0. Cài đặt hệ bằng PLA và D flipflop kích cạnh xuống.

1-29. Xây dựng một khối SM có 3 biến vào (D,E,F), 4 biến ra (P,Q,R,S) và 2 đường ra. Với
khối này, ngõ ra P luôn luôn là 1 và Q = 1 nếu D = 1. Nếu D và F là 1 hoặc D và E là 0 thì
R = 1 và lấy đường ra 2. Nếu(D = 0 và E = 1) hoặc (D = 1 và F = 0) thì S = 1 và lấy
đường ra 1.

1-30. Xây dựng một khối SM có 3 biến vào (A, B, C), 4 biến ra (W, X, Y, Z) và 2 đường
ra. Với khối này, ngõ ra Z luôn luôn bằng 1 và W = 1 nếu cả 2 A và B bằng 1, nếu C = 1
và A = 0 thì Y = 1 chọn đường ra 1. Nếu C = 1 hoặc A = 1, thì X = 1 và chọn đường ra 2.

1-31. Chuyển các giản đồ trạng thái hình 2.1 và 2.2 sang các lưu đồ SM.

1-32 Chuyển các giản đồ trạng thái (bộ phát hiện tuần tự) hình 2.3 và 2.4 sang lưu đồ SM.
Sử dụng các ngơ ra theo điều kiện cho hình 2.3.