System-On-Chip Test Architectures - Nanometer Design For Testability-78-159

Machine Translated by Google
CHƯƠNG 2
KIẾN TRÚC KIỂM TRA KỸ THUẬT SỐ
Laung-Terng (L.-T.) Wang SynTest

Technologies, Inc., Sunnyvale, California
GIỚI THIỆU CHƯƠNG NÀY
Thiết kế cho khả năng kiểm tra (DFT) đã trở thành một phần thiết yếu để thiết kế các mạch
tích hợp (VLSI) quy mô rất lớn . Các kỹ thuật DFT phổ biến nhất đang được sử dụng ngày nay
để kiểm tra phần logic kỹ thuật số của các mạch VLSI bao gồm quét và tự kiểm tra logic dựa
trên quét (BIST). Cả hai kỹ thuật đều tỏ ra khá hiệu quả trong việc tạo ra các thiết kế VLSI
có thể kiểm tra được. Ngoài ra, nén thử nghiệm, một kỹ thuật DFT bổ sung để quét, ngày càng
có tầm quan trọng để giảm thêm khối lượng dữ liệu thử nghiệm và thời gian ứng dụng thử nghiệm
trong quá trình thử nghiệm sản xuất.
Để cung cấp cho người đọc hiểu biết sâu sắc về những tiến bộ gần đây nhất của DFT trong
quét, logic BIST và nén thử nghiệm, chương này trình bày một số kiến trúc thử nghiệm kỹ
thuật số cơ bản và nâng cao để tạo điều kiện thuận lợi cho việc thử nghiệm các mạch kỹ thuật
số hiện đại. Các kiến trúc này được yêu cầu để cải thiện chất lượng sản phẩm và giảm mức độ
lỗi, chi phí kiểm tra và công suất kiểm tra của mạch kỹ thuật số đồng thời đơn giản hóa các
nhiệm vụ kiểm tra, gỡ lỗi và chẩn đoán.
Trong chương này, đầu tiên chúng tôi mô tả các kiến trúc quét cơ bản, sau đó là thảo
luận về các kiến trúc quét tốc độ và công suất thấp nâng cao. Tiếp theo, chúng tôi trình bày
một số kiến trúc BIST logic cơ bản và nâng cao cho phép mạch kỹ thuật số thực hiện tự kiểm
tra trên chip, trên bo mạch hoặc trong hệ thống. Sau đó, chúng tôi thảo luận về các kiến trúc
nén thử nghiệm được thiết kế để giảm khối lượng dữ liệu thử nghiệm và thời gian ứng dụng
thử nghiệm. Điều này bao gồm mô tả về các kiến trúc nén thử nghiệm tốc độ thấp và công suất
thấp tiên tiến được thực hành trong công nghiệp. Cuối cùng, chúng tôi khám phá các kiến trúc
quét truy cập ngẫu nhiên đầy hứa hẹn được thiết kế để giảm hơn nữa mức tiêu tán điện thử
nghiệm và thời gian ứng dụng thử nghiệm trong khi vẫn giữ được các lợi ích của quét và logic BIST.
2.1 GIỚI THIỆU
Với những tiến bộ trong công nghệ sản xuất chất bán dẫn, các mạch VLSI giờ đây có thể chứa
hàng chục đến hàng trăm triệu bóng bán dẫn chạy trong dải gigahertz.
Việc sản xuất và sử dụng các mạch VLSI này đã trải qua nhiều thử nghiệm khác nhau
ystem-on-p est rctectures
các thử thách trong quá trình thăm dò wafer, phân loại wafer, sàng lọc trước khi xuất xưởng,
kiểm tra chip và bo mạch đến, kiểm tra bảng mạch đã lắp ráp, kiểm tra hệ thống, bảo trì định kỳ,
kiểm tra sửa chữa, v.v. Ngành công nghiệp bán dẫn chủ yếu dựa vào hai kỹ thuật để kiểm tra mạch
kỹ thuật số: quét và tự kiểm tra logic được tích hợp sẵn (BIST) [McCluskey 1986] [Abramovici
1994]. Quét chuyển đổi mạch tuần tự kỹ thuật số thành thiết kế quét và sau đó sử dụng phần mềm
tạo mẫu thử nghiệm tự động (ATPG) [Bushnell 2000] [Jha 2003]
[Wang 2006a] để phát hiện các lỗi do lỗi sản xuất (lỗi vật lý) và tự biểu hiện thành lỗi, trong
khi logic BIST yêu cầu sử dụng một phần của mạch VLSI để tự kiểm tra trên chip, trên bo mạch hoặc
trong hệ thống. Để bắt kịp các thách thức về thiết kế và thử nghiệm [SIA 2003, 2006], các kỹ thuật
thiết kế để kiểm tra (DFT) tiên tiến hơn đã được phát triển để giải quyết thêm các vấn đề về chi
phí kiểm tra, lỗi trễ và kiểm tra nguồn điện [Gizopoulos 2006] [Wang 2006a ]. Sự phát triển của
các kỹ thuật DFT quan trọng để kiểm tra các mạch kỹ thuật số được thể hiện trong Hình 2.1.
Thiết kế quét được thực hiện trước tiên bằng cách thay thế tất cả các phần tử lưu trữ đã chọn
của mạch kỹ thuật số bằng các ô quét và sau đó kết nối chúng vào một hoặc nhiều thanh ghi dịch
chuyển, được gọi là chuỗi quét, để cung cấp cho chúng quyền truy cập bên ngoài. Với quyền truy
cập bên ngoài, giờ đây người ta có thể kiểm soát và quan sát các trạng thái bên trong của mạch kỹ
thuật số bằng cách chỉ cần chuyển các kích thích kiểm tra vào và kiểm tra phản ứng ra khỏi các
thanh ghi dịch chuyển trong quá trình kiểm tra quét. Kỹ thuật DFT tỏ ra khá hiệu quả trong việc
cải thiện chất lượng sản phẩm, khả năng kiểm tra và khả năng chẩn đoán của các thiết kế quét [Crouch 199
[Bushnell 2000] [Jha 2003] [Gizopoulos 2006] [Wang 2006a]. Mặc dù quét đã mang lại nhiều lợi ích
trong quá trình thử nghiệm sản xuất, nhưng việc kiểm tra các thiết kế VLSI sâu hoặc nanomet đang
trở nên kém hiệu quả. Các lý do chủ yếu liên quan đến thực tế là (1) các sơ đồ kiểm tra truyền
thống sử dụng phần mềm ATPG để nhắm mục tiêu các lỗi đơn lẻ đã trở nên khá tốn kém và (2) phạm
vi bảo vệ lỗi đủ cao cho các thiết kế VLSI sâu hoặc nanomet này khó có thể duy trì từ cấp độ chip
đến hội đồng quản trị và các cấp độ hệ thống.
Để giảm bớt các vấn đề kiểm tra này, phương pháp quét thường được kết hợp với BIST logic kết
hợp các tính năng của BIST vào thiết kế quét ở giai đoạn thiết kế [Bushnell 2000] [Mourad 2000]
[Stroud 2002] [Jha 2003]. Với BIST logic, các mạch tạo ra các mẫu kiểm tra và phân tích các phản
hồi đầu ra của khối chức năng được nhúng vào chip hoặc ở nơi khác trên cùng một bo mạch nơi chip
cư trú để tự kiểm tra mạch logic kỹ thuật số. Thông thường, các mẫu giả ngẫu nhiên được áp dụng
cho mạch đang thử nghiệm (CUT) trong khi các phản hồi thử nghiệm của chúng được thực hiện trong
một thanh ghi chữ ký nhiều đầu vào (MISR) [Bardell 1987] [Rajski 1998a]
Lỗi
Sức chịu đựng
Tốc độ Thử nghiệm Thấp
Hợp lý
Quét Trì hoãn Nén Quyền lực
Khiếm khuyết và
BẠN CÓ PHẢI
Thử nghiệm Thử nghiệm Lỗi

Sức chịu đựng
HÌNH 2.1
Sự phát triển của DFT những tiến bộ trong thử nghiệm mạch kỹ thuật số.
gta là công trình kiến trúc
[Nadeau-Dostie 2000] [Stroud 2002] [Jha 2003] [Wang 2006a]. Logic BIST rất quan trọng trong nhiều
ứng dụng, đặc biệt, đối với các ứng dụng quan trọng về an toàn và cấp thiết. Các ứng dụng này
thường thấy trong ngành hàng không vũ trụ / quốc phòng, ô tô, ngân hàng, máy tính, chăm sóc sức
khỏe, mạng và viễn thông yêu cầu tự kiểm tra trên chip, trên bo mạch hoặc trong hệ thống để cải
thiện độ tin cậy của toàn bộ hệ thống, như cũng như khả năng thực hiện chẩn đoán từ xa.
Kể từ đầu những năm 2000, nén thử nghiệm, một kỹ thuật DFT bổ sung để quét, đang được ngành
công nghiệp chấp nhận để giảm hơn nữa khối lượng dữ liệu thử nghiệm và thời gian áp dụng thử
nghiệm [Touba 2006] [Wang 2006a]. Nén thử nghiệm bao gồm việc nén lượng dữ liệu thử nghiệm (cả
kích thích thử nghiệm và phản hồi thử nghiệm) phải được lưu trữ trên thiết bị thử nghiệm tự
động (ATE) để thử nghiệm với bộ thử nghiệm xác định (do ATPG tạo). Điều này được thực hiện bằng
cách sử dụng các lược đồ dựa trên mã hoặc thêm phần cứng bổ sung trên chip trước chuỗi quét để
giải nén kích thích kiểm tra đến từ ATE và sau chuỗi quét để nén phản hồi kiểm tra tới ATE. Điều
này khác với BIST logic ở chỗ các kích thích thử nghiệm được áp dụng cho CUT tạo thành một tập
thử nghiệm xác định (do ATPG tạo) chứ không phải là các mẫu giả ngẫu nhiên.
Mặc dù thiết kế quét đã được chấp nhận rộng rãi để sử dụng trong quá trình thử nghiệm sản
xuất nhằm đảm bảo chất lượng sản phẩm, sự gia tăng liên tục về độ phức tạp của mạch của thiết
kế quét đã bắt đầu đạt đến giới hạn tiêu tán công suất thử nghiệm, do đó có nguy cơ làm hỏng các
thiết bị đang được thử nghiệm. Kết quả là, thiết kế quét truy cập ngẫu nhiên (RAS), như một
giải pháp thay thế cho thiết kế quét, đang đạt được động lực trong việc giải quyết vấn đề tiêu
tán công suất thử nghiệm [Ando 1980] [Baik 2005a] [Mudlapur 2005] [Hu 2006]. Không giống như
thiết kế quét yêu cầu chuyển dữ liệu tuần tự vào và ra khỏi ô quét thông qua các ô quét liền kề,
quét truy cập ngẫu nhiên cho phép mỗi ô quét có thể được định địa chỉ một cách ngẫu nhiên và duy
nhất, tương tự như các ô lưu trữ trong bộ nhớ truy cập ngẫu nhiên (RAM).
Trong chương này, trước tiên chúng ta sẽ trình bày ba kỹ thuật DFT thường được sử dụng:
quét, logic BIST và nén thử nghiệm. Đối với mỗi kỹ thuật DFT, chúng tôi trình bày một số cấu
trúc DFT được thực hành trong công nghiệp. Kiến trúc DFT cơ bản cùng với kiến trúc DFT tiên
tiến phù hợp với thử nghiệm công suất thấp và thử nghiệm tốc độ, vốn đang ngày càng trở nên quan
trọng đối với các thiết kế VLSI cỡ nanomet, được kiểm tra. Tất cả các kiến trúc DFT này đều có
thể áp dụng để kiểm tra, gỡ lỗi và chẩn đoán các thiết kế quét. Sau đó, chúng tôi mô tả một số
kiến trúc DFT đầy hứa hẹn bằng cách sử dụng quét truy cập ngẫu nhiên để giảm tiêu tán điện thử
nghiệm và thời gian ứng dụng thử nghiệm. Để biết thêm thông tin về các nguyên tắc kiểm tra VLSI
cơ bản và kiến trúc DFT, hãy tham khảo [Bushnell 2000], [Jha 2003], và [Wang 2006a]. Những tiến
bộ trong khả năng chịu lỗi, kiểm tra độ trễ ở tốc độ, kiểm tra công suất thấp, và khả năng chịu
lỗi và lỗi sẽ được thảo luận thêm trong các Chương 3, 6, 7 và 8, tương ứng.
2.2 THIẾT KẾ QUÉT
Thiết kế quét hiện là cách tiếp cận DFT có cấu trúc được sử dụng rộng rãi nhất. Nó được thực
hiện bằng cách kết nối các phần tử lưu trữ đã chọn của một thiết kế vào một hoặc nhiều thanh ghi
dịch chuyển, được gọi là chuỗi quét, để cung cấp cho chúng quyền truy cập bên ngoài. Thiết kế quét
hoàn thành nhiệm vụ này bằng cách thay thế tất cả các phần tử lưu trữ đã chọn bằng các
ô quét, mỗi ô có một cổng đầu vào quét bổ sung (SI) và một cổng đầu ra quét chia sẻ / bổ
sung (SO). Bằng cách kết nối cổng SO của một ô quét với cổng SI của ô quét tiếp theo,
một hoặc nhiều chuỗi quét được tạo.
Thiết kế chèn quét, được gọi là thiết kế quét, hiện được vận hành ở ba chế độ: chế
độ bình thường, chế độ thay đổi và chế độ chụp. Hoạt động của mạch với các chu kỳ đồng
hồ liên quan được thực hiện trong ba chế độ này được gọi là hoạt động bình thường,
hoạt động thay đổi và hoạt động chụp, tương ứng.
Ở chế độ bình thường, tất cả các tín hiệu kiểm tra bị tắt và thiết kế quét hoạt động
ở cấu hình chức năng ban đầu. Trong cả chế độ thay đổi và chế độ chụp, tín hiệu chế độ
kiểm tra TM thường được sử dụng để bật tất cả các bản sửa lỗi liên quan đến kiểm tra
tuân thủ các quy tắc thiết kế quét. Một bộ quy tắc thiết kế quét có thể tìm thấy trong
[Cheung 1996] và [Wang 2006a] là cần thiết để đơn giản hóa các nhiệm vụ kiểm tra, gỡ
lỗi và chẩn đoán, cải thiện phạm vi lỗi và đảm bảo hoạt động an toàn của thiết bị được kiểm tr
Các chế độ và hoạt động mạch này được phân biệt bằng cách sử dụng các tín hiệu thử
nghiệm bổ sung hoặc đồng hồ thử nghiệm. Các kiến trúc quét cơ bản và nâng cao được mô
tả trong các phần phụ sau.
2.2.1 Kiến trúc quét
Trong tiểu mục này, trước tiên chúng tôi mô tả một vài kiến trúc quét cơ bản. Các kiến
trúc quét cơ bản này bao gồm (1) thiết kế quét muxed-D, trong đó các ô lưu trữ được
chuyển đổi thành các ô quét muxed-D; (2) thiết kế quét xung nhịp, trong đó các yếu tố
tuổi stor được chuyển đổi thành các ô quét xung nhịp; (3) Thiết kế quét LSSD, trong đó
các phần tử lưu trữ được chuyển đổi thành các chốt thanh ghi dịch chuyển thiết kế quét
nhạy cảm (LSSD) (SRL); và (4) thiết kế quét nâng cao, trong đó các phần tử lưu trữ được
chuyển đổi thành các ô quét nâng cao, mỗi ô bao gồm chốt D và ô quét muxed-D.
2.2.1.1 Thiết kế quét Muxed-D
Hình 2.2 cho thấy một ví dụ về mạch tuần tự với ba D flip-flops. Mạch quét toàn phần
muxed-D phản hồi cor được thể hiện trong Hình 2.3. Thiết kế ô quét muxed-D kích hoạt
cạnh được thể hiện trong Hình 2.3a. Ô quét này bao gồm một flip-flop D và một bộ ghép
kênh. Bộ ghép kênh sử dụng đầu vào cho phép quét (SE) để chọn giữa đầu vào dữ liệu (DI)
và đầu vào quét (SI.). Ba flip-flops D, FF1, FF2 và FF3, như trong Hình 2.2, được thay
thế bằng ba ô quét muxed-D, SFF1, SFF2 và SFF3, được hiển thị trong Hình 2.3b.
Trong hình 2.3a, đầu vào dữ liệu DI của mỗi ô quét được kết nối với đầu ra của logic
tổ hợp như trong mạch gốc. Để tạo thành một chuỗi quét, các đầu vào quét SI của SFF2 và
SFF3 được kết nối với đầu ra Q của các ô quét trước đó, SFF1 và SFF2, tương ứng. Ngoài
ra, đầu vào quét SI của ô quét đầu tiên SFF1 được kết nối với SI đầu vào chính và đầu
ra Q của ô quét cuối cùng SFF3 được kết nối với đầu ra chính SO. Do đó, ở chế độ shift,
SE được đặt thành 1 và các ô quét hoạt động như một chuỗi quét duy nhất, cho phép chúng
tôi chuyển bất kỳ tổ hợp giá trị logic nào vào các ô quét. Trong chế độ chụp, SE được
đặt thành 0 và
X1
Y1
X2 Kết hợp logic Y2
X3
FF1 FF2 FF3
DQ DQ DQ
CK
HÌNH 2.2
Ví dụ về mạch tuần tự.
TỪ 0
DQ Q / SO
VÀ 1
SE CK
(một)
X1 Y1
số Pi X2 SAU
X 3 Kết hợp logic Y2
PPI PPO
SFF1 SFF2 SFF3

TỪ TỪ TỪ
VÀ VÀ Q VÀ Q VÀ Q VÌ THẾ
SE SE SE
SE
CK
(b)
HÌNH 2.3
Thiết kế quét Muxed-D: (a) ô quét muxed-D và (b) thiết kế quét muxed-D.
các ô quét được sử dụng để nắm bắt phản hồi kiểm tra từ logic tổ hợp khi áp dụng đồng
hồ.
Nói chung, logic tổ hợp trong mạch quét toàn bộ có hai loại đầu vào: đầu vào chính
(PI) và đầu vào chính giả (PPI). Đầu vào chính đề cập đến đầu vào bên ngoài của mạch,
trong khi đầu vào chính giả đề cập đến đầu ra của ô quét. Cả PI và PPI đều có thể
được đặt thành bất kỳ giá trị logic nào được yêu cầu. Sự khác biệt duy nhất là PI
được đặt song song trực tiếp từ các đầu vào bên ngoài, trong khi PPI được đặt nối
tiếp thông qua các đầu vào chuỗi quét. Tương tự, logic tổ hợp trong mạch quét toàn
bộ có hai loại đầu ra: đầu ra chính (PO) và giả
đầu ra chính (PPO). Đầu ra chính đề cập đến đầu ra bên ngoài của mạch và đầu ra chính giả
đề cập đến đầu vào của ô quét. Cả PO và PPO đều có thể được quan sát. Sự khác biệt duy
nhất là PO được quan sát trực tiếp song song từ các đầu ra bên ngoài và PPO được quan
sát tuần tự thông qua các đầu ra của chuỗi quét.
2.2.1.2 Thiết kế theo dõi-quét
Một ô quét xung nhịp được kích hoạt cạnh cũng có thể được sử dụng để thay thế ô lật D
trong thiết kế quét [McCluskey 1986]. Tương tự như ô quét muxed-D, ô quét xung nhịp cũng
có đầu vào dữ liệu DI và đầu vào quét SI; tuy nhiên, trong ô quét xung nhịp, lựa chọn đầu
vào được thực hiện bằng cách sử dụng hai đồng hồ độc lập, đồng hồ dữ liệu DCK và đồng hồ
dịch chuyển SCK, như thể hiện trong Hình 2.4a.
Hình 2.4b cho thấy một thiết kế quét xung nhịp của mạch tuần tự được cho trong Hình
2.2. Thiết kế quét xung nhịp này được thử nghiệm bằng cách sử dụng các hoạt động shift
và chụp, tương tự như thiết kế quét muxed-D. Sự khác biệt chính là cách phân biệt hai
hoạt động này. Trong thiết kế quét muxed-D, tín hiệu cho phép quét SE được sử dụng, như
trong Hình 2.3a. Trong quá trình quét đồng hồ hiển thị trong Hình 2.4, hai hoạt động này
được phân biệt bằng cách áp dụng đúng cách hai đồng hồ độc lập SCK và DCK tương ứng
trong chế độ shift và chế độ chụp.
TỪ
Q / SO
VÀ
DCK SCK
(một)
X1 Y1
số Pi X2 SAU
PPI PPO
SFF1 SFF2 SFF3

TỪ TỪ TỪ
VÀ VÀ Q VÀ Q NẾU Q VÌ THẾ
DCK SCK DCK SCK DCK SCK
DCK
SCK
(b)
HÌNH 2.4
Thiết kế quét theo đồng hồ: (a) ô quét theo đồng hồ và (b) thiết kế quét theo đồng hồ.
2.2.1.3 Thiết kế quét LSSD
Hình 2.5 cho thấy thiết kế chốt thanh ghi dịch chuyển giữ cực tính (SRL) được mô tả
trong [Eichelberger 1977] có thể được sử dụng như một ô quét LSSD. Ô quét này chứa
hai chốt: chốt D hai cổng chính L1 và chốt D phụ L2. Đồng hồ C, A và B được sử dụng
để chọn giữa đầu vào dữ liệu D và đầu vào quét I vào ổ đĩa + L1 và + L2.
Thiết kế quét LSSD có thể được thực hiện bằng cách sử dụng thiết kế một chốt hoặc
thiết kế hai chốt. Trong thiết kế một chốt [Eichelberger 1977], cổng ra + L1 của
chốt chính L1 được sử dụng để điều khiển logic tổ hợp của thiết kế. Trong trường
hợp này, chốt phụ L2 chỉ được sử dụng để kiểm tra quét. Bởi vì các thiết kế LSSD sử
dụng chốt thay vì flip-flops, cần có ít nhất hai đồng hồ hệ thống C1 và C2 để ngăn
các vòng phản hồi tổ hợp xảy ra. Trong trường hợp này, logic tổ hợp được điều khiển
bởi các chốt chính của đồng hồ hệ thống thứ nhất C1 được sử dụng để điều khiển các
chốt chính của đồng hồ hệ thống thứ hai C2 và ngược lại. Để điều này hoạt động,
đồng hồ hệ thống C1 và C2 nên được áp dụng theo kiểu không trùng lặp. Hình 2.6a cho
thấy thiết kế một chốt LSSD sử dụng SRL giữ cực tính được thể hiện trong Hình 2.5.
Hình 2.6b cho thấy một ví dụ về thiết kế chốt kép LSSD [DasGupta 1982]. Ở chế độ
bình thường, đồng hồ C1 và C2 được sử dụng theo cách không trùng lặp, trong đó đồng
hồ C2 giống với đồng hồ B. Việc kiểm tra thiết kế quét LSSD được thực hiện bằng
cách sử dụng các hoạt động shift và chụp, tương tự như thiết kế quét muxed-D. Sự
khác biệt chính là cách phân biệt hai hoạt động này. Trong thiết kế quét muxed-D,
tín hiệu cho phép quét SE được sử dụng, như trong Hình 2.3a. Trong thiết kế quét
LSSD, hai hoạt động này được phân biệt bằng cách áp dụng đúng cách các xung đồng hồ
không đánh dấu cho đồng hồ C1, C2, A và B. Trong quá trình hoạt động ca, đồng hồ A
và B được áp dụng theo cách không đảo chiều và các ô quét SRL1 SRL3 tạo thành
một chuỗi quét duy nhất từ SI đến SO. Trong quá trình chụp, đồng hồ C1 và C2 được
áp dụng theo cách không trùng lặp để tải phản hồi thử nghiệm từ logic tổ hợp vào các
ô quét.
SRL
D L1
+ L1
C
L2
Tôi
+ L2
Một
HÌNH 2.5
Chốt thanh ghi dịch chuyển giữ phân cực (SRL).

X1 X3
Logic tổ hợp 1 Logic tổ hợp 2 Y2

X2 Y1
SRL1 SRL2 SRL3

D D D
VÀ Tôi + L2 Tôi + L2 Tôi + L2 VÌ THẾ
C C C
A + L1 Một + L1 Một + L1
B B B
C1
Một
B
C2
(một)
X1 Y1
X2 Kết hợp logic

X3 Y2
SRL1 SRL2 SRL3

D D D
VÀ I + L2 I + L2 I + L2 VÌ THẾ
C C C
A + L1 A + L1 A + L1
B B B
C1
Một
C2 hoặc B
(b)
HÌNH 2.6
Các thiết kế LSSD: (a) Thiết kế một chốt LSSD và (b) Thiết kế hai chốt LSSD.
Hoạt động của một SRL giữ cực là không có cuộc đua nếu đồng hồ C và B cũng như A
và B không trùng nhau. Đặc tính này được sử dụng để thực hiện các mạch LSSD được đảm
bảo hoạt động không có cuộc đua ở chế độ bình thường cũng như ở chế độ thử nghiệm.
2.2.1.4 Thiết kế quét nâng cao
Kiểm tra lỗi trễ yêu cầu áp dụng một cặp vectơ kiểm tra theo kiểu tốc độ. Điều này
được sử dụng để tạo ra một quá trình chuyển đổi giá trị logic tại một đường tín hiệu
hoặc tại nguồn của một đường dẫn và phản ứng của mạch đối với quá trình chuyển đổi
này được ghi lại ở tốc độ hoạt động của mạch. Áp dụng một cặp vectơ tùy ý thay vì
một cặp vectơ phụ thuộc chức năng, được tạo ra thông qua logic tổ hợp của mạch
X1 Y1
X2 Y2
Kết hợp logic
Xn Yr
LA1 LA2 Các
.
D D D
Q Q Q
CẬP NHẬT . C C C
SFF1 SFF2 SFF

TỪ TỪ TỪ
SDI VÀ Q VÀ Q VÀ Q
SE SE SE SE
CK
HÌNH 2.7
Thiết kế quét nâng cao.
đang được thử nghiệm, cho phép chúng tôi tối đa hóa khả năng phát hiện lỗi trễ. Điều này có
thể đạt được bằng cách sử dụng quét nâng cao [Malaiya 1983] [Glover 1988] [Dervisoglu 1991].
Mạch kiểm tra quét nâng cao hoặc quét giữ được thực hiện trong bộ xử lý 90-nm Intel Pentium
4 [Kuppuswamy 2004].
Quét nâng cao làm tăng dung lượng của một ô quét điển hình bằng cách cho phép nó lưu trữ
hai bit dữ liệu có thể được áp dụng liên tiếp cho logic tổ hợp do các ô quét điều khiển.
Đối với ô quét muxed-D hoặc ô quét xung nhịp, điều này đạt được thông qua việc bổ sung chốt
D.
Hình 2.7 cho thấy một kiến trúc quét nâng cao chung bằng cách sử dụng các ô quét muxed-D.
Trong hình này, để áp dụng một cặp vectơ kiểm tra < V1, V2 > vào thiết kế, vectơ kiểm tra
đầu tiên V1 trước tiên được chuyển vào các ô quét (SFF1 SFFs và sau đó được lưu trữ vào
các chốt bổ sung (LA1 LAs) khi tín hiệu CẬP NHẬT được đặt thành 1. Tiếp theo, vectơ kiểm
tra thứ hai V2 được chuyển vào các ô quét trong khi tín hiệu CẬP NHẬT được đặt thành 0 để
bảo toàn giá trị V1 trong các chốt (LA1 LAs . Một khi vectơ thứ hai V2 được dịch chuyển
vào, tín hiệu CẬP NHẬT được áp dụng, để thay đổi V1 thành V2 trong khi thu phản hồi đầu ra
ở tốc độ vào các ô quét bằng cách áp dụng CK sau đúng một chu kỳ đồng hồ.
Ưu điểm chính của quét nâng cao là nó cho phép chúng tôi đạt được phạm vi bảo hiểm lỗi
trễ cao bằng cách áp dụng bất kỳ cặp vectơ kiểm tra tùy ý nào, điều khôn ngoan khác là không
thể. Tuy nhiên, nhược điểm là mỗi ô quét nâng cao cần một chốt D giữ quét bổ sung và việc
duy trì mối quan hệ thời gian giữa UPDATE và CK để kiểm tra tốc độ có thể khó khăn. Một bất
lợi khác là nhiều đường dẫn sai, thay vì đường dẫn dữ liệu theo kiểu func, có thể được
kích hoạt trong quá trình kiểm tra, gây ra sự cố kiểm tra quá mức . Để giảm kiểm tra quá
mức, thông thường phóng khi dịch chuyển (còn được gọi là tải lệch [Savir 1993]) và phóng
khi bắt (còn được gọi là quay rộng trong [Savir 1994] hoặc chụp kép trong [Wang 2006a]) Có
thể sử dụng kỹ thuật kiểm tra độ trễ bằng chuỗi quét bình thường.
2.2.2 Kiến trúc quét công suất thấp
Thiết kế quét có thể được phân loại là thiết kế quét nối tiếp, vì ứng dụng mẫu thử nghiệm
và thu nhận phản hồi thử nghiệm đều được tiến hành tuần tự thông qua chuỗi quét. Ưu điểm
chính của thiết kế quét nối tiếp là chi phí định tuyến thấp, vì dữ liệu quét được chuyển qua
các ô quét liền kề. Tuy nhiên, nhược điểm lớn của nó là không thể kiểm soát hoặc quan sát
các ô quét riêng lẻ mà không ảnh hưởng đến giá trị của các ô quét khác trong cùng một chuỗi
quét. Các hoạt động chuyển mạch cao tại các tế bào quét trong quá trình thay đổi hoặc chụp
có thể gây ra tiêu tán công suất thử nghiệm quá mức, dẫn đến hỏng mạch, độ tin cậy thấp hoặc
thậm chí mất năng suất do thử nghiệm gây ra.
Kiến trúc quét công suất thấp là các thiết kế quét nhắm mục tiêu giảm công suất thử nghiệm.
Công suất thử nghiệm có liên quan đến công suất động lực. Suất điện động trên một nút mạch
2
f,đó
được đo bằng 05CVDD trong số Cđóng
là điện
cắt của
dungnút
tải[Girard
hiệu dụng,
2002]VDD
[Jha
là 2003].
điện ápDonguồn
đó, công
và f suất
là tần
thử nghiệm tỷ lệ với VDD
2
f.
Nhiều cách tiếp cận có thể được sử dụng để giảm công suất thử nghiệm [Girard 2002]. Thông
thường, các phương pháp này có thể dẫn đến giảm công suất thử nghiệm từ 2X đến 10X (công
suất thay đổi, công suất bắt hoặc cả hai). Một số kiến trúc quét công suất thấp đại diện
được mô tả trong tiểu mục này. Tất cả các kiến trúc quét này đều có thể áp dụng cho các
thiết kế quét muxed-D, xung nhịp và LSSD. Nếu cần giảm 100X công suất thay đổi, người ta có
thể xem xét sử dụng thiết kế quét truy cập ngẫu nhiên nêu trong Phần 2.5 hoặc các kỹ thuật
nâng cao được nêu chi tiết trong Chương 7.
2.2.2.1 Thiết kế quét công suất thấp giảm điện áp
Một cách tiếp cận đơn giản để giảm công suất thử nghiệm là giảm điện áp cung cấp. Bằng cách
giảm điện áp nguồn xuống 2X, có thể đạt được mức giảm công suất thử nghiệm xuống 4X ngay lập
tức. Vấn đề với cách tiếp cận này là mạch có thể không được thiết kế để hoạt động ở điện áp
cung cấp giảm.
2.2.2.2 Thiết kế quét công suất thấp tần số thấp
Một cách tiếp cận khác là làm chậm tần số đồng hồ thay đổi [Chandra 2001]. Bằng cách giảm tần
số xung nhịp dịch chuyển xuống 10X, có thể đạt được mức giảm công suất thử nghiệm xuống 10X
ngay lập tức. Hạn chế của phương pháp này là thời gian ứng dụng thử nghiệm tăng gấp 10 lần,
vì thời gian ứng dụng thử nghiệm chủ yếu bị chi phối bởi tần số xung nhịp dịch chuyển. Điều
này có thể dẫn đến chi phí xét nghiệm tăng đáng kể.
2.2.2.3 Thiết kế quét đa pha hoặc đa nhiệm vụ công suất thấp
Một cách tiếp cận phổ biến để giảm công suất thử nghiệm là áp dụng đồng hồ thay đổi theo thứ
tự nhiều pha (không trùng lặp) hoặc nhiều nhiệm vụ (lệch) [Bonhomme 2001] [Saxena 2001]
[Yoshida 2003] [Rosinger 2004]. Kỹ thuật đồng hồ đa pha chia đồng hồ dịch chuyển thành một
số pha đồng hồ không trùng nhau, mỗi pha đồng hồ chạy một đoạn nhỏ của các ô quét. Do đó, sức
mạnh thử nghiệm được giảm xuống, nhưng thời gian áp dụng thử nghiệm có thể tăng lên. Để
tránh tăng thời gian ứng dụng thử nghiệm, các đầu vào quét và
X1 Y1
số Pi X2 SAU
PPI PPO
SFF1 SFF2 SFF3

TỪ TỪ TỪ
VÀ VÀ Q VÀ Q VÀ Q VÌ THẾ
SE SE SE
SE
CK1
CK2
CK3
HÌNH 2.8
Thiết kế quét nhiều pha hoặc đa nhiệm vụ công suất thấp.
đầu ra quét của tất cả các phân đoạn quét có thể được gắn với nhau và được ghép với
đồng hồ dịch chuyển ban đầu, tương ứng [Bonhomme 2001] [Saxena 2001] [Rosinger 2004].
Thiết kế quét công suất thấp được mô tả trong [Yoshida 2003] sử dụng kỹ thuật đồng hồ
đa nhiệm để tránh tăng thời gian ứng dụng thử nghiệm. Điều này được thực hiện bằng cách
thêm độ trễ vào đồng hồ dịch chuyển để pha đồng hồ lệch được áp dụng cho một đoạn quét
nhỏ của các ô quét. Kỹ thuật này cũng giúp giảm công suất đỉnh, nhưng tổng năng lượng
tiêu thụ và tản nhiệt có thể không thay đổi. Thiết kế quét công suất thấp nhiều pha hoặc
đa nhiệm được cấu hình lại từ Hình 2.3b được thể hiện trong Hình 2.8 trong đó đồng hồ
CK trong Hình 2.3b được chia (hoặc lệch) thành ba pha đồng hồ: CK1, CK2 và CK3. Sử dụng
sơ đồ này, có thể giảm tới 3 lần công suất thử nghiệm. Nhược điểm của phương pháp này
là tăng chi phí định tuyến và độ phức tạp trong quá trình tổng hợp cây đồng hồ (CTS).
2.2.2.4 Thiết kế quét công suất thấp phù hợp với băng thông
Cũng có thể giảm công suất thử nghiệm bằng cách chia mỗi chuỗi quét thành nhiều chuỗi
quét và giảm tần số xung nhịp dịch chuyển. Điều này được thực hiện bằng cách sử dụng
các cặp thanh ghi dịch chuyển nối tiếp vào / ra song song và thanh ghi dịch chuyển song
song vào / ra để kết hợp băng thông [Whetsel 1998] [Khoche 2002]. Hãy xem xét một thiết
kế có 16 chuỗi quét chạy ở tần số xung nhịp dịch chuyển là 10 MHz. Mỗi chuỗi quét được
chia thành 10 chuỗi quét con với các cổng SI và SO của mỗi chuỗi quét phụ được kết nối
với một thanh ghi dịch chuyển nối tiếp vào / ra song song và một thanh ghi dịch chuyển
song song vào / nối tiếp, tương ứng. Trong trường hợp này, 16 cặp thanh ghi dịch chuyển
chạy ở tốc độ 10 MHz, trong khi tất cả 160 chuỗi quét con hiện có thể được dịch chuyển
ở tốc độ 1 MHz. Kết quả là, do công suất thử nghiệm tỷ lệ với tần số xung nhịp dịch
chuyển, nên công suất thử nghiệm giảm 10X mà không tăng thời gian thử nghiệm tương ứng.
Hình 2.9 cho thấy thiết kế quét công suất thấp phù hợp với băng thông. Bộ tách kênh phân chia thời gian
SI 1
SIm
ck1
TDDM Đồng hồ
Bộ điều khiển
Quét toàn bộ
Mạch điện
s10 s11 s12 s13 sm0 sm1 sm2 sm3
ck2
t10 t11 t12 t13 tm0 tm1 tm2 tm3
TDM
SO1 Như
HÌNH 2.9
Thiết kế quét công suất thấp phù hợp với băng thông.
(TDDM) là một thanh ghi dịch chuyển nối tiếp vào / ra song song, trong khi đa khối phân
chia thời gian (TDM) là thanh ghi dịch chuyển song song vào / ra nối tiếp. Hạn chế chính
của phương pháp này là diện tích gây ra trên đầu.
2.2.2.5 Thiết kế quét công suất thấp hỗn hợp
Bất kỳ thiết kế quét công suất thấp nào được đề cập ở trên thường có thể giảm công suất
thử nghiệm từ 2 lần đến 10 lần (công suất thay đổi hoặc công suất chụp). Khi kết hợp, có
thể giảm thêm công suất thử nghiệm. Trong trường hợp yêu cầu giảm 100X công suất thay đổi,
người ta có thể xem xét sử dụng thiết kế quét truy cập ngẫu nhiên như chi tiết trong Phần
2.5 hoặc sử dụng phương pháp kết hợp kết hợp hai hoặc nhiều kỹ thuật kiểm tra công suất
thấp. Những kỹ thuật tiên tiến này được thảo luận trong Chương 7.
2.2.3 Kiến trúc quét tốc độ Mặc dù thiết
kế quét thường được sử dụng trong công nghiệp để kiểm tra lỗi bị kẹt tốc độ chậm, giá trị
thực của nó là cung cấp kiểm tra tốc độ cho các mạch tốc độ cao và hiệu suất cao. Các mạch
này thường chứa nhiều miền đồng hồ, mỗi miền chạy ở tần số hoạt động đồng bộ hoặc không
đồng bộ với các miền đồng hồ khác. Hai miền đồng hồ được cho là đồng bộ nếu các cạnh hoạt
động của cả hai đồng hồ điều khiển hai miền đồng hồ có thể được căn chỉnh chính xác hoặc
được kích hoạt đồng thời. Hai miền đồng hồ được cho là không đồng bộ nếu chúng không đồng
bộ.
Có hai sơ đồ chụp đồng hồ cơ bản để kiểm tra nhiều miền đồng hồ ở tốc độ: (1) tải lệch
(còn gọi là khởi chạy khi thay đổi) và (2) thu thập kép (còn gọi là khởi chạy khi bắt hoặc
theo dõi rộng bên). Cả hai chương trình đều có thể kiểm tra lỗi trễ đường dẫn và lỗi
chuyển tiếp trong từng miền đồng hồ (được gọi là lỗi trong miền đồng hồ) hoặc trên các miền
đồng hồ (được gọi là lỗi giữa miền đồng hồ). Skewed-load sử dụng cuối cùng
CK CK
SE SE
Shift Shift Cuối Sự thay đổi Shift Shift Dead Sự thay đổi
Sự thay đổi Chu kỳ
(một) (b)
HÌNH 2.10
Các sơ đồ kiểm tra tốc độ cơ bản: (a) tải lệch và (b) bắt kép.
xung đồng hồ dịch chuyển ngay sau đó là xung đồng hồ bắt để khởi chạy phiên dịch chuyển và
ghi lại phản hồi kiểm tra đầu ra tương ứng. Chụp kép sử dụng hai
các xung đồng hồ chụp liên tiếp để khởi chạy quá trình chuyển đổi và chụp kiểm tra đầu ra
phản ứng tương ứng. Trong cả hai chương trình, xung đồng hồ bắt thứ hai phải được chạy
ở tốc độ hoạt động của miền hoặc ở tốc độ nhanh. Sự khác biệt là tải lệch
yêu cầu tín hiệu cho phép quét của miền SE chuyển giá trị của nó giữa lần khởi chạy
và bắt xung đồng hồ làm cho SE hoạt động như một tín hiệu đồng hồ. Hình 2.10 mô tả mẫu
dạng sóng sử dụng các sơ đồ kiểm tra tốc độ lệch tải và chụp kép cơ bản.
Bởi vì các thiết kế quét thường bao gồm nhiều miền đồng hồ, không tương tác
với nhau, nhóm đồng hồ có thể được sử dụng để giảm thời gian ứng dụng thử nghiệm và kiểm tra
khối lượng dữ liệu trong ATPG. Nhóm đồng hồ là một quá trình được sử dụng để phân tích tất cả dữ liệu
các đường dẫn trong thiết kế quét để xác định tất cả các
đồng hồ có thể được nhóm và áp dụng đồng thời.
Một ví dụ về quá trình nhóm xung nhịp được thể hiện trong Hình 2.11. Ví dụ này
hiển thị kết quả của việc thực hiện thao tác phân tích mạch trên thiết kế quét trong
để xác định tất cả các tương tác đồng hồ, được đánh dấu bằng mũi tên, nơi chuyển dữ liệu
CK1
CD1
CCD1 CCD2
CK2
CD2 CD3 CCD5
CCD3 CCD4
CK3
CD4 CD5 CD6 CD7
HÌNH 2.11
Ví dụ về nhóm đồng hồ.

từ một miền đồng hồ sang một miền đồng hồ khác xảy ra. Như Hình 2.11, mạch trong ví dụ này
có bảy miền đồng hồ (CD1 CD7 và năm đường dẫn dữ liệu miền đồng hồ giao nhau (CCD1
CCD5). Ví dụ này cho thấy rằng CD2 và CD3 độc lập với nhau; do đó, chúng Các đồng hồ liên
quan có thể được áp dụng đồng thời trong quá trình thử nghiệm như CK2. Tương tự, các miền
đồng hồ từ CD4 đến CD7 cũng có thể được áp dụng đồng thời trong quá trình thử nghiệm như
CK3. Do đó, trong ví dụ này, ba đồng hồ được nhóm lại thay vì bảy đồng hồ riêng lẻ có thể
được sử dụng để thử nghiệm mạch trong hoạt động nắm bắt.
Để đảm bảo thành công của hoạt động thu thập, cần phải chú ý thêm về cách áp dụng các
đồng hồ đã nhóm. Điều này chủ yếu là do độ lệch đồng hồ giữa các miền đồng hồ khác nhau
thường lớn. Một đường dẫn dữ liệu bắt nguồn từ một miền đồng hồ và kết thúc ở miền đồng hồ
khác có thể dẫn đến sự không khớp khi cả hai đồng hồ được áp dụng đồng thời và độ lệch đồng
hồ giữa hai đồng hồ lớn hơn độ trễ của đường dẫn dữ liệu từ miền đồng hồ gốc đến miền đồng
hồ kết thúc. Để tránh sự không khớp, thời gian chi phối mối quan hệ của một đường dẫn dữ
liệu như vậy được hiển thị trong phương trình sau đây phải được tuân theo:
đồng hồ lệch <độ trễ đường dẫn dữ liệu + độ trễ đồng hồ đến Q (đồng hồ gốc)
Nếu không đúng như vậy, sự không khớp có thể xảy ra trong quá trình chụp. Để ngăn điều
này xảy ra, các đồng hồ được nhóm có thể được áp dụng tuần tự (sử dụng sơ đồ đồng hồ so
le [Wang 2005a, 2007]) sao cho bất kỳ độ lệch đồng hồ nào tồn tại giữa các miền đồng hồ đều
có thể được chấp nhận trong quá trình tạo thử nghiệm. Cũng có thể chỉ áp dụng một đồng hồ
được nhóm trong mỗi lần hoạt động chụp bằng cách sử dụng sơ đồ đồng hồ một nóng . Hầu hết
các chương trình ATPG hiện đại cũng có thể tự động che dấu các giá trị không xác định của
X tại các ô quét ban đầu hoặc các ô quét nhận được trên các miền đồng hồ. Trong trường hợp
này, tất cả các đồng hồ được nhóm lại cũng có thể được áp dụng đồng thời bằng cách sử dụng
sơ đồ đồng hồ [Wang 2007]. Có thể căn chỉnh đồng thời đồng thời, nếu xung đồng hồ khởi chạy
[Rajski 2003] [Wang 2006a] hoặc xung đồng hồ chụp [Nadeau-Dostie 1994] [Wang 2006a] có thể
được căn chỉnh chính xác, chỉ áp dụng cho các miền đồng hồ đồng bộ, thì tùy thuộc vào khả
năng ATPG, có thể không cần che giấu các giá trị không xác định trên các miền đồng hồ đồng
bộ này. Các sơ đồ xung nhịp này được minh họa trong Hình 2.12.
Nói chung, xung nhịp một nóng tạo ra phạm vi lỗi cao nhất với chi phí tạo ra nhiều mẫu
thử nghiệm hơn so với hai sơ đồ còn lại. Đồng hồ ous đồng thời có thể tạo ra số lượng mẫu
thử nghiệm nhỏ nhất nhưng có thể dẫn đến suy giảm phạm vi lỗi cao do không xác định (Mặt
nạ X. Sơ đồ đồng hồ so le là một phương tiện hữu ích cho khả năng tạo ra số lượng mẫu thử
nghiệm gần với xung nhịp đồng thời và phạm vi lỗi gần bằng xung nhịp một lần. Đối với các
thiết kế lớn, việc ATPG lỗi chuyển tiếp mất hơn 2 đến 4 tuần để hoàn thành không còn là
chuyện bình thường. Để giảm thời gian tạo thử nghiệm đồng thời thu được mức độ lỗi cao
nhất, các chương trình ATPG hiện đại có xu hướng (1) chạy đồng thời theo sau là đồng hồ
một nóng hoặc (2) sử dụng đồng hồ so le, theo sau là đồng hồ một nóng . cho các mạch thử
nghiệm, bắt đầu nhiều miền đồng hồ đồng bộ và không đồng bộ. Một số chương trình thậm chí
có thể tạo các mẫu thử nghiệm bằng cách trộn các sơ đồ tải lệch và bắt kép.
Shift Window Chụp cửa sổ Shift Window Chụp cửa sổ Cửa sổ Shift
C1C2
CK1
C3 C4
CK2
GSE
(một)
Shift Window Capture Window Cửa sổ Shift Shift Window Chụp cửa sổ Shift Window
C1 C2 C1 C2
CK1 CK1
C3 C4 C3 C4
CK2 CK2
GSE GSE
(b) (c)
HÌNH 2.12
Các sơ đồ đồng hồ ở tốc độ để thử nghiệm hai miền đồng hồ tương tác: (a) đồng hồ nóng, (b) đồng hồ so le
và (c) đồng hồ đồng thời.
Trong các kiến trúc quét tốc độ hiện đại này, xung đồng hồ khởi động và xung đồng
hồ bắt có thể được cung cấp trực tiếp từ trình thử nghiệm hoặc được tạo bên trong
bởi vòng lặp khóa pha (PLL) được liên kết với mỗi miền đồng hồ. Mặc dù có thể dễ
dàng cung cấp xung đồng hồ trực tiếp từ máy thử, chi phí thử nghiệm liên quan đến
việc sử dụng máy thử đắt tiền và các kênh tần số cao hạn chế của nó có thể cản trở
phương pháp tiếp cận thực tế. Để sử dụng PLL nội bộ, cần có thêm bộ điều khiển xung
nhịp trên chip. Khi lược đồ tải lệch được sử dụng, cũng có thể cần thực hiện tổng
hợp cây đồng hồ (CTS) trên tín hiệu cho phép quét SE điều khiển từng miền đồng hồ.
Ngoài ra, tín hiệu SE có thể được kết nối để tránh CTS. Ví dụ về thiết kế SE
pipelined để điều khiển cả ô quét cạnh dương và cạnh âm được thể hiện trong Hình
2.13 [Gizopoulos 2006]. Hình 2.14a
SE1 cho các tế bào quét

cạnh dương
SE2 cho các ô

quét cạnh âm
SE DQDQ
CK CK DQ
CK CK
HÌNH 2.13
Thiết kế cho phép quét Pipelined.

Đăng kí ca
scan_en DQ
Q1 Q2 Q3 Q4 Q5
scan_clk
hs_clk_en
pll_clk Clock-Gating cgc_clk_out 0

PLL
Tủ
clk_out
1
(một)
scan_clk
scan_en
pll_clk
hs_clk_en
cgc_clk_out
clk_out
(b)
HÌNH 2.14
Bộ điều khiển đồng hồ trên chip để tạo ra hai xung đồng hồ bắt: (a) ví dụ bộ điều khiển đồng hồ trên chip
và (b) dạng sóng.
hiển thị một bộ điều khiển xung nhịp trên chip để tạo ra hai chu kỳ xung nhịp chụp
bằng cách sử dụng sơ đồ chụp kép [Beck 2005]. Khi scan_en được đặt thành 1, scan_clk
được kết nối trực tiếp với clk_out; khi scan_en được đặt thành 0, đầu ra của ô clock-
gating được kết nối trực tiếp với clk_out. Việc triển khai ô điều khiển đồng hồ đảm
bảo rằng không có trục trặc hoặc đột biến nào xuất hiện trên clk_out. Ô định mức đồng
hồ được kích hoạt bởi tín hiệu hs_clk_en được tạo ra từ thanh ghi năm bit. Thanh ghi
dịch chuyển được điều chỉnh bởi pll_clk. Theo Hình 2.14b, một xung scan_clk đơn được
áp dụng sau khi scan_en được đặt thành 0. Xung đồng hồ này tạo ra giá trị 1 được chốt
bởi flip-flop D và được dịch chuyển qua thanh ghi shift. Sau hai chu kỳ pll_clk,
hs_clk_en được xác nhận cho hai chu kỳ pll_clk tiếp theo. Khi ô điều khiển đồng hồ
được bật trong khoảng thời gian đó, chính xác hai xung đồng hồ PLL được truyền từ PLL
đến clk_out.
Một bộ điều khiển đồng hồ thử nghiệm để phát hiện lỗi trễ giữa miền đồng hồ bằng
cách sử dụng PLL bên trong và sơ đồ đồng hồ chụp kép cũng có thể được tìm thấy trong
[Furukawa 2006]. Các tác giả trong [Iyengar 2006] đã trình bày thêm về một bộ điều
khiển đồng hồ trên chip có thể tạo ra tốc độ khởi động khi chụp cũng như khởi chạy
khi chuyển đổi đồng hồ mà không cần phải chuyển đổi tốc độ SE.
2.3 TỰ KIỂM TRA TÍCH HỢP LOGIC
Hình 2.15 mô tả một hệ thống tự kiểm tra logic (BIST) điển hình được tích hợp sẵn.
Bộ tạo mẫu thử nghiệm (TPG) tự động tạo các mẫu thử nghiệm để áp dụng cho các đầu
vào của mạch cần thử nghiệm (CUT). Bộ phân tích phản hồi đầu ra (ORA) tự động thu
gọn các phản hồi đầu ra của CUT thành một chữ ký. Các tín hiệu điều khiển thời gian
BIST cụ thể, bao gồm cả tín hiệu cho phép quét và đồng hồ, được tạo ra bởi bộ điều
khiển BIST logic để điều phối hoạt động BIST giữa TPG, CUT và ORA. Bộ điều khiển
BIST logic cung cấp chỉ báo đạt / không đạt sau khi hoạt động BIST hoàn tất. Nó bao
gồm logic so sánh để so sánh chữ ký cuối cùng với một chữ ký vàng được nhúng và nó
thường bao gồm logic chẩn đoán để chẩn đoán lỗi. Vì nén thường được sử dụng để
phân tích phản hồi đầu ra, nên tất cả các phần tử lưu trữ trong TPG, CUT và ORA phải
được khởi tạo ở các trạng thái đã biết trước khi tự kiểm tra và không có giá trị
(X) không xác định nào được phép truyền từ CUT đến ORA. Nói cách khác, CUT phải tuân
thủ các quy tắc thiết kế dành riêng cho BIST nghiêm ngặt hơn [Wang 2006a] ngoài các
quy tắc thiết kế quét cần thiết cho thiết kế quét.
Đối với việc tạo mẫu BIST, TPG trong mạch thường được xây dựng từ các thanh ghi
dịch chuyển phản hồi tuyến tính (LFSR) [Golomb 1982] hoặc dữ liệu tự động di động
[Hortensius 1989] để tạo các mẫu thử nghiệm hoặc chuỗi thử nghiệm cho thử nghiệm
toàn diện, thử nghiệm giả ngẫu nhiên và giả -Kiểm tra toàn diện [Bushnell 2000] [Wang
2006a]. Kiểm tra kỹ lưỡng luôn đảm bảo phạm vi bảo hiểm lỗi 100% một lần và nhiều
lỗi. Kỹ thuật này yêu cầu tất cả các mẫu thử nghiệm 2n có thể được áp dụng cho CUT
tổ hợp n đầu vào, có thể mất quá nhiều thời gian đối với các mạch tiết tổ hợp trong
đó n là rất lớn; do đó, kiểm tra giả ngẫu nhiên [Bardell 1987] thường được sử dụng
để tạo ra một tập con của các mẫu kiểm tra 2n và sử dụng mô phỏng lỗi để tính toán
phạm vi lỗi chính xác. TPG thường được gọi là trình tạo mẫu giả ngẫu nhiên (PRPG).
Trong một số trường hợp, điều này có thể trở nên khá tốn thời gian, nếu không muốn
nói là không khả thi. Để loại bỏ nhu cầu về lỗi mô phỏng trong khi đồng thời duy trì
phạm vi bảo hiểm lỗi bị kẹt 100%, chúng tôi có thể
Trình tạo mẫu thử nghiệm
(TPG)
Hợp lý
Mạch đang kiểm tra
BẠN CÓ PHẢI
(CẮT)
Trình phân tích phản hồi đầu ra

(KHÔNG PHẢI)
HÌNH 2.15
Một hệ thống BIST logic điển hình.

sử dụng thử nghiệm giả toàn diện [McCluskey 1986] [Wang 2006a] để tạo các mẫu thử nghiệm
2w hoặc 2k-1, trong đó w <k <n, khi mỗi đầu ra của CUT tổ hợp n đầu vào phụ thuộc nhiều
nhất vào w đầu vào. Đối với các lỗi chậm trễ thử nghiệm, các nguy cơ cũng phải được xem
xét.
Để nén phản hồi đầu ra, các ORA thường được xây dựng từ các thanh ghi chữ ký nhiều đầu
vào (MISR). MISR về cơ bản là một LFSR sử dụng một cổng XOR bổ sung ở đầu vào của mỗi
giai đoạn LFSR để nén các phản hồi đầu ra của CUT vào LFSR trong mỗi hoạt động thay đổi.
Thông thường, để giảm thiểu chi phí phần cứng của ORA, bộ đầm pha tuyến tính bao gồm mạng
các cổng XOR được kết nối với các đầu vào MISR.
2.3.1 Kiến trúc Logic BIST Một số
kiến trúc để kết hợp các kỹ thuật BIST ngoại tuyến vào một thiết kế đã được đề xuất.
Những kiến trúc BIST này có thể được phân loại thành hai lớp: (1) những cấu trúc sử dụng
lược đồ BIST kiểm tra mỗi lần quét và (2) những cấu trúc sử dụng lược đồ BIST kiểm tra
trên mỗi đồng hồ . Sơ đồ BIST thử nghiệm mỗi lần quét tận dụng các chuỗi quét đã được
tích hợp sẵn của thiết kế quét và áp dụng một mẫu thử nghiệm cho CUT sau khi hoàn thành
thao tác thay đổi; do đó, chi phí phần cứng thấp. Tuy nhiên, lược đồ BIST thử nghiệm trên
mỗi đồng hồ áp dụng một mẫu thử nghiệm cho CUT và ghi lại phản hồi thử nghiệm của nó trong
mỗi chu kỳ đồng hồ hệ thống; do đó, lược đồ có thể thực hiện các bài kiểm tra nhanh hơn
nhiều so với lược đồ BIST kiểm tra mỗi lần quét nhưng với chi phí phần cứng nhiều hơn.
Trong tiểu mục này, chúng ta chỉ thảo luận về hai kiến trúc BIST đại diện, một cho mỗi
lớp. Mặc dù thử nghiệm giả ngẫu nhiên thường được áp dụng trong cả hai sơ đồ BIST,
nhưng kỹ thuật thử nghiệm toàn bộ và giả toàn bộ có thể áp dụng cho các thiết kế sử dụng
sơ đồ BIST thử nghiệm trên đồng hồ. Để có một cuộc khảo sát toàn diện hơn về các kiến
trúc BIST này, hãy tham khảo [McCluskey 1985], [Bardell 1987], [Abramovici 1994], và [Wang
2006a].
2.3.1.1 Tự kiểm tra bằng MISR và SRSG song song (STUMPS)
Một thiết kế BIST thử nghiệm mỗi lần quét đã được trình bày trong [Bardell 1982]. Thiết
kế này, được thể hiện trong Hình 2.16, chứa một PRPG ( bộ tạo chuỗi thanh ghi dịch song
song [SRSG]) và một MISR. Các chuỗi quét được tải song song từ PRPG.
Sau đó, đồng hồ hệ thống được kích hoạt và các phản hồi thử nghiệm được chuyển sang MISR
để nén. Các mẫu thử nghiệm mới được chuyển vào cùng một lúc trong khi các phản hồi thử
nghiệm đang được chuyển ra ngoài. Kiến trúc BIST sử dụng lược đồ BIST kiểm tra mỗi lần
quét này được gọi là tự kiểm tra sử dụng MISR và SRSG song song (STUMPS)
[Bardell 1982].
Do dễ dàng tích hợp với kiến trúc quét truyền thống, kiến trúc STUMPS là kiến trúc BIST
duy nhất được sử dụng rộng rãi trong công nghiệp cho đến nay. Để giảm độ dài của PRPG và
MISR và cải thiện tính ngẫu nhiên của PRPG, kiến trúc dựa trên STUMPS bao gồm bộ chuyển
pha tuyến tính tùy chọn và bộ đầm pha tuyến tính tùy chọn thường được sử dụng trong các
thiết bị công nghiệp [Nadeau-Dostie 2000] [Cheon 2005]. Bộ dịch pha tuyến tính và tuyến
tính
PRPG
CẮT
(C)
AI CẬP
HÌNH 2.16
BỎ QUA.
PRPG
Bộ dịch chuyển pha tuyến tính
CẮT
(C)
Máy đầm pha tuyến tính
AI CẬP
HÌNH 2.17
Một kiến trúc dựa trên STUMPS.
máy đầm pha thường bao gồm một mạng lưới các cổng XOR. Hình 2.17 cho thấy kiến trúc
dựa trên STUMPS.
2.3.1.2 Trình quan sát khối logic tích hợp đồng thời (CBILBO)
STUMPS là kiến trúc BIST logic được áp dụng rộng rãi cho các thiết kế dựa trên quét.
Việc chấp nhận kiến trúc STUMPS này chủ yếu là vì sự dễ dàng mà mạch BIST được tích
hợp vào một thiết kế quét. Tuy nhiên, những nỗ lực cần thiết để triển khai mạch BIST
và việc mất phạm vi bảo hiểm lỗi do sử dụng các mẫu giả ngẫu nhiên đã ngăn cản kiến
trúc BIST logic dựa trên STUMPS được sử dụng rộng rãi trong tất cả các ngành.
B1 B2 Chế độ hoạt động

- 0 Bình thường
1 0 Quét
0 1 Tạo bài kiểm tra và phân tích chữ ký
Y0 Y1 Y2
B1
Quét ra
0
DQ DQ DQ
1
1
1D 1D 1D
2D Q 2D Q 2D Q
0 CÁI NÀY CÁI NÀY CÁI NÀY
Quét vào B2 SCK X0 X1 X2
HÌNH 2.18
BILBO đồng thời ba giai đoạn (CBILBO).
Một giải pháp để giải quyết vấn đề mất phạm vi bảo hiểm lỗi là sử dụng đồng thời
Phương pháp tiếp cận trình quan sát khối logic bulit-in (CBILBO) [Wang 1986]. CBILBO là
dựa trên lược đồ BIST kiểm tra trên mỗi đồng hồ và sử dụng hai thanh ghi để thực hiện kiểm tra
tạo và phân tích chữ ký đồng thời. Một thiết kế CBILBO được hiển thị trong
Hình 2.18, trong đó chỉ có ba chế độ hoạt động được coi là: bình thường, quét,
và thử nghiệm tạo và phân tích chữ ký. Khi B1 = 0 và B2 = 1, phần trên
Dép xỏ ngón D hoạt động như một MISR để phân tích chữ ký, trong khi hai cổng thấp hơn
Dép xỏ ngón tạo thành TPG để tạo thử nghiệm. Bởi vì phân tích chữ ký được đánh giá riêng từ
việc tạo thử nghiệm, một trình tạo mẫu đầy đủ hoặc giả đầy đủ
CBILBO CBILBO
TPG CẬP
AI
CẮT
CBILBO CẬP
AI
TPG CC1 CẬP
AI
TPG CC2
hợp
Kết CẬP
AI TPG
CBILBO
(một) (b)
HÌNH 2.19
Kiến trúc CBILBO: (a) để kiểm tra một máy trạng thái hữu hạn và (b) để kiểm tra một máy hướng pipelined
mạch điện.
(EPG / PEPG) hiện có thể được sử dụng để tạo thử nghiệm; do đó, không yêu cầu mô
phỏng lỗi và có thể đạt được phạm vi bao phủ lỗi kẹt đơn 100% bằng cách sử dụng kiến
trúc CBILBO cho các thiết kế thử nghiệm được thể hiện trong Hình 2.19. Tuy nhiên,
chi phí phần cứng liên quan đến việc sử dụng phương pháp CBILBO thường cao hơn so
với phương pháp STUMPS.
2.3.2 Kiến trúc BIST logic theo hướng bao phủ
Trong thử nghiệm giả ngẫu nhiên, phạm vi sự cố bị giới hạn bởi sự hiện diện của các
lỗi kháng mẫu ngẫu nhiên (kháng RP). Nếu phạm vi bảo vệ lỗi không đủ, thì có thể sử
dụng bốn phương pháp để nâng cao phạm vi bảo hiểm lỗi: (1) tạo mẫu có trọng số, (2)
chèn điểm kiểm tra, (3) BIST chế độ hỗn hợp và (4) BIST kết hợp. Ba cách tiếp cận đầu
tiên có thể áp dụng để nâng cao độ bao phủ tại hiện trường, trong khi cách tiếp cận
thứ tư có thể áp dụng cho việc nâng cao độ bao phủ trong sản xuất.
Tạo mẫu có trọng số chèn một mạch kết hợp giữa đầu ra của PRPG và CUT để tăng tần
suất xuất hiện của một giá trị logic trong khi giảm giá trị logic khác. Việc chèn
điểm kiểm tra bổ sung các điểm kiểm soát và điểm quan sát để cung cấp thêm khả năng
kiểm soát và khả năng quan sát để cải thiện xác suất phát hiện các lỗi kháng RP để
chúng có thể được phát hiện trong quá trình kiểm tra giả ngẫu nhiên. BIST ở chế độ
hỗn hợp bao gồm việc bổ sung các mẫu ngẫu nhiên giả với một số mẫu xác định để phát
hiện các lỗi kháng RP và được tạo ra bằng cách sử dụng phần cứng trên chip. Khi BIST
được thực hiện trong quá trình kiểm tra dữ liệu manu có người thử nghiệm, BIST kết
hợp bao gồm việc kết hợp BIST và thử nghiệm bên ngoài bằng cách bổ sung các mẫu giả
ngẫu nhiên với dữ liệu xác định từ người thử nghiệm để cải thiện phạm vi lỗi. Tùy
chọn thứ tư này không phải là cáp của thiết bị khi BIST được sử dụng tại hiện
trường, vì người thử nghiệm không có mặt. Mỗi cách tiếp cận này được mô tả chi tiết
hơn trong các phần phụ sau đây.
2.3.2.1 Tạo mẫu có trọng số
Thông thường, các mẫu giả ngẫu nhiên có trọng số được sử dụng để tăng phạm vi sự cố
của mạch. Kỹ thuật tạo mẫu có trọng số sử dụng LFSR và mạch tổ hợp lần đầu tiên được
mô tả trong [Schnurmann 1975]. Mạch phân độ tổ hợp được chèn vào giữa đầu ra của LFSR
và CUT là để tăng tần suất xuất hiện của một giá trị logic trong khi giảm giá trị
logic khác. Cách tiếp cận này có thể làm tăng xác suất phát hiện những lỗi khó phát
hiện bằng cách sử dụng kỹ thuật tạo mẫu LFSR điển hình.
Các phương pháp thực hiện để hiện thực hóa chương trình này sẽ được thảo luận
thêm trong [Chin 1984]. Kỹ thuật tạo mẫu có trọng số được mô tả trong bài báo đó sửa
đổi LFSR có độ dài tối đa để tạo ra phân phối có trọng số bằng nhau của 0 và 1 ở đầu
vào của CUT. Nó làm lệch phân phối xác suất LFSR của 0,5 thành 0,25 hoặc 0,75 để tăng
cơ hội phát hiện những lỗi khó phát hiện chỉ sử dụng phân phối 0,5. Phạm vi bảo hiểm
lỗi tốt hơn cũng được tìm thấy trong [Wunderlich 1987], nơi phân bố xác suất theo
bội số 0,125 (thay vì 0,25) được sử dụng. Đối với một số mạch, cần có một số xác suất
lập trình hoặc bộ trọng số để tăng thêm lỗi của từng mạch
1 0 0 0
X4
X3
X2
X1
HÌNH 2.20
Ví dụ về LFSR có trọng số là PRPG.
phủ sóng [Waicukauski 1989] [Bershteyn 1993] [Kapur 1994] [Lai 2005]. Các thảo luận
bổ sung về tạo mẫu có trọng số có thể được tìm thấy trong [Rajski 1998a] và [Bushnell
2000]. Hình 2.20 cho thấy một LFSR có trọng số (độ dài tối đa) bốn giai đoạn với phân
phối xác suất 0,75 [Chin 1984].
2.3.2.2 Chèn điểm kiểm tra
Mặc dù việc tạo mẫu có trọng số là đơn giản trong thiết kế, nhưng việc đạt được
phạm vi bảo hiểm lỗi đầy đủ cho mạch BIST vẫn còn là một vấn đề. Sau đó, các điểm
kiểm tra có thể được sử dụng để tăng phạm vi sự cố của mạch lên mức mong muốn. Hình
2.21 mô tả hai loại điểm kiểm tra điển hình có thể được chèn vào. Điểm điều khiển có
thể được kết nối với đầu vào chính, đầu ra ô quét hiện có hoặc đầu ra ô quét chuyên
dụng. Một điểm quan sát có thể được kết nối với đầu ra chính thông qua bộ ghép kênh
bổ sung, đầu vào ô quét hiện có hoặc đầu vào ô quét chuyên dụng.
Hình 2.22b cho thấy một ví dụ trong đó một điểm điều khiển và một điểm quan sát
được chèn vào để tăng xác suất phát hiện của cổng AND 6 đầu vào được cho trong Hình
2.22a. Bằng cách tách cổng AND sáu đầu vào thành hai cổng AND ít đầu vào hơn và đặt
một điểm điều khiển và điểm quan sát giữa hai cổng AND ít đầu vào hơn, chúng ta có
thể tăng xác suất phát hiện lỗi trong bản gốc.
Điểm quan sát Điểm quan sát
1 Điểm kiểm soát

Điểm kiểm soát
BIST_mode BIST_mode
(một) (b)
HÌNH 2.21
Các điểm kiểm tra điển hình được chèn để cải thiện phạm vi sự cố của mạch: (a) điểm kiểm tra với bộ ghép kênh
và (b) điểm kiểm tra với cổng AND-OR.
X1
X2 X1 X4
X3 X2 X5
Y Y
X4 X3 X6
X5
X6 Điểm kiểm soát
Điểm quan sát
Tối thiểu. Xác 1 Tối thiểu. Xác 7

= =
suất phát hiện 64 suất phát hiện 128
(một) (b)
HÌNH 2.22
Ví dụ về việc chèn các điểm kiểm tra để cải thiện xác suất phát hiện: (a) lỗi bị kẹt ở 0 có khả năng chống lại RP
đầu ra và (b) ví dụ về các điểm kiểm tra được chèn.
cổng AND sáu đầu vào, (ví dụ: đầu ra Y bị kẹt ở-0 và bất kỳ đầu vào nào Xi bị kẹt ở-1), do
đó làm cho mạch RP có thể kiểm tra được nhiều hơn. Sau khi các điểm kiểm tra được chèn
vào, lỗi khó phát hiện nhất là đầu vào dưới cùng của cổng AND bốn đầu vào bị kẹt-tại-1.
Trong trường hợp đó, một trong các đầu vào X1, X2 và X3 phải bằng 0, điểm kiểm soát phải
bằng 0 và tất cả các đầu vào X4, X5 và X6 phải bằng 1, dẫn đến xác suất phát hiện là 7/128
(= 7 / 8 × 1/2 × 1/2 × 1/2 × 1/2).
Vị trí điểm kiểm tra
Vì các điểm kiểm tra thêm diện tích và chi phí hoạt động, một vấn đề quan trọng đối với
việc chèn điểm kiểm tra là nơi đặt các điểm kiểm tra trong mạch để tối đa hóa phạm vi bao
phủ và giảm thiểu số lượng điểm kiểm tra cần thiết. Lưu ý rằng chỉ sử dụng các điểm quan
sát là không đủ, vì một số lỗi cần có các điểm kiểm soát để được phát hiện. Vị trí tối ưu
của các điểm kiểm tra trong các mạch có fanout hội tụ đã được chứng minh là hoàn toàn NP
[Krishnamurthy 1987]. Một số kỹ thuật bắt chước gần đúng để bố trí các điểm kiểm tra đã
được phát triển bằng cách sử dụng mô phỏng lỗi [Iyengar 1989] [Touba 1996] hoặc các biện
pháp kiểm tra để hướng dẫn chúng [Seiss 1991] [Tamarapalli 1996] [Zhang 2000]. Kỹ thuật
chèn điểm kiểm tra định hướng theo thời gian [Tsai 1998] cũng đã được phát triển để tránh
thêm độ trễ trên đường định thời quan trọng. Có thể giảm số lượng điểm kiểm tra phải được
thêm vào bằng cách sử dụng kỹ thuật BIST quét gần như toàn bộ được đề xuất trong [Tsai
2000] loại trừ một số lượng nhỏ ô quét khỏi chuỗi quét trong quá trình hoạt động của BIST.
Kích hoạt điểm điều khiển
Khi các điểm kiểm tra đã được chèn vào, logic điều khiển các điểm kiểm soát phải được
thiết kế. Khi một điểm điều khiển được kích hoạt, nó buộc giá trị logic tại một nút cụ thể
trong mạch đến một giá trị cố định. Trong quá trình hoạt động bình thường, tất cả các điểm
đẩy con phải được ngừng hoạt động. Trong quá trình thử nghiệm, có các chiến lược khác
nhau về thời điểm và cách thức các điểm kiểm soát được kích hoạt. Một cách tiếp cận là
hoạt động ngẫu nhiên, trong đó các điểm kiểm soát được điều khiển bởi trình tạo mẫu giả ngẫu nhiên.
Hạn chế của phương pháp này là khi một số lượng lớn các điểm kiểm soát
được chèn vào, chúng có thể gây nhiễu lẫn nhau và có thể không cải thiện mức độ bao
phủ lỗi nhiều như mong muốn. Một thay thế cho kích hoạt ngẫu nhiên là sử dụng kích
hoạt xác định. Kỹ thuật trong [Tamarapalli 1996] chia BIST thành các giai đoạn và
kích hoạt một cách xác định một số tập hợp con của các điểm kiểm soát trong mỗi giai đoạn.
Kỹ thuật trong [Touba 1996] sử dụng logic giải mã mẫu để chỉ kích hoạt các điểm điều
khiển cho một số mẫu nhất định mà chúng cần thiết để phát hiện lỗi kháng RP.
2.3.2.3 BIST chế độ hỗn hợp
Một nhược điểm lớn của việc chèn điểm thử nghiệm là nó yêu cầu sửa đổi mạch điện cần
thử nghiệm. Trong một số trường hợp, điều này là không thể hoặc không mong muốn (ví
dụ: đối với lõi cứng, macro, thiết kế thủ công hoặc thiết kế kế thừa). Một cách thay
thế để cải thiện phạm vi sự cố mà không cần sửa đổi CUT là sử dụng BIST ở chế độ hỗn
hợp. Các mẫu ngẫu nhiên giả được tạo ra để phát hiện các lỗi có thể kiểm tra RP và
sau đó một số mẫu xác định bổ sung được tạo ra để phát hiện các lỗi có khả năng kháng RP.
Có một số cách để tạo các mẫu xác định trên chip. Ba cách tiếp cận được mô tả tiếp
theo.
Nén ROM
Cách tiếp cận đơn giản nhất để tạo các mẫu xác định trên chip là lưu trữ chúng trong
bộ nhớ chỉ đọc (ROM). Vấn đề với cách tiếp cận này là kích thước của ROM yêu cầu
thường bị cấm. Mặc dù một số kỹ thuật nén ROM đã được đề xuất thêm để giảm kích
thước của ROM, ngành công nghiệp dường như vẫn né tránh việc sử dụng phương pháp
này [Agarwal 1981] [Aboulhamid 1983]
[Dandapani 1984] [Edirisooriya 1992].
LFSR Reseeding
Thay vì lưu trữ các mẫu thử nghiệm trong ROM, các kỹ thuật đã được phát triển để
lưu trữ các hạt giống LFSR có thể được sử dụng để tạo ra các mẫu thử nghiệm [Könemann
1991]. LFSR được sử dụng để tạo ra những con nhạn biển giả ngẫu nhiên cũng được sử
dụng để tạo ra các mẫu xác định bằng cách giống nó với các hạt giống đã được tính
toán. Các hạt giống có thể được tính bằng đại số tuyến tính như được mô tả trong
[Könemann 1991]. Bởi vì các hạt giống nhỏ hơn các mẫu thử nghiệm, chúng yêu cầu ít
bộ nhớ ROM hơn. Một vấn đề là đối với một LFSR với một đa thức đặc trưng cố định
(phản hồi), không phải lúc nào cũng có thể tìm thấy một hạt giống sẽ tạo ra một cách
hiệu quả các mẫu thử nghiệm xác định được yêu cầu. Giải pháp cho vấn đề này đã được
đề xuất trong [Hellebrand 1995a] trong đó sử dụng LFSR đa thức (MP-LFSR), như minh
họa trong Hình 2.23, được sử dụng. MP-LFSR là một LFSR có mạng phản hồi có thể cấu
hình lại. Một mã định danh đa thức được lưu trữ với mỗi hạt giống để chọn đa thức
đặc trưng sẽ được sử dụng cho hạt đó. Có thể đạt được kỹ thuật giảm thiểu lưu trữ
bằng cách sử dụng các hạt có độ dài thay đổi [Rajski 1998b], một thuật toán ATPG đặc
biệt [Hellebrand 1995b], gấp coun ters [Liang 2001], và mã hóa hạt giống [Al-Yamani
2005].
LFSR
Poly. ID Hạt giống
HÌNH 2.23
Gửi lại bằng LFSR nhiều đa thức.
Nhúng các mẫu xác định Một cách
tiếp cận thứ ba cho BIST ở chế độ hỗn hợp là nhúng các mẫu xác định vào chuỗi
giả ngẫu nhiên. Nhiều mẫu giả ngẫu nhiên được tạo ra trong quá trình thử nghiệm
giả ngẫu nhiên không phát hiện ra bất kỳ lỗi mới nào, vì vậy một số mẫu “vô
dụng” đó có thể được chuyển đổi thành các mẫu xác định phát hiện lỗi kháng RP
[Touba 1995]. Điều này có thể được thực hiện bằng cách thêm logic ánh xạ giữa
các chuỗi quét và CUT [Touba 1995] hoặc theo cách ít xâm phạm hơn bằng cách thêm
logic ánh xạ tại các đầu vào vào chuỗi quét để thực hiện sửa lỗi bit [Touba 2001]
hoặc bit- lật [Kiefer 1998]. Hình 2.24 cho thấy một lược đồ BIST lật bit được
lấy từ [Kiefer 1998]. Chức năng lật bit phát hiện các mẫu “vô dụng” này và ánh
xạ chúng thành các mẫu xác định thông qua việc sử dụng cổng XOR được chèn vào
giữa LFSR và mỗi chuỗi quét.
LFSR Chuỗi quét
Bit-Flipping
Hàm số
HÌNH 2.24
Bẻ bit BIST.
2.3.2.4 BIST lai

Để tăng cường khả năng bao phủ lỗi trong sản xuất khi có mặt của người thử nghiệm, dữ liệu
tích hợp xác định từ người thử nghiệm có thể được sử dụng để cải thiện phạm vi bảo hiểm lỗi.
Cách tiếp cận đơn giản nhất là thực hiện ATPG bổ sung cho các lỗi không được phát hiện bởi
BIST để có được một tập hợp các mẫu thử nghiệm xác định để “nâng cấp” phạm vi lỗi lên mức mong
muốn và sau đó lưu trữ các mẫu đó trực tiếp trên máy thử nghiệm. Trong hệ thống trên chip, hãy kiểm tra
Việc lập lịch có thể được thực hiện để trùng thời gian chạy BIST với thời gian truyền tải các mẫu xác
định từ người thử nghiệm [Sugihara 1998] [Jervan 2003].
Các lược đồ BIST kết hợp phức tạp hơn đã được phát triển, cố gắng lưu trữ các mẫu xác định trên người
thử nghiệm ở dạng nén và sau đó sử dụng phần cứng BIST hiện có để giải nén chúng. Các kỹ thuật như vậy
được mô tả trong [Das 2000], [Dorsch 2001], [Ichino 2001], [Krishna 2003a], [Wohl 2003a], [Jas 2004],
và [Lei 2005]. Các thảo luận khác về nén thử nghiệm có thể được tìm thấy trong phần sau.
2.3.3 Kiến trúc BIST logic công suất thấp Kiểm tra
công suất tiêu thụ trong thiết kế BIST logic có xu hướng trở nên nghiêm trọng hơn so với
trong thiết kế quét. Một lý do chính là không giống như các thiết kế quét trong đó công suất
kiểm tra có thể được giảm bớt bằng cách sử dụng các phương pháp tiếp cận ATPG phần mềm [Girard 2002
[Wen 2006], công suất kiểm tra trong thiết kế BIST logic chỉ có thể được giảm bớt khi sử dụng phần cứng.
Tuy nhiên, vẫn có khá nhiều cách tiếp cận phần cứng có thể được sử dụng để giảm sức mạnh thử nghiệm.
Các kiến trúc quét công suất thấp được thảo luận trong Phần 2.2.2 hầu hết đều có thể áp dụng cho các
thiết kế BIST. Ba cách tiếp cận được mô tả tiếp theo.
Để biết thêm thông tin, hãy tham khảo Chương 7.
2.3.3.1 Thiết kế BIST chuyển tiếp thấp
Một cách tiếp cận đơn giản là thiết kế một PRPG chuyển tiếp thấp tạo ra những con nhạn biển kiểm tra
với hoạt động chuyển mạch thấp. [Wang 1999] thuộc thể loại này. Bộ tạo mẫu thử nghiệm ngẫu nhiên chuyển
tiếp thấp (LT-RTPG) được mô tả trong [Wang 1999] và được sử dụng như một PRPG được thể hiện trong
Hình 2.25 chèn một cổng AND và một flip-flop bật tắt (T) ở đầu vào quét của chuỗi quét . Các đầu vào của
cổng AND được kết nối với một vài đầu ra của LFSR. Nếu đầu ra của cổng AND trong LT-RTPG là 0 trong k
chu kỳ, thì các giá trị giống hệt nhau được áp dụng ở đầu vào quét trong k chu kỳ đồng hồ.
Do đó, hoạt động chuyển mạch bị giảm. Cách tiếp cận này ít xâm phạm thiết kế hơn và không làm giảm hiệu
suất. Nó cũng yêu cầu chi phí phần cứng thấp. Hạn chế của phương pháp này là phạm vi sự cố thấp hoặc
trình tự thử nghiệm dài khi được yêu cầu để đạt được phạm vi bảo hiểm sự cố thích hợp.
LFSR
T Q Chuỗi quét
CK
HÌNH 2.25
Bộ tạo mẫu thử nghiệm ngẫu nhiên chuyển tiếp thấp (LT-RTPG) dưới dạng PRPG.
2.3.3.2 Thiết kế BIST kiểm tra-vectơ-ức chế
Một cách tiếp cận khác là ngăn chặn các mẫu giả ngẫu nhiên do LFSR tạo ra, không góp
phần phát hiện lỗi áp dụng cho mạch đang thử nghiệm (CUT). Kỹ thuật ức chế véc tơ
thử nghiệm này có thể giảm công suất thử nghiệm trong khi vẫn đạt được phạm vi bảo
hiểm lỗi giống như LFSR ban đầu. [Manich 2000] thuộc thể loại này. RTPG kiểm tra
vector ức chế (TVI-RTPG) được thể hiện trong Hình 2.26 để sử dụng như một PRPG. Khi
một mẫu giả ngẫu nhiên do PRPG tạo ra không phát hiện bất kỳ lỗi nào, thì mẫu đó sẽ
không được truyền đến CUT. Đối với tư thế tìm kiếm này, một logic giải mã được kết
nối với đầu ra của LFSR và xuất ra giá trị 0 để ngăn mô hình giả ngẫu nhiên đi qua
mạng cổng truyền đến CUT. Cổng truyền có thể là cổng XOR. Trong khi cách tiếp cận
này nhắm mục tiêu BIST thử nghiệm trên mỗi đồng hồ, nó có thể áp dụng cho các thiết
kế BIST thử nghiệm mỗi lần quét. Hạn chế của phương pháp này là chi phí diện tích
cao và ảnh hưởng đến hiệu suất của mạch.
LFSR
Giải mã Quá trình lây truyền
Hợp lý Cổng
CẮT
HÌNH 2.26
Kiểm tra vector-ức chế RTPG (TVI-RTPG) dưới dạng PRPG.
2.3.3.3 Thiết kế BIST công suất thấp LFSR được sửa đổi
Cách tiếp cận thứ ba là sử dụng cấu trúc LFSR đã sửa đổi, bao gồm hai LFSR n / 2
giai đoạn được đánh giá riêng hoặc xen kẽ, để điều khiển mạch đang thử nghiệm (CUT).
Hai LFSR n / 2 giai đoạn sẽ chỉ kích hoạt một phần của CUT trong một khoảng thời
gian nhất định. [Girard 2001] thuộc thể loại này. Bài báo đã chứng minh rằng độ dài
thử nghiệm ngắn hơn để đạt được phạm vi bao phủ lỗi mục tiêu có thể đạt được với
cấu trúc LFSR sửa đổi được đề xuất như trong Hình 2.27. Một mod ule đồng hồ thử
nghiệm được sử dụng để tạo ra hai đồng hồ nonoverlapping, CK1 và CK2, để điều khiển
LFSR-1 và LFSR-2, tương ứng. Bởi vì chỉ một phần của CUT được kích hoạt tại bất kỳ
thời điểm nào, sơ đồ BIST này cung cấp mức giảm phần trăm công suất (và năng lượng)
cao và không làm giảm hiệu suất và tăng thời gian thử nghiệm. Hạn chế của phương
pháp này là yêu cầu xây dựng các cây đồng hồ đặc biệt.
Thử nghiệm
PRPG
CK1 Đồng hồ
Cây
Thử nghiệm
LFSR-1
CK Đồng hồ CẮT
Mô-đun
CK2 Đồng hồ
Cây
LFSR-2
HÌNH 2.27
Hai n / 2-giai đoạn LFSR dưới dạng PRPG.
2.3.4 Kiến trúc BIST Logic Tốc độ Có ba
sơ đồ chụp xung nhịp cơ bản có thể được sử dụng để kiểm tra các miền
xung nhịp nhiều: (1) chụp đơn, (2) tải lệch và (3) bắt kép.
Chúng tôi sẽ minh họa bằng sơ đồ điều khiển thời gian BIST cách kiểm tra miền đồng hồ đồng bộ
và không đồng bộ bằng cách sử dụng các sơ đồ này. Trong phần này, trước tiên chúng ta sẽ trình
bày ba sơ đồ bắt đồng hồ cơ bản và sau đó mô tả ngắn gọn các kiến trúc BIST logic được thực
hành bởi các nhà cung cấp tự động hóa thiết kế điện tử (EDA).
Trong suốt phần này, chúng tôi sẽ giả định rằng một kiến trúc dựa trên STUMPS được sử dụng và
mỗi miền đồng hồ chứa một đồng hồ thử nghiệm và một tín hiệu cho phép quét.
Các lỗi mà chúng tôi sẽ xem xét bao gồm các lỗi về cấu trúc, chẳng hạn như lỗi bị kẹt và lỗi cầu
nối, cũng như các lỗi về độ trễ liên quan đến thời gian, chẳng hạn như lỗi về độ trễ đường dẫn
và lỗi chuyển tiếp.
2.3.4.1 Chụp một lần
Chụp đơn là một kỹ thuật kiểm tra tốc độ chậm, trong đó chỉ có một xung bắt được áp dụng cho
mỗi miền xung nhịp. Đây là cách đơn giản nhất để kiểm tra tất cả các lỗi cấu trúc trong miền
đồng hồ và giữa miền đồng hồ. Hai cách tiếp cận có thể được sử dụng: (1) chụp một lần nóng và
(2) chụp một lần so le.
Chụp đơn một nóng Sử dụng
phương pháp chụp đơn một nóng , một xung chụp chỉ được áp dụng cho một miền đồng hồ trong mỗi
cửa sổ chụp, trong khi tất cả các đồng hồ thử nghiệm khác được giữ không hoạt động. Sơ đồ thời
gian mẫu được thể hiện trong Hình 2.28. Trong hình, bởi vì chỉ có một xung bắt (C1 hoặc C2)
được áp dụng trong mỗi cửa sổ bắt, sơ đồ này chỉ có thể kiểm tra các lỗi cấu trúc miền đồng hồ
và miền liên đồng hồ.
Ưu điểm chính của phương pháp này là nhà thiết kế không phải lo lắng về độ lệch xung nhịp giữa
hai miền đồng hồ trong quá trình tự kiểm tra, vì mỗi miền đồng hồ được kiểm tra độc lập. Yêu cầu
duy nhất là độ trễ d1 và d2
Shift Window Capture Window Cửa sổ Shift Chụp cửa sổ Cửa sổ Shift
C1
CK1
… … d2
…
d1
C2
CK2
… … …
GSE
HÌNH 2.28
Chụp một lần duy nhất.
được điều chỉnh hợp lý; do đó, phương pháp này có thể được sử dụng để kiểm tra tốc độ chậm
của cả miền đồng hồ đồng bộ và không đồng bộ. Một lợi ích khác của việc sử dụng
cách tiếp cận này là một tín hiệu cho phép quét toàn cầu (GSE) tốc độ chậm duy nhất có thể
được sử dụng để điều khiển cả hai miền đồng hồ, giúp dễ dàng tích hợp với tính năng quét. Một
nhược điểm lớn là thời gian kiểm tra lâu hơn, vì tất cả các miền đồng hồ phải được kiểm tra một lúc
một thời gian.
Chụp một lần so le
Có thể giải quyết vấn đề thời gian thử nghiệm lâu khi sử dụng tính năng chụp đơn một lần bằng cách sử dụng
cách tiếp cận chụp một lần so sánh [Wang 2006b]. Một sơ đồ thời gian mẫu là
được thể hiện trong hình 2.29. Trong cách tiếp cận này, xung bắt C1 và C2 được áp dụng trong
một thứ tự tuần tự hoặc so le trong cửa sổ chụp để kiểm tra tất cả các lỗi cấu trúc miền trong đồng hồ và
giữa miền đồng hồ trong hai miền đồng hồ. Vì
miền đồng hồ đồng bộ, điều chỉnh d2 sẽ cho phép chúng tôi phát hiện lỗi trễ giữa miền đồng hồ giữa hai
miền đồng hồ ở tốc độ. Ngoài,
bởi vì d1 và d3 có thể dài như mong muốn, một tín hiệu GSE tốc độ chậm có thể
được dùng. Điều này đơn giản hóa đáng kể việc triển khai vật lý BIST logic cho
thiết kế với nhiều miền đồng hồ. Có thể có một số lỗi kết cấu bảo hiểm
mất mát giữa các miền đồng hồ nếu trình tự theo thứ tự của đồng hồ bắt được cố định cho
tất cả các chu kỳ chụp.
Shift Window Chụp cửa sổ Shift Window

C1
CK1
… …
d1 d2 d 3
C2
CK2 … …
GSE
HÌNH 2.29
Chụp một lần so le.

2.3.4.2 Tải trọng xiên
Skewed-load là một kỹ thuật kiểm tra độ trễ ở tốc độ trong đó xung dịch chuyển cuối cùng
hạ thấp ngay lập tức bởi một xung bắt, chạy ở tần số tự do hoạt động của đồng hồ thử
nghiệm, được sử dụng để khởi chạy quá trình chuyển đổi và thu hồi đáp ứng đầu ra [Savir
1993]. Nó còn được gọi là khởi động theo ca. Kỹ thuật này giải quyết vấn đề phát hiện lỗi
trễ trong miền đồng hồ, vấn đề này không thể được kiểm tra bằng cách sử dụng các sơ đồ
chụp đơn lẻ. Skewed-load sử dụng sự chênh lệch giá trị giữa xung dịch chuyển cuối cùng và
xung dịch chuyển tiếp theo đến dịch chuyển cuối cùng để khởi chạy quá trình chuyển đổi và
sử dụng xung bắt để thu hồi đáp ứng đầu ra. Đối với xung dịch chuyển cuối cùng để khởi chạy
quá trình chuyển đổi, tín hiệu cho phép quét được liên kết với miền đồng hồ phải có khả
năng chuyển hoạt động từ dịch chuyển sang bắt trong một chu kỳ đồng hồ. Ba phương pháp
tiếp cận có thể được sử dụng: (1) tải lệch một nóng, (2) tải xiên được căn chỉnh và (3) tải lệch
Tải một nóng xiên
Tương tự như chụp đơn một nóng, phương pháp tiếp cận tải lệch một nóng kiểm tra lần
lượt tất cả các miền đồng hồ [Bhawmik 1997]. Sơ đồ thời gian mẫu được thể hiện trong Hình
2.30. Sự khác biệt chính là (1) nó áp dụng xung dịch chuyển theo sau-bắt (S1-theo-sau-C1
hoặc S2-theo-sau-C2) để phát hiện lỗi trễ trong miền đồng hồ và (2) mỗi lần quét tín hiệu
cho phép (SE1 hoặc SE2) phải chuyển hoạt động từ chuyển sang bắt trong một chu kỳ đồng hồ
(d1 hoặc d2). Do đó, cách tiếp cận này chỉ có thể được sử dụng để kiểm tra tốc độ các lỗi
trễ trong miền đồng hồ trong cả miền đồng hồ đồng bộ và không đồng bộ. Những nhược điểm là
(1) nó không thể được sử dụng để phát hiện lỗi trễ giữa miền đồng hồ, (2) nó có thời gian
kiểm tra lâu và (3) nó không tương thích với quá trình quét, vì một tín hiệu GSE tốc độ
chậm có thể không còn được sử dụng.
Shift Window Chụp cửa sổ Shift Window Capture Window Shift Window
S1 C1
CK1
… … …
d 1
SE1
S2 C2
CK2 … … …
d2
SE2
HÌNH 2.30
Tải lệch một nóng.
Đã căn chỉnh Skewed-Tải
Các nhược điểm của tải lệch một nóng có thể được giải quyết bằng cách sử dụng lược đồ tải
lệch được căn chỉnh. Một phương pháp tiếp cận tải lệch được căn chỉnh giúp căn chỉnh tất
cả các cạnh chụp với nhau được minh họa trong Hình 2.31 [Nadeau-Dostie 1994] [Nadeau-Dostie
S1
C
S2
S3
CK1
SE1
CK2
SE2
CK3
SE3
HÌNH 2.31
Chụp tải bị lệch được căn chỉnh.
2000]. Cách tiếp cận này được gọi là tải lệch được căn chỉnh theo hướng chụp. Ưu điểm chính
của việc sử dụng phương pháp này là tất cả các lỗi miền trong đồng hồ và miền liên đồng hồ đều
có thể được kiểm tra. Các mũi tên thể hiện trong Hình 2.31 chỉ ra các lỗi trễ có thể được kiểm
tra. Ví dụ, ba mũi tên từ S1 CK1 đến C được sử dụng để kiểm tra tất cả các lỗi trễ trong miền
đồng hồ trong miền đồng hồ được điều khiển bởi CK1 và tất cả các lỗi trễ giữa miền đồng hồ từ
CK1 đến CK2 và CK3. Sáu mũi tên còn lại hiển thị từ S2 (CK2) đến C và S3 (CK3) đến C được sử
dụng để kiểm tra tất cả các lỗi trễ còn lại.
Vì các cạnh hoạt động (cạnh tăng) của ba xung bắt (xem đường gạch ngang C) phải được căn
chỉnh chính xác, mạch phải chứa một đồng hồ tham chiếu và tần số của tất cả các đồng hồ thử
nghiệm còn lại phải được tính từ đồng hồ tham chiếu. Trong ví dụ được đưa ra ở đây, CK1 là
đồng hồ tham chiếu hoạt động ở tần số cao nhất, và CK2 và CK3 có nguồn gốc từ CK1 và được thiết
kế để hoạt động ở 1/2 và 1/4 tần số, tương ứng; do đó, cách tiếp cận này chỉ có thể áp dụng cho
việc kiểm tra tốc độ các lỗi trễ trong miền đồng hồ và giữa miền đồng hồ trong miền đồng hồ đồng
bộ.
Một cách tiếp cận tải lệch được căn chỉnh tương tự giúp căn chỉnh tất cả các cạnh dịch
chuyển cuối cùng, chứ không phải là các cạnh thu được, được thể hiện trong Hình 2.32
[Hetherington 1999] [Rajski 2003]. Cách tiếp cận này được gọi là tải lệch được căn chỉnh khi
khởi chạy. Tương tự như nắm bắt tải lệch được căn chỉnh, nó cũng chỉ có thể áp dụng cho việc
kiểm tra tốc độ các lỗi trễ trong miền đồng hồ và giữa miền đồng hồ trong miền đồng hồ đồng bộ.
Hãy xem xét ba miền đồng hồ, được điều khiển bởi CK1, CK2 và CK3, một lần nữa. Tám mũi tên
giữa đường gạch ngang S và ba xung bắt (C1, C2 và C3) cho biết lỗi trễ miền trong và miền giữa
miền đồng hồ có thể được kiểm tra.
Tuy nhiên, không giống như trong Hình 2.31, để kiểm tra lỗi trễ miền liên đồng hồ từ CK1 đến
CK3, cần có một xung dịch chuyển đặc biệt S1 (khi SE1 được đặt thành 1). Vì phương pháp này
yêu cầu một sơ đồ điều khiển thời gian phức tạp hơn nhiều, một mạch triệt tiêu xung nhịp được
sử dụng để bật hoặc tắt các xung dịch chuyển hoặc bắt đã chọn [Rajski 2003].
Xung đồng hồ có dấu chấm được hiển thị trong hình biểu thị các xung dịch chuyển bị triệt tiêu.
S
Chụp cửa sổ
C1 S1
CK1
SE1
C2
CK2
SE2
C3
CK3
SE3
HÌNH 2.32
Khởi chạy tải lệch được căn chỉnh.
Tải trọng xiên so le

Mặc dù các phương pháp tiếp cận tải lệch được căn chỉnh có thể kiểm tra tất cả các lỗi
trong miền đồng hồ và giữa miền đồng hồ trong các miền đồng hồ đồng bộ, nhưng việc xác
định mức xung vật lý của chúng là cực kỳ khó khăn. Có hai lý do chính. Đầu tiên, để căn
chỉnh hiệu quả tất cả các cạnh đang hoạt động trong quá trình chụp hoặc ca cuối cùng,
mạch phải chứa đồng hồ tham chiếu. Đồng hồ tham chiếu này phải hoạt động ở tần số đồng hồ
nhanh nhất, và tất cả các tần số đồng hồ khác phải bắt nguồn từ đồng hồ tham chiếu; những
thiết kế như vậy hiếm khi tồn tại. (2) Đối với bất kỳ hai cạnh nào không thể được căn
chỉnh chính xác do đồng hồ bị lệch, chúng ta phải sử dụng phương pháp tải lệch một nóng
hoặc thêm mạch vô hiệu hóa chụp trên các đường dẫn dữ liệu chức năng của hai miền đồng
hồ để ngăn chặn sự giao nhau -miền logic tương tác với nhau trong quá trình chụp. Điều
này làm tăng chi phí mạch, làm giảm hiệu suất của mạch chức năng và giảm khả năng kiểm
tra các lỗi giữa miền đồng hồ.
Phương pháp tiếp cận tải trọng lệch so le được thể hiện trong Hình 2.33 giúp giảm
bớt những sai lệch này [Wang 2005b]. Đối với đồng hồ thử nghiệm không thể căn chỉnh chính
xác, một độ trễ d3 được chèn vào, để loại bỏ tương tác lệch đồng hồ giữa hai miền đồng hồ.

S1 C1
CK1
… …
d1
SE1
d3
S2 C2
CK2 … d2
…
SE2
HÌNH 2.33
Tải trọng lệch so le.

Hai xung dịch chuyển cuối cùng (S1 và S2) được sử dụng để tạo ra các chuyển đổi ở đầu ra
của một số ô quét và phản hồi đầu ra cho các chuyển đổi này được ghi lại bởi hai xung bắt
sau (C1 và C2), tương ứng. Cả hai độ trễ d1 và d2 đều được đặt thành tần số hoạt động
của miền đồng hồ tương ứng; do đó, lược đồ này có thể được sử dụng để kiểm tra tất cả
các lỗi trong miền đồng hồ và lỗi cấu trúc miền đồng hồ trong miền đồng hồ không đồng bộ.
Một vấn đề vẫn tồn tại, vì mỗi miền đồng hồ yêu cầu một tín hiệu cho phép quét ở tốc độ,
điều này làm phức tạp việc triển khai vật lý.
2.3.4.3 Chụp kép

Khó khăn thực hiện vật lý khi sử dụng tải lệch có thể được giải quyết bằng cách sử dụng
lược đồ chụp kép. Chụp kép là một kỹ thuật kiểm tra tốc độ khác, trong đó áp dụng hai xung
chụp liên tiếp để khởi chạy quá trình chuyển đổi và thu nhận phản hồi đầu ra. Nó còn được
gọi là bên rộng [Savir 1994] hoặc phóng khi bắt. Sơ đồ chụp kép có thể đạt được chất
lượng kiểm tra thực sự ở tốc độ đối với các lỗi miền trong đồng hồ và giữa miền đồng hồ
trong bất kỳ thiết kế đồng bộ hoặc không đồng bộ nào và dễ dàng triển khai thực tế. Ở đây,
thử nghiệm ở tốc độ thực có nghĩa là (1) cho phép phát hiện lỗi trong miền đồng hồ trong
mỗi miền đồng hồ ở tần số hoạt động riêng và phát hiện lỗi cấu trúc miền liên đồng hồ hoặc
lỗi trễ, tùy thuộc vào mạch đang thử nghiệm là đồng bộ, không đồng bộ hoặc kết hợp cả hai
và (2) dễ dàng triển khai vật lý để tích hợp liền mạch với kỹ thuật quét / ATPG thông
thường.
Chụp kép một lần
Tương tự như tải lệch một nóng, phương pháp chụp kép một nóng kiểm tra từng miền đồng
hồ một. Sơ đồ thời gian mẫu được thể hiện trong Hình 2.34.
Sự khác biệt chính là (1) hai xung bắt liên tiếp được áp dụng (C1-tiếp theo-C2 hoặc C3-
tiếp theo-C4) tại các khoảng dừng tự do của miền đồng hồ tương ứng của chúng (trong khoảng
thời gian d1 hoặc d2) để kiểm tra trong đồng hồ -các lỗi trễ miền và (2) một tín hiệu GSE
tốc độ chậm được sử dụng để điều khiển cả hai miền đồng hồ. Do đó, chương trình này có thể
Shift Window Chụp cửa sổ Shift Window Capture Window Shift Window
C1 C2
CK1 … … …
d1
C3 C4
CK2 … … …
d2
GSE
HÌNH 2.34
Chụp kép một lần.

được sử dụng để kiểm tra tốc độ thực đối với các lỗi trễ trong miền đồng hồ trong cả
miền đồng hồ đồng bộ và không đồng bộ. Vẫn còn hai nhược điểm: (1) nó không thể được
sử dụng để phát hiện lỗi trễ giữa miền đồng hồ và (2) nó có thời gian kiểm tra lâu.
Chụp kép được căn chỉnh
Những hạn chế của sơ đồ chụp kép một nóng có thể được giải quyết bằng cách sử dụng
phương pháp chụp kép được căn chỉnh . Tương tự như phương pháp tiếp cận tải lệch
được căn chỉnh, sơ đồ bắt kép được căn chỉnh cho phép kiểm tra tất cả các lỗi trong
miền đồng hồ và lỗi liên miền đồng hồ [Wang 2006b]. Sự khác biệt chính là (1) áp dụng
hai xung chụp liên tiếp, thay vì xung chuyển dịch theo sau bởi xung bắt và (2) một
tín hiệu GSE tốc độ chậm được sử dụng. Hình 2.35 và 2.36 cho thấy hai biểu đồ thời
gian mẫu. Lược đồ này có thể được sử dụng để kiểm tra tốc độ thực của các miền đồng
hồ đồng bộ. Một nhược điểm lớn là vẫn cần phải căn chỉnh chính xác các xung chụp.
Điều này làm phức tạp việc triển khai vật lý đối với các thiết kế có miền đồng hồ
không đồng bộ.
C1 C
C2
C3
CK1
CK2
CK3
GSE
HÌNH 2.35
Chụp ảnh kép được căn chỉnh.
C
Chụp cửa sổ
C1 C4
CK1
C2
CK2
C3
CK3
GSE
HÌNH 2.36
Khởi chạy tính năng chụp kép được căn chỉnh.

Chụp kép so le Vấn đề liên
kết chụp trong phương pháp chụp kép đã căn chỉnh cuối cùng có thể được giải quyết
bằng cách sử dụng sơ đồ chụp kép so le [Wang 2005a, 2006b].
Sơ đồ thời gian mẫu được thể hiện trong Hình 2.37. Trong cửa sổ chụp, hai xung bắt
được tạo ra cho mỗi miền đồng hồ. Hai xung bắt đầu tiên (C1 và C3) được sử dụng để
tạo chuyển tiếp ở đầu ra của một số ô quét và phản hồi đầu ra đối với chuyển đổi được
ghi lại bởi hai xung bắt thứ hai (C2 và C4), tương ứng. Cả hai độ trễ d2 và d4 đều
được đặt thành tần số hoạt động của miền tương ứng. Bởi vì d1, d3 và d5 có thể được
điều chỉnh theo bất kỳ độ dài nào, chúng tôi có thể chỉ cần sử dụng một tín hiệu GSE
tốc độ chậm duy nhất để điều khiển tất cả các miền đồng hồ; do đó, kiểm tra tốc độ
thực được đảm bảo bằng cách sử dụng cách tiếp cận này cho các miền đồng hồ không đồng
bộ. Bởi vì một tín hiệu GSE duy nhất được sử dụng, sơ đồ này giúp giảm bớt đáng kể
việc triển khai vật lý và cho phép chúng tôi tích hợp BIST logic với quét / ATPG một
cách dễ dàng để cải thiện phạm vi bảo hiểm lỗi sản xuất của mạch.

C1 C2
CK1
… …
d1 d2 d3 d4 d5
C3 C4
… …
CK2
GSE
HÌNH 2.37
Chụp kép so le.
2.3.5 Thực tiễn ngành

Logic BIST có lịch sử hơn 30 năm kể từ khi được phát minh vào những năm 1970.
Mặc dù nó chỉ đi sau vài năm phát minh ra máy quét, logic BIST vẫn chưa nhận được
sự ủng hộ mạnh mẽ của ngành công nghiệp. Thị trường toàn cầu ước tính chiếm gần 10%
thị trường quét. Các sản phẩm BIST logic hiện có trên thị trường bao gồm Encounter
Test từ Cadence Design Systems [Cadence 2007], ETLogic từ LogicVision [LogicVision
2007], LBIST Architect từ Mentor Graphics [Mentor 2007] và TurboBIST-Logic từ SynTest
Technologies [SynTest 2007]. Sản phẩm logic BIST được cung cấp trong Encounter Test
của Cadence hiện bao gồm hỗ trợ trích xuất cấu trúc thử nghiệm, xác minh, mô phỏng
logic cho chữ ký và mô phỏng lỗi cho phạm vi bảo hiểm. Không giống như tất cả ba nhà
cung cấp BIST khác cung cấp cấu trúc BIST logic của riêng họ trong các sản phẩm
tương ứng của họ, Cadence cung cấp dịch vụ chèn cấu trúc BIST logic tùy chỉnh hoặc
sử dụng bất kỳ cấu trúc BIST logic nào do khách hàng chèn; dịch vụ bao gồm làm việc
với khách hàng để có xung nhịp tùy chỉnh trên chip cho BIST logic. Một trường hợp
tương tự phát sinh trong ETLogic từ LogicVision khi sử dụng sơ đồ đồng hồ chụp kép.
Tất cả các sản phẩm BIST logic có sẵn trên thị trường này đều hỗ trợ các kiến trúc
dựa trên STUMPS. Cadence hỗ trợ mạng lan truyền ngẫu nhiên có trọng số
BẢNG 2.1 Tóm tắt các Thông lệ Công nghiệp đối với BIST Logic Tốc độ
Thực tiễn ngành Skewed-Load Chụp kép
Kiểm tra cuộc gặp gỡ Thông qua dịch vụ Thông qua dịch vụ
ETLogic √ Thông qua dịch vụ
Kiến trúc sư LBIST √ √
TurboBIST-Logic √
(Mạng XOR) cho STUMPS với nhiều lựa chọn trọng số [Foote 1997]. Vì
kiểm tra độ trễ ở tốc độ, ETLogic [LogicVision 2007] sử dụng dựa trên tải lệch
ở tốc độ kiến trúc BIST, TurboBIST-Logic [SynTest 2007] triển khai
kiến trúc BIST tốc độ dựa trên chụp kép và Kiến trúc sư LBIST
[Mentor 2007] sử dụng kiến trúc BIST tốc độ kết hợp hỗ trợ cả hai
tải lệch và chụp kép. Ngoài ra, tất cả các sản phẩm đều cung cấp thử nghiệm lỗi độ trễ miền liên
đồng hồ cho các miền đồng hồ đồng bộ. Bạn có thể tìm thấy các bộ điều khiển xung nhịp trên chip
để kiểm tra các lỗi liên miền giữa các miền đồng hồ này ở tốc độ
[Rajski 2003], [Furukawa 2006], [Nadeau-Dostie 2006], và [Nadeau-Dostie 2007].
Bảng 2.1 tóm tắt các sơ đồ xung nhịp chụp cho BIST logic tốc độ được sử dụng
bởi các nhà cung cấp EDA.
2.4 KIỂM TRA NÉN
Nén thử nghiệm có thể giảm 10X đến 100X hoặc thậm chí nhiều hơn về số lượng
dữ liệu thử nghiệm (cả kích thích thử nghiệm và phản ứng thử nghiệm) phải được lưu trữ trên
thiết bị thử nghiệm matic tự động (ATE) [Touba 2006] [Wang 2006a] để thử nghiệm với bộ thử
nghiệm ATPG tối thiểu được tạo xác định. Điều này làm giảm đáng kể yêu cầu bộ nhớ ATE;
thậm chí còn quan trọng hơn, nó làm giảm thời gian kiểm tra vì ít dữ liệu phải được chuyển hơn
trên băng thông giới hạn giữa ATE và chip. Hơn nữa, các phương pháp áp lực thử nghiệm dễ áp
dụng trong ngành vì chúng tương thích
với các quy tắc thiết kế thông thường và các luồng tạo thử nghiệm được sử dụng để kiểm tra quét.
Nén thử nghiệm đạt được bằng cách thêm một số phần cứng bổ sung trên chip trước
chuỗi quét để giải nén kích thích kiểm tra đến từ người kiểm tra và sau
chuỗi quét để thu gọn phản hồi đến người thử nghiệm. Điều này được minh họa trong
Hình 2.38. Phần cứng trên chip bổ sung này cho phép dữ liệu thử nghiệm được lưu trữ trên
người thử nghiệm ở dạng nén. Dữ liệu thử nghiệm vốn có khả năng nén cao vì
thường chỉ 1% đến 5% số bit trên mẫu thử nghiệm được tạo bởi ATPG
chương trình có các giá trị được chỉ định (quan tâm). Do đó, các kỹ thuật nén không mất dữ liệu có thể được
được sử dụng để giảm đáng kể lượng dữ liệu kích thích kiểm tra phải được lưu trữ trên
người thử nghiệm. Bộ giải nén trên chip mở rộng kích thích kiểm tra nén trở lại
vào các mẫu thử nghiệm ban đầu (khớp trong tất cả các bit chăm sóc) khi chúng được chuyển sang
các chuỗi quét. Máy nén trên chip chuyển đổi chuỗi phản hồi đầu ra dài
thành những chữ ký ngắn gọn. Bởi vì nén bị mất, một số lỗi có thể được
bị mất do các giá trị (X) không xác định có thể xuất hiện trong trình tự đầu ra hoặc
D Kích thích kinh tế

Phản ứng
Nén và
Nén chặt
Kích thích kinh tế
Phản ứng
C om
Giá thấp Dựa trên quét
comp pa
ĂN r Mạch điện
và
(CẮT)
ctor
ssor
HÌNH 2.38
Kiến trúc để nén thử nghiệm.
răng cưa trong đó chữ ký phản hồi đầu ra bị lỗi giống với chữ ký phản hồi đầu ra không có lỗi.
Tuy nhiên, với thiết kế phù hợp của mạch đang thử nghiệm (CUT) và mạch nén, tổn thất phạm vi
sự cố có thể được giữ ở mức nhỏ đáng kể.
2.4.1 Mạch để nén kích thích kiểm tra

Một khối kiểm tra được định nghĩa là một vectơ kiểm tra xác định, trong đó các bit không được
gán giá trị bởi thủ tục ATPG được để là “không quan tâm” (X). Thông thường, các thủ tục ATPG
thực hiện điền ngẫu nhiên, trong đó tất cả các X trong khối thử nghiệm được điền ngẫu nhiên
bằng 1 và 0 để tạo ra các vectơ thử nghiệm được chỉ định đầy đủ; tuy nhiên, để nén kích thích
thử nghiệm, việc điền ngẫu nhiên không được thực hiện trong ATPG, do đó tập hợp thử nghiệm kết
quả bao gồm các khối thử nghiệm được chỉ định không đầy đủ. Chữ X làm cho các khối thử nghiệm
dễ nén hơn nhiều so với các vectơ thử nghiệm được chỉ định đầy đủ.
Như đã đề cập trước đó, nén kích thích thử nghiệm phải là một quy trình không mất thông tin
đối với các bit (cẩn thận) được chỉ định để duy trì phạm vi lỗi của các khối thử nghiệm ban
đầu. Sau khi giải nén, các mẫu thử nghiệm kết quả được chuyển vào chuỗi quét phải khớp với các
hình khối thử nghiệm ban đầu trong tất cả các bit (cẩn thận) được chỉ định.
Nhiều phương án nén các khối thử nghiệm đã được khảo sát trong [Touba 2006] và [Wang
2006a]. Hai lược đồ dựa trên giải nén tuyến tính và quét quảng bá được mô tả chi tiết hơn ở
đây chủ yếu là do ngành công nghiệp đã ưu tiên cả hai cách tiếp cận hơn là các lược đồ dựa
trên mã từ quan điểm tỷ lệ nén và chi phí vùng. Những thực hành ngành này có thể được tìm thấy
trong [Wang 2006a].
2.4.1.1 Các lược đồ dựa trên giải nén tuyến tính
Một lớp các sơ đồ nén kích thích thử nghiệm dựa trên việc sử dụng các bộ ép decom tuyến tính
để mở rộng dữ liệu đến từ thiết bị thử nghiệm để lấp đầy các chuỗi quét. Bất kỳ bộ giải nén nào
chỉ bao gồm các cổng XOR và flip-flops đều là một áp suất decom tuyến tính [Konemann 1991]. Bộ
¨
giải nén tuyến tính có một đặc tính rất hữu ích: không gian đầu ra của chúng (tức là không gian
của tất cả các vectơ kiểm tra khả thi mà chúng có thể tạo ra) là một không gian con tuyến tính
được bao trùm bởi ma trận Boolean. Nói cách khác, đối với bất kỳ
bộ giải nén tuyến tính mở rộng kích thích nén m-bit từ trình thử nghiệm thành kích
thích n bit (véc tơ thử nghiệm), tồn tại ma trận Boolean Anxm sao cho tập hợp các
vectơ thử nghiệm có thể được tạo bởi bộ giải nén tuyến tính được kéo dài bởi A. Một
vectơ kiểm tra Z có thể được nén bằng một bộ giải nén tuyến tính cụ thể nếu và chỉ
khi tồn tại một nghiệm cho hệ phương trình tuyến tính, AX = Z, trong đó A là ma trận
đặc trưng của bộ giải nén tuyến tính và X là tập các biến tự do được lưu trữ trên
trình thử nghiệm (mọi bit được lưu trữ trên trình thử nghiệm có thể được coi như
một “biến tự do” có thể được gán bất kỳ giá trị nào, 0 hoặc 1).
Ma trận đặc trưng cho bộ giải nén tuyến tính có thể thu được bằng cách mô phỏng
tượng trưng trong đó mỗi biến tự do đến từ bộ kiểm tra được biểu diễn bằng một ký
hiệu. Một ví dụ được thể hiện trong Hình 2.39, trong đó sử dụng phép phân rã tuyến
tính tuần tự có chứa LFSR. Trạng thái ban đầu của LFSR được biểu diễn bằng các biến
tự do X1 X4 và các biến tự do X5 -X10 được chuyển vào từ hai kênh khi các chuỗi
quét được tải. Sau khi mô phỏng tượng trưng, các giá trị cuối cùng trong chuỗi
quét được biểu diễn bằng các phương trình cho Z1 Z12. Hệ phương trình tuyến
tính tương ứng cho bộ giải nén tuyến tính này được thể hiện trong Hình 2.40.
Mô phỏng biểu tượng diễn ra như sau. Giả sử rằng hạt giống ban đầu X1 -X4 đã
được tải vào flip-flops. Trong chu kỳ đồng hồ đầu tiên, ô lật trên cùng được nạp
XOR của X2 và X5, ô lật thứ hai được tải với X3, ô lật thứ ba được nạp XOR của X1
và X4, và ô lật dưới cùng -flop được tải bằng XOR của X1 và X6. Do đó, chúng ta
thu được Z1 = X2 X5, Z2 = X3, Z3 = X1 X4, và Z4 = X1 X6. Trong chu kỳ đồng
hồ thứ hai, bảng lật trên cùng được tải với XOR
X1
Z9 Z5 Z1
X9 X7 X5 +
X2
Z10 Z6 Z2
X3
Z11 Z7 Z3
+
X4
Z12 Z8 Z4
X10 X8 X6 +
Z9 = X1 X4 X9 Z5 = X3 X7 Z1 = X2 X5 _
Z10 = X1 X2 X5 X6 Z6 = X1 X4 Z2 = X3
Z11 = X2 X3 X5 X7 X8 Z7 = X1 X2 X5 X6 Z3 = X1 X4
Z12 = X3 X7 X10 Z8 = X2 X5 X8 Z4 = X1 X6
HÌNH 2.39
Ví dụ về mô phỏng biểu tượng cho bộ giải nén tuyến tính.

0 1 0 0 1 0 0 0 0 0 Z1
0 0 1 0 0 0 0 0 0 0 X1 Z2
1 0 0 1 0 0 0 0 0 0 X2 Z3
1 0 0 0 0 1 0 0 0 0 X3 Z4
0 0 1 0 0 0 1 0 0 0 X4 Z5
1 0 0 1 0 0 0 0 0 0 X5 Z6
1 1 0 0 1 1 0 0 0 0 X6
= Z7
0 1 0 0 1 0 0 1 0 0 X7 Z8
1 0 0 1 0 0 0 0 1 0 X8 Z9
1 1 0 0 1 1 0 0 0 0 X9 Z10
0 1 1 0 1 0 1 1 0 0 X10 Z11
0 0 1 0 0 0 1 0 0 1 Z12
HÌNH 2.40
Hệ phương trình tuyến tính cho bộ giải nén trong Hình 2.39.
của nội dung của ô lật thứ hai X3 và X7, ô lật thứ hai được tải với nội dung của ô
lật thứ ba (X1 X4 , ô lật thứ ba được tải bằng flop
XOR của
(X2 nộiX5dung
và flip-flop
của ô thứ thứ
nhấttư
flip-
(X1 X6 , và flip-flop dưới cùng được tải với XOR của nội dung của flip-flop đầu
tiên (X2 X5 và X8. Do đó, chúng tôi thu được Z5 = X3 X7, Z6 = X1 X4, Z7 = X1
X2 X5 X6 và Z8 = X2 X5 X8. Trong chu kỳ đồng hồ thứ ba, ô lật trên cùng
được nạp XOR của nội dung ván lật thứ hai (X1 X4 và X9, ván lật thứ hai được tải
với nội dung của ván lật thứ ba (X1 X2 X5 X6 ; ván lật thứ ba được tải với
XOR của nội dung của ô lật đầu tiên (X3 X7 và ô lật thứ tư (X2 X5 X8 , và ô
lật dưới cùng được tải XOR của nội dung của ô lật đầu tiên (X3 X7 và X10. Do đó ,
chúng tôi thu được Z9 = X4 X9, X10.
Z10 =
Tại
X1 đây X6,
điểm,
Z11các
= X2
chuỗiX5quét
X8 được
và Z12
tải= đầy
X3 đủ
X7
với một khối thử nghiệm, do đó, quá trình mô phỏng đã hoàn tất.
Bộ giải nén tuyến tính kết hợp Các bộ
giải nén tuyến tính đơn giản nhất chỉ sử dụng các mạng XOR tổ hợp. Mỗi chuỗi
quét được cung cấp bởi XOR của một số tập hợp con của các kênh đến từ trình thử
¨
nghiệm [Bayraktaroglu 2001, 2003] [Konemann 2003] [Wang 2004] [Mitra 2006].
Ưu điểm so với bộ giải nén tuyến tính tuần tự là phần cứng và điều khiển đơn giản
hơn. Hạn chế là, để mã hóa một khối thử nghiệm, mỗi lát quét phải được mã hóa chỉ
bằng cách sử dụng các biến tự do được dịch chuyển từ trình thử nghiệm trong một chu
kỳ đồng hồ duy nhất (bằng với số kênh). Trong trường hợp xấu nhất, hầu hết các lát
quét được chỉ định cao có xu hướng giới hạn số lượng nén có thể đạt được vì số
lượng kênh từ trình thử nghiệm phải đủ lớn để mã hóa các lát quét được chỉ định cao
nhất. Do đó, rất khó đạt được hiệu suất mã hóa cao (thông thường nó sẽ nhỏ hơn
0,25); đối với các lát quét ít được chỉ định khác, rất nhiều biến miễn phí bị lãng
phí bởi vì những lát quét đó có thể đã được mã hóa với ít biến tự do hơn.
Một cách tiếp cận để cải thiện hiệu quả mã hóa của bộ giải nén tuyến tính tổ hợp,
được đề xuất trong [Krishna 2003b], là điều chỉnh động số
của chuỗi quét được tải trong mỗi chu kỳ đồng hồ. Vì vậy, đối với một lát quét được
chỉ định cao, có thể sử dụng bốn chu kỳ đồng hồ, trong đó 25% chuỗi quét được tải
trong mỗi chu kỳ; đối với lát quét được chỉ định nhẹ, chỉ có thể sử dụng một chu kỳ
đồng hồ trong đó 100% lát quét được tải. Điều này cho phép kết hợp tốt hơn số lượng
biến tự do với số bit được chỉ định để đạt được hiệu quả mã hóa cao hơn. Lưu ý rằng
nó yêu cầu đồng hồ quét được chia thành nhiều miền.
Bộ giải nén tuyến tính tuần tự Các
bộ giải nén tuyến tính tuần tự dựa trên các máy trạng thái hữu hạn tuyến tính như
LFSR, tự động dữ liệu di động hoặc bộ tạo vòng [Mrugalski 2004]. Ưu điểm của bộ giải
nén tuyến tính tuần tự là nó cho phép các biến tự do từ các chu kỳ đồng hồ trước đó
được sử dụng khi mã hóa một lát quét trong chu kỳ đồng hồ hiện tại. Điều này cung cấp
tính linh hoạt cao hơn so với các bộ giải nén tổ hợp và giúp tránh sự cố của các lát
quét được chỉ định cao nhất trong trường hợp xấu nhất hạn chế áp lực tổng thể. Càng
nhiều flip-flops được sử dụng trong bộ giải nén tuyến tính tuần tự, thì tính linh hoạt
được cung cấp càng lớn. [Tobua 2006] đã phân loại các bộ giải nén tuyến tính tuần tự
thành hai lớp:
1. Giống tĩnh. Công việc đầu tiên trong lĩnh vực này là dựa trên việc tạo lại LFSR
tĩnh, một kỹ thuật tính toán một hạt giống (trạng thái ban đầu) cho mỗi khối thử
nghiệm [Touba 2006]. Hạt giống này, khi được tải vào LFSR và chạy ở chế độ tự
¨
trị, tạo ra khối thử nghiệm trong chuỗi quét [Konemann 1991]. Kỹ thuật này đạt
được độ nén bằng cách chỉ lưu trữ các hạt thay vì các khối thử nghiệm đầy đủ.
Một hạn chế của việc sử dụng tính năng gửi lại tĩnh để nén các vectơ thử
nghiệm trên trình thử nghiệm là trình thử nghiệm không hoạt động trong khi LFSR
đang chạy ở chế độ tự trị. Một cách giải quyết vấn đề này là sử dụng một thanh
ghi bóng cho LFSR để giữ dữ liệu đến từ trình thử nghiệm trong khi LFSR đang
chạy ở chế độ tự trị [Volkerink 2003] [Wohl 2003b].
Một nhược điểm khác của việc gửi lại tĩnh là LFSR ít nhất phải lớn bằng số
bit được chỉ định trong khối thử nghiệm. Một cách giải quyết vấn đề này là chỉ
giải nén một cửa sổ quét (một số lượng giới hạn các lát quét) trên mỗi hạt giống
[Krishna 2002] [Volkerink 2003] [Wohl 2005].
¨
2. Tạo giống động. [Konemann 2001], [Krishna 2001], và [Rajski 2004] đã đề xuất các
cách tiếp cận tạo giống động. Việc gửi lại động yêu cầu đưa các biến miễn phí
đến từ trình thử nghiệm vào LFSR khi nó tải các chuỗi quét [Touba 2006]. Hình
2.41 cho thấy một ví dụ chung về bộ giải nén tuyến tính tuần tự sử dụng b kênh
từ trình thử nghiệm để liên tục đưa các biến miễn phí vào LFSR khi nó tải các
chuỗi quét thông qua một bộ giải nén tuyến tính tổ hợp, thường là mạng XOR tổ
hợp. Mạng này mở rộng các đầu ra LFSR để lấp đầy n chuỗi quét. Ưu điểm của việc
gửi lại động so với gửi lại tĩnh là nó cho phép hoạt động theo dòng liên tục,
trong đó người kiểm tra luôn chuyển dữ liệu nhanh nhất có thể và không bao giờ
nhàn rỗi, và nó cho phép sử dụng một LFSR nhỏ.
Chuỗi quét 1 (m bit)

L
Chuỗi quét 2 (m bit)
F
b Các kênh
từ Tester S
R
Chuỗi quét n (m bit)
HÌNH 2.41
Bộ giải nén tuyến tính tuần tự điển hình.
Trong [Rajski 2004], các tác giả đã mô tả một phương pháp luận để quét vector nén sion dựa
trên một bộ giải nén tuyến tính tuần tự. Thay vì sử dụng LFSR, công việc này sử dụng bộ tạo
vòng [Mrugalski 2004], giúp cải thiện tính linh hoạt của mã hóa và cung cấp các lợi thế về hiệu
suất. Một số lượng cố định các biến tự do được chuyển vào khi giải nén mỗi khối thử nghiệm.
Trong trường hợp này, logic điều khiển rất đơn giản vì phương pháp này giải nén mọi khối thử
nghiệm theo cùng một cách.
Ràng buộc ATPG tạo ra các khối thử nghiệm có thể mã hóa được bằng cách sử dụng số lượng biến
miễn phí cố định.
¨
Trong [Konemann 2001], các tác giả đã mô tả một phương pháp luận cho sự kết hợp véc tơ
quét trong đó số lượng các biến tự do được sử dụng để mã hóa mỗi khối thử nghiệm là khác nhau.
Phương pháp này yêu cầu phải có thêm một kênh từ trình thử nghiệm để chuyển sang đồng hồ quét.
Đối với một lát quét được chỉ định nhiều, kênh điều chỉnh bổ sung này sẽ dừng chuyển dịch quét
trong một hoặc nhiều chu kỳ, cho phép LFSR tích lũy đủ số lượng biến miễn phí từ trình thử
nghiệm để giải quyết lát quét hiện tại trước khi tiếp tục chuyển sang chu kỳ tiếp theo. Cách
tiếp cận này giúp dễ dàng kiểm soát số lượng biến miễn phí mà trình giải nén sử dụng để giải
nén từng khối thử nghiệm. Tuy nhiên, kênh kiểm tra bổ sung sử dụng một số băng thông dữ liệu
thử nghiệm.
2.4.1.2 Các lược đồ dựa trên truyền phát-quét
Một lớp khác của sơ đồ nén kích thích kiểm tra dựa trên việc phát cùng một giá trị tới nhiều
chuỗi quét. Điều này lần đầu tiên được đề xuất vào [Lee 1998] và [Lee 1999]. Vì tính đơn giản
và hiệu quả của nó, phương pháp này đã được sử dụng làm cơ sở của nhiều kiến trúc nén thử
nghiệm, bao gồm một số thiết kế thương mại cho các công cụ khả năng thử nghiệm (DFT).
Quét phát sóng
Để minh họa khái niệm cơ bản về quét phát sóng, trước tiên hãy xem xét hai mạch lõm sâu C1
và C2. Giả sử rằng hai đoạn mạch này có tập nghiệm riêng t1k > và t2 = < t21 t22 t2l > tương
bắt đầu ứng. Nói chung, tập thử nghiệm T1 nhiên
= < t11
và t12
các có
mẫuthể
xácbao
định.
gồm Ởcác
thời
mẫu
điểm
ngẫu
Scan_input
SC1 SC2 SCK

…
1 2 3… N1 1 2 3… N2 1 2 3… Không
…
C1 C2 Ck
HÌNH 2.42
Phát sóng để quét các chuỗi dẫn động các mạch độc lập.
của quy trình ATPG, ban đầu thường sử dụng các mẫu ngẫu nhiên để phát hiện các lỗi dễ
phát hiện. Nếu các mẫu ngẫu nhiên giống nhau được sử dụng khi tạo cả T1 và T2 thì
chúng ta có thể có t11 = t21 t12 = t22 cho đến
lỗimẫu
đã thứ
được
i nào
phátđó.
hiện
Saubằng
khi các
hầu mẫu
hết ngẫu
các
nhiên, các mẫu xác định được tạo ra cho các lỗi khó phát hiện còn lại. Nói chung những
mẫu này có nhiều bit "không quan tâm". Ví dụ, khi tạo t1 i + 1 , nhiều bit không quan
tâm có thể vẫn tồn tại khi không có thêm lỗi nào trong C1 có thể được phát hiện. Sử
dụng mẫu thử nghiệm với các bit được gán cho đến nay cho C1, chúng ta có thể chỉ định
thêm các giá trị cụ thể cho các bit không quan tâm trong mẫu để phát hiện lỗi trong C2.
Do đó, mô hình cuối cùng sẽ hiệu quả trong việc phát hiện lỗi ở cả C1 và C2.
Khái niệm chia sẻ mẫu có thể được mở rộng cho nhiều mạch như minh họa trong Hình
2.42. Một ưu điểm chính của việc sử dụng tính năng quét quảng bá cho các tín hiệu vòng
độc lập là tất cả các lỗi có thể phát hiện được trong tất cả các mạch gốc cũng sẽ có
thể phát hiện được với cấu trúc phát sóng. Điều này là do nếu một vectơ kiểm tra có
thể phát hiện lỗi trong mạch độc lập thì vẫn có thể áp dụng vectơ này để phát hiện
lỗi trong cấu trúc quảng bá. Do đó, phương pháp quét quảng bá sẽ không ảnh hưởng đến
phạm vi sự cố nếu tất cả các mạch là độc lập. Lưu ý rằng quét quảng bá cũng có thể
được áp dụng cho nhiều chuỗi quét của một mạch đơn lẻ nếu tất cả các mạch con được
điều khiển bởi các chuỗi quét là độc lập.
Quét Illinois
Nếu quét quảng bá được sử dụng cho nhiều chuỗi quét của một mạch trong đó các mạch
con được điều khiển bởi chuỗi quét không độc lập, thì đặc tính luôn có thể phát hiện
tất cả các lỗi sẽ bị mất. Lý do cho điều này là nếu hai chuỗi quét đang chia sẻ cùng
một kênh, thì ô quét thứ i trong mỗi chuỗi quét sẽ luôn được tải với các giá trị giống
hệt nhau. Nếu một số lỗi yêu cầu hai ô quét như vậy có các giá trị trái ngược nhau để
được phát hiện, thì sẽ không thể phát hiện ra lỗi này bằng quá trình quét quảng bá.
Để giải quyết vấn đề một số lỗi không được phát hiện khi sử dụng tính năng quét
quảng bá cho nhiều chuỗi quét của một mạch đơn, kiến trúc quét Illinois đã được đề
xuất trong [Hamzaoglu 1999] và [Hsu 2001]. Kiến trúc quét này bao gồm
Quét vào
Phân đoạn 1
Phân đoạn 2
Phân đoạn 3 Quét ra
Phân đoạn 4
(một)
Quét vào Quét ra

Chuỗi quét
(b)
HÌNH 2.43
Hai chế độ của kiến trúc quét Illinois: (a) chế độ quảng bá và (b) chế độ chuỗi nối tiếp.
của hai chế độ hoạt động, cụ thể là chế độ quảng bá và chế độ quét nối tiếp, được
minh họa trong Hình 2.43. Chế độ phát sóng được sử dụng đầu tiên để phát hiện hầu hết
các lỗi trong mạch. Trong chế độ này, một chuỗi quét được chia thành nhiều nhóm con
được gọi là phân đoạn và cùng một vectơ có thể được chuyển thành tất cả các phân
đoạn thông qua một đầu vào quét-in được chia sẻ duy nhất. Dữ liệu phản hồi từ tất cả
các nhóm con sau đó được nén lại bằng MISR hoặc máy nén không gian / thời gian khác.
Đối với các lỗi còn lại không thể phát hiện được ở chế độ phát sóng, chế độ quét nối
tiếp được sử dụng khi có thể áp dụng bất kỳ mẫu kiểm tra nào. Điều này đảm bảo rằng
có thể đạt được phạm vi bảo hiểm lỗi hoàn toàn. Logic bổ sung cần thiết để triển khai
kiến trúc quét Illinois bao gồm một số bộ ghép kênh và một số logic điều khiển đơn
giản để chuyển đổi giữa hai chế độ. Diện tích trên đầu của lôgic này thường khá nhỏ
so với diện tích chip tổng thể.
Hạn chế chính của kiến trúc quét Illinois là không đạt được nén thử nghiệm khi chạy
ở chế độ quét nối tiếp. Điều này có thể làm giảm đáng kể tỷ lệ nén tổng thể nếu nhiều
mẫu thử nghiệm phải được áp dụng trong chế độ quét nối tiếp. Để giảm số lượng mẫu
cần được áp dụng trong chế độ quét nối tiếp, có thể sử dụng quét quảng bá nhiều đầu
vào hoặc quét quảng bá có thể cấu hình lại.
Các kỹ thuật này được mô tả tiếp theo.
Quét phát nhiều đầu vào
Thay vì chỉ sử dụng một kênh để điều khiển tất cả các chuỗi quét, quét truyền rộng
nhiều đầu vào có thể được sử dụng khi có nhiều hơn một kênh [Shah 2004]. Mỗi kênh có
thể điều khiển một số tập hợp con của chuỗi quét. Nếu hai chuỗi quét phải được điều
khiển độc lập để phát hiện lỗi, thì chúng có thể được gán cho các kênh khác nhau.
Càng sử dụng nhiều kênh và mỗi chuỗi quét càng ngắn thì càng dễ phát hiện nhiều lỗi
hơn vì ATPG có ít ràng buộc hơn.
Do đó, việc xác định cấu hình yêu cầu số lượng kênh tối thiểu để phát hiện tất cả các
lỗi có thể phát hiện được rất mong muốn với kỹ thuật quét quảng bá nhiều đầu vào.
Quét phát sóng có thể cấu hình lại
Quét quảng bá nhiều đầu vào có thể yêu cầu một số lượng lớn các kênh để đạt được
phạm vi bảo hiểm lỗi cao. Để giảm số lượng kênh được yêu cầu, có thể sử dụng phương pháp quét
quảng bá không thể định cấu hình lại . Ý tưởng là cung cấp khả năng
định cấu hình lại tập hợp các chuỗi quét mà mỗi kênh điều khiển. Hai phương án cấu hình lại
khẩu phần có thể đã được đề xuất, đó là cấu hình lại tĩnh [Pandey 2002]
[Samaranayake 2003] và cấu hình lại động [Li 2004] [Sitchinava 2004]
[Wang 2004] [Han 2005c]. Trong cấu hình lại tĩnh, cấu hình lại chỉ có thể
được thực hiện khi một mẫu mới được áp dụng. Đối với phương pháp này, lỗi đích
tập hợp có thể được chia thành nhiều tập hợp con và mỗi tập hợp con có thể được kiểm tra bởi một
cấu hình. Sau khi kiểm tra một tập hợp các lỗi, cấu hình có thể được thay đổi
để kiểm tra một tập hợp con các lỗi khác. Trong cấu hình lại động, cấu hình có thể
được thay đổi trong khi quét theo mẫu. Điều này cung cấp khả năng linh hoạt cấu hình lại nhiều
hơn và do đó nói chung có thể dẫn đến kết quả tốt hơn với ít kênh hơn. Đây là
đặc biệt quan trọng đối với lõi cứng khi không thể tái tạo các mẫu thử nghiệm do lõi ven dor
cung cấp. Hạn chế của cấu hình lại động so với tĩnh
cấu hình lại là cần có thêm thông tin kiểm soát để cấu hình lại
đúng lúc, trong khi đối với cấu hình lại tĩnh, thông tin điều khiển ít hơn nhiều
vì cấu hình lại chỉ được thực hiện một vài lần (chỉ sau khi tất cả các mẫu thử nghiệm
sử dụng một cấu hình cụ thể đã được áp dụng).
Ghim Ghim Ghim Ghim

Dòng điều khiển
1 2 3 4
0 Chuỗi quét 1
0 Chuỗi quét 2
0 Chuỗi quét 3
0 Chuỗi quét 4
Chuỗi quét 5
Chuỗi quét 6
0 Chuỗi quét 7
Chuỗi quét 8
HÌNH 2.44
Ví dụ mạng MUX với (các) đường điều khiển chỉ được kết nối với các chân chọn của bộ ghép kênh.
Hình 2.44 cho thấy một ví dụ về mạng ghép kênh (MUX), có thể được sử dụng cho cấu hình
động. Khi một giá trị trên dòng điều khiển được chọn, dữ liệu cụ thể ở bốn chân đầu vào sẽ
được truyền tới tám đầu vào chuỗi quét. Ví dụ: khi dòng điều khiển được đặt thành 0 (hoặc
1), đầu ra của chuỗi quét 1 sẽ trực tiếp nhận dữ liệu đầu vào từ chân 4 (hoặc chân 1).
Quét ảo
Thay vì sử dụng mạng MUX để nén kích thích kiểm tra, mạng logic tổ hợp cũng có thể được sử
dụng làm bộ giải nén. Công việc mạng logic tổ hợp có thể bao gồm bất kỳ sự kết hợp nào của
các cổng tổ hợp đơn giản, chẳng hạn như bộ đệm, bộ nghịch lưu, cổng AND / OR, MUX và cổng
XOR. Lược đồ này, được gọi là quét ảo, khác với quét quảng bá có thể cấu hình lại và áp
suất phân tử tuyến tính tổ hợp trong đó các mạng MUX và XOR thuần túy được phép tương
ứng. Mạng logic quốc gia combi có thể được chỉ định như một tập hợp các ràng buộc hoặc chỉ
là một mạch mở rộng cho ATPG. Trong cả hai trường hợp, các khối thử nghiệm mà ATPG tạo ra
là các kích thích ép com cho chính bộ giải nén. Không cần phải giải các phương trình tuyến
tính, và tính năng nén động có thể được sử dụng một cách hiệu quả trong quá trình ATPG.
Sơ đồ quét ảo đã được đề xuất trong [Wang 2002] và [Wang 2004]. Trong những bài báo này,
bộ giải nén được gọi là một máy thu phát sóng. Các tác giả cũng đề xuất bổ sung logic bổ
sung, khi được yêu cầu, thông qua đầu vào VirtualScan để giảm hoặc loại bỏ các ràng buộc
áp đặt lên bộ giải nén (bộ phát sóng), do đó mang lại ít hoặc không mất vùng phủ lỗi do nén
kích thích thử nghiệm.
Theo nghĩa rộng, quét ảo là một loại quét phát sóng tổng quát, quét Illinois, quét quảng
bá nhiều đầu vào, quét quảng bá có thể cấu hình lại và giải nén tuyến tính tổ hợp. Ưu điểm
của việc sử dụng quét ảo là nó cho phép ATPG trực tiếp tìm kiếm một khối thử nghiệm có thể
được áp dụng bởi trình giải nén và cho phép nén động rất hiệu quả. Do đó, quét ảo có thể
tạo ra các bộ thử nghiệm ngắn hơn bất kỳ sơ đồ nén kích thích thử nghiệm nào dựa trên việc
giải các phương trình tuyến tính; tuy nhiên, bởi vì sơ đồ này có thể áp đặt các ràng buộc
XOR hoặc MUX trực tiếp lên mạch gốc, nên có thể mất nhiều thời gian hơn so với các sơ đồ
dựa trên việc giải các phương trình tuyến tính để tạo ra các khối thử nghiệm hoặc các kích
thích nén. Hai ví dụ về mạch giải nén quét ảo được thể hiện trong Hình 2.45.
2.4.1.3 So sánh
Trong phần này, chúng tôi so sánh tính linh hoạt của mã hóa cho các loại kỹ thuật giải nén
song quốc com khác nhau: quét Illinois sử dụng mạng bộ đệm thuần túy, quét quảng bá có thể
cấu hình lại bằng mạng MUX và giải nén tổ hợp tuyến tính chỉ sử dụng cổng XOR một cấp 2 đầu
vào hoặc một- cấp, cổng XOR ba đầu vào [Dutta 2006].
Hãy coi các bit đến từ trình thử nghiệm mỗi chu kỳ đồng hồ như một lát của trình thử
nghiệm. Sau đó, lát của trình thử nghiệm được mở rộng mỗi chu kỳ đồng hồ để lấp đầy lát
quét, bằng với số chuỗi quét. Các tác giả trong [Dutta 2006] đã thực hiện một số thử nghiệm
để đo lường tính linh hoạt của mã hóa của các cách khác nhau để mở rộng các lát của trình
thử nghiệm thành các lát quét. Hình 2.46 cho thấy tỷ lệ phần trăm của tất cả các lát quét có thể có
Cổng đầu vào quét bên ngoài Đầu vào quét VirtualScan
SI 1 SI 2 VI 1 VI 2
s10 s11 s12 s13 s20 s21 s22 s23
Đầu vào chuỗi quét nội bộ
(một)
Cổng đầu vào quét bên ngoài Đầu vào quét VirtualScan
SI1 SI2 VI1 VI2
s10 s11 s12 s13 s20 s21 s22 s23
Đầu vào chuỗi quét nội bộ
(b)
HÌNH 2.45
Ví dụ về mạch giải nén quét ảo: (a) đài truyền hình sử dụng mạng XOR mẫu với các đầu vào VirtualScan nhiều
màu hơn để giảm mất vùng phủ sóng và (b) đài truyền hình sử dụng mạng MUX mẫu
với các đầu vào VirtualScan bổ sung cũng có thể được kết nối với các chân dữ liệu của bộ ghép kênh.
số lượng bit được chỉ định khác nhau có thể được mã hóa trong từng trường hợp để mở rộng
lát của trình kiểm tra 16 bit thành lát quét 160 bit với tỷ lệ mở rộng (hoặc tỷ lệ phân chia)
của 10. Trục x là số bit được chỉ định trong lát quét và trục y là
tỷ lệ phần trăm của tất cả các kết hợp có thể có của số bit được chỉ định đó
có thể được mã hóa. Như biểu đồ cho thấy, tất cả các mạng giải nén luôn có thể
mã hóa một bit được chỉ định. Tuy nhiên, khi số lượng bit được chỉ định tăng lên,
xác suất có thể mã hóa lát quét giảm xuống. Bởi vì quét Illinois có
khả năng mã hóa linh hoạt nhất, nó có xác suất mã hóa thấp nhất
một lát quét. Kết quả sử dụng MUX được hiển thị cho hai trường hợp. Một là nơi
dòng kiểm soát và dữ liệu được tách biệt (tức là, một trong các kênh của người kiểm tra được dành riêng cho
điều khiển dòng lựa chọn và 15 kênh người thử nghiệm khác được sử dụng để điều khiển dữ liệu
dòng). Cái còn lại là nơi kết hợp tất cả 16 kênh của người thử nghiệm được sử dụng để thúc đẩy
100.0
Illinois
MUX-Riêng biệt
80.0
MUX-Kết hợp
XOR 2 đầu vào
XOR 3 đầu vào XOR
60.0
40.0
20.0
0,0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
Bit được chỉ định
HÌNH 2.46
Mã hóa linh hoạt giữa các lược đồ giải nén tổ hợp.
lựa chọn hoặc các dòng dữ liệu của MUX. Kết quả chỉ ra rằng có thể đạt được tính
linh hoạt của mã hóa cao hơn bằng cách không có đường điều khiển riêng biệt. Một kết
quả thú vị khác là việc sử dụng cổng XOR hai đầu vào không tốt bằng việc sử dụng MUX
cho số lượng bit được chỉ định thấp, nhưng nó trở nên tốt hơn MUX khi số lượng bit
được chỉ định bằng 10 hoặc nhiều hơn. Sử dụng XOR ba đầu vào cung cấp tính linh hoạt
mã hóa tốt hơn đáng kể, mặc dù nó đi kèm với sự đánh đổi của việc tăng thêm độ phức
tạp cho ATPG so với các ATPG khác.
Các thí nghiệm chỉ ra rằng việc sử dụng mạng XOR tổ hợp để giải nén kích thích thử
nghiệm cung cấp độ linh hoạt mã hóa cao nhất và do đó có thể cung cấp khả năng nén
tốt hơn so với việc sử dụng các lược đồ dựa trên phát sóng-quét khác. Càng nhiều đầu
vào được sử dụng trên mỗi cổng XOR, thì khả năng mã hóa linh hoạt càng tốt. Tính linh
hoạt của mã hóa tốt hơn cho phép tỷ lệ mở rộng tích cực hơn và cho phép ATPG thực
hiện nén động hơn dẫn đến nén tốt hơn.
2.4.2 Mạch để nén phản hồi thử nghiệm
Việc nén phản hồi thử nghiệm được thực hiện ở đầu ra của chuỗi quét. Mục đích là để
giảm lượng phản hồi thử nghiệm cần được chuyển lại cho người thử nghiệm. Trong khi
nén kích thích thử nghiệm phải không mất dữ liệu, nén phản hồi thử nghiệm có thể bị
mất mát. Một số lượng lớn các kế hoạch nén phản ứng thử nghiệm khác nhau đã được
trình bày và mô tả ở nhiều mức độ khác nhau trong tài liệu [Wang 2006a]. Hiệu quả của
mỗi chương trình nén phụ thuộc vào khả năng tránh răng cưa và dung nạp các bit phản
hồi kiểm tra không xác định hoặc của X. Những chương trình này có thể
được nhóm thành ba loại: (1) đầm không gian, (2) đầm thời gian, và (3) đầm hỗn hợp
không gian và thời gian.
Thông thường, máy đầm không gian sử dụng sơ đồ nén không gian bao gồm các cổng
XOR, trong khi máy đầm thời gian sử dụng sơ đồ đầm nén thời gian là MISR. Máy đầm
không gian và thời gian hỗn hợp thường cấp máy đầm không gian thành máy đầm thời
gian. Sự khác biệt giữa đầm nén không gian và đầm nén thời gian là máy đầm nén không
gian nén một mẫu đầu ra rộng m-bit thành một mẫu đưa ra rộng p-bit (trong đó p <m),
trong khi máy đầm thời gian nén n mẫu đầu ra thành q đầu ra các mẫu (trong đó q <n).
Phần này trình bày một số chương trình đầm nén được sử dụng rộng rãi trong công
nghiệp. Các kỹ thuật đầy hứa hẹn để dung nạp X cũng được bao gồm.
2.4.2.1 Nén không gian

Máy đầm không gian là một mạch tổ hợp để nén m đầu ra của cuit được thử nghiệm thành
n đầu ra thử nghiệm, trong đó n <m. Sự nén chặt không gian có thể được coi là quy
trình nghịch đảo của sự mở rộng tuyến tính (đã được mô tả trong Phần 2.4.1.2).
Nó có thể được biểu thị dưới dạng hàm của vectơ đầu vào (tức là dữ liệu đang được
quét ra) và vectơ đầu ra (dữ liệu đang được theo dõi):
Y = X
trong đó X là vectơ đầu vào m-bit và Y là vectơ đầu ra n-bit, n <m. Bởi vì mỗi chuỗi
đầu ra có thể chứa các giá trị không xác định (X), sơ đồ nén không gian được sử dụng
phải có khả năng che giấu hoặc dung nạp các ẩn số để ngăn lỗi không bị phát hiện.
X-Compact
X-compact [Mitra 2004] là một kỹ thuật nén đáp ứng dung sai X và đã được sử dụng
trong một số thiết kế. Mạch đầm kết hợp được thiết kế bằng kỹ thuật X-compact được
gọi là máy đầm X. Hình 2.47 cho thấy một
SC1 SC2 SC3 SC4 SC5 SC6 SC7 SC8
CHORUS CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR CHOR
XOR XOR XOR XOR XOR
Hết 1 Hết 2 Hết 3 Hết 4 Hết 5
HÌNH 2.47
Máy đầm chữ X với tám đầu vào và năm đầu ra.
ví dụ về máy đầm chữ X với tám đầu vào và năm đầu ra. Nó bao gồm 4 cổng XOR ba đầu
vào và 11 cổng XOR hai đầu vào.
X-compactor có thể được biểu diễn dưới dạng ma trận nhị phân (ma trận chỉ có 0 và
1) với n hàng và k cột; ma trận này được gọi là ma trận thu gọn X.
Mỗi hàng của ma trận X-compact tương ứng với một chuỗi quét và mỗi cột tương ứng
với một đầu ra X-compactor. Mục nhập ở hàng i và cột j của ma trận là 1 nếu và chỉ
khi đầu ra máy đầm X thứ j phụ thuộc vào đầu ra chuỗi quét thứ i; nếu không, mục nhập
ma trận là 0. Ma trận nén X tương ứng M của máy đầm X được thể hiện trong Hình 2.47
như sau:
11100
10110
11010
11001
M =
10101
10011
01011
00111
Đối với máy đầm tuần tự thông thường, chẳng hạn như MISR, có hai nguồn tạo răng
cưa: che lỗi và hủy lỗi. Che dấu lỗi xảy ra khi một hoặc nhiều lỗi được ghi lại
trong máy đầm trong một cổng propa chu kỳ đơn thông qua đường phản hồi và bị loại
bỏ với các lỗi trong các chu kỳ sau đó.
Việc hủy bỏ lỗi xảy ra khi một bit lỗi được ghi lại trong thanh ghi dịch chuyển bị
dịch chuyển và cuối cùng bị hủy bởi một bit lỗi khác. Loại bỏ lỗi là một loại răng
cưa đặc trưng cho máy nén tuần tự nhiều đầu vào. Vì máy đầm chữ X là máy đầm kết
hợp nên nó chỉ gây ra hiện tượng che lỗi. Để xử lý răng cưa, các định lý sau đây
cung cấp cơ sở để thiết kế máy đầm X một cách có hệ thống:
Định lý 2.1
Nếu chỉ một chuỗi quét duy nhất tạo ra lỗi ở bất kỳ chu kỳ quét ra nào, máy nén X
được đảm bảo sẽ tạo ra lỗi ở các đầu ra của máy nén X ở chu kỳ quét ra đó nếu và
chỉ khi không có hàng nào của ma trận X-compact chứa tất cả là 0.
Định lý 2.2
Các lỗi từ bất kỳ một, hai hoặc số lẻ chuỗi quét nào trong cùng một chu kỳ quét
ra được đảm bảo sẽ tạo ra lỗi ở các đầu ra của X-compactor tại chu kỳ quét ra đó
nếu mọi hàng của ma trận X-compact là khác không, khác biệt, và chứa một số lẻ là
1.
Nếu tất cả các hàng của ma trận thu gọn X là khác biệt và chứa một số lẻ là 1,
thì XOR theo chiều dọc bit của hai hàng bất kỳ là khác không. Ngoài ra, XOR theo
chiều bit của bất kỳ số hàng lẻ nào cũng khác không. Do đó, lỗi từ bất kỳ một hoặc
bất kỳ hai hoặc bất kỳ số lẻ nào của chuỗi quét trong cùng một chu kỳ quét ra được
đảm bảo sẽ tạo ra lỗi ở các đầu ra của máy đầm ở chu kỳ quét ra đó. Bởi vì tất cả các hàng
của ma trận thu gọn X của Hình 2.47 là khác biệt và kỳ lạ, theo Định lý 2.2, các lỗi đồng
thời từ bất kỳ hai hoặc chuỗi quét lẻ bất kỳ trong cùng một chu kỳ quét ra được đảm bảo
sẽ được phát hiện.
Kỹ thuật X-compact không xâm nhập và không phụ thuộc vào các mẫu thử nghiệm được sử
dụng để kiểm tra mạch. Việc chèn X-compactor không yêu cầu bất kỳ thay đổi lớn nào đối với
luồng ATPG; tuy nhiên, X-compactor không thể đảm bảo rằng các lỗi khác với những lỗi được
mô tả trong Định lý 2.1 và Định lý 2.2 là có thể phát hiện được.
Chặn X
Thay vì dung nạp X trên bộ nén phản hồi, X cũng có thể bị chặn trước khi đến bộ đầm phản
hồi. Trong quá trình thiết kế, những bộ tạo X (nguồn X) tiềm năng này có thể được xác
định bằng cách sử dụng trình kiểm tra quy tắc thiết kế quét. Khi máy phát điện X có khả
năng tiếp cận bộ nén phản hồi, nó phải được sửa [Naruse 2003] [Patel 2003]. Quá trình này
thường được gọi là chặn X hoặc giới hạn X.
Trong chặn X, đầu ra của nguồn X có thể bị chặn ở bất kỳ đâu dọc theo đường lan truyền
của nó trước khi X đến được máy nén. Trong trường hợp nguồn X bị tắc ở vị trí gần đó
trong quá trình thử nghiệm và không đến được máy đầm, thì không cần sửa thêm; tuy nhiên,
phải cẩn thận để đảm bảo rằng không có điểm quan sát nào được thêm vào giữa nguồn X và vị
trí mà nó bị chặn.
Chặn X có thể đảm bảo rằng không có X nào được quan sát thấy; tuy nhiên, nó không cung
cấp một phương tiện để quan sát các lỗi, lỗi này chỉ có thể truyền đến một điểm có thể
quan sát được thông qua nguồn X hiện đã bị chặn. Điều này có thể dẫn đến mất phạm vi bảo
hiểm lỗi. Nếu số lượng lỗi như vậy đối với máy phát X có giới hạn nhất định phù hợp với
chi phí, thì một hoặc nhiều điểm quan sát có thể được thêm vào trước nguồn X để cung cấp
điểm có thể quan sát được mà các lỗi đó có thể lan truyền. Các phương pháp chặn X hoặc
giới hạn X này đã được thảo luận nhiều trong [Wang 2006a].
X-Masking
Mặc dù nó có thể không dẫn đến mất vùng phủ lỗi, nhưng kỹ thuật chặn X bổ sung thêm chi
phí khu vực và có thể ảnh hưởng đến độ trễ do logic được chèn vào. Không có gì ngạc nhiên
khi thấy rằng, trong các thiết kế phức tạp, hơn 25% chu kỳ quét có thể chứa một hoặc
nhiều X trong phản hồi thử nghiệm. Rất khó để loại bỏ các X dư này bằng DFT; do đó, một
bộ mã hóa có dung sai X cao là rất hấp dẫn. Thay vì chặn chữ X nơi chúng được tạo ra, chữ
X cũng có thể bị che ngay trước bộ nén phản hồi [Wohl 2004] [Han 2005a] [Volkerink 2005]
[Rajski 2005, 2006]. Một mạch mặt nạ X ví dụ được thể hiện trong Hình 2.48. Bộ điều khiển
mặt nạ áp dụng giá trị logic 1 vào thời điểm thích hợp để ẩn bất kỳ đầu ra quét nào có
chứa X.
Dữ liệu mặt nạ là cần thiết để cho biết khi nào việc tạo mặt nạ sẽ diễn ra. Các dữ liệu
mặt nạ này có thể được lưu trữ ở định dạng nén và có thể được giải nén bằng phần cứng
trên chip. Các kỹ thuật nén có thể có là gửi lại LFSR giả ngẫu nhiên có trọng số hoặc mã
hóa thời lượng chạy [Volkerink 2005].
Quét ra 1
Mặt nạ Bit 1
Quét ra 2
Mặt nạ Bit 2
Máy đầm
Quét ra 3
Mặt nạ Bit 3
Mặt nạ
HÌNH 2.48
Một mạch mặt nạ X ví dụ.
X-Impact
Mặc dù X-compact, X-block và X-masking đều có thể giảm đáng kể tổn thất vùng phủ lỗi
do X hiện diện tại các đầu vào của máy nén không gian, kỹ thuật tác động X được mô
tả trong [Wang 2004] rất hữu ích trong việc đó nó chỉ đơn giản sử dụng ATPG để xử lý
theo thuật toán tác động của lượng dư X lên máy nén không gian mà không cần thêm
bất kỳ mạch bổ sung nào.
Ví dụ 2.1
Một ví dụ về xử lý tác động X theo thuật toán được thể hiện trong Hình 2.49. Ở
đây, SC1 đến SC4 là các ô quét được kết nối với một máy nén không gian bao gồm các
cổng XOR G7 và G8. Các dòng a, b,…, h là tín hiệu bên trong và dòng f được giả
định là được kết nối với nguồn X (bộ nhớ, phần tử lưu trữ không quét, v.v.). Bây
giờ hãy xem xét việc phát hiện lỗi bị kẹt tại 0 (SA0) f 1. Giá trị logic 1 nên được
gán cho cả hai dòng d và e để kích hoạt f 1. Hiệu ứng lỗi sẽ được ghi lại bởi ô quét SC3. Nếu
SC1
? một
G1
G7 P
bc SC2
? ? G2
G3
1 d f1 SC3
G4
1 và
f
G8 q
G5 SC4
gh G6
X? ?
HÌNH 2.49
Xử lý tác động X.
X trên f truyền tới SC4, khi đó đầu ra q của bộ nén sẽ trở thành X và f 1 không thể
được phát hiện. Để tránh kết quả này, ATPG có thể cố gắng gán 1 cho dòng g hoặc 0 cho
dòng h để chặn X tiếp cận SC4. Nếu không thể đạt được chỉ định này, ATPG sau đó có
thể cố gắng gán 1 cho dòng c, 0 cho dòng b và 0 cho dòng a để truyền hiệu ứng lỗi tới
SC2. Do đó, lỗi f 1 có thể được phát hiện. Do đó, tác động X có thể tránh được bằng
cách gán thuật toán mà không cần thêm bất kỳ mạch bổ sung nào.
Ví dụ 2.2
Cũng có thể sử dụng phương pháp tác động X để giảm răng cưa. Một ví dụ về xử lý răng
cưa theo thuật toán được thể hiện trong Hình 2.50. Ở đây, SC1 đến SC4 là các ô quét
được kết nối với một máy nén bao gồm các cổng XOR G7 và G8. Các dòng a, b,…, h là tín
hiệu bên trong. Bây giờ hãy xem xét việc phát hiện lỗi bị kẹt ở 1 f 2.
Giá trị logic 1 nên được gán cho các dòng c, d và e để kích hoạt f 2, và giá trị
logic 0 nên được gán cho dòng b để truyền hiệu ứng lỗi tới SC2. Nếu dòng a được đặt
thành 1, thì hiệu ứng lỗi cũng sẽ truyền đến SC1. Trong trường hợp này, răng cưa sẽ
làm cho đầu ra của máy đầm nén p có giá trị không bị lỗi, dẫn đến f 2 không bị phát
hiện. Để tránh kết quả này, ATPG có thể cố gắng gán 0 cho dòng a để chặn hiệu ứng lỗi
đạt đến SC1 . Do đó, lỗi f 2 có thể được phát hiện. Do đó, có thể tránh được hiện
tượng răng cưa bằng cách gán thuật toán mà không cần bất kỳ mạch bổ sung nào.
SC1
? một
G1
G7 P
0
SC2
1 bc f 2 G2
G3
d SC3
G4
1 1 và
G8 q
G5 SC4
F G6
GH
HÌNH 2.50
Xử lý răng cưa.
2.4.2.2 Nén thời gian

Máy nén thời gian sử dụng logic tuần tự (trong khi máy đầm không gian sử dụng logic
bậc tổ hợp) để thu gọn các phản hồi thử nghiệm. Bởi vì logic tuần tự được sử dụng,
người ta phải đảm bảo rằng không có giá trị (X) nào chưa biết từ mạch được thử
nghiệm sẽ tới máy đầm. Nếu điều đó xảy ra, giới hạn X hoặc mặt nạ X phải được sử dụng.
Bộ nén phản hồi được sử dụng rộng rãi nhất sử dụng nén thời gian là thanh ghi chữ
ký nhiều đầu vào (MISR). MISR sử dụng thêm m cổng XOR để nén từng chuỗi đầu ra rộng m
bit vào LFSR đồng thời. Các
nội dung cuối cùng được lưu trữ trong MISR sau khi nén được gọi là chữ ký (cuối cùng) của
MISR. Để biết thêm thông tin về phân tích chữ ký và thiết kế MISR, hãy tham khảo
tới [Wang 2006a].
2.4.2.3 Nén hỗn hợp thời gian và không gian
Hai phần trước đã giới thiệu các loại máy đầm khác nhau dùng cho đầm không gian và đầm
thời gian một cách độc lập. Phần này giới thiệu thời gian hỗn hợp
và máy đầm không gian [Saluja 1983]. Máy đầm không gian và thời gian hỗn hợp kết hợp
ưu điểm của máy đầm thời gian và máy đầm không gian. Nhiều thời gian hỗn hợp
và máy nén không gian đã được đề xuất trong tài liệu, bao gồm cả OPMISR
[Barnhart 2002], máy đầm chập [Rajski 2005], và máy đầm nén q [Han
2003] [Hán 2005a, b].
Vì q-compactor đơn giản, phần này sử dụng nó để giới thiệu khái niệm
kiến trúc của một máy nén thời gian và không gian hỗn hợp. Hình 2.51 cho thấy một ví dụ
của một máy nén q giả định các đầu vào đến từ các đầu ra của chuỗi quét. Các
phần không gian của máy nén q bao gồm các mạng XOR một đầu ra (được gọi là
mạng lan truyền) được kết nối với flip-flops bằng XOR hai đầu vào bổ sung
các cổng xen kẽ giữa các phần tử lưu trữ kế tiếp nhau. Như hình cho thấy, mọi
lỗi trong một ô quét có thể đạt đến các phần tử lưu trữ và sau đó xuất ra trong một số
các cách. Mạng lan xác định thuộc tính này được định nghĩa về mức độ lan truyền
đa thức cho biết cách chuỗi quét cụ thể được kết nối với thanh ghi
dép tông.
Khác với MISR thông thường, máy đầm q được trình bày trong Hình 2.51
không có đường dẫn phản hồi; do đó, bất kỳ lỗi nào hoặc X được đưa vào
máy đầm được chuyển ra ngoài sau nhiều nhất năm chu kỳ. Dữ liệu chuyển ra sẽ được
so với dữ liệu mong đợi và sau đó lỗi sẽ được phát hiện.
đầu vào
đầu ra
D D D D D
HÌNH 2.51
Một ví dụ về máy đầm nén q với đầu ra duy nhất.

Ví dụ 2.3
Hình 2.51 cho thấy một ví dụ về máy nén q có sáu đầu vào, một đầu ra và năm phần
tử lưu trữ — năm phần tử cho mỗi đầu ra. Để đơn giản, mạng kim phun được hiển
thị dưới dạng tuyến tính chứ không phải là một cây cân bằng.
2.4.3 Kiến trúc nén thử nghiệm công suất thấp Thiết kế
quét công suất thấp phù hợp với băng thông được đưa ra trong Hình 2.9 cũng được áp
dụng cho quá trình nén thử nghiệm. Kiến trúc UltraScan chung được thể hiện trong Hình 2.52
ĂN
Phản hồi thử nghiệm
Vượt qua thất bại Máy so sánh
Câu trả lời mong đợi
Các mẫu thử nghiệm

VirtualScan
Đầu vào
ESI1 Tôn giáo
. . .
ck1
TDDM Đồng hồ
SI m
VirtualScan SI1 . . .
Mạch điện
Đài truyền hình
s10 s11 s12 s13 . . . sm0 sm1 sm2 sm3

Quét toàn bộ
Mạch điện
ck2
. . .
t10 t11 t12 t13

. . . tm0 tm1 tm2 tm3
Máy đầm
SO1 . . . VÌ THẾ
m
ck1
TDM
ESO1 . . . ESOn
HÌNH 2.52
Kiến trúc UltraScan.

sử dụng một bộ tách kênh phân chia theo thời gian và một cặp ghép kênh phân chia theo thời
gian (TDDM / TDM), cũng như một bộ điều khiển đồng hồ để tạo ra mạch UltraScan [Wang 2005b].
TDDM thường là thanh ghi dịch chuyển đầu vào / đầu ra song song, trong khi TDM là thanh
ghi dịch chuyển đầu vào / đầu ra song song. Bộ điều khiển đồng hồ được sử dụng để lấy đồng
hồ dịch chuyển quét, ck2, bằng cách chia đồng hồ tốc độ cao, ck1, cho tỷ lệ phân kênh.
Broadcaster có thể là một trình giải nén chung sử dụng bất kỳ lược đồ dựa trên giải nén
tuyến tính nào hoặc lược đồ dựa trên phát sóng-quét.
Trong mạch UltraScan này, giả sử rằng tám tấm đệm đầu vào tốc độ cao được sử dụng làm
cổng đầu vào quét bên ngoài, được kết nối với đầu vào của cuit Cir cuit TDDM. Mạch TDDM sử
dụng đồng hồ tốc độ cao, được cung cấp bên ngoài hoặc được tạo bên trong bằng cách sử dụng
vòng lặp khóa pha (PLL), để phân kênh các kích thích ép com tốc độ cao thành các kích thích
nén hoạt động với tốc độ dữ liệu chậm hơn cho quá trình quét dịch chuyển. Tương tự, mạch
TDM sẽ sử dụng cùng một đồng hồ tốc độ cao để thu nhận và chuyển các phản hồi thử nghiệm
sang các tấm đệm đầu ra tốc độ cao để so sánh. Giả sử tỷ lệ phân kênh, tỷ lệ giữa tốc độ dữ
liệu tốc độ cao và tốc độ dữ liệu tốc độ thấp, là 10. Điều này có nghĩa là các nhà thiết kế
có thể chia tám chuỗi quét gốc thành 1280 chuỗi quét nội bộ để có thể giảm khối lượng dữ
liệu thử nghiệm xuống 16 lần và thời gian ứng dụng thử nghiệm bằng 160X. Trong ví dụ này,
đối với tần số xung nhịp dịch chuyển quét mong muốn là 10 MHz, các tấm đệm I / O bên ngoài
được vận hành ở 100 MHz. Mạch TDDM / TDM sẽ không nén khối lượng dữ liệu thử nghiệm mà chỉ
giảm thời gian ứng dụng thử nghiệm hoặc số lượng chân thử nghiệm thêm 10X. Tuy nhiên, đối
với các ứng dụng năng lượng thấp, có thể sử dụng UltraScan làm kiến trúc nén kiểm tra công
suất thấp để giảm tiêu hao công suất khi dịch chuyển. Trong những trường hợp này, người ta
có thể giảm tiêu hao công suất dịch chuyển xuống 10 lần, bằng cách làm chậm tần số xung
nhịp dịch chuyển xuống 1 MHz và vận hành các tấm đệm I / O tốc độ cao ở 10 MHz. Mặc dù mức
tiêu tán điện khi thay đổi đã giảm đi 10 lần, nhưng việc giảm thời gian áp dụng thử nghiệm
hiện có thể chỉ đạt tối đa 16 lần.
2.4.4 Thực tiễn ngành
Một số sản phẩm và giải pháp nén thử nghiệm đã được một số nhà cung cấp
DFT lớn trong ngành CAD giới thiệu. Các sản phẩm này có sự khác biệt rõ
rệt về công nghệ, chi phí thiết kế, quy tắc thiết kế và tính dễ sử dụng
và thực hiện. Một số sản phẩm thế hệ thứ hai cũng đã được giới thiệu bởi
một số nhà cung cấp. Phần này tóm tắt một số sản phẩm được giới thiệu bởi
các công ty như Cadence [Cadence 2007], Mentor Graphics [Mentor 2007],
SynTest [SynTest 2007], Synopsys [Synopsys 2007] và LogicVision
[LogicVision 2007].
Các giải pháp công nghiệp hiện tại có thể được nhóm thành hai loại chính để giải nén
kích thích. Danh mục đầu tiên sử dụng các lược đồ dựa trên giải nén tuyến tính, trong khi
danh mục thứ hai sử dụng các lược đồ dựa trên phát-quét. Sự khác biệt chính giữa hai loại
là cách mà công cụ ATPG được sử dụng. Danh mục đầu tiên bao gồm các sản phẩm như
ETCompression [LogicVision 2007] từ LogicVision, TestKompress [Rajski 2004] từ Mentor
Graphics, XOR Compression [Cadence 2007] từ Cadence và SOCBIST [Wohl 2003b] từ Syn opsys.
Loại thứ hai bao gồm các sản phẩm như OPMISR + [Cadence 2007]
từ Cadence, VirtualScan [Wang 2004] và UltraScan [Wang 2005b] từ Syn Test, và DFT MAX [Sitchinava
2004] từ Synopsys.
Đối với các thiết kế sử dụng lược đồ dựa trên giải nén tuyến tính, nén thử nghiệm là
đạt được trong hai bước riêng biệt. Trong bước đầu tiên, ATPG thông thường được sử dụng để
tạo các mẫu ATPG thưa thớt (được gọi là khối thử nghiệm), trong đó nén động
được thực hiện theo cách không nghiêm trọng, trong khi vẫn để lại các vị trí bit không xác định
trong mỗi khối thử nghiệm là “X.” Điều này được thực hiện bằng cách không thực hiện tích cực
thao tác điền ngẫu nhiên trên các khối thử nghiệm, được sử dụng để tăng độ phủ của các mẫu riêng
biệt và do đó giảm tổng số mẫu. Trong bước thứ hai,
một hệ thống phương trình tuyến tính mô tả ánh xạ phần cứng từ bên ngoài
quét các cổng đầu vào đến các đầu vào chuỗi quét nội bộ được giải quyết để ánh xạ từng
khối thử nghiệm thành một kích thích nén có thể được áp dụng bên ngoài. Nếu một ánh xạ
không được tìm thấy, một nỗ lực mới để tạo một khối thử nghiệm mới là bắt buộc.
Đối với các thiết kế sử dụng lược đồ dựa trên phát-quét, chỉ cần một bước duy nhất
để thực hiện nén thử nghiệm. Điều này đạt được bằng cách nhúng các ràng buộc do trình giải nén tạo
ra như một phần của công cụ ATPG, để công cụ hoạt động
với nhiều ràng buộc hạn chế hơn. Do đó, trong khi trong ATPG thông thường, mỗi
ô quét riêng lẻ có thể được đặt thành 0 hoặc 1 một cách độc lập, đối với các lược đồ dựa trên quảng
bá-quét, các giá trị mà các ô quét liên quan có thể được đặt bị hạn chế. Do đó, một
hạn chế của giải pháp này là trong một số trường hợp, các ràng buộc giữa các ô quét
có thể loại trừ một số lỗi khi được kiểm tra. Những lỗi này thường được kiểm tra như một phần
của quy trình ATPG nạp tiền sau này nếu được yêu cầu, tương tự như sử dụng các lược đồ dựa trên
giải nén tuyến tính.
Về mặt nén phản hồi, các giải pháp công nghiệp đã sử dụng một trong hai không gian
máy nén như mạng XOR hoặc máy nén thời gian như MISR, để thu gọn
các phản hồi thử nghiệm. Hiện tại, máy đầm không gian có tỷ lệ chấp nhận cao hơn trong
ngành công nghiệp bởi vì chúng không liên quan đến quá trình đảm bảo rằng không có gì không xác định
Giá trị (X) được tạo ra trong mạch được thử nghiệm.
Tóm tắt về các kiến trúc nén khác nhau được sử dụng trong các sản phẩm thương mại được trình
bày trong Bảng 2.2. Sáu sản phẩm từ năm công ty DFT là
bao gồm. Kể từ tháng 6 năm 2006, Cadence đã thêm XOR Compression như một giải pháp thay thế cho
sản phẩm OPMISR + được mô tả trong [Wang 2006a].
BẢNG 2.2 Tóm tắt các Thực tiễn Công nghiệp về Nén Thử nghiệm
Thực tiễn ngành Bộ giải nén kích thích Máy nén đáp ứng
Nén XOR hoặc Mạng XOR kết hợp hoặc Mạng XOR với hoặc
OPMISR + Mạng Fanout không có MISR
TestKompress Máy phát chuông Mạng XOR
VirtualScan Mạng logic kết hợp Mạng XOR
DFT MAX Mạng MUX kết hợp Mạng XOR
Nén điện tử (Đang gửi lại) PRPG AI CẬP
UltraScan TDDM TDM

BẢNG 2.3 Tóm tắt các Thông lệ Công nghiệp để Kiểm tra Lỗi Độ trễ Tốc độ
Thực tiễn ngành Skewed-Load Chụp kép
Nén XOR hoặc OPMISR + √ √
TestKompress √ √
VirtualScan √ √
DFT MAX √ √
Nén điện tử √ Thông qua dịch vụ
UltraScan √ √
Rõ ràng là các giải pháp được cung cấp bởi các nhà cung cấp EDA DFT hiện tại là
khá đa dạng về giải nén kích thích và nén phản ứng. Vì
giải nén kích thích, OPMISR +, VirtualScan và DFT MAX dựa trên quá trình quét quảng bá, trong khi
TestKompress và ETCompression dựa trên giải nén tuyến tính. Để nén phản hồi, OPMISR + và ETCompression
có thể bao gồm
MISRs, trong khi các giải pháp khác hoàn toàn áp dụng mạng XOR (dung nạp X). Kiến trúc Ultra Scan
TDDM / TDM có thể được triển khai trên bất kỳ quá trình nén thử nghiệm nào
giải pháp để giảm hơn nữa thời gian ứng dụng thử nghiệm và số lượng pin thử nghiệm. Những gì là phổ biến
là tất cả sáu sản phẩm đều cung cấp các giải pháp chẩn đoán của riêng họ.
Nói chung, bất kỳ chương trình nén ATPG hiện đại nào đều hỗ trợ ở tốc độ
sơ đồ xung nhịp được sử dụng trong kiến trúc quét ở tốc độ tương ứng của nó. Đối với tốc độ
kiểm tra lỗi chậm trễ, ETCompression hiện đang sử dụng kiến trúc nén kiểm tra tốc độ dựa trên tải
lệch cho ATPG. Sản phẩm cũng có thể hỗ trợ
sơ đồ đồng hồ chụp kép thông qua dịch vụ. Tất cả các sản phẩm nén ATPG khác bao gồm OPMISR +,
TestKompress, VirtualScan, DFT MAX, và
UltraScan — hỗ trợ kiến trúc nén thử nghiệm tốc độ kết hợp bằng cách sử dụng
cả hai chế độ tải lệch (hay còn gọi là khởi chạy khi thay đổi) và chụp kép (còn gọi là chụp khi khởi
chạy). Ngoài ra, hầu hết mọi sản phẩm đều hỗ trợ lỗi trễ miền liên đồng hồ
thử nghiệm cho các miền đồng hồ đồng bộ. Một số bộ điều khiển đồng hồ trên chip để phát hiện
các lỗi trễ miền liên đồng hồ này ở tốc độ đã được đề xuất trong [Beck 2005],
[Furukawa 2006], [Nadeau-Dostie 2006], và [Nadeau-Dostie 2007].
Các sơ đồ đồng hồ được sử dụng trong các sản phẩm thương mại này được tóm tắt trong
Bảng 2.3. Cần lưu ý rằng các lược đồ nén có thể bị hạn chế về hiệu quả nếu có một số lượng lớn các
giá trị phản hồi không xác định, có thể là
trầm trọng hơn trong quá trình thử nghiệm ở tốc độ khi nhiều đường dẫn không thực hiện đúng thời gian
đang được sử dụng.
2.5 THIẾT KẾ QUÉT TRUY CẬP NGẪU NHIÊN
Các cuộc thảo luận của chúng tôi trong các phần trước chủ yếu tập trung vào thiết kế quét nối tiếp yêu cầu
chuyển dữ liệu vào và ra khỏi ô quét thông qua các ô quét liền kề. Mặc dù nối tiếp
thiết kế quét là một trong những kỹ thuật DFT thành công nhất được sử dụng có
định tuyến tối thiểu chi phí, một nhược điểm cố hữu với kiến trúc này là khả năng tiêu tán
công suất thử nghiệm của nó. Công suất thử nghiệm bao gồm công suất dịch chuyển và công suất
bắt. Do bản chất của sự thay đổi nối tiếp, nhiệt quá cao có thể tích tụ và làm hỏng mạch được
thử nghiệm. Công suất động quá mức trong quá trình chụp cũng có thể gây ra giảm IR và làm giảm
năng suất. Ngoài ra, bất kỳ lỗi nào xuất hiện trong một chuỗi quét đều gây khó khăn cho việc
chẩn đoán lỗi, vì lỗi có thể che khuất tất cả các ô quét trong cùng một chuỗi quét. Khi lỗi
chuỗi quét được kết hợp với lỗi logic tổ hợp, quá trình chẩn đoán lỗi thậm chí có thể trở nên
phức tạp hơn.
Tất cả những vấn đề này đều xuất phát từ kiến trúc cơ bản được sử dụng cho thiết kế quét
nối tiếp. Quét truy cập ngẫu nhiên (RAS) [Ando 1980] đưa ra một giải pháp đầy hứa hẹn.
Thay vì sử dụng các phương pháp tiếp cận phần cứng và phần mềm khác nhau để giảm tiêu hao công
suất thử nghiệm trong thiết kế quét nối tiếp [Girard 2002], quét truy cập ngẫu nhiên cố gắng
giải quyết các vấn đề này bằng cách làm cho mỗi ô quét có thể giải quyết một cách ngẫu nhiên và
duy nhất, tương tự như các ô lưu trữ trong một- truy cập bộ nhớ (RAM). Như tên gọi của nó,
bởi vì mỗi ô quét có thể được định địa chỉ một cách ngẫu nhiên và duy nhất, thiết kế quét truy
cập ngẫu nhiên có thể làm giảm sự tiêu tán công suất thay đổi với sự gia tăng chi phí định tuyến.
Ngoài ra, vì không có chuỗi quét, chẩn đoán chuỗi quét sẽ không còn là một vấn đề. Người ta có
thể đơn giản áp dụng các kỹ thuật chẩn đoán logic tổ hợp để xác định vị trí các lỗi trong logic
tổ hợp [Wang 2006a]. Điều cần được khám phá tiếp theo là liệu quá trình quét truy cập ngẫu
nhiên có thể làm giảm tiêu hao năng lượng chụp hay không.
Trong phần này, trước tiên chúng tôi giới thiệu các khái niệm cơ bản về thiết kế quét truy
cập ngẫu nhiên. Tiếp theo, kiến trúc RAS cùng với thiết kế ô quét liên quan của chúng để giảm
chi phí định tuyến được trình bày. Vì các kiến trúc RAS này không nhắm mục tiêu cụ thể đến
việc giảm chi phí thử nghiệm, nên chúng tôi sẽ kiểm tra các biện pháp nén thử nghiệm RAS
architec để giảm thêm thời gian ứng dụng thử nghiệm và khối lượng dữ liệu thử nghiệm. Các kiến
trúc RAS ở tốc độ cuối cùng đã được thảo luận.
2.5.1 Kiến trúc quét truy cập ngẫu nhiên
Thiết kế RAS truyền thống [Ando 1980] được minh họa trong Hình 2.53. Tất cả các ô quét được
tổ chức thành một mảng hai chiều, nơi chúng có thể được truy cập riêng lẻ để quan sát (đọc)
hoặc cập nhật (ghi) theo bất kỳ thứ tự nào. Khả năng truy cập hoàn toàn ngẫu nhiên này đạt được
bằng cách giải mã một địa chỉ đầy đủ với một hàng (bộ giải mã X và một bộ giải mã cột (Y).
Thanh ghi dịch chuyển địa chỉ log2 n-bit, trong đó n là tổng số ô quét, được sử dụng để chỉ
định cần truy cập ô quét nào. Cổng quét SI được kết nối với tất cả các ô quét và cổng quét ra
SO được sử dụng để quan sát trạng thái của từng ô quét.
Do đó, thiết kế RAS có thể truy cập bất kỳ ô quét nào đã chọn mà không làm thay đổi trạng
thái của các ô quét khác. Điều này làm giảm đáng kể sự tiêu tán công suất khi dịch chuyển, vì
không cần phải chuyển dữ liệu vào và ra khỏi ô quét đã chọn thông qua các chuỗi quét; dữ liệu
trong mỗi ô quét có thể được quan sát và cập nhật trực tiếp thông qua các cổng SO và SI tương
ứng. Tuy nhiên, trái ngược với thiết kế quét nối tiếp, không có gì đảm bảo rằng thiết kế RAS
có thể giảm thêm thời gian ứng dụng thử nghiệm hoặc khối lượng dữ liệu thử nghiệm nếu một số
lượng lớn ô quét phải được cập nhật cho mỗi vectơ thử nghiệm hoặc địa chỉ của các ô quét để
được truy cập liên tiếp ít trùng lặp.
số Pi
Kết hợp logic SAU
SC SC SC
CK
SC SC SC VÀ
SCK
VÌ THẾ
SC SC SC
Bộ giải mã cột (Y)
Đăng ký thay đổi địa chỉ AI
HÌNH 2.53
Kiến trúc quét truy cập ngẫu nhiên truyền thống.
Mặc dù thiết kế RAS có thể dễ dàng giảm sự tiêu tán công suất thay đổi và đơn giản hóa lỗi
chẩn đoán, một nhược điểm lớn của việc sử dụng kiến trúc này là diện tích cao và
định tuyến trên không, điều này không may đã cản trở phương pháp tiếp cận bị lệch sang một bên
cho các ứng dụng thực tế kể từ khi nó được phát minh vào những năm 1980. Chỉ đến khi
gần đây, vì cổng silicon không còn đắt cho các thiết kế VLSI nanomet,
thiết kế RAS đã bắt đầu lấy lại động lực.
Một thiết kế tế bào quét RAS truyền thống được đề xuất trong [Wagner 1984] được hiển thị trong
Hình 2.54a. Một bộ ghép kênh bổ sung được đặt tại cổng SI của quá trình quét muxed-D
ô để cập nhật dữ liệu từ cổng SI bên ngoài hoặc giữ trạng thái hiện tại của nó. Cái này
được điều khiển bởi tín hiệu chọn địa chỉ AS. Mỗi đầu ra ô quét Q được cấp trực tiếp
vào thanh ghi chữ ký nhiều đầu vào (MISR) để nén phản hồi đầu ra. Như
.
Q
D TỪ Q SAU
VÀ
D TỪ Q . .
Q
0 SE Q
.
VÀ
VÀ 1 CK
TM SE
.
BẰNG CK BẰNG
(một) (b)
HÌNH 2.54
Thiết kế ô quét truy cập ngẫu nhiên truyền thống: (a) thiết kế ô quét RAS truyền thống và (b) ô quét chuyển đổi
thiết kế.
cần phải phát cổng SI bên ngoài cho tất cả các ô quét và kết nối đầu ra của mỗi ô
quét với MISR, việc định tuyến trở thành một vấn đề nghiêm trọng. Một thiết kế ô quét
bật tắt được đề xuất trong [Mudlapur 2005] và được minh họa trong Hình 2.54b, loại
bỏ cổng SI bên ngoài và kết nối các đầu ra ô quét đã chọn với một đường dẫn bus đến
một cổng SO bên ngoài. Vì lược đồ này loại bỏ cổng SI toàn cầu, nên cần có một cơ
chế rõ ràng để đặt lại tất cả các ô quét trước khi thử nghiệm. Điều này giới thiệu
khu vực bổ sung và chi phí định tuyến.
2.5.1.1 Thiết kế quét truy cập ngẫu nhiên liên tục
Một thiết kế quét truy cập ngẫu nhiên liên tục (PRAS) [Baik 2005a] đã được đề xuất
trong một nỗ lực nhằm giảm bớt các vấn đề liên quan đến thiết kế quét nối tiếp truyền
thống. Ô quét PRAS, như trong Hình 2.55a, có cấu trúc tương tự như cấu trúc của ô
bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM) hoặc một chốt địa chỉ lưới [Susheel 2002], có
diện tích và chi phí định tuyến nhỏ hơn đáng kể so với truyền thống thiết kế ô quét
[Ando 1980]. Ở chế độ bình thường, tất cả các tín hiệu RE cho phép hàng ngang được
đặt thành 0, buộc mỗi ô quét hoạt động như một tấm lật D bình thường. Trong chế độ
thử nghiệm, để thu nhận phản hồi thử nghiệm từ D, tín hiệu RE được đặt thành 0 và một
, trịđồng
xung được áp dụng trên đượchồlưu
khiến
trữgiá
củatrị
ô quét,
trên Dđồng
được
hồ tải
được
vàogiữ
ô quét.
ở 1, tín
Để đọc
hiệugiá
RE
cho ô quét đã chọn được đặt thành 1 và nội dung của ô quét được đọc ra thông qua các
tín hiệu dữ liệu quét hai chiều SD và SD. Để ghi hoặc cập nhật giá trị quét vào ô
quét, đồng hồ được giữ ở mức 1, tín hiệu RE cho ô quét đã chọn được đặt thành 1, giá
trị quét và phần bổ sung của nó được áp dụng tương ứng trên SD và SD.
Kiến trúc PRAS được thể hiện trong Hình 2.55b, trong đó các hàng được kích hoạt
theo thứ tự cố định, từng hàng một, bằng cách xoay thanh ghi cho phép dịch chuyển 1
trong hàng. Có nghĩa là, chỉ cần cung cấp địa chỉ cột để chỉ định ô quét nào trong
một hàng được kích hoạt để truy cập. Chiều dài của địa chỉ cột, là log2 m đối với
mạch có m cột, ngắn hơn đáng kể so với địa chỉ đầy đủ (hàng và cột); do đó, địa chỉ
cột được cung cấp song song trong một chu kỳ đồng hồ thay vì cung cấp một địa chỉ đầy
đủ trong nhiều chu kỳ đồng hồ. Điều này làm giảm thời gian ứng dụng thử nghiệm. Để
giảm thiểu nhu cầu thay đổi các phản hồi kiểm tra, các đầu ra của ô quét được nén
bằng một thanh ghi chữ ký nhiều đầu vào (MISR).
Quy trình thử nghiệm của thiết kế PRAS được thể hiện trong Hình 2.55c. Đối với mỗi
vectơ thử nghiệm, ứng dụng kích thích thử nghiệm và nén phản hồi thử nghiệm được
thực hiện xen kẽ khi tín hiệu chế độ thử nghiệm TM được bật. Nghĩa là, tất cả các ô
quét trong một hàng trước tiên được đọc vào MISR để nén đồng thời, sau đó mỗi ô quét
trong hàng được kiểm tra và cập nhật nếu cần. Lặp lại thao tác này cho tất cả các
hàng sẽ nén phản hồi kiểm tra đối với vectơ kiểm tra trước đó vào MISR và đặt vectơ
kiểm tra tiếp theo thành tất cả các ô quét. Tiếp theo, TM bị vô hiệu hóa và đồng hồ
bình thường được áp dụng để tiến hành thu nhận phản hồi thử nghiệm. Hình cho thấy
rằng số lượng ô quét được cập nhật cho mỗi hàng càng nhỏ thì thời gian ứng dụng thử
nghiệm càng ngắn. Điều này có thể đạt được bằng cách giảm khoảng cách Hamming giữa
véc tơ thử nghiệm tiếp theo và phản hồi thử nghiệm đối với véc tơ thử nghiệm trước
đó. Các giải pháp khả thi bao gồm sắp xếp lại thứ tự véc tơ thử nghiệm và sửa đổi véc
tơ thử nghiệm [Baik 2004; 2005a, b; 2006] [Lê 2007].
……
Bộ khuếch đại cảm giác và MISR SAU
SC …
SC … SC
…
…… …… ……
SC SC … SC logic
hợp
Kết
đăng
thay
phép
Hàng
đổi
cho
ký
SD SD
SC SC …… SC
LẠI ……
……
TM Kiểm
Trình điều khiển dòng cột số Pi
D Q VÂNG TÔI BIẾT tra logic
CK điều khiển Bộ giải mã địa chỉ cột
ĐIỀU ĐÓ
(một) (b)
cho mỗi vectơ thử nghiệm vi (i = 1, 2,…, N)
{/ * Ứng dụng kích thích thử nghiệm * / /
* Nén phản hồi thử nghiệm * / enable TM;
cho mỗi hàng rj (j = 1, 2,…, m) { đọc tất
cả các ô quét trong rj / update MISR; cho
mỗi ô quét SC trong rj / * v (SC): giá trị
hiện tại của SC * / / * vi (SC): giá trị của

SC trong vi * / if v (SC) vi (SC) cập nhật
SC;
/ * Kiểm tra phản hồi thu nhận * /
vô hiệu hóa TM; áp dụng đồng hồ bình
thường;
} quét ra MISR làm phản hồi thử nghiệm cuối cùng;
(c)
HÌNH 2.55
Thiết kế quét truy cập ngẫu nhiên liên tục: (a) Thiết kế ô quét PRAS, (b) Kiến trúc PRAS, và (c) Quy trình
kiểm tra PRAS.
2.5.1.2 Thiết kế quét truy cập ngẫu nhiên theo địa chỉ theo dịch chuyển
Thiết kế PRAS đã chứng minh rằng nó có thể giảm đáng kể mức tiêu hao điện năng khi dịch
chuyển xuống 100 lần và giảm chi phí định tuyến xuống trong vòng 10%. Một khó khăn là
độ phức tạp điều khiển của logic điều khiển kiểm tra để cập nhật quá trình quét đã chọn
từng ô một. Trên thực tế, khi một thiết kế PRAS chứa 100 hàng trở lên (ô quét), việc
giảm tiêu hao công suất dịch chuyển cũng có thể lên tới 100X, ngay cả khi tất cả các
cột sẽ phải được cập nhật đồng thời [Wang 2006c].
Kiến trúc quét truy cập ngẫu nhiên có thể thay đổi địa chỉ (STAR) được đề xuất trong
[Wang 2006c] chỉ sử dụng một bộ giải mã hàng (X) và hỗ trợ hai hoặc nhiều cổng SI và
SO. Tất cả các hàng được bật (được chọn) theo thứ tự cố định tại một thời điểm bằng
cách xoay thanh ghi bật dịch chuyển 1 trong hàng. Khi một hàng được bật, tất cả các
cột (hoặc các ô quét) được liên kết với hàng đã bật sẽ được chọn cùng một lúc; do đó,
không cần cung cấp địa chỉ cột. Điều này làm giảm thời gian áp dụng thử nghiệm trái
ngược với các thiết kế RAS truyền thống, vốn yêu cầu địa chỉ cột để ghi một ô quét đã
chọn tại một thời điểm [Ando 1980] [Baik 2005a] [Mudlapur 2005] [Hu 2006]. Kiến trúc
STAR và quy trình kiểm tra liên quan của nó được thể hiện trong Hình 2.56. Kiến trúc
STAR có thể sử dụng bất kỳ thiết kế ô quét RAS nào như được đề xuất trong [Wagner
1984], [Baik 2005a] hoặc [Mudlapur 2005].
Đã được báo cáo trong [Baik 2005a] và [Mudlapur 2005] rằng thiết kế RAS có thể dễ
dàng cung cấp mức tiêu hao công suất giảm 100 lần. Vì mỗi ô quét được cập nhật khi cần
thiết, nên cũng có thể giảm 2X đến 3X khối lượng dữ liệu thử nghiệm và thời gian áp
dụng thử nghiệm. Những kết quả này chỉ ra rằng thiết kế RAS đã giảm đáng kể mức tiêu
tán công suất khi thay đổi, cũng như giảm đáng kể khối lượng dữ liệu thử nghiệm và
thời gian áp dụng thử nghiệm. Việc thiết kế RAS có thể làm giảm hơn nữa sự tiêu tán
công suất bắt hay không vẫn còn là một chủ đề nghiên cứu.
VÌ THẾ
Bộ khuếch đại cảm giác SAU

…
SC SC … SC
cho mỗi vectơ thử nghiệm vi (i = 1, 2,…, N)
SC SC … SC { / Ứng dụng kích thích thử nghiệm / /
Nén phản hồi thử nghiệm / enableTM;
cho mỗi hàng rj (j = 1, 2,…, m) { đọc tất

… … …
cả các ô quét trong rj / update MISR; /
… Cập nhật các hàng đã chọn / cập nhật tất cả

logic
hợp
Kết
đăng
thay
phép
Hàng
đổi
cho
ký
SC SC SC các ô quét trong rj ; } / Kiểm tra phản hồi
… thu nhận
bình thường;
/ vô hiệu hóa TM; áp dụng đồng hồ
Trình điều khiển dòng cột

TM
…
Kiểm số Pi
tra logic
CK điều khiển Bộ đệm
} quét ra MISR làm phản hồi thử nghiệm cuối cùng;

VÀ
(một) (b)
HÌNH 2.56
Quy trình kiểm tra đối với thiết kế quét truy cập ngẫu nhiên có thể thay đổi địa chỉ (STAR): (a) Kiến trúc STAR và (b)
Quy trình kiểm tra STAR.
2.5.2 Kiểm tra kiến trúc RAS nén

Mặc dù thiết kế RAS đã được chứng minh là có hiệu quả trong việc giảm tiêu hao công suất khi
thay đổi với chi phí tăng diện tích và chi phí định tuyến, nhưng việc giảm khối lượng dữ liệu
thử nghiệm và thời gian ứng dụng thử nghiệm là không đáng kể. Kể từ năm 2000, nhiều chương
trình áp dụng thử nghiệm đã được phát triển để giảm đáng kể khối lượng dữ liệu thử nghiệm và
thời gian áp dụng thử nghiệm [Wang 2006a]. Mặc dù các sơ đồ này không nhằm mục đích giảm công
suất thử nghiệm và chủ yếu nhắm vào thiết kế quét nối tiếp, nhưng chúng có thể áp dụng để sử
dụng trong thiết kế RAS.
Tất cả các sơ đồ nén thử nghiệm này đều yêu cầu thiết kế chứa nhiều chuỗi quét ngắn và dữ
liệu trong các ô quét nằm trên cùng một hàng được chuyển vào và ra khỏi các ô quét đồng thời
trong một chu kỳ đồng hồ dịch chuyển. Bởi vì hầu hết các kiến trúc RAS đều áp dụng kiến trúc
thiết kế RAS truyền thống được đưa ra trong [Ando 1980] để cập nhật các trạng thái của các ô
quét tại một thời điểm, chúng có thể tăng đáng kể thời gian ứng dụng thử nghiệm.
Kiến trúc STAR thể hiện trong Hình 2.56a khắc phục được vấn đề này bằng cách cho phép truy
cập đồng thời tất cả các ô quét trên cùng một hàng. Một kiến trúc RAS nén thử nghiệm chung dựa
trên kiến trúc STAR, được gọi là kiến trúc lực ép STAR com [Wang 2006c], được thể hiện trong
Hình 2.57.
Một bộ giải nén được sử dụng để giải nén các kích thích do ATE cung cấp và một bộ nén được
sử dụng để thu gọn các phản hồi thử nghiệm. Về nguyên tắc, bộ giải nén có thể là một mạng đệm
thuần túy như được sử dụng trong quét quảng bá [Lee 1999] hoặc quét Illinois [Hamzaoglu
1999], một mạng MUX như được đề xuất trong quét quảng bá có thể cấu hình lại [Pandey 2002]
VÌ THẾ
Máy đầm SAU
SC SC SC
SC SC SC
logic
hợp
Kết
đăng
thay
phép
Hàng
đổi
cho
ký
SC SC SC

TM Kiểm số Pi
tra logic
CK điều khiển Bộ giải nén
VÀ
HÌNH 2.57
Kiến trúc nén STAR.

[Sitchinava 2004], một đài truyền hình thực hành trong quét ảo [Wang 2004], một bộ
giải nén tai lin được sử dụng trong [Wohl 2003b] và [Rajski 2004], hoặc một bộ giải
nén dựa trên mã hóa [Hu 2005]. Máy nén có thể là MISR, mạng XOR hoặc mạng XOR dung
nạp X [Mitra 2004].
Một tính năng quan trọng trong kiến trúc nén STAR là khả năng cấu hình lại các ô
quét RAS thành chế độ quét nối tiếp. Mục đích là để phát hiện ra các lỗi không bị
phát hiện do quá trình giải nén-nén. Không giống như thiết kế quét nối tiếp trong đó
bộ ghép kênh được chèn để hợp nhất hai hoặc nhiều chuỗi quét ngắn thành một chuỗi
quét dài, việc cấu hình lại trong thiết kế RAS được thực hiện bằng cách thêm bộ ghép
kênh ở đầu vào quét của mỗi col umn (chuỗi quét ngắn) và cổng AND ở đầu ra quét của
mỗi cột (chuỗi quét ngắn). Bộ ghép kênh cho phép truyền kích thích quét vào từ cột
này sang cột khác, trong khi cổng AND cho phép hoặc vô hiệu hóa phản hồi kiểm tra
quét ra trên cột được đưa đến máy nén ở chế độ quét nối tiếp. Có thể cần một hoặc
nhiều chân bổ sung để hỗ trợ việc điều chỉnh cấu hình lại. Hình 2.58 cho thấy kiến
trúc nén STAR được cấu hình lại.
Kiến trúc này cũng hữu ích cho việc chẩn đoán lỗi, phân tích lỗi và nâng cao năng suất.
VÌ THẾ
Máy đầm
… SAU
SC SC … SC
SC SC … SC
… … …
…
logic
hợp
Kết
đăng
thay
phép
Hàng
đổi
cho
ký
SC SC SC
…
…
số Pi
TM Kiểm
tra logic
0 1 0 1 0 1
CK điều khiển
Bộ giải nén
VÀ
HÌNH 2.58
Cấu hình lại kiến trúc nén STAR.

2.5.3 Kiến trúc RAS tốc độ

Ngoài những ưu điểm chính là giảm công suất chuyển dịch đáng kể và hỗ trợ chẩn đoán lỗi,
thiết kế RAS mang lại một lợi ích bổ sung cho việc kiểm tra lỗi trễ ở tốc độ. Thông thường,
sơ đồ khởi động khi thay đổi (còn được gọi là tải lệch) hoặc khởi động khi chụp (còn được
gọi là chụp kép) được sử dụng để kiểm tra tốc độ các lỗi về độ trễ đường dẫn và lỗi chuyển
đổi trong thiết kế quét nối tiếp. Kiểm tra lỗi trễ yêu cầu áp dụng một cặp vectơ kiểm tra
theo kiểu tốc độ. Một trong hai sơ đồ yêu cầu tạo ra một chuyển đổi giá trị logic tại một
đường tín hiệu hoặc tại nguồn của một đường dẫn để có thể nắm bắt được phản ứng của mạch
đối với quá trình chuyển đổi này ở tần số hoạt động của mạch.
Trong thiết kế truy cập ngẫu nhiên, các bài kiểm tra độ trễ này có thể dễ dàng được tạo
và áp dụng bằng cách sử dụng sơ đồ quét nâng cao [Malaiya 1983] [Glover 1988] [Dervisoglu 1991]
[Kuppuswamy 2004] [Lê 2007]. Thay vì tạo một cặp vectơ phụ thuộc chức năng, một cặp vectơ
thay đổi đầu vào duy nhất có thể dễ dàng được tạo bởi ATPG tổ hợp. [Gharaybeh 1997] đã chỉ
ra rằng bất kỳ đường dẫn có thể kiểm tra nào cũng có thể được kiểm tra bằng một cặp vectơ
thay đổi đầu vào duy nhất. Do đó, kiến trúc RAS tốc độ dựa trên quét nâng cao cho phép thiết
kế RAS để tối đa hóa khả năng phát hiện lỗi trễ. Điều này trái ngược hẳn với việc sử dụng
khởi chạy khi thay đổi hoặc khởi động khi chụp trong thiết kế quét nối tiếp, dựa vào chuỗi
quét để dịch chuyển trong vectơ khởi tạo đầu tiên. Trong quét nâng cao, vectơ kiểm tra thứ
hai có thể được áp dụng bằng cách chỉ cần lật trạng thái của ô quét đã chọn. Hơn nữa, không
yêu cầu phần cứng bổ sung, trái ngược với việc áp dụng sơ đồ quét nâng cao cho thiết kế
quét nối tiếp [Dervisoglu 1991] [Wang 2006a] [Le 2007].
Mặc dù quét nâng cao mang lại nhiều lợi ích như đã nêu ở đây, nhưng số lượng vectơ có
thể là một vấn đề. Lý do là một thiết kế có thể chứa hàng triệu lỗi trễ và hàng trăm nghìn ô
quét. Việc tạo các cặp vectơ thay đổi đầu vào duy nhất có thể không mang lại tập hợp thử
nghiệm nén đủ. Đối với các thiết kế RAS có chứa nhiều miền đồng hồ không ký kết, sơ đồ quét
nâng cao không thể tạo ra một tập vectơ duy nhất để kiểm tra đồng thời các miền đồng hồ này.
Một cách tiếp cận để khắc phục vấn đề số lượng vectơ dài là sử dụng ô quét nâng cao có
thêm chốt cho phần tử lưu trữ như trong Hình 2.7 [Dervisoglu 1991] [Kuppuswamy 2004]. Điều
này cho phép áp dụng hai vectơ kiểm tra độc lập trong hai chu kỳ đồng hồ liên tiếp. Hạn chế
là kiến trúc RAS dựa trên tốc độ quét nâng cao này bổ sung thêm chi phí phần cứng cho thiết
kế RAS.
Một cách tiếp cận khác là sử dụng kế hoạch phóng khi bắt đầu thông thường. Kiến trúc RAS
tốc độ dựa trên khởi chạy khi chụp cho phép các ứng dụng chuyển đổi nhiều lần trên vectơ
khởi tạo, do đó giảm số lượng vectơ.
Bởi vì thiết kế RAS không chứa chuỗi quét, sơ đồ đồng hồ khởi chạy khi thay đổi không áp
dụng cho thiết kế RAS. Một kiến trúc RAS tốc độ hỗn hợp đầy hứa hẹn trước tiên sẽ là hỗ trợ
khởi chạy khi chụp và sau đó bổ sung cho nó với tính năng quét nâng cao khi được yêu cầu để
tối đa hóa phạm vi bao phủ lỗi trễ. Để dễ dàng gỡ lỗi silicon và phân tích lỗi, có thể có lợi
khi sử dụng kiến trúc RAS nhanh hơn tốc độ, áp dụng các thử nghiệm độ trễ nhanh hơn tốc độ
hoạt động cho miền đồng hồ đang được thử nghiệm. Điều này có thể bắt được các lỗi trễ nhỏ
thoát khỏi các bài kiểm tra lỗi chuyển tiếp truyền thống [Kruseman 2004] [Amodeo 2005].
2.6 KẾT LUẬN NHẬN XÉT
Quét và tự kiểm tra logic tích hợp (BIST) hiện là hai kỹ thuật thiết kế để kiểm tra
(DFT) được sử dụng rộng rãi nhất để đảm bảo khả năng kiểm tra mạch và chất lượng sản
phẩm. Để hoàn thiện, trước tiên chúng tôi đề cập đến một số kiến trúc BIST logic và
quét cơ bản đang được sử dụng ngày nay [Wang 2006a]. Bởi vì thiết kế quét hiện có thể
chứa hàng chục đến hàng trăm triệu bóng bán dẫn và bộ thử nghiệm với phạm vi bảo hiểm
lỗi 100% sin gle bị mắc kẹt bằng cách sử dụng quét ATPG không còn có thể đảm bảo chất
lượng sản phẩm đầy đủ, chúng tôi đã thấy thử nghiệm độ trễ ở tốc độ và thử nghiệm nén
nhanh chóng trở thành yêu cầu cho các thiết kế 90 nanomet trở xuống. Nhiều ures lỗi vật
lý tự biểu hiện là lỗi trễ, do đó yêu cầu các mẫu kiểm tra độ trễ ở tốc độ để phát hiện
các lỗi này [Ferhani 2006]. Khi nhu cầu bổ sung các bộ thử nghiệm để phát hiện lỗi sản
xuất ngày càng tăng, việc nén thử nghiệm đang trở nên quan trọng để giảm khối lượng dữ
liệu thử nghiệm nổ và các vấn đề về thời gian ứng dụng thử nghiệm kéo dài.
Bởi vì quét ATPG giả định một mô hình lỗi đơn, các lỗi vật lý không thể được mô
hình hóa thành các lỗi đơn lẻ đối với ATPG có thể có khả năng thoát khỏi sự phát hiện
[Gizopoulos 2006]. Để phát hiện những lỗi vật lý này, logic BIST ngày càng có tầm quan
trọng trong sản xuất VLSI, khi được kết hợp với những ưu điểm chính của nó là thực
hiện tự kiểm tra trên chip và chẩn đoán từ xa trong hệ thống. Chúng tôi dự đoán rằng
đối với các thiết kế VLSI ở 65 nanomet trở xuống, BIST logic và thử nghiệm công suất
thấp sẽ được ngành công nghiệp chấp nhận nhiều hơn. Mặc dù kiến trúc dựa trên STUMPS
[Bardell 1982] là kiến trúc BIST logic phổ biến nhất hiện nay được thực hành cho các
thiết kế dựa trên quét, những nỗ lực cần thiết để triển khai mạch BIST và việc mất phạm
vi bảo hiểm lỗi do sử dụng các mẫu giả ngẫu nhiên đã ngăn cản BIST kiến trúc từ được
sử dụng rộng rãi trong tất cả các ngành công nghiệp.
Khi công nghệ sản xuất chất bán dẫn chuyển sang kỷ nguyên thiết kế nanomet, vẫn còn
phải xem kiến trúc dựa trên CBILBO được đề xuất trong [Wang 1986] như thế nào, luôn
có thể đảm bảo phạm vi bảo hiểm lỗi 100% duy nhất và có khả năng chạy 10 lần sẽ thực
hiện nhiều mẫu BIST hơn so với kiến trúc dựa trên STUMPS. Những thách thức còn ở phía
trước về việc liệu kiểm tra giả toàn bộ có trở thành kỹ thuật tạo mẫu BIST ưa thích
hay không và quét truy cập ngẫu nhiên sẽ là kỹ thuật DFT đầy hứa hẹn để giảm công suất
kiểm tra.
2.7 BÀI TẬP
2.1 (Muxed-D Scan Cell) Hiển thị một triển khai CMOS có thể có của muxed
D ô quét trong Hình 2.3a.
2.2 (Ô quét Muxed-D công suất thấp) Thiết kế phiên bản năng lượng thấp của ô quét D
hỗn hợp được cho trong Hình 2.3a bằng cách thêm logic đồng hồ định giờ, bao gồm
chốt khóa để điều khiển cổng đồng hồ.
2.3 (Quét theo tốc độ) Giả sử rằng một thiết kế quét chứa ba miền đồng hồ chạy ở tốc độ
tương ứng là 100 MHz, 200 MHz và 400 MHz. Ngoài ra, giả sử rằng độ lệch đồng hồ
giữa hai miền đồng hồ bất kỳ là có thể quản lý được.
Liệt kê tất cả các phương pháp ATPG quét tốc độ có thể có, và so sánh các ưu điểm
và nhược điểm của chúng về mức độ bao phủ lỗi và số lượng mẫu thử nghiệm.
2.4 (Quét tốc độ) Mô tả hai sơ đồ đồng hồ chụp chính để kiểm tra quét tốc độ và so sánh
ưu điểm và nhược điểm của chúng. Đồng thời thảo luận về điều gì sẽ xảy ra nếu sử
dụng ba hoặc nhiều ảnh chụp.
2.5 (Tạo mẫu BIST) Triển khai bộ tạo mẫu thử nghiệm trong mạch-8 (TPG) bằng cách sử dụng
bộ đếm nhị phân. So sánh những ưu điểm và nhược điểm của nó khi sử dụng bộ đếm
Johnson (bộ đếm vòng xoắn).
2.6 (Tạo mẫu BIST) Triển khai bộ tạo mẫu thử nghiệm trong mạch chu kỳ 31 (TPG) bằng cách
sử dụng thanh ghi dịch chuyển phản hồi tuyến tính mô-đun (LFSR) với đa thức đặc
trưng fx = 1 + x2 + x5. Chuyển đổi LFSR mô-đun thành thiết kế quét muxed-D với chi
phí diện tích tối thiểu.
2.7 (Tạo mẫu BIST) Triển khai trình tạo tiếng kêu kiểm tra trong mạch-31 (TPG) bằng cách
sử dụng máy phát tự động di động năm giai đoạn (CA) với quy tắc cấu tạo = 11001,
trong đó “0” biểu thị ô quy tắc 90 và “1 ”Biểu thị ô quy tắc 150. Chuyển đổi CA
thành một thiết kế LSSD với chi phí diện tích tối thiểu.
2.8 (Dữ liệu tự động di động) Tìm ra quy tắc xây dựng cho ô tự động di động có độ dài 54,
và sau đó lấy quy tắc xây dựng lên đến độ dài 300 để khớp với danh sách các đa thức
nguyên thủy có độ dài lên đến 300 được báo cáo trong [Bardell 1987].
2.9 (Chèn điểm kiểm tra) Đối với mạch hiển thị trong Hình 2.22, hãy tính toán xác suất
phát hiện, trước và sau khi chèn điểm kiểm tra, đối với lỗi bị kẹt ở 0 xuất hiện
ở đầu vào X3 và lỗi ở mức 1 xuất hiện ở đầu vào X6 đồng thời .
2.10 (Nội dung phản hồi BIST) Thảo luận chi tiết về những lỗi có thể mắc phải và
MISR không thể được phát hiện.
2.11 (STUMPS so với CBILBO) So sánh hiệu suất của thiết kế STUMPS và thiết kế CBILBO. Giả
sử rằng cả hai thiết kế đều hoạt động ở 400 MHz và mạch đang được thử nghiệm (CUT)
có 100 chuỗi quét, mỗi chuỗi có 1000 ô quét. Tính thời gian thử nghiệm cần thiết
để kiểm tra từng thiết kế khi áp dụng 100.000 mẫu thử nghiệm. Nói chung, tần số
dịch chuyển quét chậm hơn nhiều so với tốc độ hoạt động của mạch. Giả sử tần số
dịch chuyển quét là 50 MHz, hãy tính toán lại thời gian kiểm tra cho thiết kế
STUMPS. Giải thích thêm tại sao kiến trúc dựa trên STUMPS đang được ngành công
nghiệp chấp nhận nhiều hơn so với kiến trúc dựa trên CBILBO.
2.12 (Quét so với Logic BIST và nén kiểm tra thử nghiệm) So sánh các ưu điểm và nhược
điểm của thiết kế quét, thiết kế BIST logic và kiểm tra
thiết kế nén, về phạm vi bảo hiểm lỗi, thời gian ứng dụng thử nghiệm, thử nghiệm
khối lượng dữ liệu và chi phí khu vực.
2.13 (Nén kích thích thử nghiệm) Cho một mạch có bốn chuỗi quét, mỗi chuỗi
có năm ô quét và với một tập hợp các khối thử nghiệm được liệt kê như sau:
1 XX 1 0
0 1 0 0 0
X 1 X 0 X
X 0 1 1 0
một. Thiết kế bộ giải nén quét phát sóng nhiều đầu vào đáp ứng
yêu cầu về khối lập phương thử nghiệm.
b. Giải thích tỷ số nén.
c. Việc gán X sẽ ảnh hưởng đến hiệu suất nén kịch bản. Đưa ra một ví dụ về phép
gán X rất tiếc sẽ dẫn đến không
nén với trình giải nén quét phát sóng nhiều đầu vào này.
2.14 (Nén kích thích thử nghiệm) Tìm ra các biểu thức toán học cho mức thấp nhất của fol về
số lượng kênh người thử nghiệm, c và sự mở rộng
tỷ lệ, k.
một. Xác suất mã hóa một lát quét có chứa 2 bit được chỉ định với
Quét Illinois.
b. Xác suất mã hóa một lát quét chứa 3 bit được chỉ định
trong đó mỗi chuỗi quét được điều khiển bởi XOR của một tổ hợp duy nhất
của 2 kênh người kiểm tra sao cho có tổng số Cn = nn - 1/2 lần quét
2 dây chuyền.
2.15 (Nén kích thích kiểm tra) Đối với bộ giải nén tuyến tính tuần tự
được thể hiện trong Hình 2.39 có hệ phương trình tuyến tính tương ứng là
thể hiện trong Hình 2.40, tìm kích thích nén X1 - X10 cần thiết để
mã hóa khối thử nghiệm sau: < Z1 Z12 > = <0-0-1-0--011>.
2.16 (Nén kích thích kiểm tra) Đối với mạng MUX được hiển thị trong Hình 2.44
và sau đó là mạng XOR được hiển thị trong Hình 2.45a, tìm
kích thích tại các đầu vào mạng cần thiết để mã hóa khối thử nghiệm sau:
<1-0---01>.
2.17 (Nén phản hồi thử nghiệm) Giải thích thêm về bao nhiêu lỗi và cách
nhiều ẩn số (X) có thể được phát hiện hoặc dung nạp bởi com pactor dung sai X và
máy nén q như thể hiện trong Hình 2.47 và 2.51 tương ứng.
2,23 (Thực hành Thiết kế) Lặp lại Bài tập 2.19 nhưng để thiết kế một hệ
thống BIST logic dựa trên CBILBO. So sánh phạm vi bảo hiểm lỗi BIST
quan sát được với phạm vi bảo hiểm lỗi BIST được đưa ra trong Bài
tập 2.19 và giải thích tại sao cả hai phương pháp đều tạo ra các số
phạm vi sự cố giống nhau hoặc khác nhau.
2,24 (Thực hành Thiết kế) Sử dụng các chương trình ATPG và hướng dẫn sử
dụng có trên trang web Companion để tạo các mẫu thử nghiệm cho ba
mạch tổ hợp ISCAS-1985 lớn nhất và ghi lại số lượng mẫu thử nghiệm
cần thiết cho mỗi mạch. Sau đó, kết hợp ba mạch thành một mạch bằng
cách kết nối đầu vào của chúng theo cách sao cho đầu vào đầu tiên của ba mạch
được kết nối với đầu vào chia sẻ đầu tiên của mạch kết hợp, đầu vào thứ hai của
ba mạch được kết nối với đầu vào chia sẻ thứ hai , v.v ... Sử dụng lại công cụ
ATPG để tạo các mẫu thử nghiệm cho mạch kết hợp này. So sánh số lượng các mẫu thử
nghiệm được tạo cho mạch kết hợp với số được tạo cho từng mạch riêng lẻ.
2,25 (Thực hành Thiết kế) Lặp lại Bài tập 2.24, nhưng lần này hãy cố gắng
sử dụng các kết nối đầu vào khác nhau để giảm số lượng mẫu thử nghiệm
cho mạch kết hợp nhiều nhất có thể. Số lượng mẫu thử nghiệm ít nhất
bạn có thể tìm thấy là bao nhiêu?
Sự nhìn nhận
Tác giả muốn gửi lời cảm ơn đến Giáo sư Xinghao Chen của Trường Cao đẳng Thành phố và
Trung tâm Sau đại học của Đại học Thành phố New York đã đóng góp một phần cho phần Kiến
trúc quét; Giáo sư Nur A. Touba của Đại học Texas tại Austin vì đã đóng góp một phần của
phần kiểm tra Logic BIST Architec theo hướng bao phủ; Giáo sư Xiaowei Li của Học viện
Khoa học Trung Quốc, Giáo sư Kuen-Jong Lee của Đại học Quốc gia Cheng Kung, và Giáo sư
Nur A. Touba của Đại học Texas tại Austin vì đã đóng góp một phần của Mạch nén kích thích
thử nghiệm và Mạch cho phản ứng thử nghiệm Các phần đầm nén; và Giáo sư Xiaoqing Wen của
Học viện Công nghệ Kyushu và Shianling Wu của SynTest Technologies vì đã đóng góp một
phần của phần Kiến trúc quét truy cập ngẫu nhiên. Tác giả cũng xin bày tỏ lòng biết ơn
tới Claude E. Shannon Giáo sư John P. Hayes của Đại học Michigan, Giáo sư Kewal K.
Saluja của Đại học Wisconsin-Madison, Giáo sư Yinhe Han của Học viện Khoa học Trung Quốc,
TS. Patrick Girard của LIRMM, Tiến sĩ Xinli Gu của Cisco Systems, Tiến sĩ Rohit Kapur và
Khader S. Abdel-Hafez của Synopsys, Tiến sĩ Brion Keller của Hệ thống thiết kế Cadence,
Anandshankar S. Mudlapur của Intel, Tiến sĩ Benoit Nadeau-Dostie của LogicVision, Tiến sĩ
Peilin Song của IBM, Tiến sĩ Erik H. Volkerink của Verigy US, Inc., và Tiến sĩ Seongmoon
Wang của NEC Labs để xem xét văn bản và đưa ra những nhận xét có giá trị; và Teresa Chang
của SynTest Technologies để vẽ hầu hết các hình.
Người giới thiệu
R2.0 Sách
[Abramovici 1994] M. Abramovici, MA Breuer và AD Friedman, Kiểm tra hệ thống kỹ thuật số và thiết kế có thể kiểm
tra, IEEE Press, In sửa đổi, Piscataway, NJ, 1994.
[Bardell 1987] PH Bardell, WH McAnney và J. Savir, Kiểm tra tích hợp cho VLSI: Pseudo
Kỹ thuật ngẫu nhiên, John Wiley & Sons, Somerset, NJ, 1987.
[Bushnell 2000] ML Bushnell và VD Agrawal, Cơ bản về thử nghiệm điện tử cho kỹ thuật số,
Mạch VLSI bộ nhớ & tín hiệu hỗn hợp, Springer, Boston, 2000.
[Crouch 1999] A. Crouch, Design for Test for Digital IC's and Embedded Core Systems, Prentice Hall, Upper
Saddle River, NJ, 1999.
[Gizopoulos 2006] D. Gizopoulos, biên tập, Những tiến bộ trong thử nghiệm điện tử: Những thách thức và phương
pháp luận Loạt bài: Biên giới trong thử nghiệm điện tử, Springer, Boston, 2006.
[Golomb 1982] SW Golomb, Trình tự đăng ký Shift, Nhà xuất bản Aegean Park, Laguna Hills,
CA, năm 1982.
[Jha 2003] N. Jha và S. Gupta, Thử nghiệm Hệ thống Kỹ thuật số, Nhà xuất bản Đại học Cambridge,
Luân Đôn, 2003.
[McCluskey 1986] EJ McCluskey, Nguyên tắc thiết kế logic: Nhấn mạnh vào bán dẫn có thể kiểm tra
Mạch tùy chỉnh, Prentice-Hall, Englewood Cliffs, NJ, 1986.
[Mourad 2000] S. Mourad và Y. Zorian, Nguyên tắc kiểm tra hệ thống điện tử, John Wiley
& Các con trai, Somerset, NJ, 2000.
[Nadeau-Dostie 2000] B. Nadeau-Dostie, Thiết kế cho phép đo, chẩn đoán và kiểm tra tốc độ
cố vấn, Springer, Boston, 2000.
[Rajski 1998a] J. Rajski và J. Tyszer, Tự kiểm tra số học tích hợp cho các hệ thống nhúng, Prentice-Hall,
Englewood Cliffs, NJ, 1998.
[Stroud 2002] CE Stroud, Hướng dẫn dành cho nhà thiết kế để tự kiểm tra tích hợp, Springer, Boston, 2002.
[Wang 2006a] L.-T. Wang, C.-W. Wu, và X. Wen, Nguyên tắc và Kiến trúc Kiểm tra VLSI: Thiết kế để Kiểm tra,
Morgan Kaufmann, San Francisco, 2006.
R2.1 Giới thiệu

[Ando 1980] H. Ando, Kiểm tra VLSI với quét truy cập ngẫu nhiên, trong Proc. COMPCON, trang 50–52,
Tháng 2 năm 1980.
[Baik 2005a] D. Baik và KK Saluja, Quét truy cập ngẫu nhiên liên tục: Một giải pháp đồng thời để kiểm tra công
suất, kiểm tra khối lượng dữ liệu và thời gian kiểm tra, trong Proc. Int. Thử nghiệm Conf., Trang 359–368,
tháng 11 năm 2005.
[Hu 2006] Y. Hu, C. Li, J. Li, Y. Han, X. Li, W. Wang, H. Li, L.-T. Wang và X. Wen, Kiểm tra nén dữ liệu dựa
trên quét truy cập ngẫu nhiên theo cụm, trong Proc. Thử nghiệm Châu Á Conf., Pp.
231–236, tháng 11 năm 2006.
[Mudlapur 2005] AS Mudlapur, VD Agrawal và AD Singh, Một kiến trúc quét truy cập ngẫu nhiên để giảm chi phí phần
cứng, trong Proc. Int. Thử nghiệm Conf., Paper 15.1, tháng 11 năm 2005.
[SIA 2003] SIA, Lộ trình Công nghệ Quốc tế cho Chất bán dẫn: Ấn bản 2003 — Thiết kế, trang 30–36, Hiệp hội Công
nghiệp Chất bán dẫn, San Jose, CA (http://public.itrs.net), 2003.
[SIA 2006] SIA, Lộ trình công nghệ quốc tế cho chất bán dẫn: Cập nhật năm 2006, Hiệp hội công nghiệp chất bán dẫn, San
Jose, CA (http://public.itrs.net), 2006.
[Touba 2006] NA Touba, Khảo sát các kỹ thuật nén vector thử nghiệm, Thiết kế & Thử nghiệm Máy tính của IEEE, 23 (4),
trang 294–303, tháng 7 / tháng 8 năm 2006.
R2.2 Thiết kế quét
[Beck 2005] M. Beck, O. Barondeau, M. Kaibel, F. Poehl, X. Lin và R. Press, Thiết kế logic để tạo xung nhịp thử nghiệm
trên chip: Chi tiết triển khai và tác động đến chất lượng thử nghiệm độ trễ, trong Proc . Thiết kế, Tự động hóa
và Thử nghiệm tại Châu Âu Conf., Trang 56–61, tháng 3 năm 2005.
[Bonhomme 2001] Y. Bonhomme, P. Girard, L. Guiller, C. Landrault và S. Pravossoudovitch, Một sơ đồ đồng hồ kiểm tra
năng lượng thấp của các IC logic hoặc lõi nhúng, trong Proc. Tạp chí Kiểm tra Châu Á, trang 253–258, tháng 11 năm
2001.
[Chandra 2001] A. Chandra và K. Chakrabarty, Kết hợp kiểm tra quét công suất thấp và kiểm tra nén dữ liệu cho hệ thống
trên một chip, trong Proc. Hội nghị Tự động hóa Thiết kế Châu Âu, trang 166–169, tháng 6 năm 2001.
[Cheung 1996] B. Cheung và L.-T. Wang, Bảy tội lỗi chết người của thiết kế dựa trên quét, Thiết kế hệ thống tích hợp,
tháng 8 năm 1996.
[DasGupta 1982] S. DasGupta, P. Goel, RG Walther và TW Williams, Một biến thể của LSSD và tác động của nó đối với thiết
kế và tạo mẫu thử nghiệm trong VLSI, trong Proc. Int.
Thử nghiệm Conf., Trang 63–66, tháng 11 năm 1982.
[Dervisoglu 1991] BI Dervisoglu và GE Strong, Thiết kế cho khả năng kiểm tra: Sử dụng kỹ thuật đường quét để kiểm tra
và đo độ trễ đường dẫn, trong Proc. Int. Thử nghiệm Conf., Trang 365–374, tháng 10 năm 1991.
[Eichelberger 1977] EB Eichelberger và TW Williams, Một cấu trúc thiết kế logic cho khả năng kiểm tra LSI, trong Proc.
Thiết kế Tự động hóa Conf., Trang 462–468, tháng 6 năm 1977.
[Furukawa 2006] H. Furukawa, X. Wen, L.-T. Wang, B. Sheu, Z. Jiang và S. Wu, Một chương trình điều khiển mới và thực
tế để kiểm tra tốc độ liên đồng hồ, trong Proc. Int. Thử nghiệm Conf., Paper 17.2, tháng 10 năm 2006.
[Girard 2002] P. Girard, Khảo sát kiểm tra công suất thấp của mạch VLSI, Thiết kế & Thử nghiệm IEEE
của Máy tính, 19 (3), trang 82–92, tháng 5 / tháng 6 năm 2002.
[Glover 1988] CT Glover và MR Mercer, Một phương pháp tạo ra thử nghiệm lỗi trễ, trong
Proc. Tự động hóa thiết kế, trang 90–95, tháng 6 năm 1988.
[Iyengar 2006] V. Iyengar, T. Yokota, K. Yamada, T. Anemikos, B. Bassett, M. Degregorio, R. Farmer, G. Grise, M.
Johnson, D. Milton, M. Taylor, và F. . Woytowich, Kiểm tra tural struc ở tốc độ cho ASIC hiệu suất cao, trong
Proc. Int. Thử nghiệm Conf., Paper 2.4, tháng 10 năm 2006.
[Khoche 2002] A. Khoche, Phân vùng tài nguyên thử nghiệm cho các kiến trúc quét sử dụng đối sánh băng thông, Hội thảo
phân vùng tài nguyên thử nghiệm IEEE, trang 1.4-1–1.4-8, tháng 10 năm 2002.
[Kuppuswamy 2004] R. Kuppuswamy, P. DesRosier, D. Feltham, R. Sheikh, và P. Thadikaran, Hệ thống giữ toàn bộ trong bộ
vi xử lý: Phân tích chi phí / lợi ích, Công nghệ Intel J., 8 (1), pp. 69–78, tháng 2 năm 2004.
[Malaiya 1983] YK Malaiya và R. Narayanaswamy, Kiểm tra lỗi thời gian trong mạch tích hợp tuần tự đồng bộ, trong Proc.
Int. Thử nghiệm Conf., Trang 560–571, tháng 10 năm 1983.

[Nadeau-Dostie 1994] B. Nadeau-Dostie, A. Hassan, D. Burek và S. Sunter, Thiết bị kiểm tra tốc độ nhiều đồng hồ để kiểm
tra hệ thống kỹ thuật số, Bằng sáng chế Hoa Kỳ số 5.349.587, ngày 20 tháng 9 năm 1994.
[Rosinger 2004] P. Rosinger, BM Al-Hashimi và N. Nicolici, Kiến trúc quét với kích hoạt phân đoạn quét loại trừ lẫn nhau
để giảm công suất thu và dịch chuyển, IEEE Trans. trên Computer-Aided Design, 23 (7), trang 1142–1153, tháng 7 năm
2004.
[Savir 1993] J. Savir và S. Patil, Thử nghiệm chuyển đổi dựa trên quét, IEEE Trans. trên Computer-Aided Design, 12 (8),
trang 1232–1241, tháng 8 năm 1993.
[Savir 1994] J. Savir và S. Patil, Kiểm tra độ trễ bên rộng, IEEE Trans. trên Computer-Aided Design, 13 (8), trang 1057–
1064, tháng 8 năm 1994.
[Saxena 2001] J. Saxena, KM Butler và L. Whetsel, Một kế hoạch để giảm tiêu thụ điện năng trong quá trình kiểm tra quét,
trong Proc. Int. Thử nghiệm Conf., Trang 670–677, tháng 10 năm 2001.
[Wang 2005a] L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao, và F. -S. Hsu, Hệ thống DFT đa chụp cho các
mạch tích hợp dựa trên quét, Bằng sáng chế Hoa Kỳ số 6,954.887, ngày 11 tháng 10 năm 2005.
[Wang 2007] L.-T. Wang, P.-C. Hsu và X. Wen, Hệ thống DFT đa chụp để phát hiện hoặc xác định lỗi giữa miền đồng hồ trong
quá trình tự kiểm tra hoặc kiểm tra quét, Đơn xin cấp bằng sáng chế Hoa Kỳ số 11.098.703, tháng 4. 18, 2007 (được
phép).
[Whetsel 1998] L. Whetsel, Kiểm tra cốt lõi kết nối, giao tiếp và điều khiển, trong Proc. Int.
[Yoshida 2003] T. Yoshida và M. Watari, phương pháp quét MD để kiểm tra quét công suất thấp, trong
Proc. Int. Thử nghiệm Conf., Trang 480–487, tháng 10 năm 2003.
R2.3 Tự kiểm tra logic tích hợp
[Aboulhamid 1983] TÔI Aboulhamid và E. Cerny, Một loại máy phát điện thử nghiệm để thử nghiệm tích hợp, IEEE Trans. trên
Máy tính, C-32 (10), trang 957–959, tháng 10 năm 1983.
[Agarwal 1981] VK Agarwal và E. Cerny, Lưu trữ và tạo phương pháp thử nghiệm tích hợp, trong Proc. of Fault Tolerant
Computing Symp., trang 35–40, tháng 6 năm 1981.
[Al-Yamani 2005] A. Al-Yamani, S. Mitra, và EJ McCluskey, Tạo giống được tối ưu hóa bằng cách đặt hàng và mã hóa hạt
giống, IEEE Trans. trên Thiết kế có sự hỗ trợ của Máy tính, 24 (2), trang 264–270, tháng 2 năm 2005.
[Bardell 1982] PH Bardell và WH McAnney, Tự kiểm tra nhiều mô-đun logic, trong
[Bershteyn 1993] M. Bershteyn, Tính toán nhiều bộ trọng số cho ngẫu nhiên có trọng số
thử nghiệm, trong Proc. Int. Thử nghiệm Conf., Trang 1031–1040, tháng 10 năm 1993.
[Bhawmik 1997] S. Bhawmik, Phương pháp và Thiết bị để Tự Kiểm tra Tích hợp với Nhiều
Mạch đồng hồ, Bằng sáng chế Hoa Kỳ số 5.680.543, ngày 21 tháng 10 năm 1997.
[Cadence 2007] Hệ thống thiết kế Cadence, www.cadence.com, 2007.
[Chin 1984] CK Chin và EJ McCluskey, Tạo mẫu có trọng số để tự kiểm tra tích hợp, Trung tâm Máy tính Đáng tin cậy, Báo
cáo Kỹ thuật (CRC TR) số 84-7, Đại học Stanford, tháng 8 năm 1984.
[Dandapani 1984] R. Dandapani, J. Patel và J. Abraham, Thiết kế bộ tạo mẫu thử nghiệm
để kiểm tra tích hợp, trong Proc. Int. Thử nghiệm Conf., Trang 315–319, tháng 10 năm 1984.
[Das 2000] D. Das và NA Touba, Giảm khối lượng dữ liệu thử nghiệm bằng cách sử dụng các mẫu thử nghiệm kết hợp bên ngoài /
LBIST, trong Proc. Int. Thử nghiệm Conf., Trang 115–122, tháng 10 năm 2000.
[Dorsch 2001] R. Dorsch và H.-J. Wunderlich, Điều chỉnh ATPG để thử nghiệm nhúng, trong
[Edirisooriya 1992] G. Edirisooriya và JP Robinson, Thiết kế thử nghiệm dựa trên ROM chi phí thấp
máy phát điện, trong Proc. VLSI Test Symp., Trang 61–66, tháng 4 năm 1992.
[Foote 1997] TG Foote, DE Hoffman, WV Huott, TJ Koprowski, BJ Robbins và MP Kusko, Thử nghiệm chip CMOS thế hệ 4 của IBM
400MHz, trong Proc. Int. Thử nghiệm Conf., Trang 106–114, tháng 11 năm 1997.
[Furukawa 2006] H. Furukawa, X. Wen, L.-T. Wang, B. Sheu, Z. Jiang và S. Wu, Một chương trình điều khiển mới và thực
tế để kiểm tra tốc độ liên đồng hồ, trong Proc. Int. Thử nghiệm Conf., Paper 17.2, tháng 10 năm 2006.
[Girard 2001] P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch, và HJ Wunderlich, Sơ đồ đồng hồ đã sửa đổi cho
bộ tạo mẫu thử nghiệm BIST công suất thấp, trong Proc. VLSI Test Symp., Trang 306–311, tháng 4 / tháng 5 năm 2001.
[Hellebrand 1995a] S. Hellebrand, J. Rajski, S. Tarnick, S. Venkataramann và B. Courtois, Tạo các mẫu vectơ thông qua
việc gửi lại các thanh ghi dịch chuyển phản hồi tuyến tính đa đa thức, IEEE Trans. trên Máy tính, 44 (2), trang
223–233, tháng 2 năm 1995.
[Hellebrand 1995b] S. Hellebrand, B. Reeb, S. Tarnick và H.-J. Wunderlich, Điều chỉnh gen mẫu cho một lược đồ BIST xác
định, trong Proc. Int. Lời thú nhận. trên Computer-Aided Design, trang 88–94, tháng 11 năm 1995.
[Hetherington 1999] G. Hetherington, T. Fryars, N. Tamarapalli, M. Kassab, A. Hassan, và J. Rajski, Logic BIST cho kiểu
dáng công nghiệp lớn: Các vấn đề thực tế và nghiên cứu điển hình, trong Proc.
[Hortensius 1989] PD Hortensius, RD McLeod, W. Pries, DM Miller và HC Card, Bộ tạo số giả ngẫu nhiên dựa trên dữ liệu
tự động di động để tự kiểm tra tích hợp, IEEE Trans. trên Computer-Aided Design, 8 (8), trang 842–859, tháng 8 năm
1989.
[Ichino 2001] K. Ichino, T. Asakawa, S. Fukumoto, K. Iwasaki và S. Kajihara, Hybrid BIST sử dụng quét quay một phần,
trong Proc. Tạp chí Thử nghiệm Châu Á, trang 379–384, tháng 11 năm 2001.
[Iyengar 1989] VS Iyengar và D. Brand, Tổng hợp các mẫu giả ngẫu nhiên có thể kiểm tra
thiết kế, trong Proc. Int. Thử nghiệm Conf., Trang 501–508, tháng 8 năm 1989.
[Jas 2004] A. Jas, CV Krishna và NA Touba, BIST lai giả ngẫu nhiên có trọng số, IEEE Trans. về Hệ thống Tích hợp Quy mô
Rất lớn (VLSI), 12 (12), trang 1277–1283, tháng 12 năm 2004.
[Jervan 2003] G. Jervan, P. Eles, Z. Peng, R. Ubar và M. Jenihhin, Giảm thiểu thời gian thử nghiệm cho BIST kết hợp của
các hệ thống dựa trên lõi, trong Proc. Tạp chí Thử nghiệm Châu Á, trang 318–323, tháng 11 năm 2003.
[Kapur 1994] R. Kapur, S. Patil, TJ Snethen, và TW Williams, Thiết kế hệ thống tạo mẫu ngẫu nhiên có trọng số hiệu quả,
[Kiefer 1998] G. Kiefer và H.-J. Wunderlich, BIST xác định với nhiều chuỗi quét,
¨
[Konemann 1991] B. Koenemann, các mẫu thử nghiệm được mã hóa LFSR cho các thiết kế quét, trong Proc.
Thử nghiệm Châu Âu Conf., Trang 237–242, tháng 4 năm 1991.

[Krishna 2003a] CV Krishna và NA Touba, Hybrid BIST sử dụng LFSR hướng dẫn tăng dần, trong Proc. Symp. về Khuyết
điểm và Dung sai Lỗi, trang 217–224, tháng 11 năm 2003.
[Krishnamurthy 1987] B. Krishnamurthy, Một cách tiếp cận lập trình động cho vấn đề chèn điểm kiểm tra, trong Proc.
Thiết kế Tự động hóa Conf., Trang 695–704, tháng 6 năm 1987.
[Lai 2005] L. Lai, JH Patel, T. Rinderknecht, và W.-T. Cheng, LBIST hiệu quả phần cứng với các trọng số bổ sung,
trong Proc. Int. Lời thú nhận. trên Thiết kế Máy tính, trang 479–481, tháng 10 năm 2005.
[Lei 2005] L. Lei và K. Chakrabarty, Hybrid BIST dựa trên trình tự lặp lại và phân tích cụm, trong Proc. Thiết kế,
Tự động hóa và Thử nghiệm ở Châu Âu Conf., Trang 1142–1147, tháng 3 năm 2005.
[Liang 2001] H.-G. Liang, S. Hellebrand và H.-J. Wunderlich, Nén dữ liệu thử nghiệm hai chiều cho BIST xác định dựa
trên quét, trong Proc. Int. Thử nghiệm Conf., Trang 894–902, tháng 9 năm 2001.
[LogicVision 2007] LogicVision, www.logicvision.com, 2007.
[Manich 2000] S. Manich, A. Gabarro, M. Lopez, J. Figueras, P. Girard, L. Guiller, C. Landrault, S. Pravossoudovitch,
P. Teixeira và M. Santos, BIST công suất thấp của fil vectơ không phát hiện tering, JETTA: J. Electron. Kiểm
tra: Lý thuyết và Ứng dụng, 16 (3), trang 193–202, tháng 6 năm 2000.
[McCluskey 1985] EJ McCluskey, Các cấu trúc tự kiểm tra tích hợp, IEEE Design & Test of Com
puters, 2 (2), trang 29–36, tháng 4 năm 1985.
[Mentor 2007] Mentor Graphics, www.mentor.com, 2007.
[Nadeau-Dostie 1994] B. Nadeau-Dostie, A. Hassan, D. Burek và S. Sunter, Thiết bị kiểm tra tốc độ nhiều đồng hồ để
kiểm tra hệ thống kỹ thuật số, Bằng sáng chế Hoa Kỳ số 5.349.587, ngày 20 tháng 9 năm 1994.
´
[Nadeau-Dostie 2006] B. Nadeau-Dostie và J.-F. Cotˆ e, Bộ điều khiển đồng hồ để kiểm tra tốc độ mạch quét, Bằng
sáng chế Hoa Kỳ số 7.155.651, ngày 26 tháng 12 năm 2006.
[Nadeau-Dostie 2007] B. Nadeau-Dostie, Phương pháp và mạch để kiểm tra tốc độ quét
Circuits, US Patent số 7,194,669, ngày 20 tháng 3 năm 2007.
[Rajski 1998b] J. Rajski, J. Tyszer và N. Zacharia, Giải nén dữ liệu thử nghiệm cho nhiều thiết kế quét với quét
ranh giới, IEEE Trans. trên Máy tính, 47 (11), trang 1188–1200, tháng 11 năm 1998.
[Rajski 2003] J. Rajski, A. Hassan, R. Thompson và N. Tamarapalli, Phương pháp và Thiết bị để Kiểm tra Tốc độ
Mạch Kỹ thuật số, Đơn đăng ký Bằng sáng chế Hoa Kỳ số 20030097614, ngày 22 tháng 5 năm 2003.
[Savir 1993] J. Savir và S. Patil, Thử nghiệm chuyển đổi dựa trên quét, IEEE Trans. trên Computer-Aided Design, 12
(8), trang 1232–1241, tháng 8 năm 1993.
[Savir 1994] J. Savir và S. Patil, Kiểm tra độ trễ bên rộng, IEEE Trans. trên Computer-Aided Design, 13 (8), trang
1057–1064, tháng 8 năm 1994.
[Schnurmann 1975] HD Schnurmann, E. Lindbloom và RG Carpenter, Bộ tạo mẫu thử nghiệm ngẫu nhiên có trọng số, IEEE
Trans. trên Máy tính, 24 (7), trang 695–700, tháng 7 năm 1975.
[Seiss 1991] BH Seiss, P. Trouborst và M. Schulz, Chèn điểm kiểm tra dựa trên quét
BIST, trong Proc. Thử nghiệm Châu Âu Conf., Trang 253–262, tháng 4 năm 2003.
[Sugihara 1998] M. Sugihara, H. Date, và H. Yasuura, Một phương pháp thử nghiệm mới cho các LSI của hệ thống dựa
trên lõi và vấn đề giảm thiểu thời gian thử nghiệm, Proc. Int. Thử nghiệm Conf., Trang 465–472, tháng 10 năm
1998.
[SynTest 2007] SynTest Technologies, www.syntest.com, 2007.
[Tamarapalli 1996] N. Tamarapalli và J. Rajski, Chèn điểm thử nghiệm nhiều pha xây dựng cho BIST dựa trên quét,
[Touba 1995] NA Touba và EJ McCluskey, Đã biến đổi các mẫu giả ngẫu nhiên cho BIST, trong Proc. VLSI Test Symp.,
Trang 410–416, tháng 4 năm 1995.
[Touba 1996] NA Touba và EJ McCluskey, Chèn điểm kiểm tra dựa trên dò đường,
trong Proc. VLSI Test Symp., Trang 2–8, tháng 4 năm 1996.
[Touba 2001] NA Touba và EJ McCluskey, Sửa bit trong chuỗi giả ngẫu nhiên để quét BIST, IEEE Trans. trên Thiết kế
có sự hỗ trợ của Máy tính, 20 (4), trang 545–555, tháng 4 năm 2001.
[Tsai 1998] H.-C. Tsai, K.-T. Cheng, C.-J. Lin và S. Bhawmik, Lựa chọn điểm kiểm tra hiệu quả cho BIST dựa trên
quét, IEEE Trans. về Hệ thống Tích hợp Quy mô Rất lớn (VLSI), 6 (4), trang 667–676, tháng 12 năm 1998.
[Tsai 2000] H.-C. Tsai, K.-T. Cheng, và S. Bhawmik, Về việc cải thiện chất lượng thử nghiệm của BIST dựa trên
quét, IEEE Trans. trên Computer-Aided Design, 9 (8), trang 928–938, tháng 8 năm 2000.
[Waicukauski 1989] JA Waicukauski, E. Lindbloom, EB Eichelberger, và OP Forenza, WRP: Một phương pháp tạo các
mẫu thử nghiệm ngẫu nhiên có trọng số, IBM J. Res.Dev., 33 (2), trang 149–161, tháng 3 năm 1989 .
[Wang 1986] L.-T. Wang và EJ McCluskey, Bộ quan sát khối logic tích hợp đồng thời (CBILBO), trong Proc. Int. Symp.
về Mạch và Hệ thống, 3 (3), trang 1054–1057, tháng 5 năm 1986.
[Wang 1999] S. Wang và SK Gupta, LT-RTPG: Một TPG BIST thử nghiệm mỗi lần quét mới để tản nhiệt thấp, trong Proc.
[Wang 2005a] L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao và F.-S. Hsu, Hệ thống DFT đa chụp cho
các mạch tích hợp dựa trên quét, Bằng sáng chế Hoa Kỳ số 6,954.887, ngày 11 tháng 10 năm 2005.
[Wang 2005b] L.-T. Wang, X. Wen, P.-C. Hsu, S. Wu và J. Guo, Kiến trúc BIST logic tốc độ cho các thiết kế đa đồng
hồ, trong Proc. Int. Lời thú nhận. về Thiết kế Máy tính: VLSI trong Máy tính & Bộ xử lý, trang 475–478, tháng
10 năm 2005.
[Wang 2006b] L.-T. Wang, P.-C. Hsu, S.-C. Kao, M.-C. Lin, H.-P. Wang, H.-J. Chao, và X. Wen, Hệ thống DFT đa chụp
để phát hiện hoặc xác định lỗi giao nhau giữa miền đồng hồ trong quá trình tự kiểm tra hoặc kiểm tra quét,
Bằng sáng chế Hoa Kỳ số 7,007,213, ngày 28 tháng 2 năm 2006.
[Wen 2006] X. Wen, S. Kajihara, K. Miyase, T. Suzuki, KK Saluja, L.-T. Wang, KS Abdel Hafez và K. Kinoshita, Một
phương pháp ATPG mới để giảm năng lượng chụp hiệu quả trong quá trình kiểm tra quét, trong Proc. VLSI Test
Symp., Trang 58–63, tháng 5 năm 2006.
[Wohl 2003a] P. Wohl, J. Waicukauski, S. Patel và M. Amin, nén dung sai X và các ứng dụng của các mẫu quét-ATPG
trong kiến trúc BIST, trong Proc. Int. Thử nghiệm Conf., Trang 727–736, tháng 10 năm 2003.
[Wunderlich 1987] H.-J. Wunderlich, Tự kiểm tra bằng cách sử dụng các mẫu ngẫu nhiên chắc chắn, trong
Proc. Symp Computing Computing Symp., Trang 258–263, tháng 7 năm 1987.
[Zhang 2000] X. Zhang, W. Shan và K. Roy, Thử nghiệm mẫu ngẫu nhiên có trọng số công suất thấp, IEEE Trans. trên
Computer-Aided Design, 19 (11), trang 1389–1398, tháng 11 năm 2000.
R2.4 Nén thử nghiệm

[Barnhart 2002] C. Barnhart, V. Brunkhorst, F. Distler, O. Farnsworth, A. Ferko, B. Keller, D. Scott, B. Koenemann
và T. Onodera, Mở rộng OPMISR vượt quá 10 lần hiệu quả kiểm tra quét, IEEE Thiết kế & Thử nghiệm Máy tính,
19 (5), trang 65–73, tháng 5 / tháng 6 năm 2002.
[Bayraktaroglu 2001] I. Bayraktaroglu và A. Orailoglu, Giảm khối lượng thử nghiệm và thời gian ứng dụng thông
qua việc che giấu chuỗi quét, trong Proc. Thiết kế Tự động hóa Conf., Trang 151–155, tháng 6 năm 2001.
[Bayraktaroglu 2003] I. Bayraktaroglu và A. Orailoglu, Ứng dụng đồng thời của nén và nén com cho thời gian
thử nghiệm và giảm khối lượng dữ liệu trong thiết kế quét, IEEE Trans. trên Máy tính, 52 (11), trang
1480–1489, tháng 11 năm 2003.
[Beck 2005] M. Beck, O. Barondeau, M. Kaibel, F. Poehl, X. Lin và R. Press, Thiết kế logic để tạo xung nhịp
thử nghiệm trên chip: Chi tiết triển khai và tác động đến chất lượng thử nghiệm độ trễ, trong Proc .
Thiết kế, Tự động hóa và Thử nghiệm tại Châu Âu Conf., Trang 56–61, tháng 3 năm 2005.
[Cadence 2007] Hệ thống thiết kế Cadence, www.cadence.com, 2007.
[Dutta 2006] A. Dutta và NA Touba, Sử dụng mở rộng tuần tự phụ thuộc giới hạn cho các vectơ kiểm tra giải
nén, trong Proc. Int. Thử nghiệm Conf., Paper 23.1, tháng 10 năm 2006.
[Furukawa 2006] H. Furukawa, X. Wen, L.-T. Wang, B. Sheu, Z. Jiang và S. Wu, Một chương trình điều khiển mới
và thực tế để kiểm tra tốc độ liên đồng hồ, trong Proc. Int. Thử nghiệm Conf., Paper 17.2, tháng 10 năm
2006.
[Hamzaoglu 1999] I. Hamzaoglu và JH Patel, Giảm thời gian ứng dụng thử nghiệm cho các lõi nhúng quét toàn bộ,
trong Proc. Symp Computing Computing., Trang 260–267, tháng 7 năm 1999.
[Han 2003] Y. Han, Y. Xu, A. Chandra, H. Li và X. Li, Phân vùng tài nguyên thử nghiệm dựa trên nén phản hồi
hiệu quả cho thời gian thử nghiệm và giảm kênh người thử nghiệm, trong Proc. Tạp chí Thử nghiệm Châu Á,
trang 440-445, tháng 11 năm 2003.
[Han 2005a] Y. Han, Y. Hu, H. Li và X. Li, Phân tích lý thuyết và nâng cao dung sai X của phản ứng thử nghiệm
thu gọn dựa trên mã chập, trong Proc. Hội nghị Tự động hóa Thiết kế Châu Á và Nam Thái Bình Dương, trang
53–58, tháng 1 năm 2005.
[Han 2005b] Y. Han, X. Li, H. Li và A. Chandra, Phân vùng tài nguyên thử nghiệm dựa trên nén phản hồi hiệu
quả để giảm thời gian thử nghiệm và giảm kênh người thử nghiệm, J. Comp. Khoa học.
Tech, 20 (2), trang 201–210, tháng 2 năm 2005.
[Han 2005c] Y. Han, S. Swaminathan, Y. Hu, A. Chandra và X. Li, Quét giảm khối lượng dữ liệu bằng trình giải
nén MUXs có thể thay đổi định kỳ, trong Proc. Tạp chí Thử nghiệm Châu Á, trang 372–377, tháng 11 năm 2005.
[Hsu 2001] FF Hsu, KM Butler và JH Patel, Một nghiên cứu điển hình về việc triển khai kiến trúc quét Illinois,
¨
[Konemann 1991] B. Koenemann, các mẫu thử nghiệm được mã hóa LFSR cho các thiết kế quét, trong Proc. Euro
Báo cáo kiểm tra xác thực, trang 237–242, tháng 4 năm 1991.
¨
[Konemann 2001] B. Koenemann, C. Barnhart, B. Keller, T. Snethen, O. Farnsworth và D. Wheater, Một biến thể
SmartBIST với mã hóa đảm bảo, trong Proc. Tạp chí Thử nghiệm Châu Á, trang 325–330, tháng 11 năm 2001.
¨
[Konemann 2003] B. Koenemann, C. Barnhart và B. Keller, Bộ giải mã thời gian thực để quét
Mẫu thử nghiệm, Bằng sáng chế Hoa Kỳ số 6,611,933, ngày 26 tháng 8 năm 2003
[Krishna 2001] CV Krishna, A. Jas và NA Touba, Kiểm tra mã hóa vectơ bằng cách sử dụng một phần
LFSR gửi lại, trong Proc. Int. Thử nghiệm Conf., Trang 885–893, tháng 10 năm 2001.
[Krishna 2002] CV Krishna, A. Jas và NA Touba, Giảm khối lượng dữ liệu thử nghiệm bằng cách sử dụng giống
LFSR với nén hạt giống, trong Proc. Int. Thử nghiệm Conf., Trang 321–330, tháng 10 năm 2002.
[Krishna 2003b] CV Krishna và NA Touba, Giải nén vectơ quét tổ hợp tuyến tính có độ rộng có thể điều chỉnh,
trong Proc. Int. Lời thú nhận. trên Computer-Aided Design, trang 863–866, tháng 9 năm 2003.
[Lee 1998] K.-J. Lee, JJ Chen và CH Huang, Sử dụng một đầu vào duy nhất để hỗ trợ nhiều chuỗi quét,
trong Proc. Int. Lời thú nhận. trên Computer-Aided Design, trang 74–78, tháng 11 năm 1998.
[Lee 1999] K.-J. Lee, JJ Chen, và CH Huang, Phát các mẫu thử nghiệm tới các mạch đa dải, IEEE Trans.
trên Thiết kế có sự hỗ trợ của Máy tính, 18 (12), trang 1793–1802, tháng 12 năm 1999.
[Li 2004] L. Li và K. Chakrabarty, Bộ thử nghiệm nhúng cho BIST xác định bằng cách sử dụng mạng kết
nối có thể cấu hình lại, IEEE Trans. trên Computer-Aided Design, 23 (9), trang 1289–1305, tháng 9
năm 2004.
[LogicVision 2007] LogicVision, www.logicvision.com, 2007.
[Mentor 2007] Mentor Graphics, www.mentor.com, 2007.
[Mitra 2004] S. Mitra và KS Kim, X-compact: Một kỹ thuật đầm nén đáp ứng hiệu quả, IEEE Trans. trên
[Mitra 2006] S. Mitra và KS Kim, XPAND: Một công nghệ nén kích thích thử nghiệm hiệu quả nique, IEEE
Trans. trên Máy tính, 55 (2), trang 163–173, tháng 2 năm 2006.
[Mrugalski 2004] G. Mrugalski, J. Rajski và J. Tyszer, Máy tạo vòng: Thiết bị mới cho các ứng dụng thử
nghiệm nhúng, IEEE Trans. trên Thiết kế có sự hỗ trợ của Máy tính, 23 (9), trang 1306–1320, tháng
9 năm 2004.
´
[Nadeau-Dostie 2006] B. Nadeau-Dostie và J.-F. Cotˆ e, Bộ điều khiển đồng hồ để kiểm tra tốc độ mạch
quét, Bằng sáng chế Hoa Kỳ số 7.155.651, ngày 26 tháng 12 năm 2006.
[Nadeau-Dostie 2007] B. Nadeau-Dostie, Phương pháp và mạch để kiểm tra tốc độ quét
Circuits, US Patent số 7,194,669, ngày 20 tháng 3 năm 2007.
[Naruse 2003] M. Naruse, I. Pomeranz, SM Reddy và S. Kundu, Nén trên chip của các phản hồi đầu ra với
các giá trị không xác định bằng cách sử dụng LFSR gửi lại, trong Proc. Int. Thử nghiệm Conf.,
Trang 1060–1068, tháng 10 năm 2003.
[Pandey 2002] AR Pandey và JH Patel, Kỹ thuật cấu hình lại để giảm thời gian kiểm tra và khối lượng
kiểm tra trong các thiết kế dựa trên kiến trúc quét Illinois, trong Proc. VLSI Test Symp., Trang 9–
15, tháng 4 năm 2002.
[Patel 2003] JH Patel, SS Lumetta và SM Reddy, Ứng dụng của hiệp hội Saluja-Karpovsky com để kiểm tra
phản hồi với nhiều ẩn số, trong Proc. VLSI Test Symp., Trang 107–112, tháng 4 năm 2003.
[Rajski 2004] J. Rajski, J. Tyszer, M. Kassab, và N. Mukherjee, Phép thử xác định nhúng, IEEE Trans.
trên Computer-Aided Design, 23 (5), trang 776–792, tháng 5 năm 2004.
[Rajski 2005] J. Rajski, J. Tyszer, C. Wang, và SM Reddy, Bộ nén đáp ứng kiểm tra bộ nhớ hữu hạn cho
các ứng dụng kiểm tra nhúng, IEEE Trans. trên Thiết kế có sự hỗ trợ của Máy tính, 24 (4), trang
622–634, tháng 4 năm 2005.
[Rajski 2006] J. Rajski, J. Tyszer, G. Mruglaski, W.-T. Cheng, N. Mukherjee, và M. Kassab, máy đầm X-
Press để giảm 1000 lần dữ liệu thử nghiệm, trong Proc. Int. Thử nghiệm Conf., Paper 18.1, tháng 10
năm 2006.
[Saluja 1983] KK Saluja và M. Karpovsky, Kiểm tra phần cứng nén thông qua dữ liệu
nén trong không gian và thời gian, trong Proc. Int. Thử nghiệm Conf., Trang 83–88, tháng 10 năm 1983.
[Samaranayake 2003] S. Samaranayake, E. Gizdarski, N. Sitchinava, F. Neuveux, R. Kapur, và TW Williams,

Một kiến trúc quét trong chia sẻ có thể định cấu hình lại, trong Proc. VLSI Test Symp., Trang 9–
14, tháng 4 năm 2003.
[Shah 2004] MA Shah và JH Patel, Cải tiến của kiến trúc quét Illinois để sử dụng với nhiều đầu vào
quét, trong Proc. VLSI Symp., Trang 167–172, tháng 2 năm 2004.
[Sitchinava 2004] N. Sitchinava, S. Samaranayake, R. Kapur, E. Gizdarski, F. Neuveux, và TW Williams, Thay đổi
kích hoạt quét trong khi thay đổi, trong Proc. VLSI Test Symp., Trang 73–78, tháng 4 năm 2004.
[Synopsys 2007] Synopsys, www.synopsys.com, 2007.
[SynTest 2007] SynTest Technologies, www.syntest.com, 2007.
[Touba 2006] NA Touba, Khảo sát các kỹ thuật nén vector thử nghiệm, Thiết kế & Thử nghiệm Máy tính của IEEE,
23 (4), trang 294–303, tháng 7 / tháng 8 năm 2006.
[Volkerink 2003] EH Volkerink và S. Mitra, Sử dụng hạt giống hiệu quả để nén giống, trong Proc. VLSI Test
Symp., Trang 232–237, tháng 4 năm 2003.
[Volkerink 2005] EH Volkerink và S. Mitra, Phản hồi nén với bất kỳ ẩn số nào bằng cách sử dụng kiến trúc LFSR
mới, trong Proc. Thiết kế Tự động hóa Conf., Trang 117–122, tháng 6 năm 2005.
[Wang 2002] L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, D.-C. Đúng, S.-W. Tsai, và KS Abdel-Hafez,
Phương pháp và Thiết bị để Phát các Mẫu Quét trong Mạch Tích hợp Dựa trên Quét, Đơn đăng ký Bằng sáng
chế Hoa Kỳ số 20030154433, ngày 16 tháng 1 năm 2002.
[Wang 2004] L.-T. Wang, X. Wen, H. Furukawa, F.-S. Hsu, S.-H. Lin, S.-W. Tsai, KS Abdel Hafez và S. Wu,
VirtualScan: Một công nghệ quét nén mới để giảm chi phí thử nghiệm, trong Proc. Int. Thử nghiệm Conf.,
Trang 916–925, tháng 10 năm 2004.
[Wang 2005b] L.-T. Wang, KS Abdel-Hafez, X. Wen, B. Sheu, S. Wu, S.-H. Lin và M.-T. Chang, UltraScan: Sử dụng
phân kênh / ghép kênh theo thời gian (TDDM / TDM) với VirtualScan để giảm chi phí thử nghiệm, trong Proc.
[Wohl 2003b] P. Wohl, JA Waicukauski, S. Patel và MB Amin, Nén hiệu quả và ứng dụng các mẫu xác định trong
kiến trúc BIST logic, trong Proc. Thiết kế Tự động hóa Conf., Trang 566–569, tháng 6 năm 2003.
[Wohl 2004] P. Wohl, JA Waicukauski và S. Patel, Kiến trúc bộ chọn có thể mở rộng cho BIST xác định dung nạp
X, trong Proc. Thiết kế Tự động hóa Conf., Trang 934–939, tháng 6 năm 2004.
[Wohl 2005] P. Wohl, JA Waicukauski, S. Patel, F. DaSilva, TW Williams và R. Kapur, Nén hiệu quả các mẫu xác
định thành nhiều hạt PRPG, trong Proc. Int.
R2.5 Thiết kế quét truy cập ngẫu nhiên
[Amodeo 2005] M. Amodeo và B. Cory, Định nghĩa các phép thử độ trễ nhanh hơn tốc độ, Kiểm tra Cadence Nanomet
hàng quý, 2 (2), tháng 5 năm 2005, [www.cadence.com/newsletters/nanometer _test].
[Ando 1980] H. Ando, Kiểm tra VLSI với quét truy cập ngẫu nhiên, trong Proc. COMPCON, trang 50–52, tháng 2 năm
1980.
[Baik 2004] D. Baik, S. Kajihara và KK Saluja, Quét truy cập ngẫu nhiên: Một giải pháp để kiểm tra công suất, kiểm
tra khối lượng dữ liệu và thời gian kiểm tra, trong Proc. Int. Lời thú nhận. trên VLSI Design, trang 883–888,
tháng 1 năm 2004.
[Baik 2005a] D. Baik và KK Saluja, Quét truy cập ngẫu nhiên liên tục: Một giải pháp đồng thời để kiểm tra công
suất, kiểm tra khối lượng dữ liệu và thời gian kiểm tra, trong Proc. Int. Thử nghiệm Conf., Trang 359–
368, tháng 11 năm 2005.
[Baik 2005b] D. Baik và KK Saluja, Tạo thử nghiệm tái sử dụng trạng thái để quét truy cập ngẫu nhiên liên tục: Giải
pháp kiểm tra sức mạnh, thời gian ứng dụng và kích thước dữ liệu, trong Proc. Tạp chí Thử nghiệm Châu Á, trang
272–277, tháng 11 năm 2005.
[Baik 2006] D. Baik và KK Saluja, Giảm chi phí thử nghiệm bằng cách sử dụng quét truy cập ngẫu nhiên lưới phân vùng,
trong Proc. Int. Lời thú nhận. trên VLSI Design, trang 169–174, tháng 1 năm 2006.
[Dervisoglu 1991] BI Dervisoglu và GE Strong, Thiết kế cho khả năng kiểm tra: Sử dụng kỹ thuật đường quét để kiểm tra
và đo độ trễ đường dẫn, trong Proc. Int. Thử nghiệm Conf., Trang 365–374, tháng 10 năm 1991.
[Gharaybeh 1997] MA Gharaybeh, ML Bushnell và VD Agrawal, Phân loại và tạo thử nghiệm cho các lỗi trễ đường sử dụng
các thử nghiệm lỗi bị kẹt đơn, J. Thử nghiệm điện tử: Lý thuyết và Ứng dụng, 11, trang 55–67, tháng 8 năm 1997 .
[Glover 1988] CT Glover và MR Mercer, Một phương pháp tạo ra thử nghiệm lỗi trễ, trong
Proc. Tự động hóa thiết kế, trang 90–95, tháng 6 năm 1988.
[Hamzaoglu 1999] I. Hamzaoglu và JH Patel, Giảm thời gian ứng dụng thử nghiệm cho các lõi nhúng quét toàn bộ, trong
Proc. Symp Computing Computing., Trang 260–267, tháng 7 năm 1999.
[Hu 2005] Y. Hu, Y.-H. Han, X. Li, H.-W. Li và X. Wen, Đồng thiết kế nén / quét để giảm khối lượng dữ liệu thử nghiệm,
tản điện quét trong và thời gian ứng dụng thử nghiệm, trong Proc.
Vành đai Thái Bình Dương Int. Symp. trên Dependable Computing, trang 175–182, tháng 12 năm 2005.
[Hu 2006] Y. Hu, C. Li, J. Li, Y. Han, X. Li, W. Wang, H. Li, L.-T. Wang và X. Wen, Kiểm tra nén dữ liệu dựa trên quét
truy cập ngẫu nhiên theo cụm, trong Proc. Thử nghiệm Châu Á Conf., Trang 231–236, tháng 11 năm 2006.
[Kruseman 2004] B. Kruseman, AK Majhi, G. Gronthoud và S. Eichenberger, Về các mẫu không có rủi ro để kiểm tra lỗi có
độ trễ nhỏ, trong Proc. Int. Thử nghiệm Conf., Trang 213–222, tháng 10 năm 2004.
[Kuppuswamy 2004] R. Kuppuswamy, P. DesRosier, D. Feltham, R. Sheikh, và P. Thadikaran, Hệ thống giữ toàn bộ trong bộ
vi xử lý: Phân tích chi phí / lợi ích, Công nghệ Intel J., 8 (1), pp. 69–78, tháng 2 năm 2004.
[Le 2007] KT Le, D. Baik, và KK Saluja, Giảm thời gian thử nghiệm để kiểm tra lỗi trễ đường bằng cách sử dụng quét
truy cập ngẫu nhiên nâng cao, trong Proc. Int. Lời thú nhận. trên VLSI Design, trang 769–774, tháng 1 năm 2007.
[Lee 1999] K.-J. Lee, JJ Chen và CH Huang, Các mẫu kiểm tra truyền phát tới nhiều mạch, IEEE Trans. trên Thiết kế có
sự hỗ trợ của Máy tính, 18 (12), trang 1793–1802, tháng 12 năm 1999.
[Malaiya 1983] YK Malaiya và R. Narayanaswamy, Kiểm tra lỗi thời gian trong mạch tích hợp tuần tự đồng bộ, trong Proc.
[Mitra 2004] S. Mitra và KS Kim, X-compact: Một kỹ thuật đầm nén đáp ứng hiệu quả, IEEE Trans. trên Computer-Aided
Design, 23 (3), trang 421–432, tháng 3 năm 2004.
[Mudlapur 2005] AS Mudlapur, VD Agrawal và AD Singh, Một kiến trúc lưu trữ quét truy cập ngẫu nhiên để giảm chi phí
phần cứng, trong Proc. Int. Thử nghiệm Conf., Trang 350–358, tháng 11 năm 2005.
[Pandey 2002] AR Pandey và JH Patel, Kỹ thuật cấu hình lại để giảm thời gian kiểm tra và khối lượng kiểm tra trong các
thiết kế dựa trên kiến trúc quét Illinois, trong Proc. VLSI Test Symp., Trang 9–15, tháng 4 năm 2002.
[Rajski 2004] J. Rajski, J. Tyszer, M. Kassab, và N. Mukherje, Phép thử xác định nhúng, IEEE Trans. trên
[Sitchinava 2004] N. Sitchinava, S. Samaranayake, R. Kapur, E. Gizdarski, F. Neuveux, và TW Williams, Thay đổi
kích hoạt quét trong khi thay đổi, trong Proc. VLSI Test Symp., Trang 73–78, tháng 4 năm 2004.
[Susheel 2002] TG Susheel, J. Chandra, T. Ferry, và K. Pierce, ATPG dựa trên một phần tử chốt địa chỉ lưới
mới, trong Proc. Thiết kế Tự động hóa Conf., Trang 282–286, tháng 6 năm 2002.
[Wagner 1984] KD Wagner, Thiết kế cho khả năng kiểm tra trong AMDAHL 580, trong Proc. COMPCON.,
trang 384–388, tháng 2 năm 1984.
[Wang 2004] L.-T. Wang, X. Wen, H. Furukawa, F.-S. Hsu, S.-H. Lin, S.-W. Tsai, KS Abdel Hafez và S. Wu,
VirtualScan: Một công nghệ quét nén mới để giảm chi phí thử nghiệm, trong Proc. Int. Thử nghiệm Conf.,
Trang 916–925, tháng 10 năm 2004.
[Wang 2006c] L.-T. Wang, B. Sheu, Z. Jiang, Z. Wang và S. Wu, Phương pháp và thiết bị để phát các mẫu quét
trong một mạch tích hợp dựa trên quét truy cập ngẫu nhiên, Hoa Kỳ
Đơn đăng ký sáng chế số 20030154433, ngày 8 tháng 2 năm 2006. (Phần tiếp theo)
[Wohl 2003b] P. Wohl, JA Waicukauski, S. Patel và MB Amin, Nén hiệu quả và ứng dụng các mẫu xác định trong kiến
trúc BIST logic, trong Proc. Thiết kế Tự động hóa Conf., Trang 566–569, tháng 6 năm 2003.
R2.6 Nhận xét Kết luận

[Bardell 1982] PH Bardell và WH McAnney, Tự kiểm tra nhiều mô-đun logic, trong
[Ferhani 2006] F.-F. Ferhani và EJ McCluskey, Phân loại chip xấu và sắp xếp bộ kiểm tra, trong Proc. Int. Kiểm
tra Conf., Bài giảng 1.2, tháng 10 năm 2006.
[Wang 1986] L.-T. Wang và EJ McCluskey, Bộ quan sát khối logic tích hợp đồng thời (CBILBO), trong Proc. Int.
Symp. về Mạch và Hệ thống, 3 (3), trang 1054–1057, tháng 5 năm 1986.
Trang này cố ý để trống

System-On-Chip Test Architectures - Nanometer Design For Testability-78-159

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

System-On-Chip Test Architectures - Nanometer Design For Testability-78-159

Uploaded by

Copyright:

Available Formats

Machine Translated by Google

KIẾN TRÚC KIỂM TRA KỸ THUẬT SỐ

Laung-Terng (L.-T.) Wang SynTest

GIỚI THIỆU CHƯƠNG NÀY

2.1 GIỚI THIỆU

Thử nghiệm Thử nghiệm Lỗi

2.2 THIẾT KẾ QUÉT

2.2.1 Kiến trúc quét

2.2.1.1 Thiết kế quét Muxed-D

FF1 FF2 FF3

Ví dụ về mạch tuần tự.

SFF1 SFF2 SFF3

2.2.1.2 Thiết kế theo dõi-quét

SFF1 SFF2 SFF3

DCK SCK DCK SCK DCK SCK

2.2.1.3 Thiết kế quét LSSD

Chốt thanh ghi dịch chuyển giữ phân cực (SRL).

Logic tổ hợp 1 Logic tổ hợp 2 Y2

SRL1 SRL2 SRL3

X2 Kết hợp logic

SRL1 SRL2 SRL3

2.2.1.4 Thiết kế quét nâng cao

LA1 LA2 Các

SFF1 SFF2 SFF

Thiết kế quét nâng cao.

2.2.2 Kiến trúc quét công suất thấp

2.2.2.1 Thiết kế quét công suất thấp giảm điện áp

2.2.2.2 Thiết kế quét công suất thấp tần số thấp

2.2.2.3 Thiết kế quét đa pha hoặc đa nhiệm vụ công suất thấp

SFF1 SFF2 SFF3

Thiết kế quét nhiều pha hoặc đa nhiệm vụ công suất thấp.

t10 t11 t12 t13 tm0 tm1 tm2 tm3

2.2.2.5 Thiết kế quét công suất thấp hỗn hợp

2.2.3 Kiến trúc quét tốc độ Mặc dù thiết

Sự thay đổi Chu kỳ

Ví dụ về nhóm đồng hồ.

SE1 cho các tế bào quét

SE2 cho các ô

Thiết kế cho phép quét Pipelined.

pll_clk Clock-Gating cgc_clk_out 0

2.3 TỰ KIỂM TRA TÍCH HỢP LOGIC

Trình tạo mẫu thử nghiệm

Trình phân tích phản hồi đầu ra

Một hệ thống BIST logic điển hình.

2.3.1 Kiến trúc Logic BIST Một số

2.3.1.1 Tự kiểm tra bằng MISR và SRSG song song (STUMPS)

Bộ dịch chuyển pha tuyến tính

Máy đầm pha tuyến tính

Một kiến trúc dựa trên STUMPS.

B1 B2 Chế độ hoạt động

0 1 Tạo bài kiểm tra và phân tích chữ ký

Quét vào B2 SCK X0 X1 X2

BILBO đồng thời ba giai đoạn (CBILBO).

2.3.2 Kiến trúc BIST logic theo hướng bao phủ

2.3.2.1 Tạo mẫu có trọng số

Ví dụ về LFSR có trọng số là PRPG.

2.3.2.2 Chèn điểm kiểm tra

Điểm quan sát Điểm quan sát

1 Điểm kiểm soát

Tối thiểu. Xác 1 Tối thiểu. Xác 7

Vị trí điểm kiểm tra

Kích hoạt điểm điều khiển

2.3.2.3 BIST chế độ hỗn hợp