Thành Viên

Nhóm
Long Phan Bình An Lê Đức
01 21161278 02 Anh
21161279

Đậu Nhật Quang Bùi Đức Thanh Long

03 21161352 04 20161222
 1. Giới
Thiệu
Trong thời đại tiêu dùng và ứng dụng di động, tối ưu hóa năng lượng đang là ưu tiên quan trọng trong thiết kế. RTL
Clock Gating là kỹ thuật phổ biến để giảm công suất động. Thách thức là xác định đúng vị trí và thời điểm áp dụng cổng clock g

Phương pháp truyền thống dựa trên tỷ lệ thanh ghi kiểm soát theo đồng hồ không hiệu quả, vì nó bỏ qua hoạt động
chuyển mạch. Hiệu suất kiểm soát đồng hồ trung bình trở thành chỉ báo quan trọng, đo lường số lượng và thời gian kết nối để đạ
nhất.
2. Kỹ thuật
Clock gating

Clock gating là một kỹ thuật quan trọng để

giảm tiêu thụ điện năng trong mạch kỹ thuật số
và VLSI. Nó hoạt động bằng cách vô hiệu hóa
các phần của đường dẫn đồng hồ khi chúng
không cần thiết, giảm điện dung chuyển mạch
và hoạt động chuyển mạch trong logic
2. Kỹ thuật
Clock gating

Việc tối ưu hóa này thường được thực hiện ở

giai đoạn RTL của quá trình thiết kế, với việc
xác định các nhóm flip-flop có chung tín hiệu
điều khiển kích hoạt. Các công cụ EDA hiện đại
hỗ trợ việc đo và xác định mạch có thể áp dụng
clock gating tự động. Kết quả là tiết kiệm năng
lượng động và tối ưu hóa công suất trong mạch
kỹ thuật số.
 3. Cách triển
khai kỹ thuật
Clock Gating
1. Thiếtkế dựa trên 2. Thiết kế dựa
không có chốt trên không có
chốt

3. Thiết kế dựa 4. Tùy chọn tối ưu hóa clock

trên flip-flop. gating thông minh có sẵn
trong công cụ tổng hợp như
Xilinx, Altera, Cadence
SOCEncounter, v.v.
a) Thiết kế dự a trên
không có chốt.

Kiểu thiết kế không có chốt sử dụng cổng AND hoặc OR

đơn giản (tùy thuộc vào cạnh mà flip-flop được kích hoạt). Ở
đây, nếu tín hiệu kích hoạt không hoạt động ở giữa xung
clock hoặc nếu nó nhiều lần thì đầu ra xung nhịp có cổng có
thể chấm dứt sớm hoặc tạo ra các xung đa xung. Hạn chế này
làm cho kiểu thiết kế không có chốt không phù hợp với thiết
kế dựa trên flip-flop đồng hồ đơn của chúng tôi (hình 2).
b) Thiết kế dự a trên
có chốt
Kiểu thiết kế clock gating dựa trên chốt bổ sung thêm
một chốt nhạy theo mức vào thiết kế để giữ tín hiệu kích
hoạt từ cạnh hoạt động của xung clock cho đến cạnh
không hoạt động của xung clock. Vì chốt nắm bắt trạng
thái của tín hiệu kích hoạt và giữ nó cho đến khi xung
clock hoàn chỉnh được tạo ra, tín hiệu kích hoạt chỉ cần
ổn định xung quanh cạnh lên của clock, giống như trong
kiểu thiết kế không có rãnh truyền thống (hình 3).
 Trong một số ứng dụng, các thiết kế dựa trên chốt được
ưu tiên hơn các thiết kế dựa trên D Flip Flop (DFF). Khái
niệm cơ bản là DFF có thể được chia thành hai chốt và
mỗi chốt được gắn một tín hiệu clock độc lập. Hai xung
clock là những clock không chồng lên nhau như được
trình bày trong (hình 4).
c) Thiết kế dự a
trên flip-flop
Việc kiểm soát clock gating rất dễ thực hiện. Một cổng
AND đơn giản được sử dụng để tạo ra clock cổng. Cấu
hình này (hình 5) không bị trục trặc vì tín hiệu điều khiển
được tạo ra khi Phi1 ở mức cao, ổn định và duy trì ổn
định khi Phi2 ở mức cao.
 d) mô phỏng trên
công cụ cadence

Còn gọi là cổng đảo. Cổng chỉ có một lối

vào và một lối ra. Cổng NOT thực hiện phép
phủ định logic hay còn gọi là cổng chặn

Mô phỏng
 d) mô phỏng trên
công cụ cadence

Còn gọi là cổng đảo. Cổng chỉ có một lối

vào và một lối ra. Cổng NOT thực hiện phép
phủ định logic hay còn gọi là cổng chặn

Mô phỏ ng inverter
d) mô phỏng trên
công cụ cadence

Mô phỏ ng DFF
d) mô phỏng trên
công cụ cadence

Mô phỏ ng trê n Cadence

 d) mô phỏng trên
công cụ cadence

Mô phỏ ng dạ ng só ng trê n Cadence và Xilinx

d) mô phỏng trên
công cụ cadence

Mô phỏng
 Clock gate (tứ c là AND hoặc OR)
không đư ợc làm thay đổi dạng
sóng của clock ngoài việc bật hoặc
tắt clock.
Các vi phạm về thời gian giữ clock
gating và các vi phạm về thời gian
thiết lập có thể đư ợc khắc phục
giống như các vi phạm khác trong giai
đoạn thiết kế vật lý (giai đoạn Đóng
thời gian của Thiết kế phụ trợ).
4. VẤN ĐỀ THỰ C
Các kỹ thuật có thể đư ợc sử dụng để
HIỆN KỸ THUẬT khắc phục các vi phạm lưu giữ là làm
lệch/chèn clock trong đư ờng dẫn dữ
THIẾT KẾ liệu gần điểm cuối (Giai đoạn đóng
CLOCK GATING thời gian của thiết kế phụ trợ).

Clock gating có phải là chia xung

clock không? thì người thiết kế nên
Trục trặc có thể xảy ra ở clock gating nếu việc đo nhịp không
được thực hiện đúng cách.

Việc kiểm soát tín hiệu cổng không đúng cách có thể gây ra
các vấn đề lớn về chức năng.

Chi phí thiết kế, xác minh và khu vự c silicon.

Hiệu suất clock gating được định nghĩa là phần trăm thời gian
một thanh ghi được kiểm soát cho một hoạt động chuyển mạch
nhất định. Khi xem xét toàn bộ một thiết kế,Hiệu suất điều
khiển đồng hồ trung bình có thể được tính là mức trung bình
của Hiệu suất clock gatinng cho tất cả các thanh ghi trong thiết
kế cho một băng thử nghiệm mô phỏng nhất định.
Ngược lại, việc cải thiện hiệu suất clock gating có nghĩa là giảm
chuyển đổi, điều này có thể tiết kiệm năng lượng động. Mục
tiêu của Adesigner là cải thiện Hiệu suất clock gating trung bình
nhiều nhất có thể. Việc đạt được 100% là không thực tế, điều
đó có nghĩa là thiết kế lúc nào cũng ở trạng thái nhàn rỗi và
không hoạt động.

Hiệu suất clock gating thấp là một thước đo tốt để xác định các
khu vực ứng cử viên của thiết kế để thêm việc clock gating.
Không phải lúc nào cũng có thể thêm cổng xung nhịp vào các
khu vực có hiệu suất thấp và việc thêm cổng xung nhịp có thể
không nhất thiết phải đi kèm với việc giảm công suất vì công
suất động cũng là một hàm của tần số xung nhịp, điện áp và
điện dung.

Mặc dù Hiệu suất của cổng xung nhịp không phải là một chỉ
báo tuyệt đối về công suất, đây là một thước đo rất tốt để
các nhà thiết kế phần cứng có được khả năng hiển thị
 5. KẾT
LUẬN
Clock gating tinh chỉnh giảm năng lượng tiêu thụ trên
mạng clock của khối block bằng cách tắt clock cho
các khối con không hoạt động. Kết quả thử nghiệm
cho thấy tiết kiệm 58%, 53%, 48%, 24%, 13% so với
không sử dụng clock gating, và 53%, 48%, 44%,
21%, 12% so với clock gating không kích hoạt, tùy
thuộc vào tần số là 5GHz, 1GHz, 0.5GHz, 50MHz,
5MHz.
 Tài liệu tham
1 khảo
.Team VLSI, ”Integrated Clock Gating (ICG) Cell in VLSI”, August 21, 2021.

2 Võ Minh Huân,”KỸ THUẬT CLOCK GATING TINH CHỈNH GIẢM CÔNG SUẤT ĐỘNG
TIÊU THỤ ỨNG DỤNG TRONG TRÒ CHƠI PING PONG”,Chuyên san Công nghệ
thông tin và
Truyền thông - Số 11 (04-2018).

3 Han and Y. Shin, “Simplifying clock gating logic by matching factored forms,”
IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 22, no. 6, pp. 1338–1349,
2014.

4Endri Bezati , Simone Casale-Brunet , Marco Mattavelli , and Jorn W. Janneck,

“Clock- Gating of Streaming Applications for Energy Efficient Implementations on
FPGAs”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and
Systems, pp. 699 –
703, Vol. 36, Issue 4, April 2017.

5 V.Nirmaladevi,Angel Prabha, “Design Of Modified Data Driven Clock Gating