集成电路设计实践

运放设计实例
李福乐
清华大学微电子所
设计流程
熟悉工艺
MOST,, CAP,, RES特性 （集成元件）

设计指标
Telescopic, folded- 结构设计
cascode, two-stage… 精度（增益、
线性、噪声）
速度
功耗
MOST W/L, VGS-VT 参数设计
CAP Res Value
CAP,
（Sizing）

仿真-分析-优化-仿真… 仿真验证
(Corner分析）

版图设计。。。
 运放设计实例
• 熟悉工艺
熟 艺
OS 的Ga , Speed, Co
– MOST的Gain, Corner
e
– CAP, Res的密度，温度系数，电压系数，
Corner
• 结构设计
• 基于查表法的电路设计
• Corner仿真与设计改进的迭代
Equations to remember
W
I DS = K ' ( GS T ) (1 + λVDS )
− Strong
g
2
V V
L inversion

1 VE L
rDS = = VE为工艺参数
λ I DS I DS
2 I DS ⎛2 3 '⎞
gm = dV 2
= 4kT ⎜ + R ⎟ df
VGS − VT ieq
⎝ gm ⎠
2VE L R = RG + RS + RB ( n − 1)
' 2
AV =
VGS − VT
KFF df
3μ (VGS − VT ) dV 2
=
fT = ieqf
WLCox 2 f
4nπ L2
4
 GAIN?

Schematic for
gain simulation

100 200
N, 0.6u
180 N 1u
N,
VDS=0.4V
80 160 N, 2u
PMOS P, 0.6u
140 P, 1u
NMOS P, 2u
AT=gm/gds

AT=gm/gds
60 120
100
40
80
W=10u, L=1u
60
VGS-VT=0.2V
20
40
20
0
02
0.2 04
0.4 0.6
0 6 08
0.8 1 0 05
0.05 01
0.1 0 15
0.15 02
0.2 0 25
0.25 03
0.3
VDS VGS-VT

AT=2VE*L/(VGS-VT)? AT ∝L/(VGS-VT)?
 g
gm?

Schematic for gm
gm, Ids
x 10
-4 simulation
6
PMOS Calculated
OS Calculated
NMOS Ca cu a ed gm=(ucox/n)*(W/L)*(VGS-VT)
NMOS Simulated
PMOS Simulated
n=1.2
4 NMOS
常用的gm估算公式有较大的误差
W=10u, L=1u
VDS=Vgsteff+0.1
gm

在常用的SI区，可在公式上加一
2 PMOS
个系数来改进计算精度

通过查gm ~ VGS-VT表，并结合
0
0.1 0.2 0.3 0.4 0.5 gm∝(W/L) 的关系来估算gm，比
VGS-VT
较精确
 gm Ids
gm, Ids, Vgs
Vgs-Vth
Vth
-4
x 10
4 14

3.5
W=10u, L=1u 12
NMOS
VDS=Vgsteff+0.1 W=10u, L=1u
3
VDS=Vgsteff+0.1
10
25
2.5

gm/Ids
gm

2 8
PMOS
1.5
6
NMOS PMOS
1
4
0.5

0 2
0.1 0.2 0.3 0.4 0.5 0.1 0.2 0.3 0.4 0.5
VGS-VT VGS-VT

通过仿真建立gm ~ VGS-VT, gm/Ids ~ VGS-VT的关系

由右图可知 在固定Id 下
由右图可知，在固定Ids下，gm∝1/(VGS-VT)
1/(VGS VT)
已知gm，VGS-VT，通过查gm ~ VGS-VT表，并结合gm∝(W/L)可估算
W/L；通过查gm/IDS ~ VGS-VT表，可估算出Ids，反之亦然
已知gm, Ids，则通过查gm/IDS ~ VGS-VT表可设计VGS-VT
通过左图，可估算出相同Ids, VGS-VT下，PMOS, NMOS的W/L约为2.4
 Speed?
gm 3μ (VGS − VT )
fT = =
2πCGS 4nπL2
10
10
W/L=10
VDS=VGS-VT+0.1
由于gm手算的精度问题，fT的
手算结果也有较大误差
fT=gm/(2pi**Cgs)

10
9
仿真建立Ft~VGS-VT, L的关系，
N,.5u
N,1u
可知ft ∝(VGS-VT)/(L*L)的关
N 2u
N,2u
P,.55u
系还是比较精确的
P,1u
P,2u
10
8
通过查表，并结合fT与VGS-VT,
0.1 0.2 0.3 0.4 0.5
VGS-VT L 的关系，可估算MOST的fT
的关系 可估算MOST的fT
 Corner?
仿真实验：
条件：令W/L=10u/1u，Idsn=25u, Idsp=10u，VDS~=0.5V, 在
typical(tt, 27)情况下，有Vgsteff~=0.2V
仿真 typical(tt,
( 27),
) fast(ff,
f (ff -40),
) slow(ss,
( )这三个情况 并考虑
85)这三个情况，并考虑
CPIP电容的相应密度之比为0.72/0.62/0.82，可得到：

SLOW TYPICAL FAST

gmn 154.8 199.1 269.0
gdsn 4.086 4.370 4.441
ATn 37.9 45.6 60.6
GBWn 68.3 100 156.9
gmp 67.99 82.38 103.2
gdsp 0.8085 1.142 1.952
ATp 84 1
84.1 72 1
72.1 52 9
52.9
GBWp 72.5 100 145.5

预先得到设计参量在不同corner下的变化幅度，可帮助我们确定合
预先得到设计参量在不同corner下的变化幅度 可帮助我们确定合
理的设计裕度，以顺利通过corner分析，减少设计迭代
 Corner

Schematic for Corner evaluation

 CAP?
容
• PIP电容
• 容值 C = [C WL + 2(W + L)C ]⋅ [1 + pvc v(n , n ) + pvc
m mf 1 2 1 2 v ( n2 , n1 )
2
]
[
⋅ 1 + ptc1 (T − 25) + ptc2 (T − 25)
2
]
– Pvc1=2.175e-4, pvc2=9.172e-6
– Ptc1=3.303e-5,, ptc2=4.509e-8
p
• Corner
– Cm_fast
C f t = 0.62fF/um*um
0 62fF/ *
– Cm_typ = 0.72fF/um*um
– Cm_slow = 0.82fF/um*um
 RESISTOR?
• 方块电阻
块
• 电压系数
• 温度系数
• Corner变化范围
• 衬底耦合？
• 工艺兼容
 Opamp SPEC
• Design for 10bit/12bit
10bit/12bit, 10Msps Pipeline ADC
• GBW > 100MHz
• DC GAIN > 80dB
• Phase Margin > 60
• G i Margin
Gain M i > 10dB
• Cload = 2pF
• Slew Rate > 250V/us
• Output
p Swing g > 6V ((differential))
• Input-referred noise(rms) < Vqn/3
 跨导运放
• Opamp-based
O b t 中最重要的单元
d converter中最重要的单元
• 主要指标
– DC GAIN
GAIN, GBW
GBW, SR
SR, PM
PM, GM
GM, FOM
FOM, O
Output
t t
Swing, Noise
• 转换器中常用的运放结构
– Current-Mirror based single stage
– Folded-Cascode
Folded Cascode single Stage
– Telescopic single stage
– Two stage
• Gain boosting

14
 Symmetrical OTA
对称性好
输入共模范围比较大
Vcmi ∈ (VGSN − VTP , VDD − Vov − VGSP )

当B增大时，电流效率增加，
但噪声性能差
Bg mi
GBW =
2πC L

fnd = ftn/(B+3) ???

B : 1 1 : B
Output Swing:
考虑到PMOS比流过相同电流的NMOS
要大得多，故fnd < ftn/(B+3) VOS < VDD − 4Vov

15
 Symmetrical OTA
• 第一级：都是NMOS，
速度快 也 提供
速度快，也可提供一
定的增益
• 第二级：负载驱动、
主要增益
• 共模反馈：无须倒相
• 第 级输出低阻，无
第一级输出低阻，无
须miller反馈
• 相当于Symmetrical
OTA，还是单级结构
• 输入共模范围：
Vcmi ∈ (VGSN + Vov , VDD − 2Vov )
• Output Swing:
M4比较小，它主要用于避免M2完全
cutoff，使得共模反馈环路失效 VOS < VDD − 4Vov

16
 Folded-Cascode
Folded Cascode OTA
对称性好
输入共模范围最大
Vcmi ∈ (Vov − VTP , VDD − Vov − VGSP )
电流效率比telescopic结构
要低，只有一半的电流用于
要低，只有 半的电流用于
1.0I 1.0I 产生gm
g mi
0.9I 0.9I GBW =
2πC L
速度快：
fnd = ftn/3?
Output Swing比较大
在实际设计中，为避免cascode NMOS
管脱离正常的饱和区工作状态，输入差 VOS < VDD − 4Vov
分对的偏置电流应稍小于其他两个支路
17
 Telescopic OTA
对称性好
输入共模范围最小！
Vcmi ∈ (Vov + VGSN , VDD − 3Vov − VOS + VTN )
电流效率最高，是folded结
构的2倍，所有的电流用于
产生gm
g mi
GBW =
2πC L
速度最快：
速度最快
fnd = ftn/2

S i 受限
O t t Swing受限
Output
在2.5V, 3V, 或更高的电源下，是 VOS < VDD − 5Vov
一种优先选择的结构
在
在1.8V电源或以下，output
电源或以下
swing严重受限 18
Gain
Gain-boosting
boosting for higher gain
为了实现更高的增益，同时
不损害 t t swing，可
不损害output i 可
采用gain-boosting
A = Amain ⋅ Agb
辅助的gain-boosting运放
的尺度通常是主运放1/10左
的尺度 常是 放
右，功耗增加的比例不大

但gain-boosting运放会引入
但gain boosting运放会引入
doublet, 设计中要注意它的位
置

通常加入gian-boosting后瞬
态建立相应更难控制，对高速
设计不利

19
Gain boosting amplifier
¾Gain boosting会引入doublet
¾为不影响带内特性，希望
在 环带外
doublet在闭环带外
¾为了不影响稳定性，希望
doublet小于fnd

f ⋅ GBWmain < GBWgb < f nd

Common-
C
voltage control
g OPA
Gain-boosting
for PMOS SIDE

MAIN STAGE PMOS SIDE 端有对偶的设计

NMOS端有对偶的设计

20
 Common Feedback Circuit

开关电容共模反馈：不限制差模output
p swing，广泛
g
应用于开关电容式模数转换器电路中

单相时钟，电路简单，但运放必
须复位，不能连续工作

需要双相不交叠时钟，四个电容， C1, C2的取值？

但运放可连续工作
21
 Two Stage OTA
¾增益大，Output Swing大，适
合低电源电压 A = A ⋅ A
1 2

¾功耗大，速度不如单级快
¾噪声主要取决于第 级
¾噪声主要取决于第一级

¾第一级输出output swing小，
可采用省电的telescopic，不过
此时共模输入范围较小
g
GBW = m1
2πCC
gm2 1
f nd = ⋅
2πC L 1 + Cn1
CC
共模反馈需要倒相，这增加了功
耗 增加了共模回路的复杂性
耗，增加了共模回路的复杂性 设计中注意第 级输出寄
设计中注意第一级输出寄
生电容Cn1要优化
22
Two-Stage
Two Stage OTA with two cmfb

共模反馈倒相问题：可采用“两级各自共模反馈的办
共模反馈倒相问题：可采用 两级各自共模反馈的办
法”，第一级和第二级均采用开关电容共模反馈电路
问题：第一级Cn会增加，因为多了Ccm1
运放output swing减小了一个Vov
swing减小了 个Vov
23
 Two Stage OTA with two cmfb
Two-Stage

GAIN: 120dB
BW: 750MHz
Settling: 0.25LSB in
2ns
SC CMFB forf stage
t
1&2

采用source follower隔
离Ccm1的影响
Bufferingg and level-
shifting between stage 1
and 2

Ref: Ahmed M. A. Ali, etc, “A 14-bit 125 MS/s IF/RF Sampling Pipelined ADC With 100 dB SFDR
and 50 fs Jitter”, JSSC, 41.8 24
Two-Stage OTA without cmfb
inverter
¾无须共模倒相，也不
W/2 用两级分别共模反馈
W W
¾共模回路相对简单，
Output Swing大

¾共模gm与差模gm相
似，且共模与差模信
号经过相似的路径
¾第一级增加了一半功
耗
¾第一级是telescopic
结构，输入共模范围
小
25
Two-Stage OTA without cmfb
inverter
¾第一级采用
symmetrical结构，则
可采用单个共模反馈
采 单个共模 馈
回路，无须共模倒相

¾Output Swing大

¾输入共模范围宽

¾第一级的cascode上
可叠加gain-boosting，
进一步提高增益

26
Add gain
gain-boosting
boosting
在上一页所示运放的基
础上增加gain-
boosting 进 步增加
boosting，进一步增加
增益

Smic 0.13um, 1.2V supply

Metrics Specifications TT Worst
DC gain(dB)
i (dB) 90 107 5
107.5 97 2
97.2
Bandwidth 1000 1499 1028
(MHz)
Phase 65 70.8 65.9
Margin(°)
Output VS(V) 1.2 1.82 1.21
Power(mW) / 71.0 83.4

27
 选择运放结构
Num. Structure Power GBW Adc Swing noise

1 Simple OTA 1 Max. ~AT Avg. 4

2 Telescopic 1 AT2
Max ~A
Max. Small 4

3 Symmetrical
y 1.33 Mid. ~AT Max. 16
(B=3)
4 Folded casc. 2 Larg. ~AT2 Avg. 4

5 Miller 2-stage 10 Mid. ~AT3 Max. 4

6 Gain boosting ~2 Larg. ~AT3 Avg.

~AT4
7 Including 2- ~AT3 Small
stage cascode
Main Stage
CMFB for sim.
sim

两级结构

第一级采用telescopic
结构，节约功耗

CL 限于直流工作点，采用
PMOS输入差分对
Cc

corner Sf, 27 Fs, 27

gmp 87.07u 77.41u
gmn 189.2u 208.4u
p/n 0.46 0.37
 Bias for simulation
VDS

VDS

PM30，NM21的W/L设计是重点，它们的VDS分别
决定了运放第一级PMOS, NMOS电流源管的VDS
 Step 1: 设计输入
设计输入MOST
OS
由GBW, SR指标设计输入管VGS-VT：
SR 2I C 2I
= DS ⋅ C = DS
GBW CC g mi g mi
由gm/Ids – VGS
VGS-VT曲线，有：
VT曲线，有：
1.7 I DS
g mi ≈
VGS − VT
由上面两式，推出：
式
SR
VGS − VT ≈ 0.85
GBW
为保证GBW通过corner分析，取typical情况下GBW = 150MHz

代入指标GBW 150M SR=250V/us，可求得：

代入指标GBW=150M, 可求得
VGS-VT ~= 0.225V
或者先求gm/Ids, 再通过查gm/Ids – VGS-VT 曲线直接求得 VGS-VT
 Step 1: 设计输入MOST
选择 Cc = CL/2 = 1pF

由GBW指标设计输入管
由GBW指标设计输入管gm：
g m = GBW ⋅ CC = 2π ⋅150 M ⋅1 p = 942.5u

由SR指标设计输入管Ids：
I DS = SR ⋅ CC / 2 = 250 M ⋅1 p / 2 = 125uA

查gm – VGS-VT曲线，可知对于W/L=10, VGS-VT=0.225

的PMOS，有 gm0 ~= 85.6u，故可推得输入管的尺寸：
W g W
= m ⋅ 0 ≈ 110
L g m 0 L0
取L=0.55u, W=60.5u，最后可设计为W=5u X 12
这样每个finger的电流 Idsf = 10.42uA，取Idsf
10 42uA，取Idsf = 10.5uA
10 5uA
 Step2: 设计第一级MOST
设计第 级MOST

5uX12/1.1u

5uX12/0.55u

查gm –VGSt表，
5uX24/0.55u 可知相同VGSt
可知相同VGSt,
Ids的PMOS和
NMOS，其W/L
之比约为2 4
之比约为2.4
4.2uX12/0.55u

4.2uX6/1.1u

可查前面的MOST Gain图，分析所选的Size能够满足增益SPEC要求
 Step2: 设计第二级MOST
根据PM要求：
5uX12/1.1u f nd > 2GBW
gm2 ⎛ Cn1 ⎞ CL
5uX12/0.55u ⇒ > 2 ⎜1 + ⎟⋅
g mi ⎝ CC ⎠ CC

得gm2/gmi>5.3
g g
5uX24/0.55u 5uX24/0 6u
5uX24/0.6u
取gm2/gmi=6

若与输入管同VGSt：
若与输 管同
4.2uX12/0.55u W/L =
5X12/0.55/2.4
降低电流从6 Æ 4
4.2uX6/1.1u 为保持跨导不变，需
4.2uX48/0.55u 增大W/L (6/4) 倍
 p 设计偏置
Step3: 设计偏
5u/1.1u

5u/4 5u
5u/4.5u 5uX2/0 6u
5uX2/0.6u

5u/0.55u Main Stage和Bias支路

电流之比通常为
10~20:1
5uX6/0.55u 对于低速电路，可适当
增加比例，优化功耗
4.2u/0.55u 4.2uX4/0.55u
对于高速电路，可适当
降低比例，增加驱动
降低 增加 动
10.5uA 2.2u/4u 4.2uX4/1.1u
4.2u/1.1u 为优化功耗，可增加比
PM30，NM21的W/L设计：
PM30 NM21的W/L设计： 例，但需增加偏置解耦，
1）在Typical条件下，调试这两个管子的W/L，使电流源管 实际上是功耗和面积的
trade off
VDS~=Vdsat+0.15~0.2, 这个值根据具体设计情况而定
下corner仿真，确保所有corner下其他晶体管都工
2）跑一下corner仿真，确保所有corner下其他晶体管都工
2）跑
作在饱和区，否则根据最坏corner进行调整
 Step4: AC仿真
• Corner定义
PVT：工艺、电压、温度；
– N/P MOS: ss, sf, fs, ff 可根据分析对象和策略定义
corner子集；
– CPIP:
CPIP capslow,
l capfast
f t 这里VDD对gm, gbw, pm等影响
不大，对gain的影响可在output
– Temp: 85, -40 swing分析中加以考察，所以
g
VDD先固定为typical。
– VDD: 5V
• 仿真结果
– DC Gain, PM, GBW通过所有Corner
G 没有达到要求 最差值仅为
– GM没有达到要求，最差值仅为5.82dB，发生 发生
在(sf, capfast, 85)
 Step5: 加输入旁路电流
5uX2/1.1u

5uX2/0.55u
在大信号输入下，某
个输入支路可能完全 5uX24/0 55u
5uX24/0.55u
断流，相关晶体管彻
5uX28/0.55u
底关断，导致电路反
应速度变慢；
4.2uX12/0.55u
解决办法： 4.2uX14/0.55u
加输入旁路电流
电流可为
电流可为1/5~1/10
在folded-cascode运 4.2uX6/1.1u
放中，输入管支路的 4.2uX8/1.1u
电流要比另外支路小
20%左右
 Step6: AC仿真
• 增加输入旁路电流提高了cascode
输 旁 提高 MOST的
g 对 高 有帮助
gm，对提高GM有帮助
• GM仍有小部分corner没过，其最差为
7 12dB 发生在(sf capfast
7.12dB，发生在(sf, capfast, 85)
• 在corner分析后，找到worst case，然后对
这个case单独分析，找原因并提高它
Corner fail Find Worst Improve
Analysis Case it
pass
 Step7: Worst case分析
这个位置上存在左半平面零
点使得幅度衰减变慢，相位
衰减变快 导致GM不够
衰减变快，导致GM不够

这个零点应该由cascode
N
Nmos 和C 决定
gm和Cc决定

(sf, capfast, 85)下的幅频、相频特性 解决方法：

1、增大cascode Nmos gm
2、拆分Cc，使一部分电容直
接反馈到第一级输出端
？ 两种方法的优缺点
 Step7: worst case分析

拆分Cc，拆分后的电容大小
拆分C 拆分后的电容大小 Cz
为Cz和Cc-Cz，使第二级输
出通过Cz直接反馈到第一级
输出

Cz可改善GM,, 但会降低PM

任务：找到合适的Cz Cc-Cz
Step7: worst case分析

gainmargin定义问题，请将纵坐标
读数的负号去掉，就是GM

(sf, capfast, 85), 对Cz做参数扫描分析

由仿真：Cz可改善GM, 但会降低PM；
权衡选择 个C 值
权衡选择一个Cz值
这里可选Cz ~= 0.25pF
 Step8: 再做corner分析
• 增加Cz后，GM全面提高，通过corner分析
全 提高 过 析
• PM有所降低，但最差仍有约71度
• 设计必须通过所有corner?
– 实际的电路工作很难达到corner所定义的极端
情况，因此，个别corner的仿真值与SPEC稍
有差距并不是不可接受的，但必须分析评估放
过这些corner的风险
通过AC指标的Corner分析
若仍未通过，可再找worst case分析改进
 Step9: Output Swing
VDD=4.5V, VCMO=2.5V下的仿真结果，上图为差分输出摆幅，下图
为Gain = (vop-von)/(vip-vin)
在 3V的幅度下 最差的增益都有16798
在+-3V的幅度下，最差的增益都有16798
 Step9: Output Swing
VDD=5.5V, VCMO=2.5V下的仿真结果，上图为差分输出摆幅，下图
为Gain = (vop-von)/(vip-vin)
在 3V的幅度下 最差的增益都有16577
在+-3V的幅度下，最差的增益都有16577
 Step10: 共模反馈电路
0.3p
(5u/1 1u)*2n
(5u/1.1u)*2n

81k

(5u/0.55u)*n

(4.2u/0.55u)*n
假设主级输入管finger number为b:
b (4.2u/1.1u)*n
ng mf ⋅
1
GBWCM = ⋅ n = 1 ⋅ bg mf = 1 ⋅ GBW
DM
2 2CC 4 CC 4
查表可估计出fT~=2GHz
n
fp ≈ fT > 2 ~ 3GBWCM 又b=12，根据fp>5GBW,
b + 3n ?
由此 估计出 n>1.6
由此可估计出
 仿真扫描法求n
在共模环路中插入电压源v16，
以做stb分析
可先取一个n的值，做corner分
可先取一个n的值 做corner分
析，找出最坏情况的corner
针对最坏情况corner，对n做参
数扫描分析，求得n的解

取n=2，做corner分析，最坏情况为(sf, capfast, 85)

对n从1到8做参数扫描，结合对应的PM和GM数据，得到n=4
固定n=4，再做corner分析，确认共模稳定性通过corner分析

n的取值是稳定性与功耗trade off的结果
 共模反馈对增益的影响
增 最
增益最差corner(ff,
( , resfast,, 85)下，
)下
加共模反馈电路后的 gain/swing 仿
真结果

Rhr1k: (10u/1.3u)*10
约80.7k
Cpip: 21u*20u

两级结构OTA输出可直接加电阻性的共模取样，由于
增益不主要依靠输出级阻抗 故对总体增益影响不大
增益不主要依靠输出级阻抗，故对总体增益影响不大
对于开关电容电路，可用开关电容进行共模取样
Step11: 整理电路

整理运放电路，分功能块加标注，
加I/O PIN 并生成symbol view
PIN，并生成symbol
以供顶层电路调用
 Step12: 瞬态仿真

加大电阻只是为
了给in,ip提供直
流 作点
流工作点

构建瞬态仿真的
构建瞬态仿真的testbench,, 以验
以验证瞬态建立特性
瞬态建 特性
瞬态建立特性是运放电路特性的最真实最全面体现
仅有AC仿真通过并不意味着瞬态特性就没问题
 瞬态响应

建立精度设为0.025%
建立时间满足<50ns的要求 Typical情况下，
T i l情况下
满足10bit,10M ADC的要求 2V阶跃输入时
的输出建立响应
设计通过
设计通过corner分析
分析

Slow Typical Fast

Corner Ss, cs, 85 Tt, ct, 27 Ff,cf,-40

Settling Time (2V) 28.39n 20.87n 14.95n

Settling Time (3V) 31.64n 23.88n 17.58n
 Step13:
p 设计优化？
Itotal ~= 1.48mA GBW(Typ) ~= 147.4MHz

FOM = GBW(MHz)*CL(pF)/Itotal(mA)
= 199.2
针对具体设计的优化：

稳定性应考虑环路增益特性，即考察LG=1时的PM
即：fnd > 2BW not 2GBW

当反馈系数f小于1时，按照开环特性设计的PM将变得过剩，这意味
gm2可以优化，第二级的功耗可以优化
练习题：
第二级功耗优化要考虑：
在不降低settling time性能的前提下，
1）共模环路的稳定性
优化该运放电路，尽可能提高FOM值
优化该 放 路 尽 能提高 值
2）Ids2 > SR*(CL+Cc)
Max GBW for this process = ?
 Noise?
ADC开关电容级电路的噪声：
采样相：kT/Cs
放大相：a*kT/Cc

若噪声不满足要求，实际上就是要增大电容Cs和Cc，
而运放中所有元件按此比例缩放即可；
而运放中所有元件按此比例缩放即可

比如，Cs, Cc double
比如，Cs double, 则运放中所有MOST W double ,
Cap double, Res half; 或者干脆两个运放并联

设计思路：先按标准大小的负载电容来设计，然后根据
实际负载电容来对运放进行缩放即可
噪声下降 Æ 电容增大 Æ 功耗增加