时序分析基本概念

◼时序路径
①从输入端口到触发器的数据D端
②从触发器的时钟clk端到触发器的数据D端
③从触发器的时钟clk端到输出端口
④从输入端口到输出端口

1
建立时间tSU（setup time）
◼ 触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿 （假设上升沿有效）T时间到
达芯片，这个T就是建立时间Setup time. 如不满足setup
time,这个数据就不能在这一时钟打入触发器。

2
launch edge
时序分析起点（launch edge）：第一级寄存器数据变
化的时钟边沿，也是静态时序分析的起点。

latch edge
时序分析终点（latch edge）：数据锁存的时钟边沿，
也是静态时序分析的终点。

launch edge和latch edge分别是指一条路径的起点

和终点，只是一个参考时间

3
Data Arrival Time
数据到达时间（Data Arrival Time）：输入数据在有效时
钟沿后到达所需要的时间。主要分为三部分：时钟到达寄存器
时间（Tclk1），寄存器输出延时（Tco）和数据传输延时
（Tdata），如图所示。

数据到达时间计算公式如下：
Data Arrival Time = Launch edge + Tclk1 +Tco + Tdata

4
Clock Arrival Time
时钟到达时间（Clock Arrival Time）：时钟从latch边沿
到达锁存寄存器时钟输入端所消耗的时间为时钟到达时间，
如图所示。

时钟到达时间计算公式如下：
Clock Arrival Time = Lacth edge + Tclk2

5
 Data Required Time

数据需求时间（Data Required Time）：在时钟锁存的建

立时间和保持时间之间数据必须稳定，从源时钟起点达到这种
稳定状态需要的时间即为数据需求时间，如图所示。

（建立）数据需求时间计算公式如下：
Data Required Time = Clock Arrival Time - Tsu

6
Slack-余量

表示在逻辑电路的某一特定点处要求到达时间与实
际到达时间之间的差。Slack值表示该信号到达的太早
或太晚, 即设计是否满足时序的一个称谓。

7
 Setup slack
建立时间余量（setup slack）：当数据需求时间大于数
据到达时间时，就说时间有余量。

建立时间余量的计算公式如下：
Setup slack= Data required time - Data arrival time
=latch edge+Tclk2-Tsu-(launch edge+Tclk1+Tco+Tdata)
=(latch edge-lanuch edge)+(Tclk2-Tclk1)-(Tsu+Tco+Tdata)
=T-(Tsu+Tco+Tdata)
8
9
Setup Violation 的计算
第一个reg时钟定义为launch clk（发射时钟）,第二个reg时钟定
义为capture clk（捕获时钟）

c
CLKlau
CLKcap

CLKlau

Tdata < Tclk

CLKcap
Setup_check: Tco+Tdata+Tsetup< TPeriod+Tclk_cap-Tclk_lau 10
保持时间tH（hold time ）
◼ 保持时间是指触发器的时钟信号上升沿到来以后，数据稳
定不变的时间。如果hold time不够，数据同样不能被打入
触发器 。

11
Data Required Time(hold)

数据需求时间（Data Required Time）：在时钟锁存的建

立时间和保持时间之间数据必须稳定，从源时钟起点达到这种
稳定状态需要的时间即为数据需求时间，如图所示。

（保持）数据需求时间计算公式如下：
Data Required Time = Clock Arrival Time + Th

12
 Hold slack

保持时间余量（hold slack）：当数据需求时间小于数
据到达时间时，就说时间有余量。

保持时间余量的计算公式如下：
Hold slack=Data arrival time – Data required time
=(launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th)
=(launch edge – latch edge) – (Tclk2 – Tclk1) + (Tco + Tdata – Th)
=Tco + Tdata – Th
13
14
Hold Violation 的计算
第一个reg时钟定义为launch clk（发射时钟）,第二个reg时钟定
义为capture clk（捕获时钟）

c
CLKlau

CLKcap

CLKlau

Tdata > Tclk

CLKcap

Hold_check: Thold+Tclk_cap-Tclk_lau <Tco+Tdata 15