六.

Global operations

1.D-PHY基本操作
signaling types：控制信号，对模块下达什么什么命令才能让其
工作呢？
communication mechanism：通信的机制，怎么保证模块之间
能有效交流
operating mode ：电路的几种模式，模式之间的转换
coding scheme：数据的编码方式数据，指令以合种形式传递
呢？
2.传输数据结构—数据结构如何进行选择
最小有效载荷数据单元为8bits
TX和RX分别发送和接收的数据：8bits*N(N≥1)
Serdes保证串行和解串
并非必要的，但要编码必须遵守规则
解码和编码-具体的实现要遵守规则——规定的规则
data buffering—涉及协议层
为什么要缓存
protocol request→数据传输
TX：协议层在通信开始要马上提供有效数据，这里有传输请
求命令
如何去理解

RX：在PHY层传送，协议层应该马上接收
如何做到实时性呢？
数据缓存在协议层
3.通道状态和line leveles(电平大小)
不同的传输功能：驱动不同的电平处于不同的状态
HS两种状态，因为是差分形式输出；LP有四种状态，因为是独
立的单端。
 对LP状态的解释依据与工作模式：比如接收端的LPTX状态就认
为HS差分状态是LP00

电路的高低电平的定义是什么？
stop sate具有高级别，在电平显示到达最小所需时间，PHY状态
会变为stop state
设计要求
LP状态的周期 至少为Tlpx
状态转变过程平滑和不能有glitch 效应—具体电路设计要怎
么来满足要求？
时钟信号重构
如何来保证这个要求，防止状态判断错误吗？
信号的slope和trip levels effect
它们如何影响占空比
4.工作模式—模式之间怎么转化
正常情况下，Lane在控制或者高速数据模式
control，high speed，escape
HS的数据传输 开始和结束于LP00
怎么判断数据量增加呢？电路进入这个状态
进入HS模式：LP11，LP01，LP00
LP00会保持HS模式，直到LP11到来
 ESCAPE MODE
进入的方式，尽在控制模式下，通过request（请求通过
后，即为高，开始）
数据Lane检测到 stop state 退出escape mode 并进入控制模
式
stop state 看成待机状态，可以持续大于Tlpx（协议的时序的定
义：根据时序定义给设计电路对应测试。Q：对来自于数字电
路的驱动信号和时序。数字电路也是根据协议时序来给特定信
号的相互关系）
三种发生的事件从stop states
传输请求：LP11，进入HS模式 LP01，再到LP00
翻转请求：先进入控制模式LP11，LP10，LP00，LP10，
LP00
是指双向的传输方向吗？
escape 模式请求：LP11，LP10，LP00，LP01，LP00
5.高速数据传输
基本知识：
在发送端加速数据，并要包括leader trailer，接收端消除
在加速数据过程，保证通信通道处于stop state
dataLane在加速过程，时钟Lane也要处于HS状态，保证也从
端传输DRR时钟
burst payload data ：
有效载荷数据表示byte的整数倍
对于短的，start end 过多消耗时间
长的因为PHY没有误差恢复，误码率不为零
如何来选择数据最大长度
start of transmission—进入HS的准备过程
注意每个状态的时间
 end of transmission—退出HS的结束过程，注意一些非理想因素
的出现

它可由协议层或者PHY来执行
完整过程

HS data transmission Burst

5.Bi-directional Data Lane Turnaround
6.escape mode
基本工作过程和设计原则
进入模式的过程
进入后，需要8bits口令执行不同的命令；不同的命令会对应
不同的工作性能。对于不支持的命令，RX等待，知道出现
stop state
 必须用stop state来退出该模式。在执行命令过程不能出现该
状态
在escape mode 的PHY必须用 space one hot bit，它是异步通
信的
remote trigger
trigger signaling在接收端会发送一个flag 到协议层
low power data transmission(LPDT)
数据和命令编码采用 space one hot coding
进入该功能的过程采用普通方式
电路的时钟自己产生Dp.Dn
什么情况知道自己传送完成，要进入stop state
ultra low power
和前面类似，只是进入命令的不同
escape mode state machine
7.high speed clock transmission
基础：
时钟的特点：和data Lane 中的数据正交，理想下，因为bits
数据宽度相等
HS模式，master传递低摆幅DDR时钟给slave
clock Lane 是单向的，不包括escape mode
同样，它开始和结束都在stop state
它是通过PPI，由协议层控制的
我需要提供什么接口呢？
data Lane无数据传输时，停止时钟的传输。
基本工作时序时钟和数据Lane 怎么配合？
8.clock Lane ultra low lower state
9.Global Operation Timing Parameters
如何来定义这些时序时间
10.System Power States
模式转变应该在PHY进行操控
11.初始化
power up，master PHY 驱动stop state，时间至少为Tinit，slave
side应该被初始化
master slave 的初始化 系统或者PPI信号
在master 初始化前，stop state要维持足够长，保证不会出现在
通路上
slaveside 要忽略在初始化周期之前的line state
怎么忽略呢？
如何与协议层搭配起来工作
12.校准—如何来构建这个电路，不同的工作速率
more than 1.5GHz
RX的去抖有TX初始化
初始化去抖序列在HS 数据传输前要传送
less than 1.5GHz

13.基本流程
数据Lane
stop state是要设置为电路的初始状态么？—LP-11
 时钟Lane

14.和数据速率有关的时间参数
注意几种时间量