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使用数字 PLL 的 SDH 系统中的去同步器电路

M.ABOU EL-ELA', NORAS,J.M.2 , A.A TELBA'

摘要
1.1 数字信号同步
同步数字分层（SDH）已成为数据通信系统中最
常用的传输技术。在电信领域采用 SDH 提供了 要正确理解 SDH 的 概念和细节，必须清楚同
一个国际接口标准，促进了国家网络之间的互联 步和同步信号的含义，在一组同步信号中，信
，同时也为不同制造商的传输设备提供了兼容性 号中的数字转换以完全相同的速率发生。然而
。与 SDH 相关的一个常见问题是数据传输过程 ，两个信号的转换之间可能存在相位差，但这
中在不同点引入的相位抖动。在这项工作中，我 不会超出规定的范围。"这些相位差可能是由于
们介绍了一种可用于 TU-11 映射器的去同步器 传播时间延迟或传输网络中引入的抖动造成的
电路，以改善系统在沉淀时间和相位抖动方面的 。在同步网络中，所有时钟都可追溯到一个一
性能。去同步器的主要电路是时钟平滑电路。时 级基准时钟（PRC）[4]。I*RC 的精确度优于 Al
钟平滑电路是一个全数字锁相环（ADPLL）。 in 101 '，源自铯原子标准。在异步信号的情况下
DCO（数字控制振荡器）的输出频率是通过建 ，信号的转换不一定以相同的标称速率发生。
议的平滑分频方案修改的，该方案决定了用于选 在这种情况下，"异步 "是指两个时钟之间的差
择 DCO 频率的 k 寄存器的值。通过 DSP "系统 值远大于上述值。例如，如果两个时钟来自自
视图 "对去同步器电路进行了仿真，早期结果显 由运行的石英振荡器，它们就可以被描述为异
示，该电路有效缩短了沉淀时间，并提高了 其 步时钟。
他系统性能。

4.2 为什么要同步？
1. 引言
传统的传输系统都是异步的，网络中的每个终端

同步数字分层技术已成为数据通信系统中最常用 都按照自己的时钟运行。在数字传输中，"时钟 "

的传输技术[I]。SDH 在电信领域的应用提供了一 是最重要的考虑因素之一。时钟指的是使用一系

个国际接口标准，促进了各国网络之间的互联， 列重复脉冲来保持数据的比特率不变，并指示数

同时也为不同制造商的传输设备提供了 兼容性 据流中 1 和 0 的位置。由于这些时钟是完全自由

[2]。SDH 还提供了网络管理能力，可实现网络 运行的，并不同步，因此时钟速率和信号比特率

故障和警报监控、配置管理、性能管理、网络安 会发生很大的变化。例如，指定速率为 44.736

全、库存管理和网络规划等多种功能[3]。 Mb/s + 20 ppm（百万分之一）的 DS3 信号，在

一个输入 DS3 和另一个输入 DS3 之间会产生高
I- 沙特国王大学工程学院电气工程系，邮编 800
达 1789 bps 的变化。异步多路复用使用多个阶段
，邮政编码 11421，沙特阿拉伯利雅得、
。异步 DSls 等信号经过多路复用后，会 添加额
电子邮件 A t e 1 b a @ k s u . e d u . s a
外的比特（比特填充）以考虑每个单独数据流的
变化，并与其他比特（成帧比 特 ）结合形成
DS2 数据流。

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 2- 英 国 布 拉 德 福 德 市 里 士 满 路 布 拉 德 福 德 大 学 （ IDP）。
University of Brailford, Richmond road, Bradford, BD7 电子邮件 I M Noras@bradliird.ac.uk

0-7803-81 63-7/03/$17.000 2003 IEEE ICECS-2003

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 比特缓冲再次用于多路复用 DS3。DS3 以同样
的方式复用到更高速率[3]。在更高的异步速率
下，如果不进行解复用，就无法访问它们。在
同步系统（如 SONET）中，系统中所有时钟的
平均频率相同（同步）或接近相同。每个时钟
都可以追溯到一个高度稳定的参考电源。因此
，STS-I 的速率保持在标称的 51.84 Mb/s，允许
许多同步 STS-1 信号在多路复用时堆叠在一起
，而不产生任何比特填充。因此，STS-ls 可以
在较高的 STS-N 速率下轻松访问。低速同步虚
拟支路（VT）信号也很容易以更高的速率进行
交错和传输。在低速情况下，DSls（基本速率为
1.544 Mb/s）由速率恒定为 1.728 Mb/s 的同步
VT-1.5 信号传输。在这项工作中，我们描述了
用于同步和非同步的基本电路。
2. 电路描述和
分析
2.1 同步器
同步器由一个弹性存储器和控制逻辑组成。数
据由 1.544 MHz DSI 时钟写入弹性存储区，由
间隙 1.728 MHz TU-I 1 时钟读出。时钟发生器
产生间隙。相位比较器比较读取时钟和写入时
钟，并对阈值指示器进行采样，以启用填充过
程。同步器必须吸收数据有效载荷的所有频率
偏移、瞬时抖动、徘徊和间隙。根据 ITU-T 建
议 G.703 和 G.707、
可接受的 DSI 时钟频率为 1.544 MHz
50pprn ， 而 TU-11 时 钟 速 率 为 1.728 MHz z
20ppm。在不考虑 DS1 输入抖动和漂移的情况
下，一个 TU-11 帧内累积的抖动最大正值和负
值均约为 20 比特[2]。
2.2 去同步器
去同步器由去uff逻辑、弹性存储和时钟平滑电
路组成，见图 1 [4]。在去同步逻辑中，理由控
制位（C1、C2）通过多数解码规则解码，生成
理由控制指示。弹性存储是一个带有半满指示
的 256 位 FIFO，该 FIFO 需要吸收 TU-1 I 帧中
的间隙以及由位校正、TU 指针移动和传递到
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锁相环（ADPLL）由五个部分组成：相位比较
器、环路滤波器、数字控制振荡器（DCO）、8
模计数器和频率为 24,704 MHz（16 x 1.544 MHz
）的外部晶体。为了增加可衰减的抖动幅度，我
们采用了数字相位比较器，它可以通过 FIFO 的
写入和读取地址（半满指示）来测量抖动。
DCO 输出频率根据相位差被 I 5/16/17 分频，相
位差指的是 FIFO 的深度，并试图保持 FIFO 的
半满状态。间隙 1.728 MHz 时钟因此被数字锁
相环平滑化，并用于产生 DSI 时钟。在此设计
基础上，我们在本作品中提出了另一种平滑分割
方案，将 k 值的可能范围扩大到 14/15/16/17/18
。
采用这种平滑分割方案后，沉降时间会缩短，
而弹性存储 fi11 水平在沉降时间的起始瞬间可
能会有一个较高的值。
3. 模拟结果
图 2 显 示 了 当 k 值 被 lonp 滤 波 器 限 制 为
15/16/17 时弹性存储的响应。填充位为每 125
psec 2 位。
图 3 显示了当我们将 k 值范围改为
14/15/16/17/18 时弹性存储的响应。
沉降时间有效缩短（约 50%）。还通过模拟研
究了其他系统参数，其中
早期结果表明，某些改进的平滑算 improvmg
法性能是有效的。
4. 结论
TU-11 信号中的 AU 指针移动引起的间隙。去同步器的主
要电路是时钟平滑电路。时钟平滑电路是一个全数字相位
调节器。
 中，系统中所有时钟的平均频率都相同（同步
在电信领域采用 SDH 提供了一个国
）或接近相同。去同步器由去缓冲逻辑、弹性
际接口标准，促进了各国网络的互
存储和包含 ADPLL 的时钟平滑电路组成。我们
联。与 SDH 有关的一个常见问题是
在这项工作中提出了另一种平滑分割方案，将可
数据传输过程中在不同点引入的相
能的 k 值从 15/16/17 增加到 14/15/16/17/18。
位抖动。在同步系统（如 SONET ）

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 如果采用平滑分割方案，沉降时间会缩短， [3] Tom Sheldon , Encyclopedia of Networking ,
Osborne /McGraW Hill , 2600 Tenth Street ,
而弹性存储填充水平在启动时可能会有一个 Berkeley , California 94711), USA 1998.
[4] Sainan s,Abeysekera, Antonio Cantoni , The
较高的值、 impact of phase measurement on waiting time
jitter simulation, ELSEVIER , !'ignal Processing ,
5. 参考资料 Vol. 82, 759-774, 2002
[11 M.Sexton, A.Reid, Broadband networking：
ATM、SDH 和 SONET》，瑞典 ELSEVIER
，1999 年。

[2] 泰克公司，SONET 电信标准Primer k

nix oca1，2001 年版权所有。

DSI 数
据

图 1 去同步器框图：k 值为 15、16 或 17。

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 图 2：当 k 随 15/16/17 变化时弹性存储的响应，平均值为 50 psec：寄存器的
值 ：弹性存储的内容

图 3 k 随 14/15/16/17/18 变化时的弹性存储响应，平均值为 50 psec

上部：K 寄存器的值 下部：弹性存储空间的内容

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