光刻机工件台与掩模台同步控制研究谷林

硕士学位论文
光刻机工件台与掩模台同步控制研究
RESEARCH ON SYNCHRONIZATION CONTROL
FOR WAFER STAGE AND RETICLE STAGE OF
LITHOGRAPHY
谷林
哈尔滨工业大学
2013 年 7 月
国内图书分类号：TP273 学校代码：10213
国际图书分类号：621.3 密级：公开
工学硕士学位论文
光刻机工件台与掩模台同步控制研究
硕士研究生：谷林
导师：宁永臣副教授
申请学位：工学硕士
学科：控制科学与工程
所在单位：航天学院
答辩日期： 2013 年 7 月
授予学位单位：哈尔滨工业大学
Classified Index:TP273
U.D.C.:621.3
Dissertation for the Master’s Degree in Engineering
RESEARCH ON SYNCHRONIZATION
CONTROL FOR WAFER STAGE AND
RETICLE STAGE OF LITHOGRAPHY
Candidate： Gu Lin
Supervisor： Associate Prof. Ning Yongchen
Academic Degree Applied for: Master of Engineering
Specialty: Control Science and Engineering
Unit： School of Astronautics
Date of Oral Examination： July, 2013
University： Harbin Institute of Technology
哈尔滨工业大学工学硕士学位论文
摘要
步进扫描光刻机是当前集成电路制造的主流装备，其研制涉及到光学、机械、
精密测量、控制等多个学科，是集成电路装备中最精密、研制难度最大的设备之
一。工件台与掩模台的同步控制技术是随着步进扫描光刻机的技术发展而提出的，
同步控制性能直接影响光刻机的分辨率和套刻精度，是步进扫描光刻机的关键技
术之一。
本文针对同步控制问题，从同步控制策略和同步控制算法两方面着手，先分
析了交叉耦合和主从同步控制策略的特点以及 ASML 公司采用的同步控制策略。
然后从扫描曝光是重复运动过程这一特点考虑，提出用迭代学习控制来进行同步
控制算法设计，并从理论上证明迭代学习律的收敛性。
同步控制卡是步进扫描光刻机控制系统的核心控制板卡之一，高性能同步控
制卡是实现高速运算处理和高精度同步控制的基础。先规划了以高性能 DSP 和
FPGA 为核心器件的同步控制卡总体方案，DSP 以 TI 公司的 TMS320C6414 为中
央处理器，可以实现高速数据运算处理，FPGA 采用 Altera 公司的 EP2S60F1020
为接口接入芯片，为满足多种接口接入通信，然后进行了各电路模块的详细设计。
同步控制卡的各接口通过 FPGA 接入，需要设计相应的接口逻辑模块。先规
划了接口逻辑的总体框图，以 FPGA 的双口 RAM 为缓存，连接各接口逻辑模块和
DSP 的 EMIF 接口逻辑模块，然后根据各接口的工作原理进行逻辑模块设计，并
进行了实测验证。
为了验证提出的迭代学习同步控制算法性能，对工件台和掩模台系统建立了
动力学模型，先设计了常规的 PID 控制器，采用位置环、速度环和电流环来实现，
用 3 阶 S 曲线作为输入信号进行仿真。然后在此基础上设计了迭代学习律进行仿
真，并比较了两种算法的同步控制性能。
关键词：光刻机；同步控制；迭代学习
I
Abstract
Step&scan lithography is the current mainstream integrated circuit manufacturing
equipment. Its development involves optical, mechanical, precision measurement,
control, so it is one of the most sophisticated equipments which manufacturing
integrated circuits. Synchronization control for wafer stage and reticle stage needs by
the technological development of lithography machine, and synchronization control
performance directly affects lithography resolution and overlay accuracy， is a key
technology of step&scan lithography.
In this paper, considering synchronization control problem, from synchronization
control strategy and synchronization control algorithm, first analyzing the
characteristics of the cross-coupling and master-slave synchronization control strategy
and synchronization control strategy adopted by ASML company. considering repeat-
able action of the scanning exposure process, designing iterative learning control law
for synchronization control algorithm, and theoretically proving the convergence of
iterative learning law.
Synchronization control card is one of the core control boards of step&scan
lithography, high-performance synchronization control card is nessesary to achieve high
speed processing and high-precision synchronization control. Therefore using
high-performance DSP and FPGA as the core device of synchronization control card,
DSP with TI's TMS320C6414 the central processor, can achieve high-speed data
processing operations, FPGA using Altera's EP2S60F1020 access chips for the interface,
in order to meet more kind of interface to access communication.
Synchronization control card access through the FPGA for each interface,
designing the appropriate interface logic modules. First planing overall block diagram
of the interface logic to the FPGA dual-port RAM for the cache, connecting the
interface logic module and DSP EMIF interface logic module, and then designing
interface logic module by working principle, and carring out the actual test.
In order to verify synchronization performance the proposed iterative learning
control algorithm. first designing the conventional PID controller, using the position
loop, velocity loop and current loop for simulation. Then simulating iterative learning
law and comparing the performance of two algorithms synchronization control.
Key words: lithography, synchronization control, iterative learning control
II
目录
摘要 ........................................................................................................................... I
Abstract ....................................................................................................................... II
第 1 章绪论 ............................................................................................................ 1
1.1 课题背景与研究意义 .................................................................................... 1
1.2 国内外光刻机发展概况 ................................................................................ 2
1.2.1 国外光刻机发展概况.......................................................................... 2
1.2.2 国内光刻机的发展概况 ...................................................................... 4
1.3 光刻机工件台与掩模台同步控制技术的发展概况 ...................................... 5
1.3.1 光刻机工件台与掩模台同步控制的必要性 ....................................... 5
1.3.2 一般同步控制技术的发展概况 .......................................................... 5
1.3.3 工件台与掩模台同步控制技术发展概况 ........................................... 6
1.4 迭代学习控制研究现状 ................................................................................ 7
1.4.1 迭代学习控制概述.............................................................................. 7
1.4.2 迭代学习控制的研究内容 .................................................................. 7
1.5 本文的研究内容 ............................................................................................. 8
第 2 章工件台与掩模台同步控制理论 .................................................................. 10
2.1 引言 ............................................................................................................. 10
2.2 同步控制问题描述 ...................................................................................... 10
2.2.1 工件台和掩模台的运动同步性 ........................................................ 10
2.2.2 同步控制性能指标............................................................................ 11
2.3 同步控制策略 .............................................................................................. 11
2.3.1 交叉耦合同步控制............................................................................ 12
2.3.2 主从同步控制 ................................................................................... 13
2.4 迭代学习同步控制算法 .............................................................................. 14
2.4.1 数学基础 ........................................................................................... 14
2.4.2 迭代学习控制的特点........................................................................ 14
2.4.3 同步控制迭代学习律设计 ................................................................ 16
2.5 本章小结...................................................................................................... 19
第 3 章同步控制卡硬件设计 ................................................................................. 20
3.1 引言 ............................................................................................................. 20
3.2 步进扫描光刻机控制系统构成 ................................................................... 20
3.3 同步控制卡硬件总体方案........................................................................... 21
III
3.4 同步控制卡外设接口设计........................................................................... 24
3.4.1 VME 总线接口硬件设计 ................................................................... 24
3.4.2 串口的硬件设计 ............................................................................... 25
3.4.3 光纤接口的硬件设计........................................................................ 25
3.4.4 DA 接口的硬件设计 .......................................................................... 26
3.5 同步控制卡辅助电路设计........................................................................... 26
3.5.1 时钟电路设计 ................................................................................... 26
3.5.2 电源电路设计 ................................................................................... 27
3.5.3 DSP 和 FPGA 仿真接口设计 ............................................................. 28
3.5.4 DSP 和 FPGA 存储扩展电路设计 ..................................................... 28
3.5.5 DSP 和 FPGA 配置诊断电路设计 ..................................................... 29
3.6 本章小结...................................................................................................... 30
第 4 章同步控制卡接口逻辑设计.......................................................................... 31
4.1 引言 ............................................................................................................. 31
4.2 FPGA 逻辑设计的总体方案 ........................................................................ 31
4.3 DSP 的 EMIFA 接口逻辑设计 ..................................................................... 32
4.3.1 EMIFA 接口工作原理和时序特点 .................................................... 32
4.3.2 EMIFA 接口逻辑模块设计................................................................ 34
4.3.3 EMIF64 逻辑模块实测结果及分析 ................................................... 35
4.4 VME 总线接口逻辑设计.............................................................................. 36
4.4.1 VME 总线的特点............................................................................... 36
4.4.2 DTB 子总线协议和时序特点 ............................................................ 37
4.4.3 中断子总线协议和时序特点 ............................................................ 40
4.4.4 VME 总线接口状态机设计 ............................................................... 42
4.4.5 VME 总线逻辑设计实测结果及分析 ................................................ 44
4.5 光纤接口逻辑模块设计 .............................................................................. 44
4.5.1 光纤接口工作原理和时序特点 ........................................................ 44
4.5.2 光纤接口状态机设计........................................................................ 46
4.5.3 光纤逻辑模块实测结果及分析 ........................................................ 47
4.6 串口接口逻辑设计 ...................................................................................... 48
4.6.1 串口协议和时序特点........................................................................ 48
4.6.2 串口状态机设计 ............................................................................... 48
4.6.3 串口逻辑设计实测结果及分析 ........................................................ 50
IV
4.7 DA 接口逻辑模块设计................................................................................. 50
4.7.1 DA 工作原理和时序特点 .................................................................. 50
4.7.2 DA 接口模块设计 .............................................................................. 52
4.7.3 DA 接口逻辑设计实测结果及分析 ................................................... 52
4.8 VME 自定义总线接口逻辑模块设计 .......................................................... 53
4.8.1 VME 自定义总线逻辑特点与波形.................................................... 53
4.8.2 VME 自定义总线接口逻辑模块设计 ................................................ 53
4.8.3 VME 自定义总线接口逻辑设计实测结果及分析............................. 54
4.9 本章小结...................................................................................................... 54
第 5 章工件台与掩模台同步控制仿真 .................................................................. 55
5.1 引言 ............................................................................................................. 55
5.2 工件台与掩模台系统的动力学模型 ........................................................... 55
5.2.1 音圈电机及驱动器参数 .................................................................... 55
5.2.2 音圈电机动力学模型........................................................................ 56
5.2.3 工件台与掩模台系统的动力学模型................................................. 56
5.3 PID 同步控制仿真........................................................................................ 57
5.3.1 仿真曲线设计 ................................................................................... 57
5.3.2 PID 同步控制器的设计 ..................................................................... 58
5.4 迭代学习同步控制仿真 .............................................................................. 60
5.5 本章小结...................................................................................................... 62
结论 .......................................................................................................................... 63
参考文献 .................................................................................................................... 64
攻读硕士期间发表的学术论文 ................................................................................. 68
哈尔滨工业大学硕士学位论文原创性声明 .............................................................. 69
致谢 ........................................................................................................................ 70
V
第1章绪论
1.1 课题背景与研究意义
1947 年 12 月，美国贝尔实验室的肖克利（图 1-1）、巴丁和布拉顿研究小组
研制出世界上第一个晶体管（图 1-2）。晶体管的问世，是 20 世纪的一项重大发
明，开启了微电子革命的先河。晶体管以其高可靠性、低功耗、低成本等优点迅
速取代了真空管，在电子产品中得到广泛应用。在这种情况下，一个产品中使用
的晶体管越来越多，体积也越来越大。比如世界上第一台全晶体管计算机
TRADIC，有 800 只晶体管，占地 3 平方英尺。于是提出了集成电路的概念，将一
定数量的晶体管、电阻、电容等元件制作在一个小硅片上，来实现一定的功能。
集成电路进一步提高了可靠性，而且成本更低、体积更小、功耗更低。1965 年，
摩尔提出了集成电路发展规律的“摩尔定律”——每 18 个月，集成电路的晶体管
数量增加一倍，性能也提升一倍，但价格保持不变。按照这一规律，集成电路的
发展经历了小规模、中规模、大规模、超大规模、甚大规模等发展阶段。
图 1-1 晶体管之父——肖克利图 1-2 第一只晶体管
在集成电路集成度不断提高的过程中，集成电路制造技术起着不可替代的作
用。集成电路制造流程繁多、工艺复杂，其中一道工艺是将设计好电路版图转移
到硅片上形成集成电路。这一工艺就是光刻技术，使用的主要设备是光刻机。光
刻机的分辨率和套刻精度直接决定了所制造的集成电路的集成度。而且光刻机的
研制涉及光学、机械、精密测量、控制等技术，所以是整个集成电路制造中最复
杂和精度最高的设备之一，也是最关键的设备之一。此外，光刻机还有一个经济
指标——产率，围绕着这三项指标，光刻机的研制技术不断进步，推动着集成电
-1-
路制造技术的向前发展。比如荷兰 ASML 公司把 TWINSCAN XT:1950Hi 升级到

TWINSCAN XT:1950i，套刻精度和产率分别提高了约 37.5％和 18.2％。
目前，光刻机的主要研制厂商有荷兰的 ASML 公司和日本的尼康、佳能，它
们几乎垄断了全球的光刻机市场。我国是集成电路的消费大国，也是生产大国，
但生产的主要是低端集成电路。近年来，也引进了一些国外的集成电路制造商，
比如中芯国际、台积电、宏力半导体等，但仍然无法得到光刻机的相关关键技术。
为推动我国集成电路产业的跨越发展，也为推进我国工业化和信息化进程，国家
在 2006 年发布的《国家中长期科学和技术发展规划纲要（2006-2020）》中将“极
大规模集成电路制造装备及成套工艺”明确为重大专项。通过这一专项的实施，
已经取得了一些成果。现在正在攻关 60nm 光刻机的关键技术，为下一步研制更高
分辨率光刻机打下坚实基础。
1.2 国内外光刻机发展概况
1.2.1 国外光刻机发展概况
1973 年，荷兰研制出世界上第一台光刻机。在此后的几十年里，在摩尔定律
的推动下，光刻机技术一直不断向前发展。光刻机的曝光方式经历了接触式、接
近式、扫描投影式、分步重复投影式和步进扫描投影式等发展阶段。光刻机的曝
光波长由 436nm、365nm、248nm 到现在的 193nm，下一代光刻机的为 13.5nm。
在这些技术和工艺的推动下，光刻分辨率逐渐缩小，先后达到 1.5μm、0.8μm、0.5μm、
0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm 节点，目前已经
攻克 22nm 节点。
1978 年美国 GCA 公司开发出世界上第一台分步重复投影光刻机。1980 年日
本尼康公司研制出该公司的第一台分步重复投影光刻机 NSR-1010G，曝光波长为
g 线 436nm，分辨率为 1μm，产率为 20wps，曝光场大小为 10mm×10mm。1984
年尼康公司推出了 i 线分步重复投影光刻机 NSR-1010i3，曝光波长为 365nm，分
辨率提高到 0.8μm，套刻精度为 250nm。1991 年，尼康公司推出 NSR-1755EX8A，
分辨率为 0.45μm，套刻精度为 120nm，产率达到 38wps。1995 年尼康公司推出了
NSR-S201A，分辨率达到 250nm，数值孔径为 0.60，采用波长为 248nm 的 KrF 准
分子激光光源，对准精度达到 50nm。2003 年尼康公司推出了 NSR-S307E，数值
孔径达到 0.85，是当时世界上最大的，对准精度到达 16nm，采用波长为 193nm 的
ArF 准分子激光光源，分辨率达到 80nm，产率超过 100wps。目前，尼康公司推出
的最新产品是 2013 年 2 月发布的 NSR-622D，采用了一些新技术，如 MMO，数
值孔径为 1.35，套刻精度小于 2nm，分辨率小于 38nm，产率达到 200wps，如图
-2-
1-3 所示。
图 1-3 尼康公司的 NSR-622D 光刻机
1990 年荷兰 ASML 公司研制出 KrF 准分子激光光源的光刻机 PAS5000/70，

分辨率为 0.125μm，套刻精度达到 125nm，产率为 30wps。1998 年 ASML 公司研
制出 ArF 准分子激光光源的步进扫描光刻机 PAS5500/900，曝光波长为 193nm，
分辨率达到 0.15μm，套刻精度达到 40nm。2000 年 ASML 公司推出了第一台双工
件台光刻机 TWINSCAN XT400K，同时采用了一系列的新技术，如浸没式光刻。
双工件台光刻机的问世，是光刻机发展历程中的一次重大进展，不仅大幅提高了
产率，同时配合新的对准技术，分辨率和套刻精度也进一步提高。ASML 最近推
出的 TWINSCAN NXT:1960Bi，分辨率小于 38nm，产率超过 230wps。TWINSCAN
NXE:3300B 是 ASML 的最新产品，采用 13.5nm 波长的 EUVL 光源，分辨率小于
22nm，如图 1-4 所示。
双工件台技术使 ASML 公司成为光刻机市场的领头羊。据不完全统计，其市
场占有率超过 60%，高端光刻机的占有率更是超过 90%。所以这里简要介绍一下
双工件台技术。双工件台光刻机将硅片测量和硅片曝光扫面并行处理。而单工件
台光刻机的工作流程是硅片上片、对准、测量、逐场对准、曝光扫描和硅片下片
等按顺序依次执行。双工件台技术将耗时长的逐场对准和曝光扫描过程置于一个
工件台上执行，其他工程在另一个工件台上执行，这样可以并行执行，就能大幅
提高光刻机的产率[1-4]。此外，由于采用了离轴对准方法，可以减小芯片测量对扫
描曝光系统的影响，提高光刻机的曝光质量。
此外，浸没式光刻机技术（干式光刻机的曝光介质为空气）采用高折射率的
液体作为曝光介质，光通过这类介质时波长会变小，从而可以提高光刻机的分辨
-3-
率[5,6]。一般采用水作为浸入液体，2005 年 ArF 浸没式光刻技术进入了实质应用阶

段。
图 1-4 ASML 公司的 TWINSCAN NXE:3300B 光刻机
1.2.2 国内光刻机的发展概况
我国的光刻机研究起步晚于发达国家，加上科技水平和研发投入的限制，再
加上发达国家对我国的技术封锁，进展一直比较缓慢，与先进水平的差距越来越
大。目前，中高端的光刻机都依赖国外进口，严重制约着我国集成电路产业的发
展。尽管如此，国内的一些科研单位在光刻机的研究中取得了一些成果。中国电
子科技集团公司 45 所是我国最早投入光刻机研制的单位。1995 年研制出分步重复
投影光刻机 BG-101J，曝光波长为 g 线 436nm，分辨率为 1.25μm，套刻精度为±
0.5μm，产率为 20wps。1999 年研制出 BG-102，又于 2005 年研制成 BG-105，曝
光波长为 i 线 365nm，套刻精度为 0.12μm。中国科学院光电技术研究所是国内光
刻机研究的主要单位之一。1980 年研制成接近式光刻机 JK21，分辨率为 3μm。之
后又推出了 URE-2000 系列，曝光光源采用大功率汞灯，分辨率达到 0.8~1μm。此
外，中国科学院微电子所、电工所、长春光学精密机械与物理所、上海光学精密
机械所等也做了相关研究。
国家为推动光刻机研制和产业化发展，于 2002 年成立上海微电子装备有限公
司。该公司已经相继研制出 200、300、500 系列的光刻机，目前最新产品为 600
系列。其中，最新型号 SSA600/200 采用 ArF 激光光源，镜头倍率 1:4，分辨率达
到 90nm，如图 1-5 所示。
-4-
图 1-5 SMEE 的 SSA600/200 步进扫描光刻机
1.3 光刻机工件台与掩模台同步控制技术的发展概况
1.3.1 光刻机工件台与掩模台同步控制的必要性
光刻机工件台与掩模台的同步控制是随着步进扫描光刻机的诞生而提出的。
对于此前的光刻机，工件台和掩模台到达曝光像场，一次曝光即可完成。对步进
扫描光刻机，工件台和掩模台到达曝光像场后，无法一次完成，需要通过扫描运
动完成曝光。工件台和掩模台进入曝光场后，两者的速度保持一定的比例相向运
动，这就是扫描曝光，在这一过程中，涉及到工件台与掩模台的速度同步问题。
同步的效果会直接对曝光效果产生重要影响，通常以同步偏差的移动平均差和移
动标准差这两个统计指标来衡量同步控制性能。当移动标准差增加时，能量裕度
和焦深会显著下降，曝光质量变差[7-9]，同时还会影响套刻精度[10]。对特征尺寸为
100nm 的光刻机，一般需要移动平均差和移动标准差分别小于 5nm 和 12nm，才能
达到良好的曝光效果[11]。
1.3.2 一般同步控制技术的发展概况
目前，同步控制研究的主要领域在机器人控制、机械传动和机床加工等，成
果较多，应用也较广泛。同步控制涉及到各分系统之间的关系，所以从它们之间
相互关系可以分为交叉耦合同步控制和主从同步控制两种结构。1980 年日本学者
Y.Koren 提出交叉耦合同步控制技术[12]，用于机床的轮廓跟踪。这种技术是把同步
偏差按照一定的同步优化算法分别加入到机床两个自由度的反馈控制器中，优化
算法根据轮廓轨迹和轮廓误差进行计算。M.Tomizuka、J.S.Hu 和 T.C.Chiu[13]在交
叉耦合同步控制基础上增加了自适应前馈控制器，分别给出了连续系统和离散系
-5-
统的自适应律，在有效减小同步偏差的同时使控制系统对输入扰动具有鲁棒性。
S.S.Yeh 和 P.L.Hsu[14,15]通过对轮廓偏差的估计算法和同步优化算法研究，对多轴
系统的控制系统设计方法进行了简化。以同步偏差和位置偏差来建立被控系统的
状态空间表达式，通过最优控制方法设计的同步控制系统可以对时变和时不变系
统进行有效控制[16-19]。对于系统数目较多的系统需要同步运行的情况，直接采用
交叉耦合控制结构非常复杂，于是提出了相邻交叉耦合同步控制方法，这种方法
只将相邻的分系统进行耦合以达到降低系统复杂程度的目的，适用于分系统数目
较大的同步控制情况。D.SUN[20]将相邻交叉耦合方法应用于机器人系统，以相邻
系统之间的同步偏差积分构成滑模面，设计变结构控制器。曹玲芝和李春文[21]等
基于滑模变结构方法对多轴系统设计了相邻交叉耦合同步控制系统，当负载和电
机参数变化时仍然能保持同步精度。文献 [22]采用滑模变结构方法对双边导轨的直
线电机进行交叉耦合同步控制，文献[23]将 BP 神经网络方法应用于多电机调速系
统，文献[24]对机器人使用了非线性控制方法，文献[25]引入耦合位置偏差的概念，
对 PD 同步控制器增加了前馈环节和饱和环节使多轴系统的位置同步性能有所改
善。
1.3.3 工件台与掩模台同步控制技术发展概况
工件台和掩模台的同步控制问题相当于机床轮廓控制的一个特例，他们的位
置和速度只需要是简单的比例关系，交叉耦合方法理论上可以应用于工件台和掩
模台的同步控制问题中。但是考虑到实际情况，掩模台的扫描速度数倍于工件台，
而质量只有工件台的几分之一，所以可以使用以工件台为主动系统、掩模台为从
动系统的主从同步控制。ASML 公司有关同步控制技术的专利均是采用主从同步
控制，主要设计思路是将工件台的位置偏差通过一定的同步控制算法补偿到掩模
台控制系统[26-29]，另一种设计思路是对同步偏差进行一定的计算，然后以前馈控
制的形式加入到掩模台的反馈闭环中[30]。腾伟、柳亦兵和穆海华[31]采用交叉耦合
方式，使同步偏差的移动平均差和移动标准差保持在 5nm 和 11nm 内，文献[32-34]
同样采用了交叉耦合同步控制方法。S.Mishra、W.Yeh 和 M.Tomizuka[35]则采用了
主从同步控制结构，设计了频域的迭代学习控制算法。将迭代学习控制理论应用
于工件台和掩模台的同步控制问题，如果采用 ASML 的主从同步结构，可以从类
似于前馈形式的迭代学习的角度设计控制器；如果采用文献[35]中分析的控制结
构，将工件台的输出位置经过处理后直接作为掩模台参考信号，就可以用经典的
迭代学习理论设计同步迭代算法。
-6-
1.4 迭代学习控制研究现状
1.4.1 迭代学习控制概述
学习能力是人类特有的能力之一，通过不断的重复某一过程，并在这一过程
中不断的总结，人们就会形成某种技能。在一些工业工程中，常常有一些重复运
动，控制研究人员就希望控制器也像人一样通过不断的学习，控制被控对象输出
期望的效果。正是在这样的背景下，Arimoto 等人[36]于 1984 年提出了迭代学习控
制（Iterative Learning Control，简称 ILC）方法。
迭代学习控制理论的研究源于机器人控制问题，随着研究的深入，逐渐拓展
到其他具有重复运动特征的控制问题，如均热炉温度控制[37]、阀控缸电液位置伺
服刀架[38]、无缝钢管张减过程壁厚控制[39]、烟叶发酵系统[40]、功能神经电刺激系
统[41,42]等，都大大改善了系统的性能。
迭代学习控制对具有重复运动特征的被控系统，可以有限区间上的完全跟踪
任务。通过对被控系统的多次控制尝试，以输出信号与期望信号的偏差修正之前
的控制信号，使得系统的跟踪性能得以改善。迭代学习控制是以一种无模型控制，
可以应用于非线性、难以建模的系统。
1.4.2 迭代学习控制的研究内容
同其他控制问题一样，迭代学习控制算法也是以稳定性为前提。只有系统是
稳定的，才能保证迭代学习过程中，控制系统不发散。然而，对于学习控制系统，
除了考虑系统稳定性，还必须研究的一个重要问题就是迭代学习的收敛性。只有
迭代学习收敛到期望输入，才能使系统输出达到期望要求。所以说学习律的收敛
性是迭代学习控制基本要求。因此，迭代学习研究人员在提出新的学习律时，必
须给出收敛条件。Arimoto 给出了线性系统在 D 型学习律下的收敛条件。Owens[43]
研究了线性时不变系统在高增益反馈学习律下的收敛性。皮道映等[44~46]研究了连
续和离散非线性系统在开闭环 P 型和 PI 型迭代学习律下收敛条件。Padieu[47]等应
用 H  方法分析线性时不变迭代学习控制的收敛性。
在研究迭代学习的收敛性时，要考虑的重要问题之一就是初值条件。初值包
括状态初值和输入初值，一般大部分的迭代学习律的假设前提是迭代的初值相同，
有的甚至和期望初值相同，才能证明其收敛性。对于初值不在期望初值，而在期
望初值在其很小的领域内，研究人员把这类问题作为迭代学习的鲁棒性来研究。
Heinzinger 等研究了初值偏差与迭代学习稳定性的关系，提出了迭代学习稳定性的
结论，但不能保证迭代学习收敛。Aritomo 进一步研究了当初态偏差不大时，学习
-7-
控制可以收敛于期望轨迹某一邻域，且当初态偏差较大时，学习误差较大，不能
跟踪期望轨迹。孙明轩等对非线性系统研究了具有初始偏差的 PD 型迭代学习控
制，系统的迭代输出会收敛于以极限轨迹。Park 等研究了具有初始状态偏差的线
性系统和一类非线性系统的迭代学习问题，提出了可以通过选取学习增益来控制
初始状态偏差的影响。Lee 等对连续线性系统研究了 D 型和 PD 型迭代学习两种非
零初始偏差情况，一种是有偏差的初始状态保持不变，一种是有偏差的初始状态
每次变化。结论是前一种情况的迭代学习效果要好于后一种。
鲁棒性问题是迭代学习理论研究的重要内容之一。因此收敛性仅仅系统在无
干扰条件下的跟踪性能。但是，对于一个实际的系统，除了有初值偏差外，还可
能有各种各外界扰动、传感器的量测噪声等，这些都会影响系统的跟踪性能。迭
代学习的鲁棒性就是研究迭代学习控制系统在各种干扰或噪声下的的跟踪性能。
因此，它是比稳定性更宽泛的一类问题。迭代学习控制鲁棒性问题最早由 Arimoto
等提出，且在之后的论文中作了深入的研究，这些研究基本上以线性化为前提。
Heinzinger 摒弃了线性化手段，针对带遗忘因子的 D 型学习律研究了非线性系统的
鲁棒性，给出了在初态偏差和状态扰动有界的条件下，状态误差和输出误差渐近
有界这一结论。
1.5 本文的研究内容
本文通过对步进扫描光刻机控制系统的分析，明确同步控制器在其中的作用
和重要性，并根据需求，设计高性能同步控制卡，提出适合于光刻机的同步控制
策略和同步控制算法来达到纳米级的同步控制精度。
全文的具体章节安排如下：
第一章首先阐述了研制先进光刻机的重要意义以及工件台与掩模台同步控制
技术是关键技术之一。然后介绍了国内外光刻机的发展现状以及工件台与掩模台
同步控制技术的发展现状，最后介绍了迭代学习控制的应用和发展概况。
第二章首先从步进扫描光刻机扫描曝光的工作原理对工件台与掩模台同步控
制问题进行分析。然后从同步控制策略和同步控制算法两方面着手，同步控制策
略主要有交叉耦合同步控制和主从同步控制两种，并根据工件台与掩模台的运动
特点提出一种迭代学习算法。
第三章首先分析步进扫描光刻机控制系统的组成及同步控制卡的作用，然后
规划同步控制卡的硬件总体方案，再就电路各模块进行详细设计，并根据电路板
的调试问题修改设计。
第四章主要是同步控制卡的接口逻辑设计。首先规划接口逻辑设计的总体方
-8-
案，然后就详细设计各接口逻辑模块，并进行实测验证。
第五章在第二章同步控制策略和算法基础上，首先建立工件台和掩模台的动
力学模型，然后用常规 PID 算法和迭代学习算法进行系统仿真，比较两种算法的
优劣。
-9-
第 2 章工件台与掩模台同步控制理论
2.1 引言
工件台和掩模台的运动同步性能是步进扫描光刻机控制系统设计的重要问题
之一，也是控制系统的重要指标之一。工件台和掩模台之间的同步偏差对光刻机
的分辨率和套刻精度都有影响，同时还会影响到特征尺寸（Critical DimEnsion）、
焦深（Depth Of Focus）和能量裕度（Exposure Latitude）。光刻机控制系统的设
计不仅要使工件台和掩模台分别达到各自的位置跟踪精度，更重要的是使二者的
同步偏差达到相应精度。关于光刻机的同步控制研究和其他同步控制一样，从同
步控制策略和同步控制算法两方面着手。
2.2 同步控制问题描述
2.2.1 工件台和掩模台的运动同步性
在描述工件台和掩模台的同步控制之前，先简要介绍一下步进扫描光刻机的
扫描曝光工作原理，如图 2-1 所示。
曝光光源
掩模
快门
掩模台
投
影
物
镜
硅片
正在扫描场
硅片台
图 2-1 步进扫描光刻机的曝光过程
刻有芯片版图的掩模装载在掩模台上，待刻硅片装载在工件台上，圆形区域
为整张待刻硅片，每个方形区域为一个曝光场，阴影部分表示已经完成曝光，其
它的尚未曝光，虚线圆的方形区域是正在进行扫描曝光的像场。曝光前，工件台
通过步进运动将待曝光芯片移动到透镜正下方，同时由工件台的伺服系统分别完
- 10 -
成逐场对准和调焦调平的操作。掩模台和工件台必须同时到达预扫描位置然后以
4:1（取决于投影物镜放大比例）的扫描速度关系完成预扫描、狭缝扫描和曝光扫
描运动。当曝光扫描结束后，掩模台和工件台在扫描方向上做减速运动直到为零。
下一个像场再按照相同的轨迹重复运动。
由光刻机的曝光扫描过程可知，工件台和掩模台的运动同步性是指在芯片的
曝光过程中，在对应方向上工件台和掩模台的位移和扫描速度呈严格的比例关系，
该比例关系由光刻机的光学系统决定，并且是匀速运动。
2.2.2 同步控制性能指标
工件台和掩模台的同步性能以同步位置偏差描述，对同步性有要求的运动自
由度分别是 x 向、y 向和 z 向。本文研究扫描方向 y 向，同步偏差按下式定义：
1
es y n( ct ) y (w t) y r( t ) (2-1)
4
其中 esync (t ) 为同步偏差， yw (t ) 和 yr (t ) 分别是工件台和掩模台的位置输出。
同步性能主要通过两个统计特性来衡量，分别是同步偏差的移动平均值（MA，
Moving Mean Average）和移动标准差（MSD，Moving Standard Deviation）,对于芯
片的某一个曝光点 i ，移动平均差和移动标准差定义式如下：
tsc
1 ti 
MA(i) 
tsc  t
ti  sc
2
2
es (t , i )dt (2-2)
tsc
1 ti 
MSD(i) 
tsc ti 
2
tsc
2
[es (t , i)  MA(i)]2 dt (2-3)
其中 t sc 为曝光时间，数值上等于狭缝长度除以扫描速度，ti 为曝光点处于狭缝中间
对应的时刻。以所有曝光点的最大值作为 MA 和 MSD 的衡量指标，即：
MAmax  MAX {ABS  MA(i)} (2-4)
MSDmax  MAX {MSD(i)} (2-5)
其中 MAX(·)和 ABS(·)分别计算最大值和绝对值。
2.3 同步控制策略
多轴系统的同步运动问题在工业生产中已经有几十年的研究，主要集中在机
床加工、机械传动和机器人控制等领域。同步控制的设计目的是使多个系统的输
出呈某种特定的关系，如电机转速相等或是固定的比例关系。同步控制策略的设
计在于通过何种方法使各个系统关联起来，达到较好的同步控制效果。目前主要
- 11 -
有交叉耦合同步控制和主从同步控制这两种策略。
2.3.1 交叉耦合同步控制
交叉耦合同步控制是日本学者 Y.Koren 在 1980 年提出的，主要用于机床的轮
廓控制。其设计思想是对轮廓偏差通过一定的优化算法，分别补偿到两个轴的反
馈系统中，从而使两个轴之间的轮廓偏差最小。将这种策略进行扩展，可以设计
多轴系统的交叉耦合控制。
x向参考
位置 
x向控制器 x向被控对象
y向参考
位置
y向控制器 y向被控对象

图 2-2 无耦合系统
x向参考
位置 
x向控制器 x向被控对象

Cx
Cx

W
Cy
y向参考 Cy
位置
y向控制器 y向被控对象

图 2-3 交叉耦合系统
交叉耦合同步控制的特点是各个系统相互关联相互影响。图 2-2 和图 2-3 是平

面机床的轮廓控制的框图，图 2-2 中 x 和 y 向控制系统是一种非耦合的关系，这种
方法虽然可以保证各自的控制精度，但并不能保证两个自由度之间的轮廓精度。
图 2-3 是交叉耦合控制框图，首先通过 Cx 和 Cy 计算轮廓偏差，Cx 和 Cy 是由轮廓轨
迹计算得到的关于时间和位置的时变函数，通过同步控制算法 W ，对每一个系统
进行修正从而实现减小它们之间轮廓偏差的目的。
- 12 -
2.3.2 主从同步控制
主从同步控制系统以一个系统作为主动系统，其位置输出直接作为其他系统
的参考输入，或者用主动系统的偏差和同步偏差经过计算对其他系统进行补偿。
主从同步控制与交叉耦合同步控制的区别在于，只有主动系统对从动系统产生单
方面的影响。
参考
位置 
工件台控制器工件台
4 位置加速度
补偿补偿
掩模台控制器掩模台

图 2-4 同步控制方案Ⅰ
参考
位置 
工件台控制器工件台

4 同步控
制算法 1/4
掩模台控制器掩模台

图 2-5 同步控制方案Ⅱ
对于光刻机的工件台掩模台分系统，一般情况下采用以工件台为主动系统、
掩模台为从动系统的主从同步控制结构。主要原因是掩模台运行速度是工件台的 4
倍，而其质量比工件台要小许多，用小惯性的快速系统跟踪大惯性的慢速系统，
控制效果更好。
图 2-4 和图 2-5 是 ASML 公司的两种同步控制方法，都是以工件台为主动系
统的主从同步控制结构。方案Ⅰ中的同步控制器由两部分组成，一部分是将工件
台的位置偏差补偿到掩模台的位置偏差中，另一部分相当于一个加速度前馈控制
- 13 -
器，对掩模台控制量进行前馈补偿。方案Ⅱ同步控制器的输入信号是工件台与掩
模台之间的同步偏差，通过一定的算法之间对掩模台的控制量进行修正。
2.4 迭代学习同步控制算法
2.4.1 数学基础
（1）Bellman-Gronwall 定理
设 x(t ) ， y (t ) 是 [0, T ] 上的实值连续函数， a  0 ，如果
t
x(t )  c   (ax( )  by( ))d (2-6)
0
则
t
x(t )  ceat   ea (t  )by ( )d (2-7)
0
（2）  范数的定义
向量函数 h :[0, T ]  R n 的  范数为
h   sup {e t h } (  0) (2-8)
t[0,T ]
其中  为 R n 上的一种范数。
（3）  范数的性质Ⅰ
向量函数 f :[0, T ]  R n ， f 
 sup f  eT f 
(2-9)
t[0,T ]
（4）  范数的性质Ⅱ
向量函数 f , g :[0, T ]  Rn ，若
t
g (t )   ea (t  ) f ( )d (2-10)
0
那么当   a 时
1  e ( a  ) T
g  f (2-11)

 
特别地，当 a  0 时有
1  e T
g  f (2-12)

 
2.4.2 迭代学习控制的特点
迭代学习控制的最大特点就是对重复性运动学习能力。这里的重复性运动是
指每次运动的函数关系不变，学习是指在系统先前控制经验的基础上，根据当前
- 14 -
实际输出和期望输出的偏差，来修正出一个期望输入，使系统完全沿着期望轨迹
运动。迭代学习的数学描述为：在有限的时间 [0, T ] ]内，已知系统的期望轨迹 yd (t ) ，
t [0, T ] 和期望初态 xd (0) ，寻找一个期望输入 u (t ) ，使得系统在该控制输入作用下
的输出 y (t ) 在 [0, T ] 上完全或尽可能跟踪 yd (t ) 。通过多次迭代修正 uk (t ) 使其收敛于
u (t ) ，其中 k 为迭代次数。迭代学习的原理框图如图 2-6 所示。
yk (t ) yd (t )
存储器被控对象 
uk 1 (t ) uk (t )
学习律
图 2-6 迭代学习原理框图
考虑具有重复运动的动态系统如下：
xk (t )  f ( xk (t ), uk (t ), t )
(2-13)
yk (t )  g ( xk (t ), uk (t ), t )
其中， xk (t )  R n 、 uk (t )  R r 和 yk (t )  R m 分别为系统第 k 次运行的状态、输入和输
出。 yd (t ) 为系统在区间 [0, T ] 上的期望轨迹，系统第 k 次运行的跟踪误差为
ek (t )  yd (t )  yk (t ) (2-14)
那么，迭代学习律为
uk 1 (t )  L(uk (t ), ek (t )) (2-15)
其中 L() 为迭代学习矩阵。
Arimoto 提出迭代学习理论时，给出了 D 型学习律。之后，研究人员又相继提
出了 P 型、PD 型、PI 型、PID 型等学习律，数学表达式分别如下：
D 型学习律
uk 1 (t )  uk (t )  (t )ek (t ) (2-16)
P 型学习律
uk 1 (t )  uk (t )  L(t )ek (t ) (2-17)
PD 型学习律
uk 1 (t )  uk (t )  L(t )ek (t )  (t )ek (t ) (2-18)
PI 型学习律
t
uk 1 (t )  uk (t )  L(t )ek (t )  (t )  ek ( )d (2-19)
0
- 15 -
PID 型学习律
t
uk 1 (t )  uk (t )  L(t )ek (t )  (t )ek (t )  (t )  ek ( )d (2-20)
0
迭代学习分为开环学习和闭环学习。开环学习算法是第 k  1 次的输入是第 k 次
输入加上第 k 次输出误差的修正，闭环迭代学习算法是第 k  1 次的输入是第 k 次输
入加上第 k  1 次输出误差的修正。两种算法的结构框图如图 2-7 和图 2-8 所示。
uk (t ) yk (t )  yd (t )
被控对象
ek (t )
学习律
uk 1 (t )
yk 1 (t ) 
被控对象
ek 1 (t )
学习律
uk 2 (t )
图 2-7 开环迭代学习算法框图
ek (t )
学习律
uk 1 (t ) uk (t ) yk (t )  yd (t )
被控对象
ek 1 (t )
学习律
uk (t ) uk 1 (t ) yk 1 (t ) 
被控对象
uk 1 (t )
图 2-8 闭环迭代学习算法框图
2.4.3 同步控制迭代学习律设计
对工件台忽略外界干扰，其运动方程
d 2 x(t )
m  F (t ) (2-21)
dt 2
- 16 -
式中： m 为工件台的质量， x(t ) 为工件台的位置， F (t ) 为电机的推力。

选取工件台的位置和速度分别为系统的状态变量 x1 和 x2 ，工件台的位置为输
出 y ，则工件台的动力学模型用状态空间法表示为
 0 
  x1   0 1   x1     F
 x2  0 0   x2   1 
 m (2-22)
 x 
 y  1 0  1 
  x2 
状态矩阵、输入矩阵和输出矩阵分别是
 0
0 1 
A  b1 c  1 0 (2-23)
0 0   
m
求其 Markov 参数
h0  d  0
h1  cAb  0 (2-24)
h2  cA2b  0
由此可知系统是相对度为 2 的非正则系统，无法直接使用 D 型或 P 型学习律。
利用偏差的 2 阶导数来构造学习律，即
uk 1 (t )  uk (t )   ek (t ) (2-25)
其中  为正常数。
当迭代学习律满足
1   cAb  1 (2-26)
在 k   时， ek (t ) 在 [0, T ] 上一致收敛于零。
证明：
e (t )  
yd (t )  
yk 1 (t )
k 1
 
yd (t )  cA2 xk 1 (t )  cAbuk 1 (t )
(2-27)
yd (t )  cA( Axk (t )  buk (t ))  cA(( Axk 1 (t )  Axk (t ))  b ek (t ))
 
 (1   cAb)ek (t )  cA k 1 (t )
其中  k 1 (t ) 为
k 1 (t )  A( xk 1 (t )  xk (t )) (2-28)
根据初值满足 xk 1 (0)  0 可得
- 17 -
t t
xk 1 (t )  xk 1 (0)   ( Axk 1 ( )  buk 1 ( ))d   ( Axk 1 ( )  buk 1 ( ))d (2-29)
0 0
那么有
t t
 k 1 (t )   A( Axk 1 ( )  buk 1 ( ))d   A( Axk ( )  buk ( ))d
0 0
t t
(2-30)
 A k 1 ( )d    Abek ( )d
0 0
两端取范数有
t t
 k 1 (t )   A  k 1 ( ) d    Ab ek ( ) d (2-31)
0 0
其中  为向量的 2-范数或矩阵的 F-范数。

令
a1  A , a2  b , a3  c (2-32)
则有
t t
 k 1 (t )   a1  k 1 ( ) d    a1a2 ek ( ) d (2-33)
0 0
根据 Bellman-Gronwall 不等式有
t
 k 1 (t )   a1a2  ea1 (t  ) ek ( ) d (2-34)
0
将(3-27)两端取范数，并将式(2-33)带入有
t
ek 1 (t )  a4 ek (t )  a5  ea1 (t  ) ek ( ) d (2-35)
0
其中
a4  1   cAb , a5   a12a2 a3 (2-36)
两端取  范数得
t
ek 1 (t )   a4 ek (t )   a5  e( a1 )(t  ) ek ( )  d
0
1 e ( a1  )T (2-37)
 (a4  a5 ) ek (t )
  a1 
在 a4  1 时，存在很小的正数  ，使
a4    1 (2-38)
选取  满足
a5
  a1 (2-39)

可以使
1  e( a1 )T
a4  a5 1 (2-40)
  a1
- 18 -
由  范数性质Ⅰ得
lim ek (t )  0 (2-41)
k 
同时由于
ek (0)  ek (0)  0 (2-42)
所以
lim ek (t )  0 (2-43)
k 
2.5 本章小结
本章先分析了步进扫描光刻机的扫描曝光原理并阐述了工件台与掩模台的同
步控制问题，同步误差会直接影响光刻机的分辨率和套刻精度，因此同步控制技
术是光刻机研制的关键技术之一。然后从同步控制策略和同步控制算法出发，分
析了交叉耦合同步控制和主从同步控制的特点，并结合工件台和掩模台的特点，
选用主从同步控制策略。最后从扫描曝光的轨迹重复性这一特点，提出了基于迭
代学习的同步控制算法，并从数学上证明了学习律的收敛性，为第五章仿真以及
后续实验铺垫了理论基础。
- 19 -
第 3 章同步控制卡硬件设计
3.1 引言
工件台与掩模台系统是步进扫描光刻机的重要组成部分。要实现纳米级的定
位精度和同步误差精度，高性能的工件台与掩模台的控制系统是不可或缺的。同
步控制卡的主要功能是高精度同步误差控制和整个系统的精确时序协调，是控制
系统的核心控制板卡之一。本章首先整体分析了步进扫描光刻机控制系统的组成，
然后就同步控制卡在控制系统中的作用和功能需求规划了其总体方案，最后对硬
件电路进行了详细设计。
3.2 步进扫描光刻机控制系统构成
步进扫描光刻机控制系统由上位机、工控机、同步控制卡、运动控制卡、光
栅译码卡、激光计数卡、信号采集卡、安全保护卡、调平调焦控制单元、狭缝控
制单元、照明控制单元、剂量控制单元、对准控制单元等组成，如图 3-1 所示。
上位机
以太网
工控机
VME总线
运动光栅激光信号安全
同步控制卡
控制卡译码卡计数卡采集卡保护卡
同步自定义总线
调平调焦狭缝控制照明控制剂量控制对准控制

控制单元单元单元单元单元
图 3-1 光刻机控制系统构成
- 20 -
上位机通过以太网与工控机连接，其主要功能是指令发送、光刻机运行状态
显示和动画仿真。工控机的软件平台是 VxWorks 实时操作系统，硬件平台是带有
21 个插槽的 VME 总线机箱，它通过 VME 总线与其它板卡连接，其功能是根据接
收的上位机指令把相应的参考轨迹解耦成电机方向上的轨迹，并发送到控制卡。
运动控制卡实现控制算法，根据系统要求，每块运动控制卡实现对三个电机的控
制，整个系统需要 11 块运动控制卡，它通过光纤接口将控制信号传送到电机驱动。
激光计数卡接收自激光干涉仪的信号，完成对工件台微动部分的高精度测量，通
过自定义总线传送给同步控制卡，根据工件台与掩模台系统的需求，需要 18 路激
光干涉仪，使用 5 块激光计数卡。光栅译码卡接受来自光栅尺的信号，实现对工
件台宏动部分的位置测量，通过自定义总线传送给同步控制卡。同步控制卡是控
制系统的中枢部分，实现对工件台和掩模台的同步控制，统一协调各分系统的运
行，比如调平调焦控制单元、对准控制单元等其它分系统（这里指工件台系统以
外的部分），同时解耦来自激光干涉仪的信号，还它通过 VME 总线、自定义总线、
光纤接口、RS422 等接口与相关部分连接。信号采集卡主要是采集光刻机运行环
境的信息，如温度、湿度、压力等，供上位机显示监控。安全保护卡用于光刻机
运行故障或异常时发出保护信号，如停机断电等。
3.3 同步控制卡硬件总体方案
根据 3.2 节控制系统的需求和同步控制卡在整个控制系统中的作用规划同步
控制卡的硬件总体方案。
从同步控制卡接口需求上看，同步控制卡与工控机、运动控制卡、激光计数
卡、光栅译码卡等有连接，还与工件台与掩模台系统以外的调平调焦控制单元、
对准控制单元、狭缝控制单元连接，所以接有 VME 总线接口、自定义总线接口、
光纤接口、RS422 接口，以及预留的 DA 接口。
从同步控制卡接口接入上看，如上所述接口众多，VME 总线有 P1/J1、P2/J2
和 P0/J0 三个接口，P1/J1 和 P2/J2 口各有 160 个引脚，P0/J0 口有 95 个引脚，2 个
光纤接口的串并转换芯片有大约 80 个引脚，3 个 RS422 接口有 6 个引脚，DA 接
口需要 20 多个引脚。如果这些接口直接接入同步控制卡的 CPU，将完全无法实现。
因此考虑使用接口芯片将这些接口统一接入，然后接口芯片再与 CPU 连接，来实
现与各接口的通信。但是，市场上没有这种可以接入上述不同的接口的专用芯片，
因此考虑采用可编程逻辑芯片 FPGA。FPGA 的功能可以根据需求用硬件描述语言
来编程实现，而且其 I/O 口数量大，可满足大量引脚接入。本设计根据接入需求，
选择 Altera 公司的 EP2S60F1020I4N，其相关参数如表 3-1 所示。
- 21 -
表 3-1 EP2S60F1020I4N 的参数

参数名参数值单位
引脚数 1020 个
I/O 脚数 718 个
RAM 318,024 字节
锁相环数 12 个
最高频率 450 MHz
工作电压 3.3 V
从各接口芯片与 EP2S60 电平兼容性上看，RS422 收发芯片是 3.3V 工作电压，

可以直接与 EP2S60 连接。光纤接口的串并转换芯片是 5V 工作电压，无法直接与
EP2S60 连接。其他接口与 EP2S60 的连接也存在电平兼容性问题，需要采取一定
的措施才能将它们连接起来，否则将会出现逻辑混乱或者芯片损毁的问题。本设
计采用 Altera 公司的 EPM3512AFC256 作为电平兼容芯片，详细的方案见 3.4.1 小
节分析。
从 CPU 运算处理能力需求看，根据总体规划要求，控制采样周期设定为 200μs。
CPU 要在这个时间内实现同步控制算法和激光干涉仪数据解耦等的计算，考虑到
CPU 的通信和数据处理耗时，要求其具有较高的工作频率和高速的计算处理能力。
本设计选用 T1 公司的 DSP，型号为 TMS320C6414，其主要参数如表 3-2 所示。
表 3-2 TMS320C6414 的主要参数
参数名参数值单位
最高工作频率 1000 MHz
峰值运算速度 8000 次/s
片上 RAM 1024 KB
外部总线宽度 16 和 64 位
图 3-2 是根据上述分析规划的同步控制卡框图。图 3-3 是同步控制卡实物图。

下面几节将详细各部分的设计。
- 22 -
剂量单元照明单元狭缝单元调试对准单元调平调焦
DB9 DB9 DB9 雷莫光纤口1 光纤口2
RS422 RS422 RS422 DA 收发收发

芯片1 芯片2 芯片3 芯片芯片1 芯片2
电平转换CPLD
扩展存
DSP
储器
FPGA
晶振电路
扩展存储器
配置
CPLD 电源模块
电平转换CPLD 电平转换CPLD
VME P2/J2 VME P0/J0 VME P1/J1
VME和自
预留扩展 VME总线
定义总线
图 3-2 同步控制卡框图
图 3-3 同步控制卡实物图
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3.4 同步控制卡外设接口设计
3.4.1 VME 总线接口硬件设计
根据系统的总体要求，同步控制卡通过 VME 总线接口接入工控机。对 VME64x
协议，VME 总线系统有 3 个接口，分别是 P1/J1、P2/J2 和 P0/J0，P1/J1 和 P2/J2
各有 160 个管脚，P0/J0 有 95 个管脚。VME 协议使用的管脚大部分在 P1/J1 的 A、
B、C 列上，其他的在 P2/J2 的 B 列上。未使用的管脚可以用户自定义。由于 VME
总线主要用于工控机与各板卡的通信，同步控制卡与激光计数卡和光栅译码卡的
使用该总线就会产生严重冲突，影响采样的实时性，因此这里将未使用管脚作为
自定义总线管脚。这样避免了增加新的硬件接口，而且在硬件设计上可以和 VME
总线一起考虑。
VME 总线信号是 5V 的 TTL 电平，而 FPGA 的 I/O 引脚信号是 3.3V 的 LVTTL
电平，因此将 VME 总线无法直接接入 FPGA，二者之间需要电平转换电路。
电平转换方案有两种：第一种采用电平转换芯片 164245。该方案的优点是总
线驱动能力较强，总线切换的时间较短为 3ns 左右。但是 164245 将信号线分成组，
通过一个方向控制引脚统一控制该组内的信号线的传输方向。这种设计存在一个
弊端，某一信号线要么与组内其它信号线方向相同，要么单独在一个组内，此种
情况下会造成资源的浪费。此外，由上述可知，VME 总线引脚众多，需要多片
164245，占用电路板的面积较大。第二种采用具有多电平兼容能力的 CPLD。经过
查阅资料，5V 的 TTL 电平和 3.3V 的 LVTTL 电平是可以兼容的，即高低电平不
会发生错乱。因此可以采用耐 5VTTL 电平的 EPM3512A 芯片作为电平兼容芯片。
该芯片采用 BGA 封装，有 256 个引脚，每个管脚的方向都可以通过编程控制，而
且所有具有相同方向的管脚只需要一个方向控制管脚。本设计采用这种方案。
总线接入方案有两种：第一种方式是采用专用的接口芯片的方式。这种方案
是将 VME 的总线信号直接转成另一种总线上面的信号，如工控机板卡上使用的
TLK1501 桥接芯片，该芯片能够将 VME 总线信号转换成 PCI 信号，从而能够被
支持 PCI 信号的芯片使用。该方案比较稳定，但是专用性强，不适合多接口的接
入，也不能支持自定义的通信协议。第二种方案是利用 FPGA 可编程能力，根据
VME 协议自行设计 VME 总线逻辑模块。而且 VME 总线协议复杂，该控制卡并不
使用其全部功能，自行设计可以根据需要进行剪裁，增加了设计的灵活性。
VME 的 P0/J0 口不与总线连接，但通过与背板连接，可以扩展后卡，可以为
同步控制卡后续扩展提供接入口。
综上所述，VME 总线接口的硬件连接如图 3-4 所示。
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电平转换0
VME P0口
EPM3512
电平转换1
FPGA EPM3512
VME
总线模块电平转换2 VME P1口
EPM3512 VME P2口
电平转换3
EPM3512
图 3-4 VME 总线硬件连接框图
3.4.2 串口的硬件设计
同步控制卡的 DSP 是 TMS320C6414，该芯片无串口外设，而该卡需要与剂量、
照明和狭缝单元等连接。因此需要设计外部接入串口电路。
常用的串口有 RS232、RS485、RS422。RS232 是全双工串口，缺点是通信速
率低、传输距离短、抗干扰能力差。RS485 用差分对传输数据，增强了抗干扰能
力，通信速率也有所提高，但是半双工串口，不能同时收发。RS422 克服上述两
者的缺点，是全双工串口，而且采用差分对传输数据。因此本方案采用 RS422 串
口。
RS422 接口收发芯片选用 SP3490 型号，其工作电压为 3.3V，可以直接与 FPGA
连接，其收发协议用 FPGA 的内部逻辑模块实现。
RS422 接口的硬件连接如图 3-5 所示。
RS422收发1
DB9 1
SP3490
FPGA
RS422收发2
RS422 DB9 2
SP3490
串口模块
RS422收发3
SP3490 DB9 3
图 3-5 RS422 接口硬件连接框图
3.4.3 光纤接口的硬件设计
同步控制卡有两个光纤接口。光纤通信的速率高，一般都在 1G/s 以上。而高
频信号的射频特性，会使同步控制卡的设计复杂化，同时也容易导致信号传输的
不稳定。因此，在满足设计要求的情况下，尽量选用速率低的光纤器件，本方案
选择传输速率为 25MB/s 的 HBR5302 作为光纤接口收发芯片。为了配合 HBR5302，
采用了用于发送的并串转换芯片 CY7B923 和用于接收的串并转换 CY7B933 构成
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光纤电路模块。对于发送端，来自 FPGA 的 8 位并行数据以 20MHz 的频率传送到

并串转换芯片 CY7B923，在 CY7B923 内部经过 8B/10B 编码后十倍频串行发送到
HBR5302 的发送端，然后进入光纤链路。对于接收端，来自光纤链路的串行信号
进入 HBR5302 的接收端，串并转换 CY7B933 接收该串行信号，进行 8B/10B 解码
并转换成 8 位并行数据，最后以 20MHz 的频率发送到 FPGA。如此设计，消除了
电路中的高频信号，增加了控制卡的稳定性。
此外，由于 CY7B923 和 CY7B933 的信号为 5VTTL 和 PECL 电平，故采用和
VME 总线接口相同的 CPLD 芯片 EP3512 来实现二者的电平转换和兼容。
光纤接口的硬件连接如图 3-6 所示。
串并转换
FPGA CY7B923
电平转换光纤接口
光纤接口光纤
EPM3512 串并转换 HFBR5302
逻辑模块
CY7B933
图 3-6 光纤接口硬件连接框图
3.4.4 DA 接口的硬件设计
DA 模块主要作用是调试用，根据要求，DA 输出要达到 1mV 的分辨率。考虑
到设计余量，本设计选用 DAC8544 芯片，有 16 位输入，输出电压 0~5V。
DA 接口的硬件连接如图 3-7 所示。
辅助电路
FPGA
DAC8544 雷莫
DA接口模块
图 3-7 DA 接口硬件连接框图
3.5 同步控制卡辅助电路设计
3.5.1 时钟电路设计
同步控制卡要为光刻机各分系统提供精确的时序信号，同时板卡上有 DSP、
FPGA 和多个 CPLD，时钟电路要求较高。所以采用时钟校准及扇出芯片来设计时
钟电路。时钟扇出芯片采用 49FCT3805，可提供 10 路时钟输出，分别为板上提供
时钟基准，如图 3-8 所示。
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图 3-8 时钟电路图
3.5.2 电源电路设计
同步控制卡的 DSP 和 FPGA 都采用 1.2V 内核供电和 3.3V 的 IO 供电电压，光
纤单元的光电转换芯片和串并转换芯片需要 5V 供电，因此整个同步控制板卡需要
3 种电压供电。从电源来源上看，同步控制卡插在 VME 工控机机箱的背板上，VME
总线有+/-12V、+5V 和+3.3V 的电压管脚。
为保证同步控制卡供电电压的稳定性，可以采用开关电源芯片分别将+/-12V
转换成+5V，+5V 转换成+3.3V 和+3.3V 转换成 1.2V。但是要用到多片电源转换芯
片，从成本控制考虑，是否可以直接使用+5V 和+3.3V？查阅 VME 总线的电气规
格，+5V 和+3.3V 的电压纹波最大为 50mV，稳定性较高，可以经过电容简单滤波
后向各芯片供电。经实际测试，板卡能够可靠运行。
+1.2V 电源是将 5V 由开关电源芯片 LM21212-2 转换而来。该芯片能够提供最
高达 12A 的持续电流输出，电压纹波在 1%范围内，能够保证系统的供电需求。图
3-9 是 3.3V 转 1.2V 电路原理图。
图 3-9 3.3V 转 1.2V 电路原理图
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3.5.3 DSP 和 FPGA 仿真接口设计

同步控制卡的软硬件需要进行大量的调试和在线仿真工作，因此需要为 DSP
和 FPGA 设计仿真和程序固化接口——JTAG。DSP 和 FPGA 的 JTAG 接口设计比
较简单，按照芯片手册指导设计即可。
由于本设计使用了较多的 CPLD，特别是用于 VME 总线电平转换的 CPLD 有
3 片，如果使用 3 个 JTAG 接口分别接入到每个芯片上，占用电路板面积较大，而
且烧写繁琐。这里采用 JTAG 菊花链的方式，可以通过一个 JTAG 接口将多个芯片
连接起来，烧写即可一次完成。
另外，在调试过程中，会经常插拔 JTAG 接口，容易造成 DSP 和 FPGA 芯片
JTAG 的损坏，因此在 JTAG 电路和芯片之间加入总线开关对电路进行隔离保护，
可减少直接烧毁主要元件的情况发生。图 3-10 是 JTAG 菊花链的电路原理图，U5R、
U4R、U3R 分别是三个 CPLD 的 JTAG 接口，U8 是隔离用总线开关，P1 是 JTAG
接插件，连接下载器的 JTAG 接口。
图 3-10 JTAG 菊花链的电路原理图
3.5.4 DSP 和 FPGA 存储扩展电路设计

TMS320C6414 有 1MB 的片上 RAM，但是没有片上 FLASH，无法固化程序，
而且不能存储需要掉电保存的重要数据，因此要对 DSP 进行存储扩展。
DSP 有两个外部存储扩展接口——EMIFA 和 EMIAB，EMIFA 用于与 FPGA
互连，这里把 FPGA 看作是 DSP 的外部存储器，EMIFB 用于对 DSP 进行存储扩
展。根据需求，扩展两片 FLASH 和一片 SDRAM，FLASH1 用于存储程序，FLASH2
用于存储重要数据，SDRAM 运行速度较快，用于临时存储来自或送往 FLASH2
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的数据，供运行时快速访问，图 3-11 是 DSP 存储扩展原理框图。

片选线1
FLASH1
AM29LV400
片选线2
DSP 控制线
FLASH2
EMIFB 地址线
数据线
AM29LV400
接口
片选线3
SDRAM
K4S511632
图 3-11 DSP 存储扩展原理框图
基于 SRAM 的 EP2S60F1020 每次上电时都需要重新装载程序，在调试阶段与

软件 SignalTap 配合可以观察 FPGA 的内部信号，有很大的好处。但是无法固化程
序，为此 FPGA 厂商提供了 FPGA 专用程序固化芯片 EPCS 系列。考虑到后续扩
展需要，选用容量为 8MB 的 EPCS64 作为 EP2S60F1020 的程序固化芯片。图 3-12
是 FPGA 固化存储扩展原理框图。
DATA
DCLK
FPGA nCS EPCS64
ASDI
图 3-12 FPGA 固化存储扩展原理框图
3.5.5 DSP 和 FPGA 配置诊断电路设计

为了灵活配置 DSP 和 FPGA 的运行参数，采用具有简单时序逻辑功能的 CPLD
与 DSP 和 FPGA 的配置引脚相连，实现可编程配置。该芯片连接 DSP 和 FPGA 的
配置引脚、故障提示引脚、状态观察灯和部分 DSP 和 FPGA 的空闲引脚。CPLD
上电启动后，控制 FPGA 和 DSP 进入复位状态，然后开始对 FPGA 和 DSP 的配置，
完成后启动 FPGA 和 DSP。将 FPGA 和 DSP 的部分空闲引脚连接到该 CPLD 的好
处在于可为后续扩展使用。状态观察灯与 CPLD 相连的好处在于可以通过对 FPGA
信号的译码使用较少的 FPGA 管脚观察较多的信息。
图 3-13 为 DSP 与 FPGA 配置诊断电路原理框图。
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LED
状态观察
FPGA DSP
状态引脚配置引脚
配置用
CPLD
FPGA DSP
未用引脚未用引脚
图 3-13 DSP 配置与 FPGA 诊断电路原理框图
3.6 本章小结
本章首先分析了步进扫描光刻机控制系统的组成功能。同步控制卡是该系统
的核心控制板卡之一，是实现纳米级同步误差控制和精确协调各分系统的主要板
卡。从同步控制卡多外设接口接入和高性能运算能力要求考虑，规划了以高端 DSP
和 FPGA 为核心器件的硬件总体方案。然后对每个模块的设计结合当前的多种设
计方案进行适用性分析，选择最适合的方案进行硬件设计，并对最终形成的硬件
模块进行详细介绍。最后对加工完成的同步控制卡进行了调试和修改，完成版运
行状况良好，满足设计要求。
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第 4 章同步控制卡接口逻辑设计
4.1 引言
第三章根据控制系统需求完成了同步控制卡的硬件设计，在其中使用了 FPGA
芯片作为各接口的接入芯片。FPGA 作为一种可编程逻辑器件，其功能是由用户自
定义的，然后用硬件描述语言编程实现的。本章首先规划了 FPGA 接口逻辑的总
体方案，然后详细设计了各接口的逻辑功能模块，并进行了实测验证。
4.2 FPGA 逻辑设计的总体方案

同步控制卡以 DSP 为运算处理器，以 FPGA 为各接口接入芯片。DSP 与各外
设接口的通信，必须通过 FPGA 才能实现。所以需要在 FPGA 里为每个外设接口
设计相应的逻辑通信模块。
DSP 的外设通信接口有外部存储接口 EMIF 和 HPI 接口，EMIF 有 2 个，数据
宽度分别为 64 和 16 位，HPI 的数据宽度为 32 位，考虑到传输速度，选用 64 位的
EMIFA。由于 EMIFA 是 DSP 的外部存储接口，一般连接的是存储器，如 RAM、
SDRAM 等，所以 EMIFA 可以通过存储器作为缓存与外设进行通信，其流程是：
外设的数据发送到缓存，EMIFA 从缓存读取数据，DSP 进行处理，DSP 将处理完
成的数据通过 EMIFA 发送到缓存，外设从缓存取数据并送出。
从上述分析可以看出，对于每个外设模块，需要建立相应的数据缓存。首先
要确定每种接口需要的缓存个数。对于 VME 总线，按照协议读写操作不能同时进
行，建立一个数据缓存就够了。对于光纤模块和 RS422 模块，是全双工接口，发
送和接收可以同时进行，需要分别为收发建立缓存，这样的好处是可以避免收发
数据同时进入缓存发生冲突，而且可以提高通信效率。其次，确定何种存储器作
为缓存。FPGA 内部有 FIFO、RAM 和双口 RAM 等 IP 核，由于要连接两个接口，
且宽度不同，单口 RAM 无法使用。FIFO 也可以连接 EMIF，但是由于 FIFO 两端
的宽度不同，传输过程中可能影响通信效率。比如，EMIF 是 64 位，光纤口是 8
位的，需要 64 位转 8 位 FIFO 来实现，接收光纤口数据时，要按照 64 位将数据补
齐。所以采用双口 RAM 作为缓存。
图 4-1 是按上述要求采用双口 RAM 规划的逻辑接口总体框图。
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光纤口1接收缓存光纤口1接收模块
光纤接口1
光纤口1发送缓存光纤口1发送模块
光纤口2接收缓存光纤口2接收模块
光纤接口2
光纤口2发送缓存光纤口2发送模块
串口1接收缓存串口1接收模块
RS422口1
串口1发送缓存串口1发送模块
EMIFA接口 EMIFA模块串口2接收缓存串口2接收模块

RS422口2
串口3接收缓存串口3接收模块
RS422口3
DA发送缓存 DA发送模块 DA接口
VME缓存 VME模块 VME接口
自定义总线缓存自定义总线模块 VMEP2口
图 4-1 总体逻辑关系图
4.3 DSP 的 EMIFA 接口逻辑设计

4.3.1 EMIFA 接口工作原理和时序特点
TMS320C6414 有两个外部存储扩展接口，分别是 EMIFA 和 EMIFB，都可以
连接同步存储器（SBSRAM、SDRAM）和异步存储器（SRAM、ROM、FIFO）。
EMIFB 与 EMIFA 的差别只是字长和地址空间大小不同，字长分别是 16 位和 64
位，地址控制分别是 64MB 和 256MB。考虑到传输速率的要求，EMIFA 相当于比
EMIFB 快 4 倍，因此将 EMIFA 与 FPGA 连接，来和各外设接口进行数据交换。
而 EMIFB 与 SDRAM 和 FLASH 连接，作为 DSP 的存储器扩展。所以这里只需要
设计 EMIFA 逻辑接口模块。
EMIFA 的最大数据宽度为 64 位，可以配置成 32 位、16 位或 8 位，考虑到
200μs 采样周期的要求，尽可能使其吞吐速率高，减小数据传输的时间消耗，所以
数据宽度配置成 64 位。由于 FPGA 内部的缓存使用 SRAM，加上异步 RAM 的存
取速率比同步 RAM 的快，因此将 EMIFA 配置成异步 RAM 模式。这些设置通过
DSP 中 EMIFA 的相关寄存器来完成。
EMIFA 的信号管脚如图 4-2 所示。图中，AECLKOUTx 为 EMIFA 的输出时
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钟， ACEx 为片选信号， ABE[7..0] 为字节选择，AEA[22..3]是地址线，AED[63..0]

是数据线，AAOE 为输出使能信号，AARE 为读使能信号，AAWE 是写使能信号，
AARDY 是低速设备准备好输入信号。
图 4-2 EMIFA 信号管脚图
图 4-3 和图 4-4 为 EMIFA 的读写时序图。从 EMIFA 读写时序图中可以看出，

其操作过程有建立、传输和保持三个阶段。三个阶段的时钟周期数是可自定义的，
依据所连接的 SRAM 的读写操作的时间参数，通过相关寄存器进行设置，以
ECLKOUTx 时钟为基准。三个参数有最小值限制，建立时间大于等于一个时钟周
期，传输时间大于等于一个时钟周期，保持时间最小为 0。
对于 EMIFA 的读操作，在数据建立开始时，片选信号 CEx 、字节选择
、输出使能信号 AOE 和地址线 AEA[22..3]有效。在数据传输开始时，读
ABE[7..0]
使能信号 ARE 有效。在数据保持开始时，读使能信号 ARE 无效，并在 ARE 由低
变高前 ECLKOUTx 的上升沿采样数据（或在传输阶段的末尾）。在保持阶段的末
尾，如果无相同 CE 空间的读操作，片选信号 CEx 和输出使能信号 AOE 就无效。
对于 EMIFA 的写操作，在数据建立开始时，片选信号 CEx 、字节选择
、数据线 AED[63..0]和地址线 AEA[22..3]有效。在数据传输开始时，写
ABE[7..0]
使能信号 AWE 有效。在数据保持开始时，写使能信号 AWE 无效。在保持阶段的
末尾，如果无相同 CE 空间的读操作，数据线 AED[63..0]进入高阻态，片选信号 CEx
无效。
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图 4-3 EMIFA 读时序
图 4-4 EMIFA 写时序
4.3.2 EMIFA 接口逻辑模块设计

EMIFA 接口逻辑模块框图如图 4-5 所示。
EMIFA 逻辑模块连接对象是 FPGA 内的双口 RAM 和 DSP 的 EMIFA 接口。
根据需求，一共有 16 个 4Kb（ 26  64 ）的双口 RAM，在 EMIFA 侧，它们的数据
宽度是 64 位，地址宽度是 6 位。在这里，EMIFA 的 AEA[8..3]与每个双口 RAM
的地址线相连，AEA[12..9]通过多路选择器用于 16 个双口 RAM 片选（读操作）。
双口 RAM 的写信号是通过地址解析模块生成的，同时也完成了对写操作的片选。
三态门用于防止读数据和写数据发生冲突，通过 AOE 控制三态门的开关，当
AOE 有效（低电平）时，双口 RAM 数据可以置于数据线上，EMIFA 读取。当 AOE
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无效（高电平）时，双口 RAM 数据被阻挡，EMIFA 写数据可以置于数据线上进

行写操作。
双口RAM0
W / R0
三态门
AED[63..0] 多路
选择器
••
• 双口RAM1
AOE W / R1
EMIFA
AEA[12..9]
•
•
AEA[12..3] AEA[8..3]
•
地址
解析双口RAM15
AWE W / R[15..0] W / R15
图 4-5 EMIFA 接口逻辑模块图
4.3.3 EMIF64 逻辑模块实测结果及分析

该仿真是把某一个双口 RAM 的基地址设为 0x80000000，DSP 向该地址起连
续写 16 个地址，图 4-6 是 EMIFA 逻辑模块的写操作时序图（SignalTapII 截图），
图 4-8 是 CCS 查看相应地址的数据。可以看出，两图的对应地址的数据完全相同。
DSP 再从该地址起连续读取之前写入的数据，图 4-7 是 EMIFA 逻辑模块的读操作
时序图（SignalTapII 截图），图 4-9 是 CCS 查看读出的数据，可以看出，两图对
应地址的数据完全相同。所以，设计逻辑正确，满足要求。
图 4-6 写双口 RAM 时序图
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图 4-7 读双口 RAM 时序图
图 4-8 CCS 查看写入结果图 4-9 CCS 查看读出结果
4.4 VME 总线接口逻辑设计

4.4.1 VME 总线的特点
VME 总线由 Versa 总线的电气标准和 Eurocard 标准的机械架构两部分构成，
是一种异步传输总线。本设计要根据功能架构设计逻辑模块，所以不考虑机械架
构部分。VME 总线的功能架构可以分为四个子总线。子总线及其相关功能模块如
图 4-10 所示。各个子总线的简要介绍如下。
数据传输子总线（DTB）——设备通过数据传输子总线传输数据，它包括数
据、地址和控制信号线。主设备（Master）、从设备（Slave）、中断器（Interrupter）
和中断处理器（Interrupt Handler）等功能模块通过数据传输子总线相互进行数据
传输。此外，总线定时器和 IACK 菊花链驱动器辅助上述过程。
DTB 仲裁子总线——由于 VME 总线可以配置有多个主设备或中断处理器，
因此需要一种机制保证在某个时间段里只有一个主设备享有 DTB 的使用权并且在
- 36 -
不同时间段进行切换。它有请求器和仲裁器两个功能模块。
优先级中断子总线——VME 总线通过设备向中断处理器来请求服务，即为中
断请求，这些中断请求按优先级分为 7 级。该子总线有中断器和中断处理器两个
功能模块。
公用子总线——提供时钟、初始化、错误检测等功能。它由通用系统时钟线、
系统复位线、系统失效线、AC 失效线和两条串行线构成，还有电源和地线。
图 4-10 VME 总线功能框图
4.4.2 DTB 子总线协议和时序特点

本 VME 工控机系统只有一个主卡，运行 VxWorks 实时操作系统，向上通过
以太网与上位机连接，向下通过 VME 总线与所有板卡连接。这里，主卡作为主设
备，同步控制卡、运动控制卡、激光计数卡、光栅译码卡、信号采集卡和安全保
护卡都是作为从设备。主卡向上述各卡传送指令或读取数据，需要 DTB 子总线来
完成。DTB 子总线涉及的功能模块有主设备（Master）、从设备（Slave）、位置
监视器（Location Monitor）、总线定时器（Timer）和 CR/CSR。本设计在不影响
功能的前提下做适当简化，只考虑主从设备模块，主设备模块在主卡里（通用公
司的 VG5 板卡），已经设计好。从设备模块在上述各卡里，需要自行设计。
与从设备相关的信号线如图 4-11 所示。A[31..1]和 LWORD 是地址线，LWORD
是地址线的最低位。D[31..0]是数据线。AM[5..0]是传输模式选择码。WRITE 用于
区分读写操作，低电平表示写，高电平表示读。BERR 和 RETRY 分别表示传输错
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误和请求再传输，此处不选择。ICAK 用于区分中断和 DTB 传输，低电平表示响

应中断，高电平时表示无中断响应，可以进行 DTB 传输。DTACK 是 DTB 传输确
认信号，低电平为从设备准备好，主设备可以读或写，高电平表示从设备准备中
或无 DTB 传输操作。DS1 和 DS0 有两个功能，一是它们的电平信号用于访问字节
的选择，二是它们的边沿信号用于协调主从设备的 DTB 传输，在写操作时，两根
线中首先到来的下降沿表示主设备已经把有效数据准备好，在读操作时，两根线
中首先到来的下降沿表示从设备可以撤销总线上的有效数据。AS 的下降沿表示地
址线 A[31..1]、 LWORD 和 AM[5..0]信号已经稳定，可以读取了。
图 4-11 从设备信号图
图 4-12 DTB 传输时序图
图 4-12 是 DTB 传输的时序图，图 4-13 和图 4-14 是 32 位读写流程图
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主设备从设备
寻址从设备
加载地址
加载AM码
拉低LWORD
拉高IACK
拉低AS
指定数据方向处理地址
拉低WRITE 接收地址
接收AM码
指定数据宽度接收低LWORD
等待DTACK变高接收高IACK
置数于D[31..0] 接收低AS
拉低DS0和DS1
存储数据
接收低WRITE
接收低DS1和DS0
捕获D[31..0]数据
写数据到选定设备
响应主设备
拉低DTACK
结束周期
接收低DTACK
拉高DS0和DS1
拉高AS
结束响应主设备结束
释放AS 接收高DS0和DS1
释放DS0和DS1 释放DTACK
图 4-13 DTB32 位写流程
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主设备从设备
寻址从设备
加载地址
加载AM码
拉低LWORD
拉高IACK
拉低AS
处理地址
指定数据方向接收地址
拉高WRITE 接收AM码
接收低LWORD
指定数据宽度接收高IACK
等待DTACK变高接收低AS
拉低DS0和DS1
取数据
接收高WRITE
从选定设备取数据
接收低DS1和DS0
置数于D[31..0]
响应主设备
拉低DTACK
接收数据
接收D[31..0]数据
接收低DTACK
结束周期
拉高AS
拉高DS0和DS1
结束响应主设备结束
释放AS 接收高DS0和DS1
释放DS0和DS1 释放D[31..0]
释放DTACK
图 4-14 DTB32 位读流程
4.4.3 中断子总线协议和时序特点
在本控制系统中，采样周期是 200μs，该时间基准是由同步控制卡发出的。对
工控机卡，它通过接收到同步控制卡每 200μs 的中断并响应，然后进入中断服务程
序，对相关板卡进行读写操作。因此，涉及到中断子总线，需要设计 VME 中断模
块。
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中断系统可以分为单中断处理器系统和分布式系统，由于本系统中只有一个
主卡，其它各卡的中断请求都统一由来它响应，所以是单中断处理器系统。中断
子总线有中断处理器（Interrupt Handler）、中断器（Interrupt）和菊花链驱动（IACK
Daisy-Chain Driver）等三个功能模块。由于中断处理器和菊花链驱动已在主卡
（VG5）设计好，这里只需要设计中断器模块。
与中断器相关的信号如图 4-15 所示，中断的时序如图 4-16 所示，中断的流程
图如图 4-17 所示，流程图中的中断 IRQ7 为例。
图 4-15 VME 中断信号线
图 4-16 VME 中断时序图
在中断器的相关信号线中，有部分与 DTB 的共用，但作用有所不同，还有中

断专用的信号线。IRQ[7..1]是中断请求信号线，低电平有效，按优先级来响应，IRQ7
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优先级最高，依次降低，IRQ1 优先级最低。IACKIN/IACKOUT 是中断响应菊花

链，由于两个或更多的中断器可以共享同一根中断请求线，它可以保证一次只有
一个中断器被响应。A[3..1]用于表示被响应中断。
4.4.4 VME 总线接口状态机设计

从图 4-11 和图 4-15 可以看出，DTB 从设备模块和中断子总线中断器功能模块
共用部分数据、地址和控制信号线，因此把这两个模块设计在同一个状态机里。
状态机如图 4-18 所示。
图 4-18 中，sg0 是中断产生标志，sg1 用于区分中断和 DTB 传输，sg2 是 DTB
传输开始标志，sg3 用于判断 DTB 传输方式，sg4 用于判断基地址，sg5 用于区分
读写操作，sg6 是 DTB 传输和中断结束标志，sg7 用于判断是否相应板卡的中断，
sg8 是中断开始标志，sg9 是中断响应标志。
第二槽第一槽
中断器（7）中断处理器菊花链驱动器
拉低IRQ7
检测到IRQ7低
置3位码于A[3..1]
拉低IACK
拉低AS
拉低DS0
检测到IACK和
DS0低
拉高IACKOUT
IACKIN/IACKOUT菊花链传输
检测IACKIN低
检测A[3..1]
检测DS0低
置STATUS/ID
于数据线
拉低DTACK
检测到DACK低
读STATUS/ID
结束中断周期
进入中断服务程序
图 4-17 中断响应流程
- 42 -
状态机从空闲态 S0 状态开始，当有中断产生（sg0 置 1）时，进入 S1 状态，

准备进入中断，当无中断时，进入 S10 状态，准备进入 DTB，否则停留在 S0 状态。
在 S1 状态，向中断处理器发出中断信号，并切换到 S2 状态。在 S2 状态，等待中
断响应，当响应信号到来（sg1 清 0）时，进入 S3 状态。在 S3 状态，确认是否响
应本卡中断，当是本卡中断（sg7 置 1）时，进入 S4 状态，否则，进入 S8 状态。
在 S4 状态，等待中断开始标志，当该标志到来（sg8 置 1）时，进
入 S5 状态。在 S5 状态，等待该卡中断响应标志，当该标志到来（sg9 清 0）时，
进入 S6 状态。在 S6 状态，将 Status/ID 置于数据总线上，并切换到 S7 状态。在
S7 状态，将 DTACK 拉低，表示中断处理器可以读 Status/ID，并等待中断结束标
志，当该标志到来（sg6 置 1）时，进入 S20 状态。此外，在状态切换到 S8，把中
断响应菊花链向下传递，并在 sg1 置 1 时切换到 S19 状态。在 S19 状态，等待中
断结束标志，当该标志到来（sg6 置 1）时，进入 S20 状态。
sg0
sg1 sg0 sg1 sg7

S10 S0 S1 S2 S3 S4
sg2
sg8
S11
S8
S5
sg6
sg3
sg9
sg9
S18 S20
sg6
S12
S19
S6
sg4
sg6
S14 S15
sg6
S13
S7
sg5
S17 sg6
S16
图 4-18 VME 总线状态机
上面是中断分支的状态转换流程，现在分析 DTB 传输过程。在 S10 状态，如

果有中断产生（sg0 置 1）时，进入 S1 状态，准备进入中断分支，如果 DTB 传输
标志（sg2）置 1，进入 S11 状态，否则返回 S0 状态。在 S11 状态，判断传输方式
（sg3），如果正确，则进入 S12 状态，否则进入 S18 状态。在 S12 状态，判断基
地址（sg4）是否正确，如果正确，则进入 S13 状态，否则进入 S18 状态。在 S13
状态，根据读写标志（sg5）不同，分别进入读写分支。读分支有 S14 和 S15 状态，
写分支有 S16 和 S17 状态。在 S14 状态时，从设备置数于数据线上，S16 状态时，
- 43 -
主设备置数于数据线上，然后再分别在 S15 和 S17 状态将 DTACK 拉低，表示主

设备正在读数或写数，并等待 DTB 传输结束标志，当该标志到来（sg6 置 1）时，
进入 S20 状态。此外，在 S18 状态，也等待 DTB 传输结束标志，当该标志到来（sg6
置 1）时，进入 S20 状态。
4.4.5 VME 总线逻辑设计实测结果及分析
图 4-19 VME 的 DTB 读写时序
图 4-19 是 VME 的 DTB 子总线进行 32 位数据读写操作的实测信号时序和数

据。对地址 0x03050004 进行了两次写读操作，可以看到控制信号线时序正确，数
据 5 和 6 分别被正确写入和读出。
图 4-20 VME 中断时序
图 4-20 是 VME 的中断响应的时序图。在中断请求线 IRQ6 上发出一个中断请

求，进行中断响应测试，并在中断响应后，在中断服务程序中进行一侧 DTB 写操
作。从实测时序图中可以看出，时序正确，中断任务被正确执行。
4.5 光纤接口逻辑模块设计
4.5.1 光纤接口工作原理和时序特点
光纤接口逻辑模块主要在于如何正确地发送数据到 CY7B923 和接收来自
- 44 -
CY7B933 的数据，因此需要根据这两个芯片的工作原理来设计。并串转换芯片
CY7B923 的数据发送时序如图 4-21，串并转换芯片 CY7B933 的数据接收时序如
图 4-22 所示。
图 4-21 CY7B923 数据发送时序
图 4-22 CY7B933 数据接收时序
图 4-21 中，CKW 为同步发送时钟信号，频率 20MHz。ENA 为数据锁存信号，

当该信号有效（低电平）时，在当前时钟的上升沿锁存要发送的数据，与 ENA 有
相同功能的是 ENN 信号，不同之处在于当 ENN 有效时，在下一个时钟上升沿锁存
要发送的数据。D 是要发送的 8 为数据。SC/D 用于区分 D 是数据还是特殊字
0~7 0~7
符。SVS 是发送违背位，正常发送为低电平。RP 可不使用。OUTX±为串行输出，

是差分形式。
图 4-22 中，INX±为接收到的串行差分信号。CKR 为同步读时钟，在该时钟
的下降沿输出并行数据。 Q0~7 为接收到的 8 位并行数据。 SC/D 作用同 CY7B923
的 SC/D ，RVS 表示接收违背，无接收错误为低电平。 RDY 为数据输出准备好信
号，低电平时，数据线上的数据是稳定的，可以读取。
- 45 -
4.5.2 光纤接口状态机设计
图 4-23 为光纤接口发送数据状态机转换图。
sg0
S0 S1 S2 S3
sg1
S9
S4
sg3
sg2 sg2
S8 S7 S6 S5
图 4-23 光纤发送状态机转换图
对发送状态机转换，S0 状态为空闲态，当写双口 RAM 信号下降沿来临时，

依次进入 S1 和 S2 状态，并在 S1 状态读取地址为 0xFF 中的数（该地址中存放数
据个数）。由于读数据存在延时，经过实测，在 S3 状态才能把数据读出，因此在
S3 状态时判断该数是否为 0，若为 0，返回 S0 状态，否则进入数据发送状态 S4。
在 S4 状态将要发送数据个数锁存，然后进入 S5 状态。在 S5 状态，等待发送时钟
的下降沿，一旦下降沿到来，就进入 S6 状态。在 S6 状态，使能 ENA 信号，并将
数据个数减 1，然后进入 S7 状态。在 S7 状态，等待发送时钟的下降沿，一旦下降
沿到来，就进入 S8 状态。在 S8 状态，将数据地址加 1，同时检测数据是否发送完
毕，若完毕，进入 S9 状态，否则，进入 S6 状态，准备发送下一个数。在 S9 状态，
在地址 0xFF 中写入 0，表示数据已发送完毕，可以写入下一组数据了。
sg0 sg1
S0 S1 S2
S6
sg1 sg0
S5 S4 S3
图 4-24 光纤接收状态机转换图
对接收状态机转换，S0 状态为空闲态，检测时钟 CKR 的下降沿，当下降沿来

临时，进入 S1 状态，否则保持在空闲态。在 S1 状态，检测 RVS 和 SC/D 信号，
- 46 -
判断接收数据是否正确，若是正确数据，则进入 S2 状态，否则返回 S0 状态。在

S2 状态，向接收缓存发出信号，接收数据被锁存，然后进入 S3 状态。在 S3 状态，
时钟 CKR 的下降沿，当下降沿来临时，进入 S4 状态，否则保持该状态。在 S4 状
态，检测 RVS 和 SC/D 信号，判断接收数据是否正确，若是正确数据，则进入 S2
状态，否则进入 S5 状态，表示一次数据接收完毕。在 S5 状态，发出数据接收完
毕脉冲，并保持到 S6 状态，最后返回 S0 状态。
4.5.3 光纤逻辑模块实测结果及分析
图 4-25 光纤发送波形
图 4-25 是光纤发送逻辑模块的时序图。发送缓存里有数据 0x12345678，发送

模块按字节依次将它们光纤发送的并串转换芯片，数据在 CKW 的上升沿完全稳
定。
图 4-26 光纤数据接收波形
图 4-26 是光纤接收逻辑模块的时序图。接收模块按照串并转换芯片的的控制
信号正确启动接收，将接收的数据依次存入接收缓存。这里是接收上面发送的数
据，两者完全一致。
- 47 -
4.6 串口接口逻辑设计
4.6.1 串口协议和时序特点
串口波特率选用 921600bps，8 位数据，无奇偶校验位，1 位停止位。传送波
形图 4-27 所示
第一次传输第二次传输
起 8位数据停起
间
始止始
隔
位位位
图 4-27 串口传送波形
4.6.2 串口状态机设计
串口数据发送模块状态机切换图如图 4-28 所示。
sg0 sg1 sg2

S0 S1 S2 S3 S4 S5 S6 S7
S27
S8
sg2
sg3
S26
S9
S25
S10
sg2
sg2
S24
S11
S23
S12
sg2
sg2
S13
S22
sg2 sg2 sg2 sg2

S21 S20 S19 S18 S17 S16 S15 S14
图 4-28 串口发送状态切换
在空闲状态 S0 检测 DSP 写双口 RAM 的写信号下降沿（sg0），当有该信号

下降沿时，就进入 S1 状态。在 S1 状态，读取双口 RAM 地址 0xFF 中的数据，由
- 48 -
于需要两个时钟周期的延时，数据才能被读出，所以依次进入 S2 和 S3 状态。在
S3 状态，判断读出的数据（sg1）是否为 0，若为 0，表示 DSP 写双口 RAM 还没
完成，返回 S0 状态，否则 DSP 写双口 RAM 完成，可以进行数据发送了，进入
S4 状态。取要发送的第一个数据的地址在 S3 状态给出。在 S4 状态，将要发送数
据个数锁存，并进入 S5 状态。在 S5 状态，数据发送数减 1，并进入 S6 状态。在
S6 状态，等待 921600bps 时钟的上升沿（sg2），921600bps 时钟是通过对 FPGA
的主频进行分频来实现的，当该上升沿到来时，进入 S7 状态。在 S7 状态，发送
数据起始位，并进入 S8 状态。按照 S6 到 S8 的方式，依次发送数据的 0 到 7 位，
最后是停止位，此时在 S25 状态，并进入到 S26 状态，将地址加 1，准备取下一个
数据进行发送，同时判断数据是否全部发送完，若还有数据，就返回到 S5 状态，
发送下一个数据，若发送完全部数据，则进入到 S27 状态。在 S27 状态，在双口
RAM 地址 0xFF 中写入 0，告知 DSP 改组数据已发送完毕，可以写入下一组数据
了，最后返回 S0 状态。
串口数据接收模块状态机切换图如图 4-29 所示。
sg0 sg1 sg2 sg1 sg1
S0 S1 S2 S3 S4 S5 S6 S7
sg1
S8
S9
S24
sg1
S10
S23
sg2
S11
S22
sg1
sg1
S12
S21
sg3
S20 sg1 sg1 sg1 sg1

S19 S18 S17 S16 S15 S14 S13
图 4-29 串口接收状态切换
在空闲状态 S0 等待串口数据线的下降沿，在该下降沿到来时，进入到 S1 状
态。在 S1 状态，启动 921600bps 时钟（921600bps 时钟是通过对 FPGA 的主频进
行分频来实现的），并等该时钟的下降沿，一旦该沿到来，就切换到 S2 状态。在
S2 状态，接收并检测起始位，若正确，则进入 S3 状态，否则返回到 S0 状态。在
- 49 -
S3 状态，等待 921600bps 时钟的下降沿，该沿到来就切换到 S4 状态。在 S4 状态，

接收数据的第 0 位，并进入到 S5 状态。按照 S3 到 S5 的切换方式，依次接收数据
的第 1 到第 7 位，并在 S20 状态接收和检测停止位，若停止位正确，则进入到 S21
状态，否则切换到 S0 状态，丢弃掉接收到的全部数据。在 S21 状态，将串行 8 位
数据转换成 8 位并行数据并写入到双口 RAM，并进入到 S22 状态。在 S22 状态，
等待 921600bps 时钟的下降沿，该沿到来就切换到 S23 状态。在 S23 状态，判断
是否连续接收，若是则切换到 S3 状态，否则进入 S24 状态，同时将写地址加 1。
在 S24 状态，将接收的数据个数写入双口 RAM 的地址 0xFF 中，并进入到 S25 状
态。在 S25 状态，停止 921600bps 时钟，并向 DSP 发数据接收完毕可以读取的标
志信号，为使 DSP 能检测到该信号，需要保持至少两个时钟周期。
4.6.3 串口逻辑设计实测结果及分析
图 4-30 数据发送测试
图 4-31 数据接收测试
图 4-30 为发送模块检测到有数据发送，数据为 0xEF，可以看到在每个发送时

钟的上升沿，串行位流被正确送出。图 4-31 为接收模块检测到位流传送，在每个
位流的中间采样，即接收时钟的下降沿采样，可以看到数据被正确接收。证明所
设计的串口逻辑模块功能可靠正确。
4.7 DA 接口逻辑模块设计
4.7.1 DA 工作原理和时序特点
本设计的 DA 电路作为调试接口，采用 DA8544 芯片，它可以提供 4 路 DA 输
出。DA 的主要引脚和功能如表 4-1 所示。
- 50 -
表 4-1 DAC8544 主要引脚功能表

引脚功能
D[15..0] 数据输入线
A[1..0] DA 通道选择
CS 片选信号
R/W 读写信号，低电平写数据到输入寄存器，高电平读输入寄存器
LDAC 数据加载到转换寄存器，上升沿有效
RST 异步复位
PD 低功耗模式，低电平有效
图 4-32 DAC8544 读写时序
图 4-32 是 DAC8544 的时序图。可以看出，主要的控制信号是 CS 和 LDAC，

在 CS 的下降沿将数据锁存到输入寄存器，在 LDAC 的上升沿开始数模转换，且必
须满足相关的时间限制，见表 4-2。
表 4-2 DAC8544 时序参数表
参数名单位时间值（最小）
t w1 ns 20
t su 2 ns 0
th 2 ns 15
tw 3 ns 40
t su 4 ns 10
tw 4 ns 40
ts μs 10
- 51 -
4.7.2 DA 接口模块设计
根据 DAC8544 的工作原理和写时序来设计其接口逻辑模块，如图 4-33 所示。
sg0
S0 S1 S2
sg2
S6
sg1
S5 S4 S3
图 4-33 DA 模块状态机转换图
S0 是空闲态，CS 为高电平，LDAC 是低电平，检测 DA 模块缓存是否有数据，

若有，进入 S1 状态，否则等待。在 S1 状态，读取缓存数据，由于数据读出存在
延迟，所以插入延时状态 S2 和 S3，到 S4 状态已读出并稳定，将 DA 通道选择线
设置相应的电平，进入 S5 状态。在 S5 状态，将 CS 拉低，将数据锁入 DA 相应通
道的输入寄存器，并等待 20ns 延时到，进入 S6 状态。在 S6 状态，将 CS 拉高，
并将 LDAC 拉高，并等待 40ns 延时，然后返回 S0 状态。
4.7.3 DA 接口逻辑设计实测结果及分析
图 4-34 DA 模块发送数据时序图
- 52 -
图 4-35 DA 转换器输出的锯齿波电压
测试中，DA 模块读取锯齿波数据送给 DA 进行转换，图 4-34 是 DA 模块发送

时序图，图 4-35 是示波器实测的 DA 输出的电压波形。可以看到，时序和电压波
形完全正确。
4.8 VME 自定义总线接口逻辑模块设计

4.8.1 VME 自定义总线逻辑特点与波形
VME 自定义总线在 VME 的 P2 口上，时钟频率是 5KHz，用于传输激光干涉
仪和光栅尺的测量数据。同步控制卡每 200s，向光栅译码卡发出一个脉冲，光栅
译码卡锁存该时刻的数据。然后同步控制卡产生一连串的读取信号，将各个光栅
尺的数据读出。
4.8.2 VME 自定义总线接口逻辑模块设计

VME 自定义总线读取光栅尺的逻辑模块如图 4-36 所示。
sg0 sg1 sg2

S0 S1 S2 S3
sg3
S12 S11 S4
S10 S5
sg4
sg3
sg2 sg1
S9 S8 S7 S6
图 4-36 VME 自定义总线逻辑连接
- 53 -
状态 S0 是空闲态，检测每 200s 的脉冲，一旦脉冲到来，就进入 S1 状态。

在 S1 状态，等待延时 20ns，目的是等待光栅译码卡锁数完成，然后进入 S2 状态。
在 S2 状态，将地址送给光栅译码卡，等待延时 30ns，目的是让输出数据稳定，然
后进入 S3 状态，将光栅尺数据锁存，延时 10ns 等待锁存完成，然后进入 S4 和 S5
状态。在 S5 状态，所以光栅尺数据是否读取完成，若完成则进入 S11 和 S12 状态，
并发出读取完成脉冲，否则进入 S6 和 S7 状态。从 S7 到 S10 状态重复 S1 到 S4
的过程，读取其他光栅尺的数据。
4.8.3 VME 自定义总线接口逻辑设计实测结果及分析

实测模块是接收两路光栅尺的数据。从图 4-37 可以看到，送到光栅译码卡的
地址，在延迟一定时间后，稳定的数据才输出，所以这里是根据实测的延迟时间
来决定模块设计中的相关信号的时延。
将数据写入缓存必须等待数据稳定才能发出写信号。
图 4-37 VME 自定义总线数据接收
4.9 本章小结
本章先提出了一种各个总线能够同时收发数据而不互相冲突的总体逻辑方
案，整体模块设计划分为三大类，DSP 对 FPGA 数据流的管理模块(EMIFA)，缓冲
阵列模块和外设接口逻辑模块。然后对各接口（EMIFA、VME 总线的 DTB 和中
断子总线、串口总线、光纤口、DA 接口、VME 自定义总线）从工作原理、协议
规则和时序特点等出发，详细设计了接口逻辑结构或状态机。最后对每个逻辑模
块进行了实验验证。结果表明各模块逻辑运行无误，达到了同步控制卡接口设计
的要求。
- 54 -
第 5 章工件台与掩模台同步控制仿真
5.1 引言
工件台和掩模台是六自由度的平台，其运动特点是大行程、高速度和高精度，
所以采用宏微耦合结构，宏动部分采用永磁同步直线电机驱动，可以满足大行程
和高速度的要求，微动部分采用音圈电机驱动，来实现高精度的要求。由于工件
台与掩模台的同步控制在光刻机的扫描曝光过程中，只有 y 向一个自由度，另外，
同步控制误差的精度主要由微动部分决定，综合上述情况，同步控制仿真只考虑
扫描这个自由度和微动部分。本章主要通过对工件台和掩模台建立动力学模型，
然后用 PID 和迭代学习算法进行了仿真分析。
5.2 工件台与掩模台系统的动力学模型
5.2.1 音圈电机及驱动器参数
音圈电机型号为 VLR0262-0112-00A，由苏州美新精密电机有限公司制造，其
参数见表 5-1。
表 5-1 音圈电机参数值
参数数值单位
峰值电流 6.4 A
出力常数 25 N/A
反电势常数 25 V/m/s
线圈电阻 4.3 Ω
线圈电感 8.7 mH
驱动器型号为 COR-7/230，由以色列 ELMO 公司制造，其参数见表 5-2。
表 5-2 驱动器参数
参数数值单位
PWM 频率 22 KHz
电流环带宽 <2.5 KHz
速度环带宽 <350 Hz
位置环带宽 <80 Hz
线圈电感 8.7 mH
- 55 -
5.2.2 音圈电机动力学模型
音圈电机是一种新型直线电机，根据洛伦兹力原理工作，具有高频响、高加
速度、高精度、直接驱动、结构简单等特点，广泛应用于高精密控制场合。
根据基尔霍夫电压定律有电枢回路电压方程
div
Rviv  Lv
 Ev  uv (5-1)
dt
式中， Rv 为线圈电感， Lv 为线圈电阻， iv 为线圈电流， Ev 为电枢反动势， uv 为
线圈的端电压
由电机反动势公式有
Ev  Keuv (5-2)
式中， K e 为出力常数。
根据电磁感应原理有
Fv  K f iv (5-3)
式中， Fv 为电机出力， K f 为出力常数。
对于气浮平台，忽略平台和电机的摩擦阻尼，根据牛顿第二定律有
myv  Fv (5-4)
式中， m 为负载和电机动子的质量， yv 为负载和电机动子的位移。
由(1)、(3)、(3)、(4)有，音圈电机的传递函数为
Yv ( s) Kf
Gv ( s)   (5-5)
U v ( s) s(mLv s  mRv s  K f K e )
2
5.2.3 工件台与掩模台系统的动力学模型
在建立音圈电机模型的基础上，来建立电机驱动器、电机和平台的整体动力
学模型。在 ELMO 驱动器内部建立电流反馈环，所以驱动器相当于一个电流源，
其框图如图 5-1 所示。
Ev ( s )
U (s) Kci - Ks 1 Iv ( s )
Kcp 
s Ts s  1 L vs  R v
-
图 5-1 电机驱动器电流环传递函数框图
其中，第一个环节是 PI 电流环，系数根据系统带宽要求调节。第二个环节是
- 56 -
整流环节的工程近似传递函数， K s 是放大系数，取 22， Ts 为整流器的失控时间，

取 0.167。
将驱动器和音圈电机及负载（工件台或掩模台）连接起来，建立起工件台和
掩模台系统的传递函数框图，如图 5-2 所示。
Ke
U (s)
Kcp 
Kci - Ks 1 Iv ( s )
Kf
1 1 Y (s)
Ts s  1 L vs  R v
- s ms s
图 5-2 控制电压到位移的传递函数框图
从控制电压到台子位移的传递函数为
K s K f ( K cp s  K ci )
G( s)  (5-6)
s 2 (mTs Lv s3  m(Ts Rv  Lv )s 2  m(1  R  K s K cp )s  mK s K ci  K s K e K f )
5.3 PID 同步控制仿真

5.3.1 仿真曲线设计
工件台和掩模台的轨迹规划是 S 曲线。这里采用 3 阶 S 曲线，最大加速度
30 m / s 2 ，最大速度 0.6 m / s ，运动时间 145ms，匀速运动时间段为 35ms~110ms，
运动距离 65mm，曲线如图 5-3 所示。
0.1
位置 /m
0.05
0
0 0.05 0.1 0.15
1
速度 /m/s
0.5
-0.5
0 0.05 0.1 0.15
50
加速度 /m/s 2
-50
0 0.05 0.1 0.15
时间 /s
图 5-3 3 阶 S 曲线的位置、速度和加速度曲线
- 57 -
5.3.2 PID 同步控制器的设计

PID 控制器作为一种经典的控制器，以其结构简单、参数易于调整、控制性能
好广泛应用于工业控制系统中。为了达到纳米级的控制精度，采用电流、速度和
位置三环控制加给定信号顺馈补偿控制的方案，控制系统的结构如图 5-4 所示。电
流反馈的作用是：在给定信号突然增大（或减小）时提供饱和驱动电流，使电机
以最大加速度提速（或降速），同时不产生过流，电流反馈还可以抑制电机的力
矩波动，同时增加了系统阻尼和抑制了电源电压波动。使用速度反馈，其主要作
用是拓宽系统的频带，提高系统的速率平稳性。位置环控制器非常关键，它直接
影响系统的频带、动态跟踪性能和静态精度，系统设计成一级无静差系统，对恒
速信号有常值跟踪误差。为提高系统对动态信号的跟踪性能和进一步拓宽系统的
频带又不影响系统的稳定性采用顺馈补偿的方法，通过给定信号的一阶微分乘以
适当的系数和位置环控制器的输出相加作为速度环的输入。
顺馈控制器
位置环速度环 PWM 速度积分位置

电机台体
给定控制器控制器功放环节
- - -
电流反馈
速度反馈
位置反馈
图 5-4 工件台或掩模台三环 PID 框图
在三环参数的设计上，主要从系统带宽的角度来确定。系统的稳定时间要求
是 20ms，所以工件台和掩模台的带宽要求在 200Hz 左右。确定参数必须从内向外
设计，下面用 Simulink 分别对两个台子设计 PID 控制器。
Gwc ( s) 、 Gwv ( s) 、 Gwp ( s) 分别是工件台的电流环、速度环、位置环传递函数，
Grc ( s) 、 Grv ( s) 、 Grp ( s) 分别是掩模台的电流环、速度环、位置环传递函数。
88( s  455)
Gwc ( s)  (5-7)
s
2000( s  1256)
Gwv ( s)  (5-8)
s
1000( s  440)
Gwp ( s)  (5-9)
s
- 58 -
60( s  50)
Grc ( s)  (5-10)
s
400( s  942)
Grv ( s)  (5-11)
s
1200( s  377)
Grc ( s)  (5-12)
s
考虑到实际系统存在扰动和量测噪声，在仿真系统里加入白噪声和力矩扰动。
图 5-5 和图 5-6 是分别是工件台和掩模台加入三环 PID 控制器后的位置误差曲线。
-5 -5
x 10 x 10
4 2
2 1
位置误差 /m
位置误差 /m
0 0
-2 -1
-4 -2
0 0.05 0.1 0.15 0 0.05 0.1 0.15
时间 /s 时间 /s
图 5-5 工件台位置误差曲线图 5-6 掩模台位置误差曲线
每个台子的三环 PID 控制器设计完成之后，就相当于第二章分析的无耦合同

步控制，同步误差的改善主要依赖于每个台子本身的控制性能的改善，相互之间
没有影响，同步误差如图 5-8 a)和 b)所示。本设计采用主从同步控制策略，以工件
台为主、掩模台为从。图 5-7 是 PID 主从同步控制框图。
图 5-7 主从 PID 同步控制框图
- 59 -
同步控制器参数 K p 取 0， K i 取 10，仿真曲线如图 5-8 所示。

-5 -8
x 10 x 10
2
5
1
同步误差 /m
同步误差 /m
0
0
-1
-5
-2
0 0.05 0.1 0.15 0.04 0.06 0.08 0.1
时间 /s 时间 /s
a) 无 PID 同步控制器 b) 无 PID 局部放大
-6 -8
x 10 x 10
4
4
2
同步误差 /m
同步误差 /m
2
0
0
-2
-4 -2
0 0.05 0.1 0.15 0.06 0.08 0.1
时间 /s 时间 /s
c) 有 PID 同步控制器 d) 有 PID 局部放大
图 5-8 同步控制误差曲线
从图 5-8 可以看出，无 PID 同步控制器，同步偏差在 40nm 左右，加入 PID 同

步控制器后，同步偏差 10nm 左右，而且偏差有规律的波动，正是由于人为的加入
的正弦波力矩波动，可见 PID 控制有一定的抑制作用，但不能完全消除干扰，而
且同步误差不满足要求。
5.4 迭代学习同步控制仿真
这里把掩模台模型进行简化，参照文献[31]简化为二阶积分环节，在文献[35]
中辨识出的掩模台和工件台也是二阶系统，都是相对度为 2 的系统，所以用第二
章提出的迭代学习控制律（2-26），  取 3，满足迭代学习收敛条件，迭代次数为
30 次。图 5-9 为迭代学习仿真框图。图 5-10 是迭代学习仿真同步误差曲线。
- 60 -
图 5-9 迭代学习同步仿真框图
-6
x 10
3
1次迭代
2
15次迭代
1 30次迭代
同步误差 /m
-1
-2
-3
0 0.05 0.1 0.15
时间 /s
a) S 曲线全段
-8
x 10
10
1次迭代
15次迭代
5 30次迭代
同步误差 /m
-5
0.05 0.06 0.07 0.08 0.09 0.1

时间 /s
b) S 曲线匀速段放大
图 5-10 迭代学习同步误差
- 61 -
由迭代仿真数据，可以得到迭代仿真同步误差统计特性表 5-3。
表 5-3 迭代学习同步误差统计特性
第 1 次迭代第 15 次迭代第 30 次迭代
移动平均差/nm 4.1 2.4 0.7
移动标准差/nm 10.6 6.1 2.2
从图 5-10 可以看出，第 1 次迭代学习的同步误差为 15nm 左右，第 15 次迭代

已经达到 10nm 以内，到第 30 次迭代学习达到 5nm 以内，同步误差减小了 75%。
结果表明，迭代学习可以有效减小同步误差。从表 5-3 可以看出，随着迭代次数的
增加，同步性能也逐渐提高，第 1 次迭代和第 30 次的移动平均差和移动标准差分
别减小了 85%和 79%。
为了验证迭代学习算法的有效性，表 5-4 对 PID 算法和迭代学习算法的同步
误差统计特性进行了比较。
表 5-3 两种同步控制算法同步误差统计特性比较
PID 算法迭代学习算法
移动平均差/nm 5.2 0.7
移动标准差/nm 12.4 2.2
可以看出，迭代学习的移动平均差和移动标准差分别比 PID 算法减小了 86%

和 82%。结果表明迭代学习的控制性能优于 PID 算法。
迭代学习的引入，在保证光刻机曝光扫描系统稳定的前提下，通过学习控制，
可以有效减小同步误差，在实际的应用中有重要意义。该算法不需要精确的数学
模型，学习律简单，容易实现数字控制，在同步控制卡的程序实现方便。
5.5 本章小结
在建立工件台和掩模台动力学模型的基础上，搭建了以工件台为主、掩模台
为从的同步控制系统。首先设计了 PID 同步控制算法，该算法以工件台和掩模台
的电流、速度、位置三环控制器和前馈控制器为基础，在设计好满足稳定性和稳
定时间的三环控制器后，进行 PID 同步控制器设计和仿真，结果表明 PID 无法满
足同步误差要求。然后用第二章提出的迭代学习律设计同步控制器，经过仿真和
比较分析，迭代学习同步控制算法能够满足要求。
- 62 -
结论
工件台与掩模台的同步性能对步进扫描光刻机分辨率和套刻精度有重要影
响。
本文就工件台与掩模台同步控制问题，做了以下工作：
1．分析了步进扫描光刻机扫描曝光的工作原理，从同步控制策略和同步控制
算法两方面着手，分析了主从耦合和交叉耦合同步控制的特点，从扫描曝光的重
复性提出了迭代学习控制律并进行了证明。
2．通过对步进扫描光刻机控制系统的分析特别是同步控制卡在其中的作用，
规划了同步控制卡的总体功能和硬件需求，然后详细分析设计了同步控制卡的各
电路模块，最后对电路板卡进行了调试和验证，并修改了调试中发现的设计考虑
不周的电路。
3．同步控制卡通过 FPGA 与各外设接口相连，所以需要设计相应的接口逻辑
模块，才能正常通信。首先规划了接口逻辑的总体方案，通过双口 RAM 作为缓存
将 DSP 的 EMIFA 与各接口建立连接，然后根据各接口的工作原理和时序特点，
设计了相应的接口逻辑模块，最后对设计的接口模块进行了实测验证。
4．在研究了同步控制策略和迭代学习同步控制的基础上，建立工件台和掩模
台的动力学模型，然后设计了以工件台为主、掩模台为从的主从同步控制系统，
然后分别设计了 PID 和迭代学习两种同步控制算法进行仿真。从仿真效果可以看
出，迭代学习的同步控制性能更好。
虽然本文在同步控制方面完成了上述工作，但由于本人水平有限和与项目进
展限制，还有一些不足和待实验工作。
1．同步控制卡各接口的逻辑模块功能都已实现，但通信误码率和可靠性方面
还没有评估测试。
2．同步控制仿真已达到指标精度，但由于系统复杂，分析可能不周全，诸如
系统的非线性、系统的机械谐振、电机的力矩波动等未完全考虑，都会影响到控
制的精度，还需要进一步研究，并实际验证。
- 63 -
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- 67 -
攻读硕士期间发表的学术论文
- 68 -
哈尔滨工业大学硕士学位论文原创性声明和使用权限
学位论文原创性声明
本人郑重声明：此处所提交的学位论文《光刻机工件台与掩模台同步控制研
究》，是本人在导师指导下，在哈尔滨工业大学攻读学位期间独立进行研究工作
所取得的成果，且学位论文中除已标注引用文献的部分外不包含他人完成或已发
表的研究成果。对本学位论文的研究工作做出重要贡献的个人和集体，均已在文
中以明确方式注明。
作者签名：日期：2013 年 7 月 1 日
学位论文使用权限
学位论文是研究生在哈尔滨工业大学攻读学位期间完成的成果，知识产权归
属哈尔滨工业大学。学位论文的使用权限如下：
（1）学校可以采用影印、缩印或其他复制手段保存研究生上交的学位论文，
并向国家图书馆报送学位论文；（2）学校可以将学位论文部分或全部内容编入有
关数据库进行检索和提供相应阅览服务；（3）研究生毕业后发表与此学位论文研
究成果相关的学术论文和其他成果时，应征得导师同意，且第一署名单位为哈尔
滨工业大学。
保密论文在保密期内遵守有关保密规定，解密后适用于此使用权限规定。
本人知悉学位论文的使用权限，并将遵守有关规定。
作者签名：日期：2013 年 7 月 1 日
导师签名：日期：2013 年 7 月 1 日
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致谢
本课题是在导师宁永臣副教授的亲切关怀和悉心指导下完成的，宁老师以渊
博的学识和严谨的治学态度，为学生开拓了研究视野，丰富了专业知识。宁老师
谦逊无私的高尚品质、朴实真诚的做人原则和一丝不苟的敬业精神，对学生将是
永远的鞭策。
在我参与陈兴林教授的项目中，得到了陈老师的谆谆教诲和悉心指导。从论
文选题、仿真实验到最后论文的撰写，陈老师都给予了指导，并提出了许多宝贵
的建议。藉此完成之际，借此机会谨向陈老师致以最衷心的感谢。
感谢王岩教授、付振宪副教授在我论文写作过程中提供的宝贵意见。
感谢刘杨老师在科研工作的帮助和支持。
感谢师兄姜晓明博士、刘川博士在论文写作过程中给予的宝贵意见和科研工
作的指导。
感谢项目组的王公锋、毕延帅在科研工作中配合和帮助。
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光刻机工件台与掩模台同步控制研究 谷林

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硕士学位论文

Dissertation for the Master’s Degree in Engineering

Key words: lithography, synchronization control, iterative learning control

图 1-1 晶体管之父——肖克利 图 1-2 第一只晶体管

路制造技术的向前发展。比如荷兰 ASML 公司把 TWINSCAN XT:1950Hi 升级到

图 1-3 尼康公司的 NSR-622D 光刻机

1990 年荷兰 ASML 公司研制出 KrF 准分子激光光源的光刻机 PAS5000/70，

率[5,6]。一般采用水作为浸入液体，2005 年 ArF 浸没式光刻技术进入了实质应用阶

图 1-4 ASML 公司的 TWINSCAN NXE:3300B 光刻机

图 1-5 SMEE 的 SSA600/200 步进扫描光刻机

交叉耦合同步控制的特点是各个系统相互关联相互影响。图 2-2 和图 2-3 是平

式中： m 为工件台的质量， x(t ) 为工件台的位置， F (t ) 为电机的推力。

其中  为向量的 2-范数或矩阵的 F-范数。

调平调焦 狭缝控制 照明控制 剂量控制 对准控制

表 3-1 EP2S60F1020I4N 的参数

从各接口芯片与 EP2S60 电平兼容性上看，RS422 收发芯片是 3.3V 工作电压，

图 3-2 是根据上述分析规划的同步控制卡框图。图 3-3 是同步控制卡实物图。

剂量单元 照明单元 狭缝单元 调试 对准单元 调平调焦

DB9 DB9 DB9 雷莫 光纤口1 光纤口2

RS422 RS422 RS422 DA 收发 收发

VME P2/J2 VME P0/J0 VME P1/J1

图 3-4 VME 总线硬件连接框图

图 3-5 RS422 接口硬件连接框图

光纤电路模块。对于发送端，来自 FPGA 的 8 位并行数据以 20MHz 的频率传送到

图 3-9 3.3V 转 1.2V 电路原理图

3.5.3 DSP 和 FPGA 仿真接口设计

图 3-10 JTAG 菊花链的电路原理图

3.5.4 DSP 和 FPGA 存储扩展电路设计

的数据，供运行时快速访问，图 3-11 是 DSP 存储扩展原理框图。

图 3-11 DSP 存储扩展原理框图

基于 SRAM 的 EP2S60F1020 每次上电时都需要重新装载程序，在调试阶段与

图 3-12 FPGA 固化存储扩展原理框图

3.5.5 DSP 和 FPGA 配置诊断电路设计

图 3-13 DSP 配置与 FPGA 诊断电路原理框图

4.2 FPGA 逻辑设计的总体方案

EMIFA接口 EMIFA模块 串口2接收缓存 串口2接收模块

DA发送缓存 DA发送模块 DA接口

VME缓存 VME模块 VME接口

自定义总线缓存 自定义总线模块 VMEP2口

4.3 DSP 的 EMIFA 接口逻辑设计

钟， ACEx 为片选信号， ABE[7..0] 为字节选择，AEA[22..3]是地址线，AED[63..0]

图 4-2 EMIFA 信号管脚图

图 4-3 和图 4-4 为 EMIFA 的读写时序图。从 EMIFA 读写时序图中可以看出，

图 4-3 EMIFA 读时序

图 4-4 EMIFA 写时序

4.3.2 EMIFA 接口逻辑模块设计

无效（高电平）时，双口 RAM 数据被阻挡，EMIFA 写数据可以置于数据线上进

图 4-5 EMIFA 接口逻辑模块图

4.3.3 EMIF64 逻辑模块实测结果及分析

图 4-6 写双口 RAM 时序图

图 4-7 读双口 RAM 时序图

图 4-8 CCS 查看写入结果 图 4-9 CCS 查看读出结果

4.4 VME 总线接口逻辑设计

图 4-10 VME 总线功能框图

4.4.2 DTB 子总线协议和时序特点

误和请求再传输，此处不选择。ICAK 用于区分中断和 DTB 传输，低电平表示响

图 4-12 DTB 传输时序图

图 4-12 是 DTB 传输的时序图，图 4-13 和图 4-14 是 32 位读写流程图

图 4-13 DTB32 位写流程

图 4-14 DTB32 位读流程

图 4-15 VME 中断信号线

图 4-16 VME 中断时序图

在中断器的相关信号线中，有部分与 DTB 的共用，但作用有所不同，还有中

光刻机工件台与掩模台同步控制研究谷林

光刻机工件台与掩模台同步控制研究谷林

图 1-1 晶体管之父——肖克利图 1-2 第一只晶体管

调平调焦狭缝控制照明控制剂量控制对准控制

剂量单元照明单元狭缝单元调试对准单元调平调焦

DB9 DB9 DB9 雷莫光纤口1 光纤口2

RS422 RS422 RS422 DA 收发收发

EMIFA接口 EMIFA模块串口2接收缓存串口2接收模块

自定义总线缓存自定义总线模块 VMEP2口

图 4-8 CCS 查看写入结果图 4-9 CCS 查看读出结果

位置环速度环 PWM 速度积分位置