分类号 密级

UDC 注 1

学 位 论 文
低功耗时域模数转换器的研究
（题名和副题名）

王成碧

（作者姓名）

指导教师 宁 宁 副教授
电子科技大学 成 都

（姓名、职称、单位名称）
申请学位级别 硕士 学科专业 微电子学与固体电子学
提交论文日期 2014.04.11 论文答辩日期 2014.05.15
学位授予单位和日期 电子科技大学 2014 年 06 月 27 日
答辩委员会主席
评阅人

注 1：注明《国际十进分类法 UDC》的类号。
 RESEACH ON LOW POWER
TIME DOMAIN ANALOG TO DIGITAL
CONVERTER

A Master Thesis Submitted to

University of Electronic Science and Technology of China

Major: Microelectronics and Solid-State Electronics

Author: Wang Chengbi
Advisor: Prof. Ning Ning

School: School of Microelectronics and Solid-State

Electronics
 独创性声明

本人声明所呈交的学位论文是本人在导师指导下进行的研究工作

及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方

外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为

获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与

我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的

说明并表示谢意。

作者签名： 日期： 年 月 日

论文使用授权

本学位论文作者完全了解电子科技大学有关保留、使用学位论文

的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘，

允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全

部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描

等复制手段保存、汇编学位论文。

（保密的学位论文在解密后应遵守此规定）

作者签名： 导师签名：

日期： 年 月 日
 摘要

摘 要

传统电压域 ADC 实现高速高精度与先进 CMOS 工艺兼容性问题一直困扰着

学术界，本论文研究适用于纳米尺寸工艺的新型时域 ADC 架构，摆脱高线性度对
高增益运算放大器的依赖，探索低增益运算放大器实现高线性度电压时间转换电
路，提出借用流水线思想突破时间数字转换电路的低速低精度限制，最后基于 55nm
CMOS 工艺设计 12 位 100MSPS 时域 ADC，并进行仿真验证架构的可行性。
论文首先介绍 ADC 基本架构和性能参数，分析传统电压域 ADC 架构在纳米
工艺下实现高速高精度的局限性，总结国内外新型 ADC 架构发展趋势，研究适用
于纳米尺寸工艺的时域 ADC 架构。
其次，阐述基于 MDAC 结构的电压时间转换电路工作原理，讨论运算放大器
和连续比较器的设计参数对转换电路输出时间脉宽信号性能的影响，模型验证低
增益运算放大器实现高线性度电压时间转换电路的可行性，将电压域信号转换到
时域信号以待在时域量化，从而突破纳米尺寸工艺不利于模拟电路设计的瓶颈。
然后，根据传统延迟线时间数字转换电路的缺陷，借用流水线思想搭建高性
能流水线时间数字转换电路架构，提高时域的量化能力，进一步，推导时域流水
线架构的时间脉宽传输函数，研究级间数字时间转换电路的核心模块，借用时间
寄存器来实现时域流水线架构异步量化，设计无需校正的脉宽序列时间放大器实
现高线性度的时间脉宽放大。
最后，基于 55nm CMOS 数字工艺设计 12 位 100MHz 时域 ADC 架构，电压
时间转换电路在电压域实现 2.5 位量化，输出 1 位符号位和时间脉宽信号，流水线
时间数字电路在时域实现三级 2.5 位量化，加上最后一级延迟线时间数字转换电路
的 3 位量化，从而实现 12 位时域 ADC。在采样频率为 100MHz 下仿真结果得 SFDR
为 75.6dB，SNDR 为 67.0dB，ENOB 为 10.8 位，FOM 值为 0.184pJ/conv.，结果验
证适用于纳米尺寸的新型时域流水线 ADC 架构能够有效避开高增益运算放大器实
现高精度性能指标。

关键词：时域流水线 ADC，电压时间转换电路，时间数字转换电路，时间放大器

I
 ABSTRACT

ABSTRACT

As traditional high-speed high-precision voltage-domain ADC with advanced

CMOS process compatibility problem, the new time-domain ADC architecture of this
research achieves 12-bit 100-MSPS based on 55nm CMOS process domain by
exploring the low-gain operational amplifiers to achieve high linearity voltage-to-time
converter and borrowing pipelined ideology to breakthrough time-to-digital converter
precision limits.
Firstly, the basic architecture and performance parameters are introduced. By
analyzing the traditional voltage-domain ADC limitations and basing on new ADC
architecture trends, the time-domain ADC architecture applied to nanometer process is
determined.
Secondly, the voltage-to-time converter based on the structure of MDAC is
designed and the impact of operational amplifiers and comparators for pulse signal
output is discussed. Using the low gain operational amplifier to achieve high linearity,
the voltage-to-time converter converts the voltage-domain signal to the time-domain
signal to resolve the compatibility problem of analog circuit design with advanced
CMOS process.
Thirdly, according to the shortcomings of traditional time-to-digital converter, the
ability of digital quantization in time-domain is improved by the pipelined ideology.
Further，derived the transfer function of time-domain pipelined time-to-digital converter,
designed the time registers to achieve real asynchronous quantify in time-domain and
optimized pulse-train time amplifier to amplify the time pulse signal with digital
correction.
Finally, 12-bit 100MSPS time-domain ADC was designed and simulated based on
55nm CMOS process. The voltage-to-time converter achieved 2.5 quantization bits and
a sign bit in voltage domain, and the remaining 9-bit was quantized in time-domain. The
simulation results obtained SFDR of 75.6dB, SNDR of 67.0dB, ENOB of 10.8-bit,
FOM of 0.184pJ/conversion-step under 100MHz sampling frequency.

Keywords: time-domain pipelined ADC, voltage-to-time converter, time-to-digital

converter, time amplifier

II
 目录

目 录

第一章 绪 论 .......................................................................................................... 1
1.1 研究意义 ................................................................................................... 1
1.2 时域 ADC 研究现状 ................................................................................. 2
1.3 研究目标 ................................................................................................... 4
1.4 论文组织结构 ........................................................................................... 5
第二章 模数转换器概述 ........................................................................................ 6
2.1 ADC 工作原理 ........................................................................................... 6
2.2 ADC 基本架构 ........................................................................................... 7
2.2.1 闪烁型 ADC ................................................................................... 7
2.2.2 流水线 ADC ................................................................................... 8
2.2.3 脉宽宽度调制型 ADC ................................................................... 9
2.3 ADC 基本性能参数 ..................................................................................11
2.3.1 静态参数 .......................................................................................11
2.3.2 动态参数 ...................................................................................... 13
2.3.3 品质因数（FOM） ..................................................................... 14
2.4 本章小结 ................................................................................................. 14
第三章 电压时间转换电路 .................................................................................. 15
3.1 电压时间转换电路概述 ......................................................................... 15
3.2 电压时间转换电路 .................................................................................. 16
3.2.1 电压时间转换电路架构 .............................................................. 16
3.2.2 电压时间转换电路工作原理 ...................................................... 17
3.3 电压时间转换电路关键模块 ................................................................. 20
3.3.1 运算放大器 .................................................................................. 20
3.3.2 连续比较器 .................................................................................. 25
3.4 本章小结 ................................................................................................. 28
第四章 流水线时间数字转换电路 ...................................................................... 29
4.1 传统时间数字转换电路 ......................................................................... 29
4.2 流水线时间数字转换电路 ..................................................................... 31
4.2.1 级间时间数字转换电路结构 ...................................................... 31
4.2.2 级间时间数字转换电路传输函数 .............................................. 32

III
 目录

4.3 流水线时间数字转换电路模块 ............................................................. 35

4.3.1 时间寄存器 .................................................................................. 35
4.3.2 时间放大器 .................................................................................. 37
4.4 本章小结 ................................................................................................. 42
第五章 时域流水线 ADC ....................................................................................... 43
5.1 时域流水线 ADC 架构 ........................................................................... 43
5.2 电压时间转换电路设计与仿真 ............................................................. 44
5.2.1 电压时间转换电路 ...................................................................... 44
5.2.2 运算放大器 .................................................................................. 47
5.2.3 过零点检测比较器 ...................................................................... 50
5.3 流水线时间数字转换电路设计与仿真 ................................................. 51
5.3.1 级间 2.5 位时间数字转换电路 ................................................... 51
5.3.2 末级 3 位延迟线时间数字转换电路 .......................................... 52
5.3.3 时间放大器 .................................................................................. 53
5.4 设计考虑 ................................................................................................. 55
5.4.1 过零点检测比较器比较电平问题 .............................................. 55
5.4.2 流水线时间数字转换电路小脉宽问题 ...................................... 56
5.5 系统仿真 ................................................................................................. 57
5.6 小章总结 ................................................................................................. 58
第六章 结论 .......................................................................................................... 59
致谢 ........................................................................................................................ 60
参考文献 ................................................................................................................ 61
攻读硕士学位期间取得的成果 ............................................................................ 64

IV
 第一章 绪论

第一章 绪 论

1.1 研究意义
数字集成电路沿着摩尔定律迅速的发展，工艺进入纳米尺寸，传输门延迟时
间越来越小，意味着能实现的工作频率越来越快，同时集成度的提高和功耗的优
化进一步加速数字工艺的推进，例如英特尔（Intel）已实现 14nm 工艺的量产，下
一步瞄准 10nm 工艺；台积电（TSMC）也实现 28nm 工艺的量产，以争夺日益激
烈的芯片加工市场。在纳米 CMOS 工艺下，电源电压接近于 1V 或者更低，采用
级联结构的高增益运算放大器电压余度逐渐变小，允许的信号动态范围也减小，
但是由于电路中的热噪声通常不随工艺的变化而变化，而信号幅度变小，因此系
统的信噪比将会降低。此外，纳米尺寸沟道使得晶体管的输出电阻和本征增益降
低，实现模拟电路需求的高增益将更难，因此根据自身的特点，更先进的半导体
工艺技术不一定带来模拟电路性能的提升，特别进入纳米尺寸工艺时代后。
SOC 系统要对自然界的模拟信号，比如声音、温度以及压力等进行有效的处
理，需要将这些模拟信号线转换成数字量。模数转换器（ADC）正是这样一个连
接外部世界模拟信号和系统内部数字量的桥梁。ADC 的速度、精度以及功耗等性
能指标直接影响着整个系统的处理能力。在通信应用领域中，ADC 是核心电路，
具有很高的研究价值，也是近几年来的研究热点[1-11]。电池供电的便携式电子产品
比如说手机等市场越来越大，对其 ADC 的要求也越来越严格。为了保持便携式电
子产品的待机时间，要求 ADC 的功耗越来越低[1-6]。为了提高用户的体验，在保
持 ADC 低功耗的同时，对其速度精度要求也越来越高[7-11]。
随着工艺的进步，CMOS 门电路的传输延迟越来越小，因此电路的时域精度
具有越来越大的优势[12-14]。目前 ADC 的架构研究中，将电压域模拟电压信号转化
到时域数字脉宽信号进行处理已是新的研究趋势[15-18]。时域 ADC 包括将模拟信号
转换成时间脉宽信号的电压时间转换电路和将时间脉宽信号进行量化的时间数字
转换电路，然而电压时间转换电路的线性度和电压时间转换电路的分辨率限制了
时域 ADC 的性能。使用移动平均滤波器的时域 ADC 能够达到 14 位的精度，但采
样速度却只有 10KHz[19]。时域并行 ADC 架构的设计也可以避开电压时间转换电路
的高线性度要求，但是其结构中的基准源会引入回馈噪声而降低 ADC 的性能。传
统时间数字转换电路采用延迟线结构，量化精度受限，为了获得更高的精度，电
压时间转换电路目前主要采用游标结构[20]。在游标延迟线下，时间精度由两个延
迟缓冲器的相对延迟时间所决定。虽然电压时间转换电路的精度得到了提高，但

1
 电子科技大学硕士学位论文

转换时间并没有减少。因此研究低功耗高速时域 ADC 的架构，可以满足便携式电

子产品的性能要求，同时能充分体现纳米尺寸工艺的优越性，极具重要学术价值
并可以满足实际工程需求的。

1.2 时域 ADC 研究现状

国际上有关时域 ADC 的研究是在近五年才开始兴起的[21-25]，随着工艺尺寸的
不断缩小，对电压域 ADC 的挑战越来越大，而随着时域 ADC 的相关技术被克服，
研究从时域上对 ADC 性能进行突破将能更好的利用工艺更新所带来的优势。虽然
目前没有出现商业化的时域 ADC 产品，但是其随着工艺越先进，性能越优越的固
有特性，时域 ADC 已成为目前的研究热点。
（1）高速高精度电压时间转换电路的研究
2009 年，加拿大 Calgary 大学 Andrew R. Macpherson 等在 90nm 数字 CMOS
工艺下实现了 5GS/s 的电压时间转换电路[21]。2011 年，Andrew R. Macpherson 等
在原来的基础上，实现了 2.5GS/s、3 位的时域 ADC，虽然实现单通道速度的突破，
但其精度只有 3 位，大大限制了其架构的应用范围[22]。2011 年，韩国 Korea 大学
Young-Jae Min 等提出了 5 位 500MS/s 的时域 ADC，其使用两组并行的电压时间转
换电路来将电压信号通过时域后再进行量化转换，从而避免工艺、温度等对电压
时间转换电路线性度的影响[23]。2013 年，美国 Oregon State 大学 Taehwan Oh 等提
出了一种新型高线性度的电压时间转换电路，同时避免了对高运算放大器的要求
[24]
，
在 0.13um 数字 CMOS 工艺下，利用增益为 24dB 的运算放大器实现了超过 80dB
线性度的电压时间转换电路，其工作频率为 70MHz。
（2）高速高精度时间数字转换电路的研究
对于时间数字转换电路而言，精度和速度都建立于由延迟电路构成的时间轴，
因此时间轴被 CMOS 门电路传输延迟时间所限制，而随着 CMOS 门电路传输延迟
时间越来越短，同时时域量化新技术的出现，时间数字转换电路正越来越被重视。
为了获得高分辨率的时间数字转换电路，2000 年英国 UMIST 大学 Piotr Dudek 等
提出了游标卡尺式架构的时间数字转换电路[25]，游标卡尺式架构的时间数字转换
电路的核心思想就是将两个延迟电路的相对延迟时间差来代替单个延迟电路的绝
对延迟时间，由于相对延迟时间可以做的比绝对时间小的多，因此分辨率可以做
的很高，但是其电压时间转换电路的转换时间还是没有减少，即电压时间转换电
路的转换速度还是没有提高。类似于电压域中的残差放大器将小电压值放大成大
电压值以减低对比较器的精度要求，时间放大器就是将小时间脉宽信号放大成大
时间脉宽信号，从而可以增加最小量化脉宽刻度，以便获得更高的量化精度[26]。

2
 第二章 模数转换器概述

放大器是实现高性能流水线 ADC 的基础，因此可以借用流水线思想，通过时间放

大器以实现高速高精度时域 ADC，将时间脉宽信号实现分级处理。为了将转换速
度和量化精度都所有提高，2008 年美国 California 大学 Minjae Lee 等提出了基于时
间放大器的粗细分步式电压时间转换电路，在输入信号达到了 10MHz 的情况下，
实现了 9 位的精度[27]，同时 Minjae Lee 等提出的时间放大器扩大增益值以及时间
输入范围，但是其随着工艺的改变，精度很难控制。2012 年，韩国 POSTECH 大
学 Young-Hun Seo 等提出了 1.25ps、8 位的环形时间数字转换电路[28]，时域 1.5 位
带乘法数模转换电路（MDAC）完全采用数字电路实现，同时实现 2 倍增益的时
间放大器加入了增益校正电路，来保证其精度。2013 年，韩国 Hanyang 大学
KwangSeok Kim 等提出了一种高线性度的新型时间放大器，在无需校正电路的情
况下，将电压时间转换电路的分辨率提高到 3.75ps，并在 65nm CMOS 工艺下，实
现 200MS/s、7 位两步式的时间数字转换电路[29]。表 1-1 对目前具有代表性时间数
字转换电路的性能指标进行总结。

表 1-1 电压时间转换电路的性能指标总结

2008 JSSC[27] 2010 JSSC[30] 2012 JSSC[28] 2013 JSSC[29]

工艺 90nm CMOS 65nm CMOS 0.13um CMOS 65nm CMOS
分辨率 1.25ps 4.8ps 1.25ps 3.75ps
位数 9bit 7bit 8bit 7bit
有效位 7.0bit - 6.0bit 5.28bit
0.8LSB（DNL） 1LSB（DNL） 0.7LSB（DNL） 0.9LSB（DNL）
线性度
3LSB（INL） 3.3LSB（INL） 3LSB（INL） 2.3LSB（INL）
3mW 1.7mW 4.3mW 4.3mW
功耗
@10MS/s @50MS/s @50MS/s @200MS/s
面积 0.6mm2 0.02mm2 0.07mm2 0.02mm2
校正电路 是 是 是 否
（3）时域 ADC 的研究
近年来关于时域 ADC 核心模块（电压时间转换电路，时间数字转换电路）的
研究成果越来越多，但是形成高速高精度的时域 ADC 系统的文献报道还相对很少，
近三年对于时域 ADC 研究比较主流国际是有欧洲和韩国为主，而且国内对适用于
纳米尺寸工艺的极低功耗时域 ADC 架构研究较少，为了更好的了解目前国际上对
时域 ADC 的研究现状，表 1-2 对近年来国际上发表的时域 ADC 的性能指标进行
了总结。

3
 电子科技大学硕士学位论文

表 1-2 时域 ADC 的性能指标总结

2009 TCASII[31] 2010 JSSC[32] 2013 CICC[33] 2013 VLSI[24]

工艺 0.18um CMOS 90nm CMOS 65nm CMOS 0.13um CMOS
电压 1.8V 1V 1V 1.2V
转换速度 20MS/s 1MS/s 5000MS/s 70MS/s
位数 8bit 9bit 5bit -
有效位 7.0bit 7.9bit 3.5bit 11.4bit
0.72LSB(DNL) 1.2LSB(DNL) 0.34LSB(DNL)
线性度 -
1.07LSB(INL) 1.5LSB(INL) 0.38LSB(INL)
最优值
1.6pJ/conv. 0.098pJ/conv. 0.62pJ/conv. 0.038pJ/conv.
（FOM）
面积 0.84mm2 0.06 mm2 0.08mm2 0.5mm2

1.3 研究目标
为了克服传统电压域 ADC 与数字 CMOS 纳米尺寸工艺不兼容的问题，并针
对 ADC 高速高精度的要求下追求低功耗等关键科学问题，本项目借用电压域流水
线思想，分级处理电压域到时域的转换和时域量化，实现时域异步流水线 ADC。
时域流水线 ADC 不仅能够充分利用时域 ADC 固有的低功耗特性，而且与数字
CMOS 纳米尺寸工艺的兼容性，同时借用流水线思想来克服时域 ADC 速度低，精
度不高的缺点，从而实现高速低功耗的单通道 ADC。本项目采用自上而下的方法
学，具体研究内容主要分为以下 4 个方面：
（1）基于流水线思想研究时域 ADC 架构
通过对电压域流水线 ADC 架构进行分析，得出时域 ADC 实现流水线架构所
需要的核心模块，合理搭建时域流水线 ADC 架构，导出时域 ADC 的传输函数表
达式。然后深入分析核心模块的限制因素，例如时间寄存器、时间放大器等技术
难题，对整体架构进行细节分析，指导具体电路实现的参数指标分配问题。
（2）研究与数字 CMOS 纳米尺寸工艺所兼容的电压时间转换电路
将量化工作集中到时域处理，那么电压域信号所转换成的时域时间脉宽信号
精度至少需要比后续时域电路能实现的量化精度高 1 位，因此对电压时间转换电
路提出了高线性度要求。避开借用高增益运算放大器实现高线性度的手段，总结
已有的电压时间转换电路实现方式，深入分析其优缺点，通过低增益放大器来实
现高线性电压时间转换电路，从而实现低功耗电压时间转换电路并与数字 CMOS

4
 第二章 模数转换器概述

纳米尺寸工艺所兼容的目的。
（3）研究流水线时间数字转换电路
对严格意义上的异步流水线时间数字转换电路架构进行探索，引导出合理的
级间电压时间转换电路设计方案，推导级间时域脉宽信号传输函数。研究和设计
级间时间数字转换电路所需要的时间寄存器、子时间数字转换电路、数字时间转
换电路和时间放大器，通过时间寄存器有效存储时间脉宽信号，实现时域异步处
理，同时采用无需校正的时间放大器，攻克时间数字转换电路难实现高速高精度
的技术瓶颈。
（4）设计 12 位 100MSPS 时域 ADC
将与数字 CMOS 纳米尺寸工艺所兼容的电压时间转换电路和流水线时间数字
转换电路相结合，实现高速高精度时域流水线 ADC 架构，同时基于 55nm CMOS
工艺，设计 12 位 100MSPS 时域 ADC，通过仿真验证时域流水线 ADC 架构的可
行性。

1.4 论文组织结构
第一章介绍传统电压域 ADC 面临的困难和时域 ADC 的研究价值，总结国内
外时域 ADC 的研究现状，描述论文的核心目标以及组织结构。
第二章概述 ADC 工作原理，基本架构以及性能参数。
第三章阐述高速高线性度电压时间转换电路工作原理，推导出转换传输函数，
然后分析各模块对电压时间转换电路的影响，最后研究基于低增益运算放大器实
现高线性度电压时间转换电路。
第四章分析时间数字转换电路工作原理，借用流水线思想实现高速高精度时
间数字转换电路架构，推导出流水线级间传输函数，最后研究实现异步时域流水
线时间数字转换电路所需的核心模块：时间寄存器和无需校正电路的时间放大器。
第五章基于 55nm 1.2V CMOS 工艺实现高速高线性度电压时间转换电路和高
速高精度时间数字转换电路，并对其进行仿真验证，最后搭建 12 位 100MSPS 时
域流水线 ADC 架构，验证架构的可行性，并测得性能参数。
第六章总结论文的工作，并对下一步研究提供方向。

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 电子科技大学硕士学位论文

第二章 模数转换器概述

2.1 ADC 工作原理

ADC 是自然信号处理的关键模块，接收外围连续的自然模拟信号，然后转换
成与之相对应的离散数字信号，从而借用高效率的数字系统对包含模拟信息的数
字信号运算操作。

模拟 采样/保持 数字
滤波器 量化器 编码电路
电路

图 2-1 模数转换器基本结构

ADC 系统接收的是模拟信号，输出的是数字信号，基本结构如图 2-1 所示，

其中滤波器是对模拟输入信号的频率范围进行选择和限制，使 ADC 在合适的工作
频率进行量化避免混叠现象，然而滤波器会引入额外的非线性误差和噪声；采样
保持电路核心任务是将连续信号变成离散信号，并增加输入信号驱动能力，同时
将信号进行保持，给予足够的时间让后续电路进行采样量化；量化器是 ADC 的心
脏，实现 ADC 核心量化工作，最后经过编码电路转码输出所需编码值，往往由于
量化器需要满足一定精度要求，将量化过程进行分段或者分级处理，编码电路需
要加入延迟调节电路，就是将不同时间所输出的数字码进行相加，输出相对应于
同一时间输入信号的数字码。这其中，由于数字码相加处理的周期延迟问题，输
入信号对应的数字码会落后于输入信号，量化级数越多，输出数字码延迟时间越
长，因此对于实时处理并构成反馈环路应用场合的 ADC 架构不合适分级量化。

fA fS-fA fS fS+fA 2fS-fA 2fS 2fS+fA

（a）奈奎斯特采样的频率响应

0 fS/2 fS 2fS
（b）fA大于fS/2时引起混叠

图 2-2 奈奎斯特采样

6
 第二章 模数转换器概述

ADC 采样系统中，模拟输入信号受采样频率的影响，固定采样系统中离散后
还原的信号频率将受限，当输入信号频率小于奈奎斯特采样频率的时候，得到的
频谱图中，可以发现没有出现混叠现象，如图 2-2（a），其中 fA 是模数输入信号的
频率，fS 是采样频率。当输入信号频率大于奈奎斯特采样频率，那么将引起混叠，
如图 2-2（b），实际中，为了避免出现混叠现象，在采样保持电路前加入抗混叠滤
波器。

2.2 ADC 基本架构

2.2.1 闪烁型 ADC

闪烁型 ADC 由于从模拟信号输入到数字码产生只通过比较器，其后续数字电
路不影响速度，而且所有比较器是并行工作，因此闪烁型 ADC 在 ADC 架构中具
有最快的比较速度[34]。对于 N 位闪速型 ADC，所需要比较器个数最少为 2N-1，同
时需要的参考比较电压为 2N-1，每两个由电阻分压产生的参考电压间隔为 2VRef/2N。
在时间信号触发的控制下，比较器进行工作，将触发时间点的输入模拟信号转换
成一组温度数字码，温度计码然后依次经过寄存器、译码器和输出级后输出 N 位
数字码，如图 2-3。

时钟产生单元
V+Ref

2N-1

2N-2 DN-1
vin
译码器 输出级
D2
2 D1

比较器 锁存器
V-Ref

图 2-3 闪烁型 ADC

闪烁型 ADC 在所有 ADC 架构中是最简单的，同时能够到达上 GHz 的采样频

率，但是它同时存在不足的地方：
（1）面积功耗：由于闪烁型 ADC 采用并行比较，随着比较精度的提高，比

7
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较器的个数将会成指数的趋势增长，这必然会导致电路规模庞大，并且电路系统
功耗也会成指数增加，同时版图面积也会随着转换精度的提高成指数增大，这将
增大芯片的成本。
（2）输入驱动能力：比较器的输入端口存在寄生电容，随着 ADC 精度的提
高，连接比较器信号输入端口的寄生电容将不可忽略，输入信号的负载变大，需
要采样保持电路来驱动，如果比较器太多，那么必将需要采样保持电路更大的驱
动能力，增加了采样保持电路的设计难度。
（3）时钟布局：时钟布局会随着比较器数目增加而变得复杂，有时钟信号线
太长导致的时钟同步问题，如果时钟失调问题严重的话，ADC 将会出现误码和失
码问题，会降低闪烁型 ADC 精度。
（4）电阻分压问题：比较器的输入参考电压是由串联电阻分压而成的，电阻
的取值大小和精度会影响输入参考电压的稳定性和精度。高精度的电阻需要消耗
的面积大，同时串联电阻越多会增加基准电压源的驱动负载，从而会减弱参考电
压的稳定性。
从上述 4 点问题可以明显看出，闪烁型 ADC 的精度受到很大的限制，目前闪
烁型 ADC 架构精度一般不会超过 7 位，所以在保证速度的要求下，同时需要高精
度的 ADC 不会采用闪烁型架构。

2.2.2 流水线 ADC

在保持闪烁型 ADC 架构速度的优势下提高精度，出现了流水线架构。流水线
ADC 将模数量化进行分级处理，因此可以将原比较器个数随着精度指数增加变成
倍数增加，这无疑释放了比较器的数目，但相对于闪烁型 ADC，流水线 ADC 架
构复杂的多，图 2-4 所示是流水线 ADC 结构图，电路结构是由采样保持电路、级
间 ADC、末级 ADC、延迟调节电路和冗余位校正电路组成[35]。整个电路工作受非
交叠时钟控制 clkp 和 clkn，当 clkp 为高时，采样保持电路和偶数级级间 ADC 进行
采样，奇数级级间 ADC 则进行量化转换并产生残差，当 clkn 为高时，则奇数级级
间 ADC 进行采样，其他反过来进入保持状态，这样交替工作下去。因为交替工作
原理，同一个模拟输入信号，前一级 ADC 的量化比后一级 ADC 量化提前，因此
需要延迟调节电路对每级 ADC 的输出码值进行时序对齐。级间 ADC 是 ADC 中的
ADC，输入模拟信号被子 ADC 量化，量化得到的数字码通过 DAC 转换成模拟信
号，与输入模拟信号做差，最后通过将这个残差模拟信号通过放大器放大输出，
给下一级级间 ADC 进行量化。高位的级间 ADC 如果由于比较器的失调电压导致
高位量化出现误差，那么后续级间 ADC 的量化将不再具有意义，因此冗余位校正

8
 第二章 模数转换器概述

电路释放了高位级间 ADC 中比较器的精度要求，这将减少比较器的功耗，提高流

水线 ADC 效率。同时，低位的级间 ADC 因为剩余精度越来越少，所以对自身性
能的要求越来越快，因此可以降低低位级间 ADC 中模块的指标，实现功耗和版图
的缩减。

clkp 偶数级采样 偶数级保持 偶数级采样 S/H Amp

clkn Sub ADC DAC

奇数级保持 奇数级采样 奇数级保持
级间ADC

clkp clkn clkp clkn clkp clkn

vin
S/H Stage1 Stage2 Stagei Stagen-1 Last stage
M1 bit M2 bit Mi bit Mn-1 bit Mn bit
Delay Delay Delay Delay
延迟调节电路
Delay Delay Delay

Delay

数字校正单元
N bit

图 2-4 流水线 ADC 结构

级间 ADC 中的子 ADC 实现的是并行量化，每级 ADC 之间实现的是串行量化，

因此流水线 ADC 是将并行量化和串行量化进行融合，从而在速度保证的情况下实
现精度的提高。相比较于其他架构，流水线 ADC 在速度、精度和功耗之间找到一
个平衡，体现出优势，同时借用时间交织技术，流水线 ADC 能够达到更高的速度。
然而随着 CMOS 工艺进入纳米尺寸后，特别是 60 纳米工艺以下，电源电压低于
1.2V，将不允许复杂结构的运算放大器，开关电容结构中的开关导通电阻也将越
来越大，传统电压域流水线 ADC 正在失去原有的优势。

2.2.3 脉宽宽度调制型 ADC

脉宽宽度调制是将输入信号进行调制，把信号信息储存在时间脉宽宽度中，
从而实现电压域到时域信号的转换以便信号的传输。脉宽宽度调制基本原理如图
2-5 所示，输入模拟信号在斜坡信号的开始上升时刻被采样并保持，因为斜坡信号
的周期固定，所以采样保持的输入模拟信号进行了等间距的离散处理。将离散处
理的模拟信号与周期固定的斜坡电压信号进行比较，把采样时间点记为时间输出

9
 电子科技大学硕士学位论文

脉宽的上升沿，把两个信号的交叉点记为时间输出脉宽的下降沿。当模拟电压较
大，两个信号的交叉点位置较高，因此得到的时间输出脉宽就较大，反之得到的
脉宽就较小，因为斜坡信号斜率一定，因此形成时间输出脉宽与电压信号形成了
一一对应的关系，实现电压域模拟信号到时域时间脉宽信号的转换。如图 2-5，采
样采到的电压为 A1、A2、A3 和 A4，所一一对应的时间输出时间脉宽为 t1、t2、t3
和 t4，其中 A3 是最大值，A2 是最小值，所对应的时间输出脉宽中可以观察中 t3 是
最宽的，t2 是最窄的。

Vin
A1 A3 A4
A2
Ramp

Tout
t1 t2 t3 t4

图 2-5 脉宽宽度调制原理

脉宽宽度调制型 ADC 借用脉宽宽度调制的原理实现电压域到时域的转换，然

后对时域信号进行量化，从而实现模拟电压到数字码的转换[36]。图 2-6 所示的是
脉宽宽度调制型 ADC 架构图，脉宽宽度调制型 ADC 关键模块包括斜坡信号产生
器，采样保持电路，比较器和时间数字转换器。时钟信号控制斜坡信号产生器和
采样保持电路，比较器把采样保持电路处理过的模拟信号和斜坡信号作为输入，
实现电压域到时域的转换，产生时间脉宽信号，时间数字转换电路将时间脉宽信
号进行量化，从而将电压域信号转换到时域信号，再将时域信号转换到数字码，
实现模拟到数字转换的功能。因为时间数字转换电路由触发器、反相器、计数器
等数字电路构成，没有复杂的模拟电路，适用于纳米尺寸 CMOS 工艺。同时在量
化中，数字电路工作发生在开关转换，因此相比较于传统的电压域 ADC，时间数
字转换电路无需运算放大器等模块，不存在静态功耗。

clk

斜坡信号
产生器 时间数字
比较器 Dout
Vin 转换器
S/H

clk

图 2-6 脉宽宽度调制 ADC 结构

10
 第二章 模数转换器概述

VH

vin
VL
tout TRef

图 2-7 脉宽宽度调制 ADC 精度和速度

斜坡时钟频率决定着脉宽宽度调制型 ADC 的转换速度，如果要求 ADC 速度

快，那么斜坡时钟频率就越快，意味最大输出时间脉宽 Tref 就越小，如图 2-7。输
入模拟信号 vin 与输出时钟脉宽 tout 之间的关系：
vin  VL
tout  Tref  (2-1)
VH  VL

其中，VH 和 VL 分别是输入模拟信号的最高电压和最低电压。根据上式，Tref 越小，

那么 tout 就越小。电压时间转换电路的最小量化刻度为 TQ，可以得到脉宽宽度调制
型 ADC 的转换精度 n 为：
Tref
n  log 2 (2-2)
TQ

电压时间转换电路的量化刻度 TQ 受到延迟电路的限制，随着转换速度的提高，
Tref 变小将导致脉宽宽度调制型 ADC 的转换精度 n 减少。脉宽宽度调制型 ADC 把
量化精度放到时域来处理，从而降低了模拟电路设计的难度，但是其速度和精度
受到门电路传输延迟的限制。

2.3 ADC 基本性能参数

2.3.1 静态参数

2.3.1.1 微分非线性（DNL）和积分非线性（INL）

ADC 系统中，两个连续码字码所对应的模拟电压差与 1 个 LSB 的差异叫做对

应数字码的 DNL，其中最大的 DNL 被定义为 ADC 的 DNL，表达式如下：
Vi 1  Vi
DNL(i)  1 (2-3)
VLSB

INL 表示实际数字码跳变电压与理想数字码跳变电压之间的差异，同时 INL

可以通过对 DNL 进行积分得到，表达式为：

11
 电子科技大学硕士学位论文

i
INL(i)   DNL(k ) (2-4)
k 1

以实际 3 位 ADC 为例，如图 2-8（a）所示，输入 DNL（010）是 0.2LSB，

DNL（100）是 0.8LSB。如图 2-8（b）所示，输入 INL（010）是 0.8LSB，INL（100）
是 0.5LSB。

数字 数字
111 111

110 失码 110

101 101

100 100

011 1.2LSB 011

DNL=0.2LSB
1.8LSB INL=0.5LSB
010 DNL=0.8LSB 理想曲线 010 理想曲线
实际曲线 INL=0.8LSB 实际曲线
001 001
模拟 模拟
000 000
1 1 3 1 1 3
VREF VREF VREF VREF VREF VREF VREF VREF
4 2 4 4 2 4
（a） （b）

图 2-8 ADC 的静态误差

（a）DNL 误差；（b）INL 误差

2.3.1.2 失调误差和增益误差

数字 V2
111

110

101

100

011

010 理想曲线
实际曲线
001
模拟
000
1 1 3
VREF VREF VREF VREF
V1 4 2 4

图 2-9 ADC 失调误差和增益误差

失调误差是指实际 ADC 转换曲线起点与理想 ADC 转换曲线起点之间的误差，

12
 第二章 模数转换器概述

往往由于芯片内部基准电压偏差，比较器由于工艺、设计等问题存在失调电压所
引起。增益误差是实际 ADC 转换曲线斜率与理想 ADC 转换曲线斜率之间的误差，
往往由于电容之间失配，运算放大器增益有限等导致。如图 2-9 所示，ADC 实际
转换曲线和理想转换曲线起点存在ΔV1 误差，斜率之间存在ΔV2 误差，因此ΔV1
和ΔV2 就是 ADC 的失调误差和增益误差。

2.3.2 动态参数

2.3.2.1 信噪比（SNR）

信噪比指满摆幅下信号能量与量化噪声能量之比，以 dB 为单位。量化噪声的
均方根可以表示为：
LSB V
rms(量化噪声)   N  2FS (2-5)
12 2  3

其中 VFS 是满摆幅值，N 是分辨率。在测试信噪比时，输入信号为正弦信号，用

dB 表示的信噪比为：
rms(输入信号)
SNR  20log10  6.02 N  1.67 (2-6)
rms(量化噪声)

上式表示信噪比与分辨率成正比。但是实际 ADC，噪声源除了量化噪声还有
热噪声、器件闪烁噪声等，因此实际可以测得的 SNR 会小于公式（2-6）得到的理
论值。

2.3.2.2 总谐波失真（THD）

ADC 系统的非线性将给输出信号带来谐波，ADC 非线性度可以用总谐波失真

来描述，频谱中将频率为信号频率倍数的分量所加起来的能量与信号能量相比，
用 dB 表示，其公式如下：

_ 2 rms  AHD _ 3 rms  ...  AHD _ Nrms

2 2 2
AHD
THD  10log10 ( ) (2-7)
A2inrms

对于一般系统，谐波失真主要考虑前三次谐波，对于差分系统，可以抑制其
偶次谐波，其 THD 会比单端系统好。

2.3.2.4 信噪失真比（SNDR）

信噪失真比是信号能量与量化噪声加谐波能量和之比，表达式如下：
SNDR  SNR  THD (2-8)

13
 电子科技大学硕士学位论文

实际 ADC 测试中，无法把噪声和谐波分开，而且噪声和谐波都会降低 ADC

的性能，所以 SNDR 能更好的反映 ADC 的动态性能。

2.3.2.5 无杂散动态范围（SFDR）

无杂散动态范围指输出信号频谱中，信号能量与最大谐波能量的比值，公式
为：
Ain _ rms
SFDR  20log10 ( ) (2-9)
Amax HD _ rms

2.3.2.6 有效位(ENOB)

有效位是 ADC 实际能够达到的精度，表达式为：

SNDR  1.76
ENOB  (2-10)
6.02
上式表明，由于噪声和谐波影响，SNDR 将变差，实际得到的 ENOB 将小于
ADC 设计时的精度。

2.3.3 品质因数（FOM）
不同 ADC 架构应用于不同领域，比如 闪烁型 ADC 适合高速低精度、
Sigma-delta ADC 则侧重于低速高精度，同时速度、精度和功耗之间相互制约着，
因此需要考虑速度、精度和功耗的品质因数参数来表征 ADC 整体性能。品质因素
数学公式：
Power
FOM  ENOB
( pJ/conv.) (2-11)
(2 )( f s )

从上式可以得到，在功耗一定的提前下，采样频率越大、有效位越高，FOM
值越小，ADC 性能越优越。

2.4 本章小结
本章简要阐述 ADC 工作原理，传统 ADC 架构以及所关心的性能指标参数，
为后续章节研究新型时域 ADC 做铺垫。

14
 第三章 电压时间转换电路

第三章 电压时间转换电路

本章基于传统 ADC 与先进工艺之间的冲突，介绍电压时间转换电路相关概念，

引出电压时间转换电路实现架构以及工作原理，分析其优缺点，讨论实现电压时
间转换电路的核心模块。

3.1 电压时间转换电路概述
随着工艺最小尺寸的缩小，电源电压越来越小，特别当工艺进入纳米尺寸后，
电源电压已经接近 1V，甚至低于 1V，因此设计高增益高带宽运放放大器将牺牲
越来越大的功耗，对于高性能的 ADC 无疑这是不能接受的，因此近几年国内外主
要研究数字校正算法，用于弥补由于有限增益运放放大器所导致 ADC 性能降低的
缺点，但是随着工艺最小尺寸进一步的缩小，模拟性能的锐减将迫使数字校正算
法越来越复杂，从而所带来的的数字功耗问题将不能忽略，以至于通过校正来解
决模拟电路在纳米尺寸碰到的所有问题，同时保持低功耗优势将面临着巨大的挑
战，需要寻求一种新的 ADC 架构处理方式来适应于越来越先进的 CMOS 工艺。

电压域信号 电压时间 时域信号 时间数字转 Dout

转换电路 换电路

图 3-1 时域 ADC 思想方案

ADC 处理系统中，为了解决越来越先进的半导体工艺与高要求模拟电路设计
之间的矛盾，学术界有一种新的思想：电压域信号通过转换电路转换成时域时间
脉宽信号，然后再利用先进半导体工艺带来的数字优势在时域量化时间脉宽信号，
输出数字码。这种思想方案的 ADC 工作原理如图 3-1 所示，首先通过电压时间转
换电路，将电压域信号转换成时域信号，然后通过电压时间转换电路对时域信号
进行量化并输出数字码，完成模数转换的过程。其方案，最明显的特征是将量化
过程从电压域转到时域阶段来处理，不仅避免了电压域参数要求高，功耗高，面
积大的模拟电路，比如说高增益高带宽运算放大器，而且能够借用数字量化刻度
越来越小，能够量化的精度越来越高的优势。
随着 ADC 精度的提高，对于闪烁式架构而言，电路所需要的功耗和面积将成
指数增加，对于流水线结构，电路的功耗和面积也将成倍增加，因此能够分级处

15
 电子科技大学硕士学位论文

理将对功耗和面积进一步优化。在图 3-1 中，把 ADC 的精度都放在时间数字转换

电路量化中，那么无疑对电压时间转换电路的精度要求比较高，将大幅增大电压
时间转换电路的设计难度和功耗面积，而且对于后续时间数字转换电路的分辨率
要求也提高。图 3-2 是时域 ADC 思想方案的优化，首先电压域信号经过子闪烁型
ADC 进行粗量化，然后将残差电压域信号经过电压时间转换电路转换成时域信号，
时域信号再通过时间数字转换电路进行量化，最后输出的数字转换码是将高位电
压域量化数字码和低位时域量化数字码相加，提高时域 ADC 的分辨率。在精度要
求一定的 ADC 中，改进后的时域 ADC 将释放电压时间转换电路的设计难度，降
低后续时间数字转换电路的分辨率，进一步减低 ADC 功耗和面积。

电压域信号 电压时间 时域信号 时间数字 Dout_L

转换电路 转换电路

闪烁型 Dout_H Dout=Dout_H+Dout_L

ADC

图 3-2 改进时域 ADC 思想方案

3.2 电压时间转换电路

3.2.1 电压时间转换电路架构
clk1
clk1p
IDC clk2
Cf
clk2d
clk1 clk2d
vin Cs
ni vout
Vref clk1p Cp
Gnd
tout
-Vref

subADC

图 3-3 电压时间转换电路结构和工作时序

为了实现低功耗高速的电压时间转换电路，本项目采用图 3-3 所示的电路结构

16
 第三章 电压时间转换电路

和工作时序，为了抑制共模扰动，实际则采用全差分电路实现。
图 3-3 中所示的电压时间转换电路结构，核心模块包括采样电容、反馈电容、
运算放大器、电流源和比较器。采样电容、反馈电容和运算放大器用于实现电压
的采集，再配合对电压进行粗量化的子 ADC 的数字码实现残差的产生和放大。电
流源对残差电荷进行充放电，然后通过比较器来进行过零点检测，从而实现残差
从电压域到时域的转换。图 3-3 还包括电压时间转换电路的工作时序，时钟 clk1
和时钟 clk2 表示非交叠时钟，时钟 clk1p 是时钟 clk1 的提前关断时钟，表示采用
下级板采样技术，时钟 clk2d 是时钟 clk2 的延迟开启时钟，给予一定的时间让残
差信号先进行建立一部分。

3.2.2 电压时间转换电路工作原理
为了更好的说明电压时间转换电路结构的工作原理，根据工作时序，将电压
时间转换电路工作状态分为采样阶段、残差放大阶段和电压域时域转换阶段。为
了简化分析，将实际差分电路进行单边分析，并以子 ADC 实现 2.5 位量化为例，
输入电压信号 vin 和输出电压 vout 的共模电平都设为 0V。

3.2.2.1 采样阶段

Cf

4×Cs
X0
vin
Cp vout

图 3-4 电压时间转换电路采样电路

当时钟 clk1 和 clk1p 为高电平，此时电压时间转换电路处于采样阶段，如图

3-4 所示。节点 X0 和节点 vout 处于复位状态，反馈电容没有存储电荷，采样电容对
信号 Vin 进行采样。因此当时钟 clkp 从高电平变为低电平，那么节点 X0 的电荷将
保持不变，即 X0 的电荷为
Qx0  4Cs  vin (3-1)

其中 vin 表示输入电压信号，Cs 表示采样电容，同时子 ADC 进行 2.5 位量化，需要

将残差放大 4 倍，所以需要 4 个采样电容。

17
 电子科技大学硕士学位论文

3.2.2.2 残差放大阶段

Cf
ni
Vref Cs X0
Gnd vout
-Vref Cp

subADC

图 3-5 残差放大电路

当时钟 clk2 为高电平，此时电压时间转换电路处于残差放大阶段，如图 3-5

所示。子 ADC 实现 2.5 位量化，量化后的数字码控制着 4 组采样电容及与其连接
的开关，根据节点 X0 的电荷守恒，可以得到
 4C 4
C  1
vout   vin  s  Vref   (ni  s )   (3-2)
 Cf C f  4C  C f  C p
 i 1
1+ S
A C f

其中 vout 表示电压域残差输出信号，Cs 表示采样电容，Cf 表示反馈电容（取

C f  Cs ），Cp 表示寄生电容，A 表示运算放大器的增益，ni 表示连接 4 组采样电容
Cs 在残差放大阶段子 ADC 控制开关的状态，实现电压域残差信号的产生（当控制
开关连接 Vref，则 ni=-1；当控制开关连接 Gnd，则 ni=0；当控制开关连接-Vref，则
ni=1）。从式 3-2 中可以得到，寄生电容 Cp 相对于采样电容 Cs 如果不能忽略不计的
话，将使得残差放大倍数相对减少，增大 ADC 的增益误差，同样运算放大器增益
的非线性将极大影响电压域残差的线性度，导致 ADC 性能的降低。

3.2.2.3 电压域时域转换阶段

当时钟 clk2d 为高电平，此时电压时间转换电路处于电压域时域转换阶段，电

路结构如图 3-6 所示。采样阶段结束后，节点 X0 的电荷一直保持不变。时钟 clk2d
的上升沿对比较器进行复位，其输出电平从低变为高，同时恒流源 IDC 对节点 X0
开始充电。由于负反馈环路，随着节点 X0 的充电，节点 vout 的电压开始降低。比
较器用来检测 vout 的过零点状态，当充电电荷达到一点量时，比较器输出开始从高
电平变为低电平，因此 tout 的高电平脉宽就是恒流源 IDC 对节点 X0 开始充电到比较
器输出出现翻转状态。

18
 第三章 电压时间转换电路

IDC
Cf
ni
Vref Cs
X0
Gnd vout
-Vref Cp
tout

subADC

图 3-6 电压域时域转换电路

当 vout 处于过零点的时候，由于负反馈环路，运算放大器的输入节点 X0 的电
压也为 0v。根据电荷守恒定律，采样状态存储在节点 X0 的电荷应该等于恒流源流
入节点 X0 的电荷和 vout 过零点状态存储在节点 X0 的电荷，可以得到
Vref 4
4Cs
tout  G0  (vin    ni )，其中G0  (3-3)
8 i 1 I DC

从上式，G0 表示电压到时间的转换增益，只与采样电容 CS 和 IDC 有关，与运

算放大器的增益无关。当保证采样电容 Cs 和恒流源 IDC 的稳定性的情况下，可以
利用低增益的运输放大器实现高线性度的电压时间转换电路。

tout

TREF

3TREF/4

TREF/2

TREF/4

vin
0
图 3-7 电压域时域转换函数曲线

图 3-7 是电压域时域转换函数曲线，横坐标是电压域信号输入，纵坐标是时域
时间脉宽输出，为了降低电压域粗量化比较器的精度要求，电压域量化数字码与
时域量化数字码之间采用冗余位校正技术。

19
 电子科技大学硕士学位论文

传统电压域流水线 ADC 实现高精度，第一级级间 ADC 需要高线性度残差放

大器，意味着需要高增益运算放大器，同时实现高速，对于运算放大器带宽也有
一定要求。CMOS 纳米尺寸工艺下，运算放大器能够实现的带宽越来越大，但是
增益越来越低，增益带入的非线性越来越大。通过电压时间转换电路，可以有效
避免高增益运算放大器，从而转换成高线性度的时间脉宽信号，实现有效降低功
耗。对公式（3-2）和公式（3-3）进行模型仿真，图 3-8 表示 vout 和 tout 的线性度对
比，低增益放大器将电压域信号转换成时域信号，可以有效的消除低增益所引入
的谐波问题，实现高线性度转换。

vout
-20
tout
-40
能量 (dB)

-60

-80

-100

-120
0.0 0.1 0.2 0.3 0.4 0.5
归一化频率（Fs）

图 3-8 vout 和 tout 的线性度对比

3.3 电压时间转换电路关键模块

3.3.1 运算放大器
采用运算放大器构成闭环的开关电路，例如传统 MDAC 架构，高线性度往往
意味着需要高增益的运算放大器，但是随着数字 CMOS 工艺尺寸越来越小，电源
电压接近于 1V 或者更低，实现高增益的运算放大器将变得越来越复杂，往往需要
几级简单架构的放大器进行串联才能实现。几级放大器实现的运算放大器不仅功
耗比较大，速度比较低，而且其构成的闭环环路稳定性很难保证。采用开环架构
的开关电路，例如开环采用保持电路，能够保证低功耗和高速，但是很难保证其
实现的高线性度。
对电压时间转换电路的工作原理进行分析，虽然后续时间数字转换电路需要
高线性度的时域脉宽输入信号，电压域时域传输函数中没有包含运算放大器增益

20
 第三章 电压时间转换电路

这个变量，因此使用于电压时间转换电路结构中的运算放大器释放了对高增益的
要求，只需要满足带宽要求以保障建立速度，而且纳米尺寸 CMOS 工艺在劈开增
益要求的条件下能够实现运算放大器高速度的性能。

3.3.1.1 带宽要求

根据运算放大器负反馈的一阶小信号等效模型，残差放大阶段输出电压为
  
t
v  t   VREF  1  e   (3-4)
 

其中 VREF 为输入最大的幅值，t 是建立时间，τ 是时间常数。残差放大的建立

误差 ΔV 为
t

V  VREF  e 
(3-5)

允许的建立误差应小于 1/4LSB，因此
t
 LSB
V  VREF  e 
 (3-6)
4

由上式可以得到时间参数需要满足:
t
 (3-7)
 N rem  2   ln 2
其 NREM 表示剩余精度,时间参数与运算放大器的关系如下：
( N rem  2)  ln 2
GBW  (3-8)
2    t

3.3.1.2 噪声考虑

热噪声是开关电容电路最主要的噪声源，影响着 ADC 输出信号频谱的噪声底

部。每次叠加在输出信号中的噪声量是随机的，无法通过校正算法来校正噪声所
引入的误差，因此只有通过合适设计电路来减少噪声对 ADC 性能的破坏。开关电
容构成的 RC 通路将应用热噪声，其等效图如图 3-9，其中 R 是开关 s1 的等效电阻。
当开关 s1 关断，输入信号 vin 通过电阻 R 传到电容 C 上，电阻 R 的噪声叠加在输
入信号 vin 上。虽然电阻越大，引入的热噪声也多，但是电阻 R 和电容 C 构成了一
个低通滤波器，R 越大带宽越小。开关等效电阻所引入的热噪声叠加到输出信号中
的功率谱密度积分公式如下：
K T
pnoise, out  (3-9)
C

21
 电子科技大学硕士学位论文

从上式可以得到，开关等效电阻大小最终不会影响输出噪声。在温度保持不
变下，想要输出信号频率谱噪声底部降低，可以增大电容 C，但是增大电容 C 意
味着需要更强的驱动能力，将增大前一级驱动电路功耗。

s1 R
vin vout
C

图 3-9 开关电容电路噪声等效图

MOS 管构成的运算放大器引入的热噪声跟电路结构有关，以负载为 PMOS 管

的共源放大器为例，其输出噪声谱密度为
2 2 g 2 mp
v 2 noise,in  4 KT (  ) (3-10)
3g mn 3g mn

上式表明，要使运算放大器的等效输入噪声越小，输入管跨导要大，负载管
跨导要小，随着运算结构的负载，其他 MOS 管引入的噪声会使得等效输入噪声越
来越大，因此从噪声角度考虑，运算放大器结构越简单越好。

3.3.1.3 架构选择

运算放大器设计目标是在满足性能指标的前提下，实现最优功耗。如果架构
选择不合适，会导致参数分析、电路搭建调试等繁琐工作的重复，因此在运算放
大器设计之前，对常用架构性能指标的分析是必须的，以保证系统设计前，选择
正确的电路结构。本小节选择三种核心的运算放大器进行分析，阐述其优缺点，
以备合理选择。

（1）共源放大器

图 3-10 所示的是差分共源放大器。其增益 Gain 为：

Gain  gm1 (rds1 rds3 ) (3-11)

其中 gmi 是输入对管 i 的跨导，rdsi 是晶体管 i 的源漏导通电阻，需要增大增益，根

据公式（3-11）可以通过增大输入对管跨导，但同时也意味着更大的功耗。
其单位增益带宽 GBW 为：
g m1
GBW  (3-12)
2  CL

22
 第三章 电压时间转换电路

其中 CL 是负载电容，可以看出 GBW 也可以通过增大功耗，得到较大的 gm1

从而增大单位增益带宽。
共源放大器增益有限，在纳米尺寸工艺中，一般只能实现 30dB 的增益。相比
较于有限的增益，共源放大器只有一条主电流通路，能充分利用功耗，实现带宽
的最优值，而且其结构简单，摆幅大。因此在需要大带宽、结构简单，但对其增
益又没有严格要求的场合，采用共源放大器是最合适。

VDD

vb2
M3 M4
von vop
CL vip vin CL
M1 M2
vb1

图 3-10 共源放大器

（2）共源共栅放大器

VDD

vb4
M7 M8

vb2
M5 M6
von vop
CL vb3 CL
M3 M4
vip vin
M1 M2
vb1

图 3-11 共源共栅放大器

23
 电子科技大学硕士学位论文

在保持共源放大器带宽和功耗利用率的优势下，引入了共源共栅放大器，电
路如图 3-11 所示，其放大器的增益 Gain 为：
Gain  gm1 (gm3rds3rds1 gm5 rds5rds 7 ) (3-13)

上式可以得到，相比于共源放大器，共源共栅放大器将增益进行大幅度的提
高，在纳米工艺中，能实现 60dB 的增益，因此能满足一般对运算放大器增益的要
求。在共源共栅放大器中，为了达到更高的增益要求，可以加入增益自举技术，
从而实现更高的增益，而且不会改变共源共栅放大器原有的带宽和摆幅。但是从
电路结构中发现，从电源到地之间，多串接了两个 MOS 管，这无疑会减少放大器
摆幅，同时在纳米工艺的低电压下，这种架构基本没有使用的价值，虽然可以改
成折叠式共源共栅放大器，但是其输出摆幅还是很受限，因此不适合纳米尺寸
CMOS 工艺。

（3）两级运算放大器

VDD

M7 vb3 vb2 vb3 M8

vop M3 M4 von
CL CL
M5 M6
vip vin
M1 M2

vb1

图 3-12 两级运算放大器

在保持共源放大器简单结构的优势，可以两级级联，其电路如图 3-12 所示。

两级运算放大器的增益为：
Gain  gm1 (rds3 rds1 )  gm5 (rds5 rds 7 ) (3-14)

根据公式（3-13）和公式（3-14），两级放大器具有和共源共栅放大器近似的
增益，同时克服摆幅受限的问题。相比于共源放大器单极点，两级放大器存在两
个极点，因此其相位裕度需要进行补偿，从而其带宽将降低，所以两级放大器以
牺牲带宽实现增益和摆幅的增大。进一步，相比于共源放大器的功耗高利用率，
两级放大器每级都需要功耗，所以利用率相对较低。在纳米尺寸工艺中，如果需

24
 第三章 电压时间转换电路

要高增益、大摆幅、但是对带宽要求不高的，可以选用两级放大器架构。

3.3.2 连续比较器
比较器用于比较信号相互之间的大小，并输出二进制数字代码表明比较结果。
比较器性能的好坏可以从分辨率、增益、回踢噪声、响应时间等参数来进行判断。

3.3.2.1 参数介绍

图 3-13（a）（b）所示分别是理想比较器和实际比较器的传输曲线。
VO VO
VOH VOH

Vos
VIL
` `

VP-VN VIH VP-VN

VOL VOL

（a） （b）

图 3-13 比较器传输曲线
（a）理想情况；
（b）实际情况

（1）分辨率

比较器的分辨率指比较器的输出值将要发生跳转时输入信号变化的最小电压
值，理论公式为
V  VIH  VIL (3-15)

（2）增益

比较器存在亚稳态，当输入在这个亚稳态时，输出不再是高电平或者低电平，
而与输入成线性关系，将这个亚稳态的增益记为比较器的增益 AV，公式为
VOH  VOL VOH  VOL
AV  = (3-16)
V VIH  VIL

上式表示如果比较器理想的话，那么不存在亚稳态情况，因此比较器的增益
无穷大，而实际的比较器增益始终有限，增益越低，亚稳态越大，比较器的分辨
率越低。

（3）输入失调电压

25
 电子科技大学硕士学位论文

当比较器输入达到阈值时，比较器就应该正常输出比较结果。但是由于参考
电压偏差，MOS 管尺寸失配等因素，实际比较器的输入端只有达到一定的差值之
后，比较器才进行跳变，这个差值就是输入失调电压 Vos，如图 3-13（b）所示。
为了消除由参考电压偏差，MOS 管尺寸失配等因素导致的固定的失调电压，能通
过电荷补偿的办法消除。

（4）回踢噪声

Cp Vout

Vin

图 3-14 回踢噪声

比较器输出数字高低电平之间的跳变会通过寄生电容耦合到输入端，对输入
模拟信号造成影响，这个噪声称为回踢噪声，如图 3-14 所示。为了降低回踢噪声，
有效的手段就是减小比较器最终输出端到信号最初输入端的耦合寄生电容，从而
减弱输出端数字跳变对输入端敏感信号的干扰，实际电路可以采用多级放大器来
实现隔离。

（5）响应时间

响应时间，比较器的一种时域特性，指当输入变化到阈值的时候，输出变化
快慢的情况，是限制输入变化频率的主要因素。比较器随着输入信号幅度的大小
不同，响应时间也不同。
小信号下，响应时间的主要影响来自于零极点，时间常数为
1
p= (3-17)
p

大信号下，响应时间的主要影响来自于压摆率，时间常数为
VOH  VOL
p= (3-18)
2  SR
对于多级串联放大器构成的比较器，前级工作于小信号，后级工作于大信号，
因此前后级放大器设计考虑的侧重点不同。

26
 第三章 电压时间转换电路

3.3.2.1 连续比较器的结构

运算放大器是连续比较器实现的核心部分，电路结构上分为单级比较器和级
联比较器。

（1）单级比较器

VDD

Vout

Vin+ Vin-

图 3-15 单级高增益比较器

单级比较器利用放大器的高增益将输入比较信号放大至截止状态，以产生二
进制的数字信号，电路结构如图 3-15 所示。单级比较器后面往往串联几级反相器
来驱动输出，电路简单是最大的优势。但是由于是单级放大器，输出节点与输入
节点之间存在很大的寄生电容，会将输出的数字信号叠加到输入的模拟信号上，
回踢噪声比较大。同时由于单级放大器增益有限，分辨率有限，这些劣势也限制
了单级比较器的应用。

（2）级联比较器

vin+ + + + + + + vout+
vin- - - - - - - vout-

图 3-16 级联比较器

级联比较器由多级放大器直接串联组成，如 3-16 所示，级联比较器将输入信

号逐级进行放大，从而将输出电压推至电源或者地电压，实现比较器功能，由于
多级放大器工作于开环状态，不会出现振荡问题，因此无须进行频率补偿。级联
比较器最大的优势是具有很高的增益，高增益可以有效减小比较器的亚稳态区，

27
 电子科技大学硕士学位论文

提高比较器的分辨率，同时，级联比较器将输入端与输出端进行了很好的隔离，
从输出端到输入端的寄生电容将被大大减小，从而降低回踢噪声。
级联比较器相比较单级比较器，功耗更大，因此可以在级联比较器不进行工
作的时钟周期内切断电源，从而减低功耗。放大器的串联无疑会减小带宽，随着
级速的增加，级联比较器的速度将会越来越慢，所以比较器的级数存在一种折中，
一般取 2 到 4 级。

3.4 本章小结
本章阐述电压时间转换电路的工作原理，分析架构的电路实现方式，借用低
增益运算放大器获得高线性度并进行理论推导和仿真验证，最后对其核心模块电
路运算放大器和连续比较器进行研究。

28
 第四章 流水线时间数字转换电路

第四章 流水线时间数字转换电路

本章研究时间数字转换电路，针对传统架构的缺陷引出流水线架构，探索核
心模块时间寄存器和时间放大器以实现级间时间数字转换电路。

4.1 传统时间数字转换电路
对工艺比较敏感的模拟电路，比如说 PLL 中电荷泵和电压域 ADC 中比较器，
可以用与工艺具有很好兼容性的时间数字转换电路来替代，然而对于高性能的 PLL
和 ADC，时间数字转换电路需要越来越高的速度和分辨率才能满足要求。

tin
Tref

Dout 000 001 010 011 100 101 110 111

TQ
图 4-1 时间数字转换电路原理

时间数字转换电路是将包含信息的时间脉宽信号转换成数字码值，以 3 位时
间数字转换电路为例，其工作原理如图 4-1 所示。时间输入信号 tin 的高脉宽不能
超过最大量化量程 Tref，时间量化刻度 TQ 为：
Tref
TQ  (4-1)
8

用时间量化刻度 TQ 去量化输入信号，根据输入信号的脉宽达所达到的时间量
化刻度 TQ 脉宽的个数输出数字转换码，图 4-1 所示脉宽的输入信号，对于的输出
数字码为 101。时间量化刻度 TQ 受到工艺的限制，由 CMOS 传输门延迟时间决定，
当设计工艺一定时，允许的最小时间量化刻度 TQ 就确定，因此随着分辨率的提高，
需要的时间量化刻度 TQ 将成指数增加，同时最大量化量程 Tref 也增加，意味着量
化周期变长，时间数字转换电路的速度变慢。
延迟线电压时间转换电路是最简单的电压时间转换电路结构，如图 4-2 所示，
由简单延迟电路和 D 触发器组成，延迟电路的延迟时间 TQ 决定了电压时间转换电
路分辨率可以达到的最小值。不幸的是，延迟电路的最小延迟被 CMOS 门电路延
迟所限制着，例如，国内某工艺 55nm 的两个反相器延迟在 50ps 左右，那么延迟

29
 电子科技大学硕士学位论文

线时间数字转换电路的分辨率只能做到 50ps 以上。

start TQ TQ TQ TQ

D Q D Q D Q D Q

clk clk clk clk

stop
Encoder

图 4-2 传统时间数字转换电路

为了获得更高的分辨率，游标卡尺的思想被应用到时间数字转换电路，出现
游标卡尺时间数字转换电路，其电路如图 4-3 所示。在游标卡尺延迟线时间数字转
换电路中，分辨率不再受 CMOS 门电路延迟的限制，而是由两个延迟电路之间的
相对延迟 TS 与 TF 之差来决定。例如，慢通道延迟电路的延迟时间为 80ps，快通
道延迟电路的延迟时间为 70ps，那么其相对延迟是 10ps，意味着游标卡尺延迟线
时间数字转换电路可以达到的分辨率为 10ps。但是需要注意的是，游标卡尺延迟
线时间数字转换电路虽然提高了分辨率，但是并没有改善其转换速度甚至是减慢
了转换速度，因为游标卡尺延迟线时间数字转换电路的信号传输还是需要传输完
快慢两个延迟通道才能产生所需的所有相对延迟时间差。

start TS TS TS TS

D Q D Q D Q D Q

clk clk clk clk

stop TF TF TF TF

Encoder

图 4-3 游标卡尺时间数字转换电路

基于游标卡尺思想，出现了游标卡尺环架构，2 维时间数字转换电路[37]，3 维
时间数字转换电路[38]。这些架构只是减少了延迟电路的数量，而没有提高时间数
字转换电路的转换速度。在电压域 ADC 中，流水线架构可以保证转换速度的要求
下，实现真正的精度提高，因此借用流水线的思想，可以将时间数字转换电路分

30
 第四章 流水线时间数字转换电路

成几级时间数字转换电路，同时实现速度和精度的提升。

4.2 流水线时间数字转换电路

4.2.1 级间时间数字转换电路结构
在电压域 ADC，为了保证速度的前提下，提高转换精度，采用流水线架构，
从而出现了级间 ADC，将输入信号进行粗量化后产生数字码，将原信号与数字码
所对应的信号进行做残差，然后将残差信号进行放大输出。在时域已将电压域信
号转换成时域信号，任何时域信号都随着时间变化，因此将电压域原本包括电压
和时间二维的信号放到单纯的时间一维上来处理，无疑加重了时域的利用率，即
又要将量化刻度做小，又要压缩整个周期，限制了时间数字转换电路的速度和精
度，因此借用流水线架构，设计级间时间数字转换电路，将时间量化进行分级并
行处理，从而实现速度和精度的提高。
级间时间数字转换电路，与级间 ADC 电路原理相似，由时间寄存器、子时间
数字转换电路、数字时间转换电路和时间放大器组成，如图 4-4 所示。时间寄存器
对输入时间脉宽信号进行采样并保持，时间分级量化的时域异步处理；子时间数
字转换电路对时间寄存器所保持的时间脉宽信号进行量化，输出数字码；数字时
间转换电路将数字码转换成所对应的时间脉宽信号，然后和残差产生电路实现时
间脉宽残差的产生，时间放大器将时间脉宽残差信号进行放大并输出给下一级，
从而实现流水线量化。

tin
Time
Register
TA tout
clk
TDC DTC

n bit

图 4-4 级间时间数字转换电路结构

为了降低对时间延迟电路的延迟时间精度要求，级间时间数字转换电路同样
可以采用类似于级间 ADC 的冗余位技术进行校正。级间时间数字转换电路采用 1
位冗余位校正技术，只需要将子时间数字转换电路的量化刻度整体平移 TQ/2，同
时时间放大器对时间脉宽残差信号放大减半。
以实现 n 位的级间时间数字转换电路为例，输入时间信号的摆幅为 Tref，采用

31
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1 位冗余位技术，输入输出传输函数为：
Dout  Tref
tout  2n 1  (tin  ) (4-2)
2n

其中 Dout 是输出码所对应的数值，以 3 位级间时间数字转换电路为例，当量化输

出码为 010 时，Dout 为 3，时间放大器放大 4 倍，其 3 位级间时间数字转换电路实
际实现 2.5 位量化精度，当然采用冗余位校正，那么量化最大的输出码从 111 变为
了 110。

4.2.2 级间时间数字转换电路传输函数
4*4τQ

4*3τQ
tout
4*2τQ

4*1τQ
000 001 010 011 100 101 110
0 3τQ 5τQ 7τQ 9τQ 11τQ 13τQ 16τQ
tin
（a）
4*4τQ

4*3τQ
tout
4*2τQ

4*1τQ
000 001 010 011 100 101 110
0 3τQ 5τQ 7τQ 9τQ 11τQ 13τQ 16τQ
tin
（b）

图 4-5 级间时间数字转换电路传输曲线
（a）正向取残差；
（b）反向取残差

时域脉宽信号会随着时间流逝而消失，不能像电压信号存储在电容上，所以
在级间时间数字转换电路的冗余位校正设计中，时间脉宽残差信号不是将时间脉
宽输入信号与量化数字码对于范围的低时间刻度做差（正向取残差），而且将量化
数字码对于范围的高时间刻度来做差去残差（反向取残差），以 2.5 位级间时间数
字转换电路为例，级间时间数字转换电路的正向取残差和反向取残差传输曲线如
图 4-5 所示。由于冗余位校正技术，时间量化刻度整体需要平移 TQ/2，设为 τQ，
进一步对正向取残差和反向取残差进行说明，例如，输入信号的编码为 001，如果

32
 第四章 流水线时间数字转换电路

时间数字转换电路正向取残差时，是将输入信号与量化码对于范围（2τQ 至 4τQ）
的低时间刻度 2τQ 做差；如果时间数字转换电路反向取残差时，是将量化码对于范
围的高时间刻度 4τQ 与输入信号做差。图 a 是正向取参数的级间时间数字转换电路
传输曲线，量化后得到的数字编码即为正确的编码值，下一级接收的信号也为正
向取残差信号。图 b 是反向取残差的级间时间数字转换电路传输曲线，使用于时
域流水线的架构，与正向取残差的传输曲线相比，对输入信号的量化码是正确的，
但是残差输出不是理论上应该输出的值，下一级级间时间数字转换电路接收到输
入信号不是正向取残差信号，所以需要对输入不是正向取残差信号的级间时间数
字转换电路输出码进行转换。
流水线时间数字转换电路中，第一级级间时间数字转换电路输入的是正常的
输入信号，因此第一级得到的数字码不需要进行转换，直接给冗余位校正电路。
第二级级间时间数字转换电路因为第一级输出的残差是反向取残差，所以传输函
数得到的数字码需要进行转码后，才能输给冗余位校正电路。因为第二级的输出
是将输入又进行反向取残差，反向的反向即为正向，所以第三级的输入信号为正
向，那么第三级得到的输出码无需转码，依次类推可以知道，流水线时间数字转
换电路结构中奇数级不需要转码，偶数级需要转码才能输出冗余位校正电路。下
面推导一下偶数级的转码方式，由于推导方式类似，以第二级的输出码值为例。
推导符号和式子说明：
a i 2a i1a i 0 ：表示正向取残差传输曲线下数字码输出；
a i 2a i1a i 0 ：表示正向取残差传输曲线下数字码所对应的传输曲线与横轴交点；
a i 2a i1a i 0 ：表示反向取残差传输曲线下数字码输出；
a i 2a i1a i 0 ：表示反向取残差传输曲线下数字码所对应的传输曲线与横轴交点；
t in,i ：表示第 i 级输入；
t out,i ：表示正向取残差传输曲线第 i、i+1 级输出；
t out,i ：表示反向取残差传输曲线第 i、i+1 级输出。
流水线时间数字转换电路正向取残差传输情况分析如下，
第一级输出为

tout ,1  4(tin,1  a12 a11a10 ) (4-3)

第二级输出为

tout ,2  4(tout ,1  a22 a21a20 ) (4-4)

上式 4-3 代入式 4-4 得到正向取残差第二级输出为

33
 电子科技大学硕士学位论文

tout ,2  16tin,1  16a12 a11a10  4a22 a21a20 (4-4)

流水线时间数字转换电路反向取残差传输情况分析如下，
第一级输出为

tout ,1  4(tin,1  a12a11a10 ) (4-5)

第二级输出为

tout ,2  4(tout ,1  a22a21a20 ) (4-6)

式 4-5 带入式 4-6 得到反向取残差第二级输出为

tout ,2  16tin,1  16a12a11a10  4a22a21a20 (4-7)

转码的原因是第二级的输入是第一级向上取残差，第二级的码值并不是对实
际残差的量化结果，因此需要对第二级的输出数字码进行转换，使得正向和反向
取残差两种方式的第二级输出实际数字码需要相同，相同处理方式的第三级输入
相同，故第三级的量化数字码又不需要进行转换。
因为反向的反向取残差即为正向取残差，所以流水线时间数字转换电路反向
取残差的第二级输出应该和正向取残差的第二级输出相同，公式（4-7）和公式（4-4）
理论上相同，即

16tin  16a12 a11a10  4a22 a21a20  16tin  16a12a11a10  4a22a21a20 (4-7)

可以得到

16(a12a11a10  a12 a11a10 )  4(a22a21a20  a22 a21a20 ) (4-8)

由图 4-5 正反取残差传输曲线可以看出，对于相同的第一级的编码，正向和反
向传输曲线与横轴的交点差值固定为 4τQ，代入到式 4-8 可以得到

a22 a21a20  a22a21a20 =16τQ (4-9)

上式得到第二级级间时间数字转换电路正向和反向取残差传输曲线编码值区
域的曲线与横轴的交点坐标值得和为固定值，从而可以根据式 4-9 将第二级反向取
残差的输出码进行转码，转换表如图 4-6 所示。
对图 4-6 进行说明，当输入为 4.4τQ 时，第一级量化后编码都在第二间隔区域
（参考图 4-5），正向取残差传输曲线里残差是 4.4τQ-2τQ=2.4τQ，而反向取残差传输
曲线里残差是 6τQ-4.4τQ=1.6τQ，放大四倍后正向和反向两种去残差方式的输出分别

34
 第四章 流水线时间数字转换电路

为 9.6τQ 和 6.4τQ，输入到第二级量化，正向量化方式得到的编码值为 100，残差为

9.6τQ-9τQ=0.6τQ，反向量化得到的编码为 010，残差为 7τQ-6.4τQ=0.6τQ。将第二级
级间时间数字转换电路量化所得到的编码按上述表格转码方式转码为 100。由此可
证，第二级级间时间数字转换电路量化转码理论推导是正确的，而且第二级输出
残差与正向取残差相同。
正向横轴交点 正向编码 反向编码 反向横轴交点
0 000 000 4τQ
2τQ 001 001 6τQ
4τQ 010 010 8τQ
6τQ 011 011 10τQ
8τQ 100 100 12τQ
10τQ 101 101 14τQ
12τQ 110 110 16τQ

图 4-6 编码转码图

对于流水线时间数字转换电路，因为时域量化的特殊性，级间时间数字转换
电路级间设计采用反向取残差，奇数级量化数字码不需要进行转码，偶数级因为
此级输入信号由奇数级反向取残差所产生的，所以需要对其输出进行转码，奇偶
级输出码转换如图 4-7 所示，然后将转换后的码值统一输出冗余位校正电路，进行
校正并输出整体数字码结果。

级间TDC输出编码 对应奇数级输出码 对应偶数级输出码

000 000 110

001 001 101
010 010 100
011 011 011
100 100 010
101 101 001
110 110 000

图 4-7 奇偶级数字码转换

4.3 流水线时间数字转换电路模块

4.3.1 时间寄存器
为了在时域上实现真正的异步流水线量化操作，必须需要时间寄存器实现两
个功能，首先当有时间脉宽信号输入时需要对其进行采样保持，然后当触发信号
来时需要对保持的输入信号进行输出。

35
 电子科技大学硕士学位论文

tin En
clk
Full
Set τQ τQ τQ τQ
Reset
TFS=N*τQ

图 4-8 时间寄存器结构

具体时间寄存器电路结构如图 4-8 所示，由或门和带清零功能的门控延迟电路

组成，门控延迟电路的个数 N 是可以存储时间输入信号的最大量程 TFS。门控延迟
电路结构如图 4-9 所示，复位信号 Reset 是用来对存储在门控延迟电路中的电荷进
行清除复位，只有使能信号 En 为高电平的，门控延迟电路开始工作，将输入信号
vin 进行延迟输出。

VDD

vin vout

En Reset

GND

图 4-9 门控延迟电路

时间寄存器采用了水池蓄水原理，具体工作原理如图 4-10 所示。水池蓄水原

理：当不能对水池里的水进行测量的时候，如何来测量水池具有多少水？当知道
水池的最大蓄水量，那么可以继续向水池蓄水，直到水池满，可以通过再次灌入
的水量来求得水池原有的蓄水量。时间寄存器最大可寄存的时间信号 TFS 为 N 个 τQ，
可以寄存的最大的时间信号就相当于水桶的容量，输入信号 tin 就相当于已装入水
池的容量，得到的输出信号 tout 就是再次灌入水池的蓄水量，因为时间脉宽随着时
间流逝就过去了，不能保存下来，就像水池中的水，不能再去测量。时间寄存器
的工作原理图 4-10 中 clk 信号是电路工作的时钟信号，即输入脉宽将在 clk 信号的
一个周期里被处理完成；Set 信号是整个时间寄存器的初始化信号，在输入信号有

36
 第四章 流水线时间数字转换电路

效(高电平)之前该信号必须有效；En 信号是输入信号和时钟信号相与得到的，用
来控制时间寄存器延时单元是否工作，当 En 信号为有效（高电平）时，延时单元
被使能有效，Set 信号就可以在整个电路传播，当 En 信号为无效（低电平）时，
Set 信号将保持其状态不变，等待下一个有效的使能信号的到来。输入信号 tin 是相
当于已蓄的水量，故 clk 高电平开始到满量程时得到的量即为水桶要装满还需要的
量。当 Set 信号到达时间寄存器的末尾时（即水池储满水），电路将会得到一个 Full
信号，用来表示 Set 信号已完成整个量程的传输。由得到的 Full 信号和 clk 信号我
们可以得到输出信号 tout。当整个处理完成时，在下一个周期的最开始处，通过 Reset
信号对整个延时单元进行清零复位，以便对新输入的时钟信号进行采样。
Time-Register
TFS
tin tout=TFS-tin

En Tin clk
clk
Set
Reset
Phase
TFS

2TQ Hold
1TQ
0
t
clk Full
tout=TFS-tin

图 4-10 时间寄存器工作原理图

4.3.2 时间放大器
流水线型时间数字转换电路同时需要高精度的时间放大器，该电路将残差时
间信号进行一定倍数的放大，输给下一级时间数字转换电路。实现高精度的流水
线时间数字转换电路以满足下一级的精度要求，就需要高线性度的时间放大器。

4.3.2.1 SR 锁存器时间放大器

SR 锁存器时间放大器是基于 SR 锁存器 S 端和 R 端从低电平跳到高电平之间

时间差会导致输出端从低电平跳到高电平延迟时间不同的原理，其电路结构如图
4-11 所示，包含延迟电路，SR 锁存器，电容和异或门电路。当 SR 锁存器 S 端从
低电平跳到高电平比 R 端的跳变早时间 tSR,in，那么 SR 锁存器的输出端从低电平跳

37
 电子科技大学硕士学位论文

到高电平的延迟时间 tSR,out 为：
CL
tSR ,out   (ln Vth  ln  tSR ,in ) (4-10)
gm

其中 CL 是指 SR 锁存器与非门输出的负载电容，gm 是与非门的等效跨导，Vth 是
SR 锁存器异或门的阈值电压，α是修正因子。

Ain Toff
CL
Bout
CL
Ain Aout
Bin Bout
CL △tout
t
△ in
Aout
CL
Bin Toff

图 4-11 SR 锁存器时间放大器

为了更好地说明 SR 锁存器放大器的工作原理，图 4-12 所示是的 SR 锁存器时

间放大器的传输函数曲线图，公式（4-10）中 tSR,out 与 tSR,in 的传输曲线如图 4-12（a）
中曲线 1。当 SR 锁存器的 R 端和 S 端输入带有固定延迟，如图 4-11 中加入了延
迟电路 Toff，那么 tSR,out 与 tSR,in 的传输曲线分别向左向右进行平移。图 4-11 中，Ain
和 Bin 输入，Aout 输出的 SR 锁存器传输延迟如图 4-12（a）中曲线 2，即将曲线 1
向左平移延迟时间 Toff，Bout 输出的 SR 锁存器传输延迟如图 4-12（a）中曲线 3，
即将曲线 1 向右平移延迟时间 Toff。
将 Aout 与 Bout 的上升沿相互之差作为时间放大器的输出，那么 SR 锁存器时间
放大器的传输函数为
CL
t AT ,out   ln(Toff  t AT ,in )  ln(Toff  t AT ,in )  (4-11)
gm 

其中，输入信号 tAT,in 大于-Toff，小于 Toff。SR 锁存器时间放大器的传输函数曲线

如图 4-12（b）所以，如果 tAT,in 很小，那么从曲线中可以看出，tAT,out 与 tAT,in 成正
比，从而时间实现等比例放大的功能，其时间增益 Gtime 为
2CL
Gtime  (4-12)
gm

38
 第四章 流水线时间数字转换电路

根据式 4-12，时间增益 Gtime 随着负载电容 CL 的增大和跨导 gm 的减小而增大，

实际可以理解为如果电流越小，负载电容越大，那么能够实现的延迟时间越大，
因此时间增益越大，但是同时意味着线性度越差。
基于 SR 锁存器的时间放大器电路结构简单，没有复杂的模拟电路结构，适合
CMOS 纳米尺寸工艺，但是其放大理论是由对数函数泰勒展开近似处理的，因此
存在理论误差，即公式（4-12）得到的时间增益是近似值。而且允许泰勒展开近似
处理的前提是输入脉宽信号相对于延迟电路的延迟时间 Toff 足够小才成立，所以延
迟电路的延迟时间限制了输入信号的幅度。

tSR,out

曲线1
曲线2 曲线3

tSR,in
-Toff Toff
(a)
tAT,out

tAT,in

(b)

图 4-12 SR 锁存器时间放大器传输函数曲线
（a）SR 锁存器曲线；（b）SR 锁存器时间放大器曲线

4.3.2.2 电荷充放式时间放大器

电荷充放式时间放大器是基于电荷守恒原则，通过不同倍数的电流源进行充
放电来实现时间的放大，其电路结构如图 4-13 所示。电荷充放式时间放大器包括

39
 电子科技大学硕士学位论文

两个电流源，过零点检测比较器，受时钟控制的开关和用于电荷存储释放的电容。
图 4-13 还包括电荷充放式时间放大器的工作时序，将结合工作时序进行工作原理
介绍，输入信号 tin 由低电平变为高电平，那么电流源对负载电容 CL 进行充电，当
输入信号 tin 由高电平变为低电平，电流源充电结束。然后放电信号 tdis 变高，对刚
储存电荷的负载电容 CL 进行放电，当刚储存的电荷全部释放完后，那么过零点检
测比较器的输出端 tcomp 将从高电平变为低电平，由电流源放电信号 tdis 的上升沿和
比较器输出信号 tcomp 的下降沿组成时间放大器的输出信号 tout，实现时间放大的功
能。当充电电流源的电流是放电电流源的 n 倍，根据电荷守恒：
n  I DC
tout  tin  n  tin (4-13)
I DC

上式表示，电荷充放式时间放大器实现 n 倍的时间放大。

n×IDC
tin
tin
tdis
tdis tcomp
tcomp
CL
IDC
tout

图 4-13 电荷充放式时间放大器

电荷充放式时间放大器理论上，可以做到实现时间精确地放大，但是实际中
存在许多非理想因素影响想着时间增益的精度。首先，成准确倍数的电流源在电
路中实现存在一定困难，如果要实现高匹配，那么意味实际版图中需要很大的面
积才能实现，不利于减低成本。其次，充电电容随着电荷的增加或者减少，其极
板上电压会改变，实际电路中，电流源是通过 MOS 管镜像实现，但是漏端电压的
改变会影响电流镜的镜像精度，从而导致实际充放电存在失配问题。最后，过零
点检测比较器存在着失调误差、回踢噪声等同样会改变时间放大器的精度。从电
路结构上来说，电荷充放式时间放大器电路复杂，为了放大倍数满足一定精度可
以采用数字校正，但是会增加设计难度和功耗。

4.3.2.3 脉宽序列时间放大器

脉宽序列时间放大器核心思想：n 个时钟脉宽与 n 倍时钟脉宽是等价的，因此

40
 第四章 流水线时间数字转换电路

需要对时钟脉宽 tin 进行 n 倍放大时，只需要对 n 个不同延迟的时钟脉宽 tin 进行或

门运算就行，如图 4-14 所示。

τd

tin
等价

N*tin

图 4-14 脉宽序列时间放大器核心思想

脉宽序列时间放大器所采用的电路结构如图 4-15 所示，包括固定延迟电路，

多输入或门电路和增益控制电路。固定延迟电路采用传统的反向器串联组成，多
输入或门之间由 NMOS 管并行实现并经反相器推出。时钟脉宽信号 tin 通过多个相
互串联的固定延迟电路，然后将这些不同延迟的 tin 进行或门运算，输出放大后的
时间脉宽信号 tout。增益控制电路控制着多输入或门电路的输入端开关是否关闭，
如果只有 1 个开关导通，那么脉宽序列时钟放大器构成的时间缓冲器，如果 n 个
开关导通，那么将输入时间脉宽放大了 n 倍，需要 n-1 个固定延迟电路。值得注意
的是，固定延迟单元的延迟时间 τd 必须大于需要放大的输入时钟脉宽 tin 最大脉宽，
否则放大后的输出时间脉宽信号 tout 高电平将连成一片，导致信号丢失。待放大的
时间信号可能存在很小的脉宽，而很小的输入脉宽将被固定延迟电路吞噬，没有
输出，因此实际时间放大器的输入信号是加入了一个固定偏置的脉宽时间，因此
经过时间放大器后的输出信号中需要减去一定倍数的固定偏置脉宽时间，从而可
以有效防止小脉宽传输吞噬问题。

tin
τd τd τd
OR
tin Gate
tout

τd
增益控制电路
tout
tin

图 4-15 脉宽序列时间放大器电路结构

脉宽序列时间放大器电路实现简单，不需要复杂的校正电路进行校正就能达

41
 电子科技大学硕士学位论文

到高线性度，与纳米尺寸工艺兼容高，但是同样存在误差，来源于固定延迟电路
的传输误差和或门的合并误差。

tin
tout = tin

图 4-16 固定延迟电路的上升沿下降沿传输误差

固定延迟电路由普通的反相器串联组成，输入信号的上升沿和下降沿是通过
不同的 MOS 管途径输出的，因此当两条路径之间不匹配，输入信号的上升沿和下
降沿所延迟的时间是不相同的，那么输出信号的脉宽宽度将被改变，如图 4-16 所
示。

VTH1 VTHn tout = n*tin

tin Tin

图 4-17 多输入或门的合并误差

多输入或门的 NMOS 输入管的阈值电压偏差也将产生误差，如图 4-17 所示。

比如说当 NMOS 输入管的阈值电压偏高，那么 NMOS 输入管开启偏迟和关断偏早，
输出时间信号的脉宽将缩小，因此即使或门接受到倍数完全没有误差的输入信号，
那么输出也将存在误差。

4.4 本章小结
本章介绍传统时间数字转换电路，分析延迟线结构和游标卡尺结构的缺陷，
提出流水线架构，设计级间时间数字转换电路将时域量化分级处理，实现速度和
精度的提高，最后研究用于实现时域异步处理的时间寄存器和无需数字校正实现
高线性度的时间放大器。

42
 第五章 时域流水线 ADC

第五章 时域流水线 ADC

本章根据性能指标，搭建时域流水线 ADC 架构，设计电压时间转换电路和时

间数字转换电路，基于 55nm CMOS 工艺实现 12 位 100MSPS 的时域 ADC，仿真
验证时域流水线架构的可行性。

5.1 时域流水线 ADC 架构

12 位时域流水线 ADC 由 5 级电路组成，第一级是电压域直接量化并将残差通
过电压时间转换电路转换成时间脉宽信号，第二级至第四级是级间时间数字转换
电路，最后一级是时间数字转换电路，如图 5-1 所示。第一级在电压域由闪烁型
ADC 实现 2.5 位量化，输出时间脉宽信号，因为时间脉宽信号不能出现负脉宽，
所以将负脉宽信号转换成正脉宽，同时输出 1 位符号。3 个级间时间数字转换电路
在时域对时间脉宽信号依次进行 2.5 位量化，再通过带乘法数字时间转换电路输出
时间残差信号，其中带乘法数字时间转换电路由时间寄存器，时间数字转换电路
和时间放大器组成。最后一级时间数字转换电路在时域实现 3 位量化，因此整个
时域 ADC 实现 12 位精度。

vin VTC
tout MDTC MDTC MDTC TDC

Flash
TDC TDC TDC
ADC
2.5bit 1bit 2.5bit 2.5bit 2.5bit 3bit Dout
1st stage 12bit
(V domain) 2st stage 3st stage 4st stage last stage
& V-T (T domain) (T domain) (T domain) (T domain)
conversion backend 4 stages pipelined TDC

图 5-1 12 位 100MHz 时域 ADC

为了抑制共模干扰，第一级电压域电压时间转换电路是差分结构，模拟输入
信号 vin 和时间输出信号 tout 的转换函数如图 5-2（a）所示，电压域与时域之间量
化采用冗余位校正。12 位 100MSPS 时域 ADC 输入信号幅度从-800mV 到 800mV，
根据电压域到时域转换函数可以得到时间输出 tout 的幅度为-3.2ns 和 3.2ns，实际时
间脉宽信号不存在负时间脉宽，因此需要对电压时间转换电路传输函数进行修正，
将负时间脉宽信号转换成正时间脉宽信号。对时间脉宽信号先进行符号判断，然
后取绝对值输出时间脉宽信号，时间量化幅度为 0 到 3.2ns，因此电压时间转换电

43
 电子科技大学硕士学位论文

路的传输曲线需要修正，如图 5-2（b）所示。实际电压域转换后输给时域流水线
时间数字转换电路的信号包括两个，一个是单独的符号位信号，另一个是时间脉
宽信号，因为符号位信号是高低电平，可以直接作为量化码。

3.2n
tout

1.6n

-800mV vin
800mV
-1.6n

-3.2n

（a）电压时间转换电路转换函数

3.2n
tout

1.6n

-800mV 800mV
vin
（b）修正的电压时间转换电路转换函数

图 5-2 电压时间转换电路转换函数

5.2 电压时间转换电路设计与仿真

5.2.1 电压时间转换电路

IDC Cf
sign
clk_samp
vinp Cs voutp
ni
Vref clk_camppre voutn
Gnd
-Vref clk_comp
clk_prejudege_n sign

subADC voutp
voutp voutn
sign vrefp tout
voutn vrefn
提前判断比较器 过零点检测比较器

图 5-3 电压时间转换电路

44
 第五章 时域流水线 ADC

电压时间转换电路将电压域残差信号转换成时域时间脉宽信号，电压域残差
信号产生基于 MDAC 实现，通过电流源充放电，然后由比较器检测产生时间脉宽
来实现电压域到时域的转换。电压时间转换电路由受子 ADC 输出码控制的开关、
采样电容、反馈电容、运算放大器、电流源、提前判断比较器和过零点检测比较
器，如图 5-3 所示。开关电容以及运算放大器是构成 MDAC 的基本单元，能够实
现电压域残差信号的产生，电流源和过零点检测比较器能够实现电压域到时域等
比例转换。

clk_samp
clk_samppre
采样阶段
clk_subADC_n
clk_encode

clk_hold
预判阶段
clk_prejudge_n

clk_discharge
clk_comp_reset 转换阶段

clk_comp

图 5-4 电压时间转换电路工作时序

如图 5-4 是电压时间转换电路工作时序，结合时序图说明电压时间转换电路实
际工作原理，电压时间转换电路工作分为三个阶段，即采样阶段、预判阶段和转
换阶段。先对时钟控制信号进行说明：
clk_samp：电压时间转换电路对模拟电压进行采样，高电平有效；
clk_samppre：采样提前关断时钟，高电平有效；
clk_subADC_n：子 ADC 进行量化的工作时钟，低电平有效；
clk_encode：子 ADC 温度码转开关控制码的译码时钟，高电平有效；
clk_hold：电压时间转换电路进行残差放大的控制信号,高电平有效；
clk_prejudge_n：对残差符号的预判时钟，低电平有效；
clk_discharge：电流源充放电的控制时钟，高电平有效；
clk_comp_reset：过零检测比较器的复位时钟，高电平有效；
clk_comp：过零检测比较器的工作时钟，高电平有效。
采样阶段，clk_samp 为高电平，采样开关导通进行采样。电路采差分结构，

45
 电子科技大学硕士学位论文

为了抑制共模信号和开关非理想因素的干扰，采用下极板采样技术，clk_samppre
比 clk_samp 先从高电平转变为低电平，提前 200ps 完成提前采样。同时子 ADC 也
应该在这个时刻对输入信号进行量化，subADC_n 从高电平变为低电平，输出转换
码值，clk_encode 控制编码电路，对输出转换码值进行编码并进行锁存。
预判阶段，clk_hold 为高电平，将刚才采样保持的输入信号和子 ADC 量化数
字码所对应的模拟信号进行做残差，由开关电容加运算放大器电路实现。因此残
差信号是正电压或者负电压，因此需要进行提前判断，以便决定后续转换阶段进
行充电还是放电。从 clk_hold 变为高电平到提前判断信号 clk_prejudge_n 变为高电
平有 200ps 的延迟，这个延迟时间是提前预判给予运算放大器的建立时间。提前判
断残差的正负由 clk_prejudge_n 控制的提前判断比较器实现，输出判断符号位 Sign。
转 换 阶 段 ， 电 流 源 充 放 电 的 开 始 由 clk_discharge 控 制 ， 其 信 号 延 迟 于
clk_prejudge_n 信号 200ps，以给提前判断比较器比较时间。电流源进行充电还是
放电由 Sign 控制，如果残差为正信号，那么需要进行放电处理，否则进行充电处
理。过零点检测比较器由 clk_comp_reset 进行复位，在 clk_comp 为高电平进行过
零点检测。充放电的开始由 clk_discharge 控制，充放电到过零点由过零点检测比
较器检测，因此把 clk_discharge 的上升沿作为时域时间脉宽输出上升沿，把过零
点检测比较器检测到过零点作为时域时间脉宽输出下降沿，完成电压域模拟残差
信号到时域时间脉宽信号的转换。
0.4

0.3

0.2

0.1
残差输出 (V)

0.0

-0.1

-0.2

-0.3

-0.4
-0.8 -0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8
输入(V)

图 5-5 MDAC 斜坡功能仿真结果

对电压时间转换电路的仿真首先验证其电路中 MDAC 功能的正确性，仿真输

入信号是从-800mV 到 800mV 的斜坡信号，先有 2.5 位闪烁型 ADC 对其进行粗量

46
 第五章 时域流水线 ADC

化，将输出信号分成 7 段，然后由运算放大器构成的开关电容电路根据数字码生
成残差信号并放大 4 倍，输出信号的幅度还是保持原来的-800mV 到 800mV，仿真
结果如图 5-5。
0

-20

-40
能量 (dB)

-60

-80

-100
0 10 20 30 40 50
频率 (MHz)

图 5-6 电压时间转换电路时域输出残差信号的频谱

仿真电压时间转换电路的线性度时，仿真条件是输入信号为 200mV 摆幅的正

选信号，对输出进行快速傅里叶变化处理，仿真结果如图 5-6，获得的 SFDR 为
63.9dB，SNR 为 59.5dB，ENOB 为 9.59 位，高于后续时间数字转换电路的精度要
求。

5.2.2 运算放大器
VDD

Vcmfb
vop clkp clkn clkp Vocm
von vop
clkp clkn clkp V
vip vin Vcmfb b2

Vb1 von clkp clkn clkp Vocm

图 5-7 运算放大器

电压时间转换电路中的运算放大器采用共源差分结构，电路如图 5-7 所示。共

源结构电路简单，单位增益带宽大，速度快，只是能够获得的增益非常有限，而

47
 电子科技大学硕士学位论文

电压时间转换电路中无需高增益的运算放大器，因此共源差分电路符合要求。差
分电路需要共模反馈电路，设计中采用开关电容式共模反馈结构。开关电容式共
模反馈电路没有直流功率，允许的输出摆幅大，当然电容会增大驱动负载，降低
运算放大器的负载。
电压域实现 2.5 位的量化，外加 1 位符号位，剩余精度为 9 位，最短的建立时
间需要大于电流源充放前预留的 200ps 和电流源充放最短时间 400ps 之和 600ps。
根据式 3-8，负反馈因子取 1/5，那么运算放大器需要的单位增益带宽为
GBW  10.1GHz (5-1)

针对运算放大器设计要求，电源电压为 1.2V，负载电容为 400fF，频率特性仿

真结果如图 5-8 所示。根据图可以看到单位增益带宽为 11.34GHz，相位裕度为
91.63°，增益为 17.46dB，所需功耗为 7.3mW，根据仿真结果，相位裕度和单位
增益带宽都满足设计要求。
200

160
相位 (deg)

120

80 91.63deg

40
20

15

10 17.46dB
增益 (dB)

5
11.34GHz
0

-5
10 1000 100000 1E7 1E9 1E11
频率(Hz)

图 5-8 运算放大器频率特性

图 5-9 是运算放大器建立时间，采用采样保持的仿真方式，输入信号分别为
50mV、100mV、150mV 和 200mV，电路放大倍数为 4 倍，即采样电容是反馈电
容的 4 倍，理论得到的输出信号分别为 200mV、400mV、600mV 和 800mV，实际
得到的输出信号分别不到 100mV、200mV、300mV 和 400mV，这是由于运算放大
器只有 17.46dB 增益所致。给予运算放大器 400ps 的建立时间，可以得到的建立精

48
 第五章 时域流水线 ADC

度误差为 26.41uV，远小于 LSB/4 的精度要求，满足建立时间要求。

0.4
400ps 建立精度小于80uV

0.3
建立值 (V)

0.2

建立精度小于65uV
0.1

0.0
43 44 45 46 47 48 49 50 51 52
时间 (ns)

图 5-9 运算放大器建立时间

-20

-40

-60
能量 (dB)

-80

-100

-120

-140

-160
0 10 20 30 40 50
频率 (MHz)

图 5-10 运算放大器的频谱特性

增益为 17.46dB 的运算放大器，输入摆幅为 200mV 的正弦波，仿真采用采样

保持放大的方式，反馈系数为 0.2，由于运算放大器增益有限，实际放大倍数不到
2 倍，对输出进行频谱分析，如图 5-10 所示，可以看出明显存在三次谐波问题，
这是由于运算放大器低增益所导致的，增益为 17.46dB 的运算放大器能够实现
SFDR 为 55.46dB 的线性度。

49
 电子科技大学硕士学位论文

5.2.3 过零点检测比较器
clk_comp_reset

VDD clk_comp VDD

vout

Vref- Vref+
vin+ vin-
clk_comp_reset

clk_comp clk_comp clk_comp

图 5-11 过零点检测比较器

过零点检测比较器采用两级放大器结构，如图 5-11 所示，采用双差分输入以

有效的抑制共模干扰，将差分输出转换为单端输出。因为放大器没有形成闭环结
构，无需进行频率补偿。为了有效降低功耗，过零点检测比较器在不进行过零点
检测周期，通过 clk_comp 控制信号切断比较器电路通路。然后在下次开始工作时，
由于第一级放大器输出电压复位比较慢，会影响过零点检测，所以通过
clk_comp_reset 复位信号对第二级输入端进行快速复位，以保障过零点检测精度。

1.2
vout
1.0
vinp 376ps
0.8
电压 (V)

0.6

0.4
vinn
0.2

0.0

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5

时间 (ps)

图 5-12 比较器延迟时间

电压域到时域的转换阶段，运算放大器的输出电平之间的差值开始减小，形
成交点后再反向变大。对过零点检测比较器的延迟时间测试时，比较器的输入端

50
 第五章 时域流水线 ADC

模拟预算放大器的输出电平交叉过程，如图 5-12 所示。运算放大器的输出电平交

叉斜率符合 3.2ns 能够释放 0.8V 的差分电压值，测试延迟时间为 376ps。实际不同
的运算放大器输出电平，由于电流源电流相同，因此输出电平交叉斜率都是相同
的，所以过零点检测的比较器输入端在过零点状态是相同的，因此延迟时间也是
固定，即给电压域到时域的转换带入固定的失调误差，但不同影响线性度。

2.5

2.0

1.5
电流 (mA)

1.0

0.5

0.0

290 300 310 320 330 340

时间 (ns)

图 5-13 比较器动态电流

图 5-13 所示是过零点检测比较器的动态电流，比较器处于不同状态，消耗电
流完全不同。在不进行过零点检测时，电流切断；在过零点检测开始前，需要对
比较器进行快速复位，出现了脉冲电流；过零点检测时，电流平稳。采用电流不
工作切断，可以有效降低功耗，对图 5-13 所示的电路进行平均处理，得到的平均
电流为 0.417mA。

5.3 流水线时间数字转换电路设计与仿真

5.3.1 级间 2.5 位时间数字转换电路

DTC Full
En 000 001 101 110
tin 4*TA
clk
tout
clk
Set τQ τQ τQ τQ τQ τQ τQ τQ τQ
Reset 1 2 3 4 5 6 14 15 16

D5 D1 D0 Dout
D5 L L L 000
Time Register D Q D0 D Q D1 D Q
TDC L L H 001
clk clk clk
L H H 101
CKFF
H H H 110

图 5-14 级间 2.5 位时间数字转换电路

51
 电子科技大学硕士学位论文

级间时间数字转换电路包括时间寄存器、子时间数字转换电路、数字时间转
换电路和时间放大器，如图 5-14 所示。为了降低功耗，子时间数字转换电路时间
量化刻度和数字时间转换电路采用同一条时间延迟轴，同时可以有效的避免不匹
配问题。时间延迟轴由 16 个延迟电路组成，每个延迟电路的延迟时间 τQ 为 200ps，
能够实现的量化总刻度为 3200ps，每个最小量化刻度为 400ps，能够实现 2.5 位的
量化精度。
子时间数字转换电路是由时间延迟轴和 D 触发器组成。D 触发器将 16 个延迟
电路组成的时间延迟轴首尾分 3 个，中间五组 2 个，实现冗余位校正技术，降低
延迟电路的延迟时间精度要求，D 触发器的输出码是温度计方式，需要转换成二
进制数字码，其对应转换方式如图 5-14 中所示。数字时间转换电路由时间延迟轴
和由子时间数字转换电路输出数字码所控制的开关。数字时间转换电路产生残差
是反向取残差方式，所以当子时间数字转换电路输出数字码为 000 时，从 set 信号
到 000 控制的开关需要经过 4 个延迟电路，当输出数字码为 001 时经过 6 个延迟
电路，依次类推，实现 2.5 位，所以最大输出码为 110，经过 16 个延迟电路。时
钟信号 clk 的上升沿和由子时间数字转换电路输出码所控制开关所选择的信号 Full
的上升沿构成时间脉宽残差信号，时间比较器采用脉宽序列时间放大器架构，无
需进行数字校正就能实现高线性的增益，将时间脉宽残差信号进行放大 4 倍。

5.3.2 末级 3 位延迟线时间数字转换电路
tin En
clk
Set τQ τQ τQ τQ τQ τQ τQ τQ τQ
Reset 1 2 3 4 5 6 14 15 16

Time Register
D Q D0 D Q D1 D Q
D6
TDC
clk clk clk
CKFF

图 5-15 末级 3 位延迟线时间数字转换电路

末级 3 位延迟线时间数字转换电路与级间时间数字转换电路中子时间数字转
换电路结构相同，由 16 个延迟单元串联而成的延迟时间轴和 D 触发器组成，延迟
时间轴对时钟脉宽信号进行量化，D 触发器采集量化结果，电路结构如图 5-15 所
示。末级 3 位延迟线时间数字转换电路由于已成最后一级，不再需要采用冗余位
校正，相比较于级间时间数字转换电路中子时间数字转换电路，延迟时间轴被 7
个 D 触发器等间距划分为 8 组。

52
 第五章 时域流水线 ADC

5.3.3 时间放大器

5.3.3.1 时间放大器电路
固定延迟电路 多输入或门

IN1 IN2 IN3 IN4

τd τd τd
OR tout
tin Gate τd

tin

图 5-16 增益为 4 的脉宽序列时间放大器电路

增益为 4 的时间放大器是 2.5 位级间时间数字转换电路实现时间残差脉宽信号

放大的核心模块，采用脉宽序列架构，其电路如图 5-16 所示。电路包括 3 个延迟
时间为 1ns 的延迟电路和四输入或门，时间输入信号与经过三个延迟单元所组成的
四个脉宽信号由或门进行合成，从而实现 4 倍的放大。实际电路中为了考虑负载
匹配问题，会在第三个延迟电路后再加一个延迟电路作为匹配，提高脉宽序列时
间放大器的精度。
实际电路设计中，时间输入信号的脉宽信号从 100ps 到 900ps，最大的脉宽信
号也小于延迟单元 1ns，所以多输入或门输出 4 个脉宽信号不会出现混叠现象。相
比较于 SR 锁存器时间放大器和电流充放式时间放大器，脉宽序列时间放大器无需
复杂的校正电路，电路结构简单，适合于纳米尺寸的数字 CMOS 工艺。

5.3.3.2 时间放大器仿真

对脉宽序列时间放大器进行输入输出曲线仿真，输入脉宽是残差脉宽信号，
残差脉宽为 0ps 到 800ps，为了实现 0ps 的量化，实际电路中在原残差脉宽信号中
加入了 100ps 的固定失调脉宽，因此实际残差脉宽信号从 100ps 到 900ps，脉宽序
列时间放大器对输入信号放大器 4 倍，因此等效输出固定失调脉宽为 400ps，实际
输出脉宽从 400ps 到 3600ps，图 5-17 所示的是脉宽序列时间放大器输入输出曲线
仿真结果。

53
 电子科技大学硕士学位论文

3600

3200

2800

输出脉宽和（ps）
2400

2000

1600

1200

800

400
100 200 300 400 500 600 700 800 900
输入脉宽（ps）

图 5-17 脉宽序列时间放大器输入输出曲线

第一级级间时间数字转换电路后续还有 7 位量化精度，所以整个流水线时间
数字转换电路中对第一级级间时间数字转换电路中所用到的脉宽序列时间放大器
精度要求最高，至少需要满足 8 位量化精度。将 4 个输出脉宽进行求和，与理想
值进行做差，得到输出脉宽和误差值，并相对于最低有效位（LSB=25ps）进行归
一化。脉宽序列时间放大器的输出误差仿真结果如图 5-18 所示，脉宽序列时间放
大器的输出误差最大值为 0.32LSB，小于 0.5LSB，因此满足整个流水线时间数字
转换电路的设计精度要求。

0.4

0.3
输出脉宽相对误差 (LSB)

0.2

0.1

0.0

-0.1

-0.2

-0.3

-0.4
100 200 300 400 500 600 700 800 900

输入脉宽 (ps)

图 5-18 脉宽序列时间放大器增益误差

54
 第五章 时域流水线 ADC

5.4 设计考虑

5.4.1 过零点检测比较器比较电平问题
V

+Vlev
V0
-Vlev

图 5-19 过零点检测比较器比较电平问题

电压时间转换电路中，将残差电压域信号转换成时域脉宽信号，先对残差信
号进行符号判断，然后进行充放电，当残差信号接近于 0V 时，将转换成时域很小
的脉宽信号，实际电路中，小脉宽很难产生和传输，因此需要将过零点检测比较
器比较电平进行上下平移，等效加入固定脉宽，避免小脉宽时域信号产生。当残
差信号为正时，那么将比较器比较电平向下平移 Vlev，转换的时域脉宽将加入固定
脉宽，同理残差为负时，比较器比较电平向上平移 Vlev，如图 5-19 所示。
电压域残差输出最大幅值为 400mV，转换成的时域最大脉宽为 3200ps，现在
需要在输出脉宽信号中加入固定脉宽为 400ps 的信号，可以得出过零点检测比较器
平移电平 Vlev 为
400m  400 p
Vlev   50mV (5-2)
3200 p

1.2
1.0 差分信号很小
电压 (V)

0.8
0.6
0.4
0.2
电压 (V)

1.0
没有脉宽出现
0.5
0.0
电压 (V)

1.0 脉宽出现
0.5
0.0
460 470 480 490 500 510 520
时间 (ns)

图 5-20 过零点检测比较器输出结果

55
 电子科技大学硕士学位论文

图 5-20 是实际过零点检测比较器的仿真输出结果，当电压输出残差信号非常
小的时候，过零点检测比较器检测过零点，那么时域输出脉宽将很小，理论上应
该输出很小的脉宽信号，但是实际仿真结果中没有脉宽信号出现，当对过零点检
测比较器加入固定电平 Vlev 后，输出脉宽信号中都加入固定脉宽 400ps，实际仿真
中可以看出，原本没有脉宽的地方出现了脉宽信号。

5.4.2 流水线时间数字转换电路小脉宽问题
在实际的电路中，电压域小信号可以传输，而时域小脉宽信号将在传输过程
中丢失，因此需要对小脉宽信号进行处理。实际设计中所采用的处理方案是给脉
宽信号加上一个固定脉宽宽度 100ps，使得总体脉宽都增加固定值，从而消除小脉
宽传输所带来的问题，如图 5-21 所示。

clk Full
（a）

100ps
（b）

图 5-21 时域信号加固定 100ps 脉宽

（a）修正前；（b）修改后

图 5-22 所示是实际固定脉宽加减的电路实现方案。首先，级间数字时间转换
电路接收的时域脉宽信号已加入了固定脉宽 400ps，因此需要对输入脉宽信号进行
量化前先减去 400ps 的固定脉宽。电路中在 Set 信号传输延迟电路中，先加入 4 个
延迟时间为 tQ 的延迟电路，每个延迟时间 tQ 为 100ps，电路自动将输入脉宽信号
tin 减去 400ps。在残差脉宽信号产生前，对 Full 信号进行延迟 100ps，即 Full 信号
传输通路上加入延迟时间为 tQ 的延迟电路，那么残差脉宽信号就自动加入 100ps，
经过时间放大器将残差脉宽信号放大 4 倍，那么级间数字时间转换电路输出脉宽
信号中共加入 400ps。
加脉宽
减脉宽
Full tQ
000 110
tin En 4*TA
tout
clk
clk
Set tQ tQ tQ tQ τQ τQ τQ τQ
Reset 1 4 15 16

图 5-22 小脉宽加减的电路实现方案

56
 第五章 时域流水线 ADC

5.5 系统仿真
clkp clkn
电压域

采样输入 残差产生 采样输入

clkn clkp
时域第一级 Full Full
残差产生 采样输入 残差产生
clkp clkn
时域第二级 Full

采样输入 残差产生 采样输入

图 5-23 时域流水线 ADC 总时序

时域 ADC 采用流水线架构，在电压域实现 2.5 位粗量化，并通过电压时间转

换电路将电压残差信号转换成时间脉宽信号，时域时间脉宽信号由 4 级构成的流
水线时间数字转换电路量化，电压域时域流水线整个架构时序如图 5-23 所示，当
时钟 clkp 为高电平时，电压域和偶数级时域进行采样输入，奇数级时域则进行残
差产生，时钟 clkn 为高电平时，电压域和偶数级时域则进行残差产生，奇数级时
域则进行采样输入，其中电压域通过开关电容实现异步处理，时域异步处理则通
过时间寄存器实现。
0

-20

-40
能量 (dB)

-60

-80

-100

0 10 20 30 40 50
频率 (MHZ)

图 5-24 时域 ADC 频谱特性

图 5-24 是时域流水线 ADC 仿真的频谱特性结果，得到 SFDR 为 75.6dB，SNDR

为 67.0dB，ENOB 为 10.8 位，电压时间转换电路消耗 9.1mW，时间数字转换电路

57
 电子科技大学硕士学位论文

消耗 23.7mW，时域流水线 ADC 共消耗 32.8mW，可以得到 FOM 值为 0.184pJ/conv.。

表 5-1 总结了本文以及其他文献所设计的时域 ADC 性能指标，通过对比得到借用
电压域流水线思想，设计时域流水线 ADC 的速度和精度得到明显改善。

表 5-1 时域 ADC 的性能对比

本文 2009 TCASII[31] 2010 JSSC[32] 2013 VLSI[24]

工艺 55nm CMOS 0.18um CMOS 90nm CMOS 0.13um CMOS
电压 1.2V 1.8V 1V 1.2V
转换速度 100MS/s 20MS/s 1MS/s 70MS/s
有效位 10.8bit 7.0bit 9bit 11.4bit
最优值
0.184pJ/conv. 1.6pJ/conv. 0.098pJ/conv. 0.038pJ/conv.
（FOM）

5.6 小章总结
本章搭建了时域流水线 ADC 架构，设计低功耗的电压时间转换电路和高速高
精度的时间数字转换电路，仿真构成电路的核心模块，最后基于 55nm CMOS 数字
工艺，实现 12 位 100MSPS 时域 ADC。仿真结果：SFDR 是 75.6dB，ENOB 是 10.8
位，总功耗是 32.8mW，FOM 值实现 0.184pJ/conv.，从而验证时域 ADC 架构方案
的可行性。

58
 第六章 总结

第六章 结 论

本文研究适用于纳米尺寸工艺的时域 ADC 架构，摆脱高线性度对高增益运算

放大器的依赖，探索低增益运算放大器实现高线性度电压时间转换电路，借用流
水线思想突破时间数字转换电路的低速低精度限制，最后基于 55nm CMOS 工艺实
现 12 位 100MHz 时域 ADC 设计并进行仿真验证，具体包括以下四点工作：
（1）介绍 ADC 基本架构，性能参数以及国内外适用于纳米尺寸工艺新型 ADC
架构发展趋势；分析传统电压域 ADC 纳米尺寸工艺下的不适用性和新型时域 ADC
面临的问题，研究能够利用纳米尺寸的低功耗优势并实现高速高精度的时域 ADC
架构。
（2）阐述电压时间转换电路的工作原理，用低增益运算放大器实现高线性度
的电压时间转换电路，突破纳米尺寸工艺不利于模拟电路设计的瓶颈；进一步分
析电压时间转换电路的关键模块，讨论运算放大器和连续比较器的架构选择，及
设计参数对转换电路输出时间脉宽的影响。
（3）根据传统时间数字转换电路的缺陷，借用流水线思想搭建高性能流水线
时间数字转换电路架构，提高时域高精度的量化能力，并推导时域流水线架构的
时间脉宽传输函数；研究级间数字时间转换电路的核心模块，借用时间寄存器来
实现时域流水线架构异步量化，脉宽序列放大器在无需校正下实现高线性度时间
脉宽放大。
（4）结合电压时间转换电路和时间数字转换电路的研究，基于 55nm CMOS
工艺设计出 12 位 100MSPS 时域 ADC 架构；电压时间转换电路在电压域实现 2.5
位量化，输出 1 位符号位和时间脉宽信号，流水线时间数字电路在时域实现三级
2.5 位量化，加上最后一级延迟线时间数字转换电路的 3 位量化，从而实现 12 位
时域 ADC，仿真结果 SFDR 为 75.6dB，SNDR 为 67.0dB，ENOB 为 10.8 位，FOM
值为 0.184pJ/conv.。
本设计为纳米尺寸工艺下研究 ADC 高速高精度提供了一种可行性的架构方案，
当然本论文只完成阶段性的科研工作，下一阶段将进行流片验证时域流水线 ADC
架构，同时在电压时间转换电路与时间数字转换电路之间衔接没对复杂的非理想
因素进一步研究分析，不过这些不足之处也为未来的学习研究提供了方向。

59
 电子科技大学硕士学位论文

致 谢

即将告别电子科技大学七年学习和生活时光，值此论文完成之际，谨向多年
来给予我照顾、关心和帮助的老师、同学和家人表示由衷的感谢！
首先感谢我的导师宁宁老师，他渊博的专业知识和开阔的学术视野无一不是
我学习追求的目标，宁老师严谨的治学态度和细心的项目指导，得以让我顺利完
成论文的研究工作。另外在科研外的生活中，对于宁老师以兄长般的关怀表示由
衷的感谢。
其次感谢于奇老师、刘洋老师和王向展老师等给予的帮助，还有教研室的吴
霜毅、李靖、罗文、关允超等师兄，和他们一起学习，一起科研将是一段美好回
忆时光，当然我的成长离不开他们不厌其烦的指导和无微不至的照顾。
最后感激我的家人，他们毫无保留的信任是我前进的动力。

60
 参考文献

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 电子科技大学硕士学位论文

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录用，待刊）

64