单位代码： 10293 密 级：

硕 士 学 位 论 文

论文题目：基于 28nm 工艺的 16Gbps_SerDes_TX 电路研究与设计

学 号 1019020939

姓 名 束正武

导 师 徐跃 教授

学 科 专 业 微电子学与固体电子学

研 究 方 向 数模混合电路设计

申请学位类别 工学硕士

论文提交日期 2022 年 6 月
Research and Design of 16Gbps_SerDes_TX
Circuit Based on 28nm Process

Thesis Submitted to Nanjing University of Posts and

Telecommunications for the Degree of
Master of Science in Engineering

By
Zhengwu Shu
Supervisor: Prof. Yue Xu
June 2022
 南京邮电大学学位论文原创性声明

本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。
尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过
的研究成果，也不包含为获得南京邮电大学或其它教育机构的学位或证书而使用过的材料。
与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。
本人学位论文及涉及相关资料若有不实，愿意承担一切相关的法律责任。

研究生学号：__________ 研究生签名：____________ 日期：____________

南京邮电大学学位论文使用授权声明

本人承诺所呈交的学位论文不涉及任何国家秘密，本人及导师为本论文的涉密责任并列
第一责任人。
本人授权南京邮电大学可以保留并向国家有关部门或机构送交论文的复印件和电子文
档；允许论文被查阅和借阅；可以将学位论文的全部或部分内容编入有关数据库进行检索；
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非国家秘密类涉密学位论文在解密后适用本授权书。

研究生签名：____________ 导师签名：____________ 日期：_____________

 摘要

随着大数据的兴起以及信息技术的快速发展，数据传输对总线带宽的要求越来越高，并
行传输技术的发展受到了时序同步困难、信号偏移严重，抗干扰能力弱以及设计复杂度高等
一系列问题的阻碍。与并行传输技术相比，以 SerDes（Serializer，De-serializer）系统为代表
的串行传输技术的引脚数量少、扩展能力强、采用点对点的连接方式，而且能提供比并行传
输更高的带宽，因此现已广泛用于嵌入式高速传输领域。然而，由于 SerDes 技术设计包含了
半定制、全定制以及纯模拟电路等多种方法，是一个数模混合系统；与此同时，它所处理的
信号速率通常高达 Gbps 以上，是一般微处理器主频的几十倍，因此衍生出一系列的高速信号
完整性的问题，如介质损耗、串扰、码间干扰等，使得设计难度大幅增加。本文基于对高速
和高质量数据传输需求的背景，针对高速信号完整性的问题对 SerDes 发送器电路进行了研究
和设计。
首先，为了高速时钟（16GHz）能够正确实现二分频的功能，设计了 C2MOS D 触发器，
避免了由于时钟重叠引起的抖动，从而影响了时钟质量；其次，为了并串转换电路能有一个
良好的输出波形，在每个 MUX 电路之后都加上了重定时电路，减小了输出毛刺和时钟引起
的数据抖动；最后，为了使信号能够更好地适应不同的信道衰减，在输出端采用可编程的电
流模逻辑驱动器，使得预加重增益能够实现 0-10.46dB 可调。
本文基于 UMC28nm 的标准 CMOS 工艺，采用 Cadence 工具对所设计的各个模块电路进
行了前仿真验证，并完成了单通道 SerDes 发送器的版图绘制和后仿真验证，总体电路版图面
积为 226 µm × 100 µm。后仿真结果表明，在 0.855V 的电源电压、ss 工艺角和 125℃的条件
下，本文所设计的 SerDes 发送器可实现 16Gbps 的最大数据传输速率，不加预加重时的差分
输出眼图数据抖动为 0.059UI（Unit Interval），眼图宽度为 0.94UI，满足协议规定。

关键词:SerDes，发送器，并串转换，电流模逻辑驱动器，预加重增益

I
 Abstract

With the rise of big data and the rapid development of information technology, the demand for
bus bandwidth for data transmission is increasing. The development of parallel transmission
technology has been hampered by a series of problems such as difficult timing synchronization,
serious signal offset, weak interference immunity, and high design complexity. Compared to parallel
transmission technology, serial transmission technology, represented by the SerDes (Serializer,
De-serializer) system, is now widely used in embedded high-speed transmission because of its low
pin count, high scalability, and point-to-point connection and the ability to provide higher bandwidth
than parallel transmission. The SerDes is a complex digital-analog hybrid system, including
semi-custom, full custom, and pure analog circuits. At the same time, the processed signal rate is
usually up to Gbps or more, which is tens of times the main frequency of general microprocessors,
thus a series of high-speed signal integrity problems, such as dielectric loss, crosstalk, inter-code
interference, etc., have been faced, making the SerDes design more difficult. This thesis investigates
and designs SerDes transmitter circuits for high-speed signal integrity issues in the context of the
need for high-speed and high-quality data transmission.
First, for the high-speed clock (16 GHz) to properly implement the dichroic function, the C2MOS
D flip-flop is designed to avoid jitter caused by clock overlap, which affects the clock quality.
Secondly, a re-timing circuit is added after each MUX circuit to have a good output waveform for the
serializer circuit, which reduces output burr and clock-induced data jitter. Finally, to make the signal
better adapt to different channel attenuation, a programmable current-mode logic driver is used at the
output to make the pre-emphasis gain adjustable from 0 to 10.46 dB.
In this thesis, based on the UMC 28nm standard CMOS process, the pre-simulation verification
of the designed modules was performed using the Cadence tool, and the layout drawing and
post-simulation verification of the single-channel SerDes transmitter was completed with an overall
circuit layout area of 226 µm × 100 µm. The post-simulation results show that the designed SerDes
transmitter can achieve a maximum data transfer rate of 16 Gbps with a differential output eye
diagram data jitter of 0.059 UI(Unit Interval) and an eye diagram width of 0.94 UI without
pre-emphasis at a supply voltage of 0.855 V, ss process angle and 125°C, which meets the protocol
requirements.
II
Keywords: SerDes, TX, Serializer, current-mode logic driver, pre-emphasis gain

III
南京邮电大学硕士研究生学位论文 目录

目录

摘要 ............................................................................................................................................................................ I
Abstract...................................................................................................................................................................... II
目录 ......................................................................................................................................................................... IV
专用术语注释表 ..................................................................................................................................................... VI
第一章 绪论 ............................................................................................................................................................. 1
研究背景 .................................................................................................................................................... 1
国内外研究现状 ........................................................................................................................................ 2
本文的主要工作内容 ................................................................................................................................ 3
论文组织结构 ............................................................................................................................................ 4
第二章 SerDes 发送器总体结构和设计要求 ......................................................................................................... 6
SerDes 发送器结构 ..................................................................................................................................... 6
2.1.1 经典 SerDes 发送器结构 ................................................................................................................ 6
2.1.2 本文 SerDes 发送器结构及设计指标 ............................................................................................ 6
信号完整性分析 ........................................................................................................................................ 7
2.2.1 介质损耗 ......................................................................................................................................... 8
2.2.2 噪声 ................................................................................................................................................. 9
2.2.3 码间干扰 ....................................................................................................................................... 10
2.2.4 串扰 ................................................................................................................................................11
2.2.5 回波损耗 ....................................................................................................................................... 12
串行链路相关性能指标 .......................................................................................................................... 13
2.3.1 抖动 ............................................................................................................................................... 13
2.3.2 眼图 ............................................................................................................................................... 15
2.3.3 误码率 ........................................................................................................................................... 16
本章小结 .................................................................................................................................................. 16
第三章 并串转换及时钟分频电路设计 ............................................................................................................... 17
并串转换和时钟分频电路总体结构 ...................................................................................................... 17
并串转换电路 .......................................................................................................................................... 17
3.2.1 三种常见并串转换电路结构特点................................................................................................ 18
3.2.2 本文并串转换电路设计 ............................................................................................................... 20
3.2.3 并串转换电路仿真结果 ............................................................................................................... 22
时钟分频电路 .......................................................................................................................................... 23
3.3.1 正弦转方波电路 ........................................................................................................................... 24
3.3.2 二分频电路 ................................................................................................................................... 25
3.3.3 五分频电路 ................................................................................................................................... 25
3.3.4 单端转差分电路 ........................................................................................................................... 26
3.3.5 时钟分频电路仿真结果 ............................................................................................................... 27
本章小结 .................................................................................................................................................. 28
第四章 SerDes 发送器的驱动电路设计 ............................................................................................................... 29
驱动器 ...................................................................................................................................................... 29
4.1.1 CML 驱动器................................................................................................................................... 30
4.1.2 LVDS 驱动器 ................................................................................................................................. 31
4.1.3 LVDS 驱动器和 CML 驱动器对比 ............................................................................................... 32
IV
南京邮电大学硕士研究生学位论文 目录
预加重电路原理 ...................................................................................................................................... 32
4.2.1 信号加重原理 ............................................................................................................................... 32
4.2.2 前馈均衡电路 ............................................................................................................................... 34
2-tap 预加重电路设计 .............................................................................................................................. 36
4.3.1 预驱动电路 ................................................................................................................................... 36
4.3.2 可编程尾电流源设计 ................................................................................................................... 37
4.3.3 预加重电路 ................................................................................................................................... 38
4.3.4 2-tap 预加重电路仿真结果 ........................................................................................................... 40
SerDes 发送器整体仿真 ........................................................................................................................... 41
本章小结 .................................................................................................................................................. 42
第五章 版图设计与后仿真结果 ........................................................................................................................... 43
版图设计及注意事项 .............................................................................................................................. 43
5.1.1 版图设计流程 ............................................................................................................................... 44
5.1.2 版图匹配与布局 ........................................................................................................................... 44
5.1.3 时钟分频模块 ............................................................................................................................... 46
5.1.4 串并转换模块 ............................................................................................................................... 47
5.1.5 驱动器 ........................................................................................................................................... 48
后仿真结果 .............................................................................................................................................. 49
5.2.1 并串转换模块后仿 ....................................................................................................................... 49
5.2.2 时钟分频模块后仿 ....................................................................................................................... 50
5.2.3 驱动器模块后仿 ........................................................................................................................... 50
5.2.4 整体后仿 ....................................................................................................................................... 52
结果对比 .................................................................................................................................................. 53
本章小结 .................................................................................................................................................. 54
第六章 总结与展望 ............................................................................................................................................... 55
论文总结 .................................................................................................................................................. 55
创新点摘要 .............................................................................................................................................. 56
展望 .......................................................................................................................................................... 56
参考文献 ................................................................................................................................................................. 58
附录 1 攻读硕士学位期间撰写的论文 ................................................................................................................ 61
附录 2 攻读硕士学位期间参加的科研项目 ......................................................................................................... 62
致谢 ......................................................................................................................................................................... 63

V
南京邮电大学硕士研究生学位论文 专用术语注释表

专用术语注释表

缩略词说明：
BUJ Bounded Uncorrelated Jitter 有界不相关抖动
DDJ Data Dependent Jitter 数据相关性抖动
DJ Deterministic Jitter 确定性抖动
FFE Feed-Forward-Feedback 前馈均衡器
FIR Finite Impulse response Filter 有限冲激响应滤波器
GJ Gaussian Jitter 高斯抖动
ISI Inter Symbol Interface 码间干扰
MGJ Multiple Gaussian Jitter 多重高斯抖动
PJ Periodic Jitter 周期性抖动
RJ Random Jitter 随机性抖动
SerDes Serializer/Deserializer 串化器/解串器
TJ Total Jitter 总抖动
UI Unit Interval 码元周期

VI
南京邮电大学硕士研究生学位论文 插图清单

插图清单

图 1.1 SerDes 整体结构图 ................................................................................................................................... 1

图 2.1 经典 SerDes 发送器结构 .......................................................................................................................... 6
图 2.2 SerDes 发送器整体结构图 ....................................................................................................................... 7
图 2.3 背板传输模型（a）实际模型； （b）简化模型 ...................................................................................... 8
图 2.4 FR-4 背板传输信号频率响应 .................................................................................................................. 9
图 2.5 信号与噪声的概率密度函数 ................................................................................................................. 10
图 2.6 不同数据经过一阶 RC 低通滤波器后的波形（a）周期性方波； （b）随机性方波 ..........................11
图 2.7 串扰分类示意图 ..................................................................................................................................... 12
图 2.8 数据在发送器及接收器之间反射示意图.............................................................................................. 13
图 2.9 源端匹配时的反射情形 ......................................................................................................................... 13
图 2.10 建立时间对数据相关抖动的表征 ..................................................................................................... 14
图 2.11 建立时间对数据相关抖动的表征 ..................................................................................................... 14
图 2.12 随机二进制数经过低通滤波器后的（a）输出波形； （b）眼图叠加过程 .................................... 15
图 2.13 眼图所包含的信号性能指标 ............................................................................................................. 16
图 3.1 并串转换和时钟分频电路总体结构图 ................................................................................................. 17
图 3.2 移位寄存器型结构(a)电路图;(b)时序图 ............................................................................................... 18
图 3.3 多相位时钟结构(a)电路图;(b)时序图 ................................................................................................... 19
图 3.4 树形结构(a)电路图;(b)时序图 ............................................................................................................... 20
图 3.5 5:1MUX 结构图 ...................................................................................................................................... 21
图 3.6 2:1MUX 结构图 ...................................................................................................................................... 21
图 3.7 5:1MUX 模块瞬态波形图 ...................................................................................................................... 22
图 3.8 2:1MUX 模块瞬态波形图 ...................................................................................................................... 22
图 3.9 并串转换电路最终输出波形 ................................................................................................................. 23
图 3.10 时钟分频电路总体结构图 ................................................................................................................. 24
图 3.11 正弦波转方波电路 ............................................................................................................................. 24
图 3.12 C2MOSD 触发器 ................................................................................................................................ 25
图 3.13 五分频电路 ......................................................................................................................................... 26
图 3.14 单端转差分电路 ................................................................................................................................. 26
图 3.15 时钟分频电路瞬态波形图： （a）单端转差分电路；（b）二分频电路； ...................................... 27
图 4.1 单端驱动器和双端驱动器 ..................................................................................................................... 29
图 4.2 CML 驱动器............................................................................................................................................ 30
图 4.3 LVDS 驱动器 .......................................................................................................................................... 31
图 4.4 LVDS 驱动器和 CML 驱动器性能对比 ................................................................................................ 32
图 4.5 信号通过信道的衰减示意图（a）理论分析图； （b）实际仿真图 .................................................... 33
图 4.6 去加重原理图 ......................................................................................................................................... 33
图 4.7 预加重原理图 ......................................................................................................................................... 33
图 4.8 2 阶 3-tap 结构的 FIR ............................................................................................................................. 34
图 4.9 2 阶 3-tap 结构 FIR 系统的幅度频谱图 ................................................................................................ 35
图 4.10 3-tap 预加重电路结构及波形图 ........................................................................................................ 36
图 4.11 预驱动电路结构 ................................................................................................................................. 37
图 4.12 尾电流源子单元偏置电路图 ............................................................................................................. 38
图 4.13 （a）预驱动电路结构;（b）尾电流源内部结构图 ......................................................................... 39
VII
南京邮电大学硕士研究生学位论文 插图清单
图 4.14 没有预加重时驱动器的输出（a）瞬态波形；（b）眼图 ................................................................ 40
图 4.15 没有预加重时驱动器输出经过传输线后的（a）瞬态波形； （b）眼图 ........................................ 40
图 4.16 有预加重时驱动器输出（a）瞬态波形；（b）眼图 ........................................................................ 41
图 4.17 有预加重时驱动器输出经过传输线后的（a）瞬态波形；（b）眼图 ............................................ 41
图 4.18 SerDes 发送器差分输出眼图（a）ss，125℃;（b）tt，45℃;（c）ff，-55℃ .............................. 42
图 5.1 全定制设计流程 ..................................................................................................................................... 44
图 5.2 MOS 管环境匹配.................................................................................................................................... 45
图 5.3 MOS 管旁边加入 dummy 管.................................................................................................................. 45
图 5.4 MOS 管电流流向.................................................................................................................................... 45
图 5.5 时钟分频电路版图 ................................................................................................................................. 47
图 5.6 20:4 并串转换电路版图 ......................................................................................................................... 48
图 5.7 4:1 并串转换电路版图 ........................................................................................................................... 48
图 5.8 驱动器电路整体版图 ............................................................................................................................. 49
图 5.9 并串转换模块后仿真输出（a）瞬态波形图；（b）眼图 .................................................................... 50
图 5.10 时钟分频模块后仿真输出（a）瞬态波形图；（b）最高频率时钟眼图局部放大图 .................... 50
图 5.11 驱动器模块后仿真没有预加重时的差分输出（a）瞬态波形；（b）眼图 .................................... 51
图 5.12 驱动器模块后仿真没有预加重时经过传输线后的差分输出（a）瞬态波形；（b）眼图 ............ 51
图 5.13 驱动器模块后仿真有预加重时的差分输出（a）瞬态波形； （b）眼图 ........................................ 52
图 5.14 驱动器模块后仿真有预加重时经过传输线后的差分输出（a）瞬态波形； （b）眼图 ................ 52
图 5.15 SerDes 发送器整体后仿真的差分输出眼图（a）ss，125℃，0.855V； （b）tt，45℃，0.9V；（c）
ff，-55℃，0.945V ................................................................................................................................................. 53

VIII
南京邮电大学硕士研究生学位论文 插表清单

插表清单

表 2.1 发送器设计指标 ....................................................................................................................................... 7

表 4.1 CML 驱动器的大致电气标准 ................................................................................................................ 31
表 4.2 发送器的 8 种均衡方案 ......................................................................................................................... 39
表 5.1 MOS 管不同放置方式对比 .................................................................................................................... 46
表 5.2 本文 SerDes 发送器后仿性能与其他文献对比 .................................................................................... 54

IX
南京邮电大学硕士研究生学位论文 绪论

第一章 绪论

研究背景

如今，伴随着大数据时代的来临，互联网和新存储技术正在快速发展，在这过程中产生
了大量数据，为了提高数据传输效率，需要更大的传输容量用于更少的时间传递更多的信息。
多通道的并行传输正在被用于同一时间传输多路数据，然而，随着数据传输速率的提高，不
同通道之间的信号偏移和码间干扰等问题变得非常关键，它影响了数据的大小、相位和差分
信号之间的波形对称性，这些很有可能导致数据传输错误，当传输的信号速率提升到 Gbps 之
上时，传输线对信号的影响也变得至关重要，它会加剧信号的高频衰减，使信号之间的相互
干扰变得更加严重，大大提高了误码率。因此，为了满足高速数据传输的需求，高速串行接
口 SerDes（Serial-Deserial）随之应运而生[1-2]。
串行器-解串器（SerDes，Serializer/Deserializer）系统作为高速串行链路的典型代表，它
已经跟随通信协议，广泛地应用于芯片互联、存储器、互联网等对有线通信要求很高的领域。
如图 1.1 所示，是它的原理框图，从图中可以看出，SerDes 的物理层主要是由 PLL（锁相环）、
发送器（包含并行-串行转换、驱动器、均衡等模块）和接收器（包含时钟数据恢复、均衡、
采样器、并行-串行转换等模块）三个模块组成。 PLL 模块将低频参考时钟源作为输入，产生
低抖动的高频时钟信号，从而为发送器模块和接收器模块提供精确的时钟信号。发送器通过
并串转换将并行总线上的多路并行数据转换为一路串行数据，并通过含预加重处理的驱动器
将其有效地驱动到信道中。接收器从信道中接收来自发射器的串行化数据，然后通过时钟数
据恢复、均衡、串并转换等步骤将串行化的高速数据恢复成原本的并行数据发送到并行总线
上。

发送器
并串转换 Driver
串行总线
并行总线

PLL

接收器
时钟数据恢复

串并转换 采样器
均衡器

图 1.1 SerDes 整体结构图

1
南京邮电大学硕士研究生学位论文 绪论
在目前的通信系统中，图 1.1 中的用于数据传输的信道，往往会受到阻抗不连续、串扰和
频率相关损失等一些非理想因素的影响。其中，频率相关损失的影响最为突出。通常，当数
据传输速率高达 10Gbps 时，背板（即用于连接各种线路接口插板的 PCB 板）通道会因其对
信号高频部分的衰减导致信号 ISI 恶化，从而引起误码率明显增大。尽管可以通过使用衰减
系数小的硬件来减少非理想的信道特性，但由于其成本较高，业界的主流做法是在芯片内的
驱动器和接收器中对信道进行补偿（相关电路被称为“均衡器”）。
随着诸多领域对高速和高质量信号传输需求的增加，高性能和高速的 SerDes 接口已经成
为集成电路设计领域的一个热门研究方向，本文基于台湾联华电子公司的 28nm CMOS 工艺
着重研究和设计了 16Gbps 的 SerDes 发送器电路和版图，主要解决了高速信号通过传输线后
会经历高频损耗的问题。

国内外研究现状

SerDes 技术最早的应用场所是广域网（WAN）通信，然而随着半导体工艺和 IC 设计水平

的不断进步，信号数据的最大传输速率越来越快，SerDes 技术的发展潜力也越来越大，因为
传统的数据总线模式已经无法完成高速数据传输功能。基于高速数据传输的需求，人们结合
了 SerDes 技术提出了多种新的协议方案，规范了串行传输的要求，其中包括速率、LANE、
接口的形式等指标，SerDes 也因此逐渐变成设计各种高速协议 PMA（Physical media adaptation，
物理媒介适配）层的核心。
目前，SerDes 的热门研究方向主要包括两个方面：高速和低功耗。国外对于 SerDes 的研
究远远领先于国内，在学术方面，早就有 17 篇关于如何利用背板传输的高速链路来传输数据
信号的论文发表在 2014 年和 2015 年的 ISSCC 国际会议上[3-19]。通过整理以上文献资料，可
以发现国外的高速 SerDes 设计都是基于 28nm 及以下的先进 CMOS 工艺。其中包括，来自美
国 LSI 公司的 Hiroshi Kimura 等人基于台积电 28nm 工艺设计了一个四通道且符合多种协议
的 SerDes 接口，它可以实现在 34 dB 信道损耗下无差错地传输 28Gbps 的数据，最大单通道
电路功耗为 560mW；还有来自美国 Inter 公司的 J. Kim 等人基于 14nm 工艺设计了一个工作
速率为 16-40Gbps 的 SerDes 发射器，该发送器集成了一个 4 抽头的 NRZ FIR 滤波器，可重
新配置以驱动 PAM4 编码的信号，发送器工作在 16Gbps 速度时的总体功耗为 195mW，40Gbps
时的功耗为 518mW[13]；2019 年，美国 IBM 公司华生研究中心机构的 Zeynep Toprak-Deniz 等
人基于 14nm CMOS FinFET 工艺设计实现了 PAM4 调制的 128Gbps 的 SerDes 发送器，其中
3-tap 的 CML 结构驱动器使用了分段式的尾电流源，最终测得发送器每 bit 消耗的功耗为
2
南京邮电大学硕士研究生学位论文 绪论
1.3pJ/b，这基本代表了目前国际上 SerDes 技术的最高水平[21]。在工业方面，德州仪器早在
2008 年就已经发布了一款传输速率高达 30Gbps 的双向四通道的 SerDes 芯片，其中每条通道
的数据带宽范围在 600Mbps-3.75Gbps 之间，并且为了保证高速数据传输完整性，该芯片还自
带了清除时钟抖动功能[26]。2019 年 5 月，在荷兰阿姆斯特丹举行的台积电技术研讨会上，美
国科睿通向世界展示了他们最新的 IP（知识产权核心）-PAM4 XSR Serdes。这个高性能 IP 基
于 7 纳米工艺，传输速率高达 112Gbps，符合 CEI-112G-XSR-PAM4 规范的要求[23]。同年，
Media Tek（联发科技）宣布其采用 7nm Fin FET 工艺设计出了 112G 远程 SerDes IP，该款 IP
基于对恶劣环境下高速数据传输的需求，设计时出于高性能信号处理的考虑，同时配备了
PAM4 和 NRZ (Non-Return-to-Zero，非归零) 信号，并且对传输距离进行了针对性的功耗优
化。2020 年 11 月，Marvell 公布了其首个基于 DSP（数字信号处理器）的 112G Serdes 解决
方案，采用了最先进的 5nm 工艺。该方案兼容不同的协议，比 7nm 工艺上的竞争产品的功耗
低 25%，并能提供大于 40dB 的插入损耗。从系统上讲，它有助于降低总体成本，提高系统可
靠性。
与国外相比，国内在 SerDes 领域的研究大幅落后，在 2010 年之前，几乎没有报道过关于
SerDes 的研究成果，直到 2015 年之后，才开始出现相关的论文，主要以清华大学、国防科技
大学、东南大学和复旦大学为主。国防科技大学的张旭东基于 65nm 工艺，设计了一款速率能
达到 6.25Gbps 的 SerDes 发送器，在驱动器电路中加入了可编程的预加重电路，最大能够弥
补 9.6dB 的信道损耗[24]；清华大学的 Fangxu Lü、Jianye Wang 等人基于 65nm 的标准 CMOS
工艺上设计实现了一款速率高达 40Gbps 的 Serdes 收发器芯片，该芯片正常工作速率即 40Gbps
时的功耗可达 890mw，在时钟频率为 20GHz，信道损耗为 15.3dB 条件下的误码率仅仅为
10-12 左右[27]。中国科学院微电子研究所的吕俊盛等人设计了一个基于 65nm 工艺的数据传输
率为 5Gbps 的低功耗电流模驱动器[26]。东南大学的 J. Chao 在 0.18um 工艺上设计了一个
6.25Gbps 的自适应均衡器[27]。在低功耗方面，中国科学院的陈帅等人基于台积电的 28nm 工
艺，设计并实现了一个速率为 4.488Gbps，而功耗仅为 23mW 的低功耗 SerDes 发送器[28]。
对比国内外的调研总结可知，国外在 SerDes 研究领域已经达到很高的水平，而国内由于
集成电路产业起步较晚，研究成果在数量和质量上与国外仍有较大差距。本文以此为契机，
研究和设计了一个最大数据传输率为 16Gbps 的低抖动 SerDes 发送器。

本文的主要工作内容

本文基于高速数据传输需求的背景，着重研究设计一款高速、低抖动的 SerDes 发送器。

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南京邮电大学硕士研究生学位论文 绪论
具体工作内容如下：
1、了解与高速数据传输有关的基本理论。在当今时代，随着时钟频率的提高，识别和解
决信号完整性问题越来越关键。本文对高速信号完整性进行了分析，讨论了高速信号传输过
程中可能会遇到的如介质损耗、噪声、码间干扰、串扰和回波损耗等问题，并针对这些问题
提出了相应的改善方案。
2、分析比较并串转换电路的三种经典结构，根据信号传输速率和发送器对数据抖动要求
的不同，在 20 位低速并行数据转换成 4 位并行数据的过程中使用了移位寄存器型并串转换
电路，在高速的 4 位并行数据转换成 1 位差分串行数据时使用了树形结构的串并转换电路。
3、研究了 CML 结构的驱动器，在与其他结构驱动器比较的过程中，阐述了 CML 结构
的优点，并在此基础上设计了输出数据电压幅值可调的驱动器，该驱动器还带有可调节预加
重功能，能够实现 0-10.46dB 的增益调节范围。

论文组织结构

本文最开始从 SerDes 相关领域的设计背景介绍引出了其重要的研究意义，并在此基础

之上研究了本文 SerDes 电路的整体框架及其相应重要电路模块的设计理论基础，并对各模
块结构和电路版图进行了功能描述及设计，后对相应子模块和整体电路与信道进行了仿真和
总结。文章具体将分为以下几个章节进行论述：
第一章从信息时代来临，数据量巨幅增加，传统的并行数据总线已经无法完成高速数据
传输的功能，引出了 SerDes 相关领域的研究背景及其重要的研究意义，研究了 SerDes 电路
的整体架构，并对国内外在 SerDes 相关领域的研究现状进行了对比，同时在本章最后总结
概括了本文的组织架构及每一章节的具体安排。
第二章首先介绍了 SerDes 发送器的经典结构并在此基础上引出了本文设计的 SerDes 发
送器结构。接着讲述了 SerDes 发送器的相关理论，分析了信号完整性的定义及影响信号完整
性的相关因素，同时介绍了衡量 SerDes 发送器串行链路的相关性能指标诸如眼图，抖动，误
码率等。
第三章先介绍了并串转换电路时钟分频电路的总体结构，接着分析比较了三种串并转换
结构的优缺点，确定了本文并串转换的整体架构，并进行了设计与仿真；同时介绍并实现了
时钟分频电路的设计，对其中关键模块进行了分析与仿真。
第四章介绍了驱动器的种类和实现原理，信号的预加重方案及实现方法，设计了电流模
结构的 2tap 预加重驱动器，并且给出了 driver 的输出眼图以及最后整体电路通过信道的输
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南京邮电大学硕士研究生学位论文 绪论
出眼图；
第五章介绍了版图绘制的注意事项，如何在版图绘制过程中减小各种寄生效应，给出了
SerDes 发送器的几个关键模块的版图，对版图进行后仿真，然后将它们拼接在一起，进行了
整体后仿真，并分析和对比了后仿真结果。
最后一章对本文所研究的内容进行了总结，并指出了本文的不足之处及未来需要进一步
研究的方向。

5
南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求

第二章 SerDes 发送器总体结构和设计要求

SerDes 发送器结构

2.1.1 经典 SerDes 发送器结构

经典 SerDes 发送器结构如图 2.1 所示，主要包含时钟分频模块、并串转换模块、阻抗匹

配网络和驱动器模块。它可以实现多位低速并行数据转换成一位高速串行数据的功能，从而
大大提高数据的传输速率。其中，时钟分频模块负责将锁相环传输过来的高频时钟根据需要
传输的并行数据的位数和并串转换电路的级数进行分频处理。并串转换模块利用时钟分频模
块产生的时钟将多位低速并行数据转换成一路高速差分数据，数据传输的极限速率正是由此
模块决定的。驱动器模块负责将并串转换模块得到的一路高速差分串行数据经过一定处理输
送到传输线上。最后的阻抗网络是为了和传输线的阻抗进行匹配，减小信号反射对传输的信
号质量的影响。
阻抗网络

阻抗网络

din<n-1> Tx_p
din<n-2>
并串转换 驱动器
din<0> Tx_n

div clk

PLL clk
时钟分频

图 2.1 经典 SerDes 发送器结构

随着半导体工艺的不断进步和数据传输速率的不断提升，经典的 SerDes 发送器已经无法

满足设计需求。因此，SerDes 的结构正在不断地更新。目前，已经发明了如半速率传输，改
变编码方式，信号加重等技术用来提高数据的传输速率的同时保证传输信号的质量。

2.1.2 本文 SerDes 发送器结构及设计指标

本文在经典 SerDes 发送器结构的基础之上，依据项目需求对结构进行了部分优化并设计

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南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求
出如图 2.2 所示的 SerDes 发送器的整体结构。本文所设计的 SerDes 发送器主要由 4 个部分组
成：时钟分频电路、并串转换电路、偏置电路和带预加重的线驱动电路。其中最初始的差分
正弦时钟（16GHz）是由芯片内部其他模块锁相环（PLL）电路提供的，其作为时钟分频电路
的输入，经过多级分频为并串转换电路提供数据采集所需要的时钟。电流偏置电路的基准电
流（100µA）同样也是由芯片内部其他模块带隙基准电路（Bandgap）产生，通过电流镜提供
线驱动电路的偏置电流；并串转换电路的工作就是负责将 20 路并行 800Mbps 数据信号转换
成两路串行差分 16Gbps 数据信号送入带预加重的线驱动模块，再由其完成信号的驱动和预
加重功能，以减小信号在信道上的高频损失，保证接受端信号的良好性。本文相对于经典的
SerDes 发送器结构，在并串转换电路中加入了重定时电路（retime），大大减小了由时钟引起
的数据抖动。另外，在最后的线驱动电路中，加入了预驱动的辅助电路，大大减小了前级电
路模块的负载，避免了输出波形可能会存在毛刺的问题。
并串转换电路 线驱动电路
mainp outp
Dout<19:0> 20:4 4:1 mainn 2-tap
20:4 4:1 16Gbps
重定时电路 重定时电路 postp 预驱动电路
800Mbps 并串转换电路 并串转换电路 预加重驱动器
postn outn

Bias
Current
Reference
Current
锁相环 16GHz 时钟分频电路 偏置电路 带隙基准
100µA

图 2.2 SerDes 发送器整体结构图

本文 SerDes 发送器是基于 JESD204B 协议设计的，它对发送器性能的要求如表 2.1 所示，

发送器输出眼图宽度要大于 0.85UI，数据抖动要小于 0.2UI。
表 2.1 发送器设计指标

指标及单位 描述

CMOS 工艺 UMC28nm 工艺

电源电压（V） 0.9±0.5%

最高数据传输速率（Gbps） 16

抖动（UI） ＜0.2UI

眼宽（UI） ＞0.85UI

信号完整性分析

如今，随着芯片工作速率的不断提升，怎样正确识别和解决信号完整性问题变得越来越
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重要。通常来说，判断一个信号是否具有良好的完整性并没有固定的标准，只要在我们需要
的地方信号能够具有所需的时间、持续时间和电压摆幅，那么我们就可以认定该信号的完整
性较好。当信号不符合这些要求时，就会出现信号完整性问题。其中，介质损耗、噪声、码
间干扰、串扰和信号反射等就是衡量信号完整性的主要指标。

2.2.1 介质损耗

目前芯片间的数据传输一般都是通过互连的金属线来实现的，这可以等同于图 2.3 所示
的背板传输模型。从图中可以看到背板两侧各有一个卡槽，用于插入两个芯片，它们之间通
过一个通孔和一个传输路径连接。一般来说，背板的传输路径是一条金属线。当金属线上的
交传输时，会产生趋肤效应[29-31]，并且载流子在导体中会存在分布不均匀的特点，离导体表
面越近的地方载流子密度越高。随着目前集成电路系统在工作过程中需要越来越高的数据速
率实现信息相互传递，趋肤效应也因此变得越来越严重。载流子在导线表面的集中导致导线
上的特征阻抗急剧增加，金属传输线上的信号明显衰减，这种信号衰减就被称作介质损耗。

封装

线卡通孔 1 2
S-parameters
TX IC 3 4
背板传输中的S参数
线卡 线卡路径

线卡 线卡 线卡 线卡
封装 背板路径 封装
通道 通孔 通孔 通道

传输路径

背板 RX IC

背板通孔
（a） （b）

图 2.3 背板传输模型（a）实际模型；（b）简化模型

介质损耗造成高频信号的衰减，在高速互连中明显地表现出来这种损耗的影响。如图 2.4
所示，是信号在 FR-4 背板以 6-Gb/s 即奈奎斯特频率为 3GHz 的传输速率下的典型损耗图。
从图中可以看出，传输线引入了与频率有关的损耗，越往高频，损耗越严重。在 6-Gb/s 即奈
奎斯特频率为 3GHz 的传输速率下，FR-4 背板的典型损耗为 20dB 到 30dB。超过 30dB，就
会对 I/O 均衡系统造成巨大的影响，可能会导致传输信号完全失真，接收端的眼图完全闭合，
无法正确传输想要的高速数据。因此，在 Gb/s 以上速率的信号互连中，如果链路特别长，介

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质损耗导致的高频衰减已经成为影响信号传输的主要因素，此时选择低质损耗的板材就显得
尤为重要。

0
-5.0
-10 Nyquist Frequency
-15
=Baud rate/2
-20

Loss(dB)
-25
-30
-35
-40
-45
-50
0 1 2 3 4 5 6.2
Frequency (GHz)

图 2.4 FR-4 背板传输信号频率响应

2.2.2 噪声

噪声是一个随机过程，它广泛存在于我们的日常生活中并且是无法完全消除的，同时它
对集成电路的设计也有着不可忽略的影响。噪声的出现限制了一个电路能够正确工作的的最
小信号电平。在 SerDes 发送器电路的设计中，由于发送器在发送随机信号数据时必定会经过
有损信道，因此会导致输出信号幅度经历大幅衰减，此时电路中存在的各种噪声就很有可能
会严重影响接收端信号的质量。当一个随机噪声 n(t)叠加到信号上，信号的幅度和时间分辨率
都会变差，眼图的高度和宽度都会减小，误码率会大大增加，因此，确定误码率和噪声幅度
的关系是很有必要的。
虽然噪声信号是随机的，但是预测它的幅度分布的概率。假设随机噪声 n(t)的幅度服从高
斯分布，且均值为 0，那么 n(t)的概率密度函数为:

1 −n 2
Pn = exp （2.1）
σ n 2π σ n2

式中，σn 代表噪声幅度的概率密度的均方根值，它表示的是噪声幅度落在[-σn， +σn]区间内的

概率为 68%，落在[-2σn， +2σn]区间内的概率为 98%，即如果噪声幅度服从高斯分布，那么它
的取值范围基本在[-2σn， +2σn]之内。
本文 SerDes 传输的随机数据是非归零码（NRZ），即信号电平只有“0”或“1”，假设它
们出现的概率相等，都等于 1/2，则随机数据的概率密度函数由 x=-V0 和 x=V0 组成。在概率
论的学习中可知，两独立随机变量的求和，则他们的概率密度求卷积[32]。因此，如图 2.5 所
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示，x(t)+n(t)的概率密度由他们各自的概率密度相卷积得到，其中阴影部分面积表示-V0+n(t)
的样本为正且 V0+n(t)为负的概率分布，也即采样错误的概率。

Px+n(x+n)
Pn(n)
Px(x)

-V0 0 +V0 0 n -V0 0 +V0 x+n

图 2.5 信号与噪声的概率密度函数

当采样发生错误时，即本是 1 的信号由于噪声的叠加被误判成了 0，同理，也存在本是 0

的信号由于噪声的叠加被误判成了 1 的情况。从图 2.3 可以看出两者发生的概率是相等的，
所以总的采样发生错误的概率为：
+∞
1 −( x + V0 ) 2
Ptot = 2 ∫ exp dx （2.2）
0 σ n 2π σ n2

令ｕ=(x+V0)/бn，式 2.2 可简化为：

+∞
1 −u 2 V
=Ptot 2= ∫
V0 /σ n 2π
exp
2
du Q( 0 )
σn
（2.3）

其中 Q(•)为“Q 函数”，且被定义为
∞
1 −z2
Q( x) = 2 ∫ exp dz （2.4）
x 2π 2

因为 V0 是信号的单端摆幅，是信号摆幅峰峰值 VPP 的一半，故总的采样错误的概率由式 2.3

可简化为 Q(Vpp/2бn)。而系统信噪比的定义就与 Vpp/2бn 有关，它是衡量信噪比的主要指标之

一.在整个带宽内对噪声的概率密度积分即可得到 бn。故在实际电路设计过程中，如果给定了
系统的误码率，我们就可通过是 2.3 求得系统所允许的最大噪声，从而满足设计要求。
在 SerDes 系统中，除了器件本身的白噪声外，外部噪声如电磁干扰噪声、电源接地噪声
等也会对 SerDes 系统的性能产生重大影响。为了有效地抑制噪声对电路的影响，除了使用多
finger 的 MOS 晶体管来减少白噪声外，还需要在电路层面上设计差分结构来减少外部噪声对
电路系统的影响。因此在整个 SerDes 链路中，信号是以差分模式传输的。

2.2.3 码间干扰

如图 2.6（a）所示，当一个周期性的方波经过一个简单的一阶 RC 低通滤波器后，输出波
形的上升沿和下降沿不再有限，而是会变缓，这是因为输入信号在经过低通滤波器后高频分

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量被衰减了。而在 SerDes 系统中，信道一般都是低通特性，并且由于发送的是随机二进制数，
就会产生和方波不一样的输出波形，这种现象就叫做“码间干扰（ISI）”[33]。
码间干扰严重影响了输出信号的质量，使输出眼图恶化，误码率增大。从图 2.6（b）中
可以看出，在多个 0 比特之间发送 1 比特，如 t1 时刻，输出电压将无法达到最大值 V0；同
理，在多个 1 比特之间发送 0 比特，如 t3 时刻，输出电压将无法达到最小值 0。这种前一个
信号影响下一个信号的现象就叫做码间干扰。在高速串行链路中，这种现象是我们不想遇见
的，因为这会导致输出信号的幅度会被输入信号的随机性所影响，使得接收端无法正确判断
出高低电平。例如，在 t1 和 t3 时刻的输出信号如果受到噪声影响，很有可能低于或高于阈值
电压 V0/2，使得本来应该输出 10 的信号被误判成了 01 信号。为了减小码间干扰的影响，我
们应该适量增加带宽，带宽越大，允许通过的高频分量越多，输出信号的上升下降沿越陡峭，
码间干扰就越小。同时为了减小输出信号的幅度与输入信号的随机性之间的相关性，通常会
对输入信号进行相应的编码，从而降低输入信号电平中一长串的“0”或“1”的出现概率，
减小输入信号电平的随机性。

Vin Vout
R1 C1

Vin Vin
Tb
V0
V0/2
Vout t Vout t
t1 t2 t3
(a) (b)

图 2.6 不同数据经过一阶 RC 低通滤波器后的波形（a）周期性方波；

（b）随机性方波

2.2.4 串扰

串扰是两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声[34]。容性耦合
引发耦合电流，而感性耦合引发耦合电压。当两段很近的导线发生串扰时，假设一段导线从
0 跳变为 1，会影响另一段导线电势小幅上升一点，再回落下来，这种小幅变化的电势被称作
毛刺，如果毛刺过大，就可能产生一个错误的逻辑信号出来，这是我们不希望看见的。
伴随着集成芯片的工作速率越来越快，为了有效提高数据传输速率，多个发射器和接收
器通常被集成到一个芯片中。如图 2.7 所示，串扰主要可分为两种类型：远端串扰（FEXT）
11
南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求
和近端串扰（NEXT），其中 FEXT 是攻击线的发射器在与受害者线的发射器在同一端时，攻
击线上发送器产生的信号激励通过信道耦合干扰受害线的信号，在远程受害线的接收器处产
生串扰。NEXT 位于受害线接收器的同一端，攻击线发射器通过信道耦合产生干扰，并在近
端检测串扰。由于金属线之间的电感耦合产生的电流与攻击线电流方向相反，电流只会从远
端流向近端，所以 NEXT 的电流是由电感和电容耦合电流相加得到的，而 FEXT 正好相反，
它是电容和电感耦合的电流差。

受害线
驱动器1 接受器1
FEXT

驱动器2 接收器2
攻击线

NEXT

接收器3 驱动器3
受害线

图 2.7 串扰分类示意图

从上诉可知，串扰主要是由寄生电容和寄生电感引起的噪声，为了减小串扰对信号的影
响，应尽量减小寄生参数。可以通过在版图设计中，增加金属线的宽度，增加金属线之间的
距离，增加空置的金属线来隔离信号线，尽可能减少平行线的长度等等，从而使数据信号边
沿跳变的时长有效减少，因此串扰对数据信号的影响被减弱。

2.2.5 回波损耗

回波损耗又称信号反射[35]，是在高速电路设计时经常会遇见的问题之一，它是信号从发
送器发送到传输线上，再被接收器接受的传输过程中，发送器、传输线和接收器的特征阻抗
没有匹配或不连续引起的非理想效应，可能会导致接收器最终接收到的信号波形发生失真。
如图 2.8 所示是数据在发送器及接收器之间的反射示意图。当接收端阻抗为 RL 与传输线阻抗
Z0 不匹配时，就会产生一个电压反射回发送端，此时若发送端阻抗 RS 与传输线阻抗 Z0 也不
匹配，那么同样的会产生一个电压发射到接收端，以此类推，产生多重反射。

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南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求
信号

Z0
反射
二次反射
Rs RL

图 2.8 数据在发送器及接收器之间反射示意图

在 SerDes 发送器的电路设计中，通常会是发送器的终端负载电阻与传输线阻抗进行匹
配，从而使得反射波可以被完全吸收。如图 2.9 所示，假设发送器终端电阻与传输线电阻的
特征阻抗均为 Z0，入射波在 t=0 时刻到达 A 点，那么电压将会被传输线电阻与发送器源端
电阻平分，所以 VA 的初始电压为 Vi/2，由于传输线有一定的延时，所以在 t=td 后，信号波
传输到 B 点，此处电路为开路匹配情形，所以 VA 将会全反射，反射回去的电压值为 Vi/2，
在经过传输线的延时 td 重新回到 A 点，加上 A 点本来的电压值 Vi/2，使得 A 点电压就等于
输入电压 Vi。此时，反射结束。
Z0,td
Z0 VT

VA
VT VA VB
VB
td td

图 2.9 源端匹配时的反射情形

基于上述，在设计发射器的驱动器时，不仅需要将串行数字信号转换为相应的模拟信号
以驱动到信道上，并且为了避免回波损耗，还需要设计准确的终端电阻，以匹配传输线的阻
抗。

串行链路相关性能指标

SerDes 发送器发送的随机数据通过信道传输时，都会受到外界干扰、噪声以及传输线的
低通特性的影响，导致接收端的信号质量变差，甚至发生传输错误。因此，需要有一定的指
标来衡量信号的质量。通常，在国际上，信号质量能否达到标准主要由抖动（Jitter）、眼图（Eye
diagram）和误码率（Bit error rate）三个指标来衡量。

2.3.1 抖动

抖动一般是指信号的某特定时刻相对于其理想时间位置上的短期偏离[36-38]。总体抖动(TJ)
13
南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求
可以根据抖动的幅度是否有界分为两大类，确定性抖动（DJ）和随机抖动（RJ）。如图 2.10 所
示，是抖动类型的分类图。其中，随机抖动（RJ）主要分为高斯抖动（GJ）和多重高斯抖动
（MGJ）两种类型，它的来源一般是器件热噪声和闪烁噪声，并且有着抖动幅度是无界的，
且在概率上服从高斯分布的特点，也就是它的分布范围主要集中在均值附近，然而从理论上
来说，它的峰峰值却是无穷大的，所以一般用均方根值来衡量随机抖动。而确定性抖动（DJ）
主要包含数据相关抖动（DDJ）、有界不相关抖动（BUJ）和周期抖动三种类型，确定性抖动
（DJ）有着可预测，固定值，非高斯分布和有界的特点，通常是由串扰、码间干扰、反射、
电源馈通和 EMI 干扰等现象引起。
总抖动
（TJ）

确定性抖动 随机性抖动
（DJ） （RJ）

数据相关抖动 周期抖动 高斯抖动 多重高斯抖动

（DDJ） （DJ） （GJ） （MGJ）

有界不相关抖动
（BUJ）

图 2.10 建立时间对数据相关抖动的表征

数据相关抖动时最常见的确定性抖动类型，并且数据的传输速率越高，它对信号的恶化
越显著。通常，数据相关抖动是由非理想系统的记忆效应引起的，即码间干扰引起的。当前
比特数据的变化在影响后一比特数据的同时也受到前一比特数据的影响。如上一节所分析的
那样，它一般取决于系统的单位冲激响应和输入信号的随机性。通常，我们用建立时间来衡
量阶跃响应的数据相关抖动。如图 2.11 所示。理想的阶跃响应是在一瞬间跳变到所需正常的
电压值，如黑色线条所示。但是实际系统会因为非理想效应使得实际输出信号会有着一定的
跳变沿，并且会在所需输出电压附近上下波动，经历一定的建立时间才会稳定到正常电压。
所以，建立时间越长，意味着数据相关抖动越大，信号的质量就会越差。

电压

理想阶跃函数
实际阶跃函数

建立时间

时间

图 2.11 建立时间对数据相关抖动的表征
14
南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求
在 SerDes 发送器的设计中，我们应该尽量减小数据抖动，保证电路系统系能达标。一般，
抖动通过绝对时间单位（S）和相对时间单位（UI）两种方式来衡量。

2.3.2 眼图

眼图是用于输入输出信号都为二进制随机信号的系统或电路的一种工具[3919]，这种工具
用来观察电路的非理想因素对输入信号造成的码间干扰会达到怎样的程度。为了直观地观察
码间干扰的大小，于是发展出眼图这种工具来帮助观察。眼图就是将所有比特的输出电压都
折叠在一个小的时间间隔里，例如在 2 比特数据的时间间隔里。如图 2.12（a）所示是经过低
通滤波器的一个二进制随机信号，该信号每一比特的时间长度为 1ns，该信号是在时域下画出
的。现在在图 2.12（b）中，我们让示波器只能显示 2ns 时间的波形，而且每隔 2ns 触发一次，
这样示波器上首先显示第一个 2ns 的波形，即 t1 到 t2 的波形，接着触发，显示第二个 2ns 的
波形，即 t2 到 t3 的波形，接着又触发，显示第三个 2ns 波形，即 t3 到 t4 的波形。每个波形
都占据了整个示波器界面，同时由于示波器的余晖作用，我们可以看到这几个 2ns 的波形在
示波器界面叠加起来了，得到了一个类似“眼睛”的图形，这就是眼图了。

t1 t2 t3 t4 t5
（a）

t1 t2

t2 t3

t3 t4

t4 t5
（b）

图 2.12 随机二进制数经过低通滤波器后的（a）输出波形；
（b）眼图叠加过程

如图 2.13 所示，一个眼图包含了很多衡量信号的性能指标，眼高表示信号的摆幅大小，
眼高越高，则噪声对信号的影响越小，信号抗干扰和串扰的能力越强。眼宽代表一个码元周
期内正确信号电平的时间，眼宽约宽，则 jitter 越小，码间干扰越弱。

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南京邮电大学硕士研究生学位论文 SerDes 发送器总体结构和设计要求
幅度

noise
YT1
YT2

eye height
Jitter

-YT2
-YT1
t
XT1 XT2 1-XT2 1-XT1

图 2.13 眼图所包含的信号性能指标

2.3.3 误码率

误码率通常是指一定时间内，传输的误码占总码数的百分比，它是衡量数据在规定时间
内数据传输精确性的重要指标[319]。误码的来源有很多，包括信号在低通信道传输后的高频衰
减，噪声和外部串扰引起信号幅度的变化，码间干扰等等，这些都可能会使本来想传输的信
号 0（或 1）被误判成了 1（或 0），从而使误码率增大，信号质量下降。

本章小结

本章先从经典的 SerDes 发送器结构介绍，引入了本文所设计的 SerDes 发送器结构总体

架构，分析了其中关键模块电路的功能，并在与经典的 SerDes 结构的对比中，突出了本文
SerDes 结构的优点，然后给出了 JESD204B 协议对本次 SerDes 发送器输出波形的参数要求
[41]
。接着介绍了高速串行链路中的信号完整性理论，讨论了恶化信号的一些因素：介质损耗、
反射、回波损耗和串扰，以及如何避免和削弱这些因素对信号的影响。同时引出了衡量 SerDes
发送器输出信号质量的主要指标：抖动、眼图和误码率。

16
南京邮电大学硕士研究生学位论文 并串转换及时钟分频电路设计

第三章 并串转换及时钟分频电路设计

并串转换和时钟分频电路总体结构

本文第二章已经描述了 SerDes 发送器的整体架构，主要由并串转换电路、时钟分频电路

和驱动器电路三部分组成。本章将会首先对前两个模块进行分析，如图 3.1 所示，是并串转换
和时钟分频电路的总体结构图。其中，并串转换电路主要分为两部分：20:4 和 4:1 并串转换
模块，时钟分频电路的输入时钟是来自芯片内部其他模块 PLL，经过多级分频处理后提供给
并串转换电路，用于采样数据。下文将会详细介绍并串转换和时钟分频具体电路的原理与设
计。

并串转换电路
20:4并串转换电路
5:1
MUX mainp
2:1 单端转差 2:1
mainn
MUX 分电路 MUX
5:1
MUX
Din<19:0> 20:4 4:1
4:1并串转换电路 16Gbps
20位并行数据 retime retime
5:1
MUX postp
2:1 单端转差 2:1
postn
MUX 分电路 MUX
5:1
MUX
clkp_div20

clkn_div20

时钟分频电路

clkp_div4 clkp_div2 clkp

五分频 clkn_div4 二分频 clkn_div2 二分频 16G
clkn

图 3.1 并串转换和时钟分频电路总体结构图

并串转换电路

并串转换电路也叫串化器，是 SerDes 发送模块的核心电路之一[42-45]。它的主要功能是将

多路并行信号转换为一路串行差分信号。常见的并串转换电路按照其结构特点，主要分为多
相位时钟结构、移位寄存器型结构以及树形结构三种类型，他们都有各自的优缺点。下文将
简单介绍这三种并串转换结构的原理及特点，再给出本文最终设计所采用的结构。

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南京邮电大学硕士研究生学位论文 并串转换及时钟分频电路设计

3.2.1 三种常见并串转换电路结构特点

常见的移位寄存器型结构的串化器如图 3.2(a)所示，由多个子单元通过级联形成，每个子
模块内部由一个 D 触发器和一个 MUX 选择器组成。其中，MUX 电路是由 sel 信号所控制的
采集数据模块，当某一位的 sel 信号有效时，MUX 模块则采集该位的并行数据信号，反之则
采集上级子模块传输过来的数据信号，D 触发器的作用则是在高速时钟 clk 的作用下将 MUX
模块采集到的数据向后延迟一拍并传输给下一级子模块的 MUX 电路，正如移位寄存器一样，
一级一级向后传递，最终就可以实现 N 位并行数据正确转换为一路高速串行数据的功能。其
时序关系也在图 3.2(b)中表示了出来，如果在 sel 信号的一个周期内，时钟信号 clk 的周期数
小于 N，其中 N 是数据位数，那么此种结构的并串转换模块只传输高位数据信号并且会自动
地忽略较低位的数据；相反，如果在 sel 信号的一个周期内，时钟信号 clk 的周期数大于 N，
那么并串转换模块就很有可能会采集到错误的数据信号，所以通常设计时 sel 信号的周期数
正好是时钟信号 clk 周期数的 N 倍。
移位寄存器结构由于自身结构的特点，可以实现任意位的并-串转换，并且由于其使用了
全局时钟 clk，所以它的输出抖动特性很好。然而，这种结构要求内部所有寄存器都工作在最
高的数据频率，这对寄存器来说，很难保证正确的时序要求。与此同时，这种结构可以实现
的最快数据传输速率是由全局时钟和寄存器本身的延迟共同决定的，当全局时钟和寄存器都
处于较理想状态时，这种结构可以实现非常高速率的并行-串行转换功能。然而，这种结构的
缺点也显而易见：由于其内部所有大量器件均工作在最高频率，这会导致非常大的电路功耗；
而且它需要一个高频且具有低抖动特性的全局时钟（通常是最高传输速率），这种时钟很难再
高频电路中实现。
sel

D<n-2> D<n-3> D<0>

0 0 0
D<n-1> Dout
D Q 1 D Q 1 D Q 1 D Q
–
Q –
Q –
Q –
Q
clk
（a）

D<n-1:0>

sel

clk

Dout D<n-1>D<n-2>D<n-3>D<n-4>D<n-5>D<n-6>

(b)

图 3.2 移位寄存器型结构(a)电路图;(b)时序图
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多相位时钟结构的并串转换电路也被称作并行并串转换电路，之所以称作多相位时钟结
构，是因为对于如 4 位数据的串行化过程，需要 4 个不同相位的时钟，如图 3.3 所示。D0-D3
是需要被串行化的 4 位数据，ck1-ck4 是串化它们所需要的四个时钟，其中每相邻两个时钟之
间的相位差都是 90°，且这四个时钟信号占空比均为 1/4。当四条支路中某一条支路的时钟
信号为高电平时，例如 ck0 为高电平时，此时其他几个时钟信号均为低电平，只有左边电路
第一条支路正常工作，采集数据 D0 至输出端 Dout，如右边时序图所示，即某一路时钟信号
为高电平时，就可以采集对应通路数据至输出端。这种结构电路相对简单，可以轻松实现多
路并行传输数据转换成一路串行数据。但是它也有着明显的缺点，对于需要转换的并行数据
位数 N，那么则需要 N 位多相时钟，每相邻两个时钟之间相位差是 360/N°，时钟占空比为
1/N，从而保证数据能够被正确采样。一旦 N 过大，时钟分频电路就需要产生很多相位的时
钟，这对电路设计来说是一个麻烦，且版图布局时这些时钟很有可能会相互干扰。同时，对
于数字电路中的门级电路而言，大量的扇入会导致数据传输速率变小，这与我们想实现高速
数据串行化的初衷是相悖的。
D0 00 D<3:0>
ck0

ck0
D1 01
ck1 ck1
Dout
D2 02
ck2
ck2
ck3
D3 03 Dout D0 D1 D2 D3 D0 D1 D2 D3
ck3
（a） （b）
图 3.3 多相位时钟结构(a)电路图;(b)时序图

图 3.4 是一个简单的 4:1 树形结构的并串转换电路及其时序图，它是由 2 级树形结构和最

后的重定时电路组成的。工作原理如下：首先对最高速的时钟 clk 进行连续两次二分频得到
clk/2 和 clk/4，其中四分频的时钟 clk/4 送入第一级并串转换电路，当 clk/4 为高电平时选择
D3 和 D1，低电平时选择 D2 和 D0，这样就可以实现 4 位数据经过两次奇偶分为两组数据，
再对这两组数据经过一定延时即 D3，D1 这组数据比 D2，D0 这组数据延时一个数据位，接
着将这两组数据传输到第二级并串转换电路，该电路利用二分频的时钟 clk/2 实现这两组数据
串行化的过程，得到一路串行 Dbuf 数据。最后最高速的时钟 clk 利用 D 触发器对该数据重新
采样，从而减小时钟引起的数据抖动和不必要的毛刺。这种结构的并串转换电路能够传输的

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数据速率很高，但是其电路结构复杂，设计时难度较大，同时对最后一级 MUX 的时钟信号
的质量要求很高，所以一旦时钟信号有了轻微的抖动，就很有可能会导致数据采集错误。

D3 clk
0
D2
1
clk/2
0 Dbuf Dout<3:0>
D Q clk/4
1
D1
0
D0 D<3:0>
1

Dbuf D0 D1 D2 D3
clk
1/2 1/2 Dout D0 D1 D2 D3
clk/4 clk/2
（a） （b）

图 3.4 树形结构(a)电路图;(b)时序图

3.2.2 本文并串转换电路设计

经过上一节对常见的三种并串转换电路的介绍，本文将结合这三种结构各自的优缺点及
本次 SerDes 发送器传输高速数据的特征，提出了将并串转换电路分为 20:4 和 4to2 两部分来
实现的方案。其中，第一部分是通过 4 个 5:1 的 MUX 将 20 位并行传输数据转换为 4 路两次
奇偶关系的串行数据信号，由于这部分数据传输速率较低，所以使用的是移位寄存器型并串
转换电路；第二部分是将第一部分得到的 4 路两次奇偶关系的串行数据信号最终转换成一路
高速串行差分数据，这部分由于数据传输速率很高，使用的是树形结构的并串转换电路。
因为第一部分 20:4 的并串转换电路是由 4 个 5:1 的 MUX 组成的，所以这里我们只需分
析一下 5:1 的 MUX，其结构如图 3.5 所示。该 MUX 电路采用的是移位寄存器型结构，使得
电路设计相对简单，并且在版图布局时，可以使输入的并行数据信号线走线保持一致，有利
于减小延时不等对信号传输的影响；与此同时，能够使用同一时钟信号来控制多位并行数据
的写入和读取，大大减小了时钟引起的数据抖动。该电路由五个子模块串联而成，每个子模
块包含一个二选一的 MUX 和一个 D 触发器，占空比为 20%的差分五分频时钟信号
（clkp_div5_20%、clkn_div5_20%）是二选一 MUX 的控制信号，当 clkp_div5_20%有效时，
MUX 将会采集新的数据信号，当 clkn_div5_20%有效时，MUX 将会传递上一级从 D 触发器
接受过来的数据信号，clk 控制 D 触发器将数据信号延时一拍，这样，经过 5 个时钟周期就可
以将并行输入的 5 位串行数据转换成 1 位串行数据。

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D<19> 0
D Q 0
vdd 1 D Q 0
1 D Q 0
D<14>
1
1
D Q 0
D Q
Dout1
D<9> 1
D<4>
D<0>
clkp_div5_20%
clkn_div5_20%
clk

图 3.5 5:1MUX 结构图

第一部分的 20:4 的并-串转换电路已经将 20 位并行数据转化为 4 路具有两次奇偶关系的

串行数据，后一部分并串转换模块的作用是将从前一级接收的两次带奇偶校验的四路串行数
据信号转换成一路高速串行数据信号。由于要串行化的第二级 4:1MUX 模块的最高数据速率
达到 16Gbps，故采用树形结构的并串转换电路。本设计采用的 4:1 并串转换电路在结构上由
两个并行的 2:1 并串转换电路先完成 4:2 的转换，然后将得到的 2 路高速数据经过单端转差
分电路，得到两组高速差分数据（8Gbps），最后再由 2 个并联的 2:1 并串转换电路将这两组
差分数据合成两路，所以这里只需要分析一下 2:1 的并串转换电路。如图 3.6 所示，是本文
2:1 的并串转换电路的实现方式。它主要包含了两个 D 触发器或者锁存器对从上一级接受的
两路高速串行信号（8Gbps）进行重定时（触发器的时序要求更宽松，而锁存器的结构更简单，
功耗更低），接着通过给锁存器使用反相时钟，使得通路 2 与通路 1 的信号相差半个时钟周
期，方便二选一 MUX 对信号进行采样。在得到两路 16Gbps 的高速串行数据后，其中一路作
为驱动器的预加重信号，还需经过多个 D 触发器组成的 4:1 retime（重定时）电路，使这两路
串行数据变成差分数据的同时，保证它们之间的延时是一个码元周期。

8Gbps D Q
串行数据 DFF 通路1
2:1 16Gbps
MUX 串行数据
8Gbps
D Q D Q
串行数据 DFF Lat 通路2

clkp clkn
(8GHz)

图 3.6 2:1MUX 结构图

通过 4 组 5:1 的并串转换电路和 4:1 的并串转换电路的串联，本模块就可以完成 20 路并

行 800Mbps 数据转换成 1 路 16Gbps 高速串行数据的目标，从而满足本次 SerDes 发送器设计
指标。
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3.2.3 并串转换电路仿真结果

本文所设计的并串转换电路分成了两个部分，即 20:4 并串转换和 4:1 并串转换模块，前

文已经介绍过 20:4 并串转换模块是由 4 个 5:1 的 MUX 组成的，所以在仿真 20:4 并串转换模
块时，只需验证 5:1 MUX 电路能否正常工作。如图 3.7 所示，是 5:1 MUX 电路在 tt 工艺角，
温度为 45℃下通过 Spectre 仿真器仿真得到的瞬态波形图，通过瞬态仿真结果可以明显看出
5:1 MUX 能够正常实现 5 位并行数据转换成 1 位串行数据的功能。

sel

D<19> 0 0
1
D<15> 0
1
D<11> 0
1
D<7> 0

D<3> 0 0
1 1 1

Dout 0 0 00 00 0

图 3.7 5:1MUX 模块瞬态波形图

4:1 并串转换模块电路是由两个并行的 2:1 并串转换电路先完成 4:2 的转换，再由一个串

联的 2:1 并串转换电路将两路数据合成一路，所以这里只需要仿真验证一下 2:1 的并串转换电
路能否正常工作。图 3.8 是 2:1 MUX 电路在在 tt 工艺角，温度为 45℃下通过 Spectre 仿真器
仿真得到的瞬态波形图，通过瞬态仿真结果可以明显看出 2:1 MUX 能够正常实现 2 路并行数
据转换成 1 路串行数据的功能。

selp
1

Dina
0 0

seln
1

Dinb 0 0
1 1

Dout
0 0 0 0

图 3.8 2:1MUX 模块瞬态波形图

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在分别对并串转换电路中的两部分模块仿真验证后，需要对并串转换电路整体进行仿真。
如图 3.9 所示，是并串转换模块整体电路的输出瞬态波形图。从图中可以看出，并串转换电路
最终可以实现 20 位并行数据转换成两组 16Gbps 高速差分串行数据信号的功能，其中 post 信
号相对 main 信号严格延时了一个码元周期，用于驱动器的预加重处理。

mainp 62.5ps

mainn

62.5ps
postp

postp

图 3.9 并串转换电路最终输出波形

时钟分频电路

在高速 SerDes 发送器的设计中，串行器串化数据的过程中需要 1/2 时钟，1/4 时钟，1/20

时钟，而这些时钟都来自时钟分频电路。如图 3.10 所示，是本文 SerDes 发送器时钟分频电路
总体结构图。该电路主要包括正弦转方波电路、二分频电路、五分频电路和延时电路几个模
块。正弦转方波电路是为了把锁相环输出的差分正弦信号转换成标准的差分方波时钟信号；
二分频和五分频电路是为了得到低频时钟信号，用于低位串化器中数据的采样；延时电路主
要有多个反相器构成，通过使用不同个数的反相器，使得不同频率时钟之间的延时差满足系
统采样需求，如 D 触发器的建立时间等，从而保证在串化器中数据采样的正确性；单端转差
分电路是为了将分频得到的单端低频时钟信号转换成差分时钟信号。下文将会详细分析每个
电路的结构与设计。

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clkp Delay cell 1

clk_div2 clk_div2_p
正弦转方波 Div2 单端转差分
clk_div2_n
clkn

Delay cell 2
PLL clk_div4 clk_div4_p
Div2 单端转差分
clk_div4_n

clk_div20_p
clk_div20_n Div5

图 3.10 时钟分频电路总体结构图

3.3.1 正弦转方波电路

在本设计中，最原始的 16G 差分时钟信号是由 PLL 提供的，但是该信号是以正弦波输入

进来的，而由于本文所有并串转换电路为了降低功耗，均采用 CMOS 电路结构，所以时钟分
频电路要先通过图 3.11 所示的正弦波转方波电路将 PLL 产生的 16GHz 的差分正弦信号转换
成标准的 16GHz 差分方波时钟信号。该电路主要是由 ac 耦合电容，自偏置电阻和反相器构
成，首先，16GHz 正弦信号经过 ac 耦合电容后滤除了共模直流信号，只传输了交流信号，再
经过一个由电阻自偏置的反相器结构，稳定了输出共模电平。设计时要注意 ac 耦合电容的容
值要尽量在反相器的输入电容容值的 5-10 倍，这样隔直通交的效果更理想，并且自偏置电阻
的阻值要比反相器的输出电阻阻值大很多倍，这样可以降低功耗的同时，保证了一个较大的
增益。另外，ac 耦合电容和自偏置电阻在电路中是以串联的形式连接在一起，所以它们相当
于一个 RC 高通滤波器，这个高通滤波器的转角频率必须要低于 16G，才能保证时钟信号无
损的通过。经过自偏置电阻结构的反相器后的时钟信号仍然不是方波信号，需要经过由两个
反相器首尾相连组成的双稳态电路，使得输出信号更加稳定，最后再经过一级或多级反相器
的放大，便可得到最终所需要的方波时钟信号。

R1
C1

16Gbps 16Gbps

C1
R1

图 3.11 正弦波转方波电路

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3.3.2 二分频电路

得到了 16Gbps 的差分时钟信号后，首先需要对该差分时钟信号进行二分频，得到 8GHz

的时钟信号，用于最后一级 2:1 的数据串化采样。通常二分频电路都是由一个 D 触发器和反
相器构成，通过把 D 触发器的反向输出端和输入端短接，便可得到输入时钟频率一半的输出
信号。由于本次设计时钟频率高达 16GHz，普通结构的 D 触发器可能速度不够，故采用速度
更快的 C2MOS D 触发器[46]，如图 3.12 所示。该电路是由 8 个反相器构成，采样时钟信号是
一对差分时钟信号，正好与我们得到差分时钟信号相匹配。它的具体工作原理如下：当 clkp
为低电平时，即 clkn 为高电平，M3 管和 M2 管导通，M1-M4 相当于组成了一个反相器，将
输入信号反向输出至 P 点，而此时 M7 和 M6 是截止状态，所以 P 点电压将会暂存在 P 点的
寄生电容上，该电容包括 M3、M2 的漏电容和 M8、M5 的栅电容；当 clkp 从低电平变为高
电平时，M3、M2 截止，输入电压的变化不影响 P 点电压，而 M7、M6 管导通，和 M8、M5
一起组成了一个反向器，将 P 点电压也就是输入信号的反相电压再反向输出至 Q 点，从而完
成了时钟从低到高时，输入信号 D 可以输出至 Q 点，符合上升沿触发的 D 触发器的机制。同
时该电路还有一个非常好的优点：只要时钟边沿的上升和下降时间足够小，那么由 clkp 和 clkn
时钟控制的 C2MOS D 触发器对时钟重叠是不敏感的，大大减小了由时钟引起的数据抖动。

M4 M8

clkp M3 clkn M7

D P Q

clkn M2 clkp M6

M1 M5

图 3.3 C2MOSD 触发器

3.3.3 五分频电路

在 5:1 的并串转换电路中，需要使用 4GHz 和 800MHz 这两种不同频率的时钟信号，其

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中 4GHz 时钟是由上一节得到的 8GHz 时钟在经过一次 2 分频得到的，而 800MHz 时钟需要
在 4GHz 时钟的基础上经过经过 5 分频电路得到。本文所设计的 5 分频电路结构正如图 3.13
所示。该电路由多个 D 触发器、反相器以及与非门等门电路构成的组合时序电路，输入是一
对频率为 4GHz 的差分时钟信号，输出是两个频率为 800MHz 的时钟信号，但其中一个信号
占空比是 20%，另一个是 40%。通过求该电路输出方程、激励方程以及状态方程，接着列出
状态表和状态转移图，就可以分析出该电路工作原理，具体可参考数字电子技术课程中时序
电路分析与设计章节中的详细例子。
clk_800MHz_40%
D Q

clk_800MHz_20%
D Q
D Q

D Q
D Q D Q

clkp_4GHz

clkn_4GHz

图 3.4 五分频电路

3.3.4 单端转差分电路

由于本次设计的 MUX 结构都是使用双沿传输结构，这样可以将触发器或者高速锁存器

的极限工作频率由 16GHz 变为仅为原来的一半 8GHz，大大降低了时序要求；同时，高速时
钟传输的带宽要求也随之降为原来的一半，降低了设计瓶颈。故对于得到的 1/2 时钟，1/4 时
钟，1/20 时钟都需经过图 3.14 所示的单端转差分电路。该电路主要由传输门和反相器构成，
时钟信号会经过两条支路从而变成差分时钟信号，两条支路的唯一区别在于其中一条支路会
先经过一个反相器，而另一条支路会先经过一个传输门，后面的电路结构对于两条支路来说
是相同的。所以通过合理设置反相器和传输门的尺寸，使得他们的延时相同，便可以得到所
需的差分时钟信号。

clkp

clk

clkn

图 3.5 单端转差分电路

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3.3.5 时钟分频电路仿真结果

时钟分频模块是 SerDes 发送器整体电路中至关重要的一环，它决定了并串转换电路采集

的数据信号的质量，如果时钟有着较大的抖动或者占空比失真，就很有可能导致串化器采集
数据发生错误。在对时钟分频电路仿真时，在 tt 工艺角，温度为 45℃，电源电压是 0.9V 条
件下，给时钟分频电路一对差分正弦信号输入，然后在 spectre 仿真器中跑一个精度为 0.2ps，
时长为 20ns 的瞬态仿真，便可得到如图 3.15 所示的瞬态波形图。从仿真结果可知，时钟分频
电路能够把输入的差分正弦信号转换成差分方波信号，并且对该信号依次实现二分频、四分
频和五分频的功能。

clk clk

clkp clk_div2

clkn clk_div4

（a） （b）

clkp_div4

clkn_div4

clk_div20_40%

clk_div20_40%

（c） （d）

图 3.6 时钟分频电路瞬态波形图：
（a）单端转差分电路；（b）二分频电路；

（c）四分频电路；
（d）正弦转方波电路

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南京邮电大学硕士研究生学位论文 并串转换及时钟分频电路设计

本章小结

本章最开始给出了本文 SerDes 发送器并串转换和时钟分频电路的总体结构，接着再对他

们分别进行具体分析。对于并串转换模块，首先介绍了常见的 3 种并串转换电路结构，并结
合它们各自的优缺点，从 20:4 和 4:1 两个部分详细阐述了本文并串转换电路的结构及具体设
计原理，并对该电路进行了仿真，给出了相应的仿真结果，证实了该模块功能的正确性。对
于时钟分频电路亦是如此，介绍了其内部主要几个关键电路的分析与设计，最后通过仿真来
验证时钟分频电路能否正常工作，从仿真结果可知，该模块可以实现正弦转方波、分频和单
端转差分的功能。

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南京邮电大学硕士研究生学位论文 SerDes 发送器的驱动电路设计

第四章 SerDes 发送器的驱动电路设计

根据第二章的结构框图可知，本文 SerDes 发送器的驱动电路主要由预驱动和最后的电流

模逻辑驱动器两部分组成，二者结合在一起组成了两 tap 的预加重电路。本章将首先介绍驱
动器的原理，并引入了两种典型结构的驱动器即低压差分信号传输（LVDS）和电流模逻辑
（CML）驱动器，同时根据二者的优缺点和实际电路需求选择了其中的 CML 驱动器。接下
来将会介绍在 SerDes 电路发送端弥补信号经过传输线的高频损失的方法的原理，也就是预加
重电路的原理。最后给出具体电路的设计和仿真结果，并且由于事先在前仿真电路中加入了
一些模拟版图寄生参数，所以后仿真的结果可能会与前仿真差不多，甚至会优于前仿真结果。

驱动器

当多路并行数据信号经过并串转换电路后，变成了一路高速串行数据信号，此时信号仍
然是以数字信号的形式传输的，即离散的 0、1 串。这种类型的数据无法在芯片内长距离传输，
也不可能通过片外的信道传输，所以需要能够对这种类型数据信号进行处理并发送到信道上
的驱动电路。
通常，驱动器根据输入数据信号的传输模式可以分为单端驱动器和差分驱动器两大类，
如图 4.1 所示。由于很早之前，数据传输速率很低，单端驱动器因其结构简单，易于设计从而
被大众广泛使用，它主要实现了将一组串行的数据信号驱动到单一通道的信道上的功能。差
分驱动器，顾名思义，其输入信号是一组差分数据信号，它能够将这组差分信号驱动到双通
道的信道上。

图 4.1 单端驱动器和双端驱动器

在早期数据传输速率还比较低的时候，对于单端驱动器，虽然很容易受到电源和地电压
的变化、数据跳变产生的毛刺和外部环境噪声的影响，但是这种影响非常小，可以忽略。然
29
南京邮电大学硕士研究生学位论文 SerDes 发送器的驱动电路设计
而随着数据传输速率的不断增大，这种影响也随之被放大，此时单端驱动器已经无法正常工
作，差分驱动器也应运而生。由于差分驱动器的输入信号是一组差分信号，外部环境噪声同
时影响着这两个信号，并且使得信号的变化是相同的，所以当这两组信号进行相减时，外部
噪声分量被抵消了，只保留了数据原本的信息，有效地抑制了电磁干扰和噪声。另外，输出
的差分信号相减将会得到相比于单端驱动器两倍的输出摆幅，使得差分驱动器更适合远距离
的高速数据传输。所以本文驱动器都是基于差分驱动器的基础上进行设计的。
差分驱动器被研究的最多的就是电流模逻辑（CML）和低压差分信号（LVDS）驱动器，
下文将会详细的介绍这两种差分驱动器的电路结构、工作原理和优缺点。

4.1.1 CML 驱动器

如图 4.2 所示，是电流模逻辑驱动器（Current-Mode Logic Driver）的结构图[47-49]，它在

结构上类似与简单的电阻负载的差分放大器。M3 管作为固定偏置的尾电流源，为电路提供一
个相对稳定的大电流。M1 与 M2 管是差分信号的输入管，在电路中作为开关管使用，控制尾
电流只从某一条支路流过。同时，电路负载通常采用两个 50 欧姆的电阻，用于和传输线阻抗
进行匹配。当电路正常工作时，例如 vinp 是高电平，vinn 是低电平时，M1 管导通，M2 管截
止，尾电流全部流过 R1，R2 没有电流流过，从而输出端 voutn 的电压是 VDD-Ibias*R，voup
的电压是 VDD，最终的输出差分电压是 Ibias*R。

R1 R2
Voutn
Voutp

Vinp M1 M2 Vinn

Vbias M3 Ibias

图 4.2 CML 驱动器

电流模逻辑在模拟集成电路设计领域虽然并没有明确的电气规定，但是确实所有的接口
技术中最简单的一种。通常，根据设计经验可以给出如表 4.1 的一个大致工作范围。

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南京邮电大学硕士研究生学位论文 SerDes 发送器的驱动电路设计
表 4.1 CML 驱动器的大致电气标准

理论参数 功能描述 最大值 最小值 单位

VOD 输出差分电压 640 1400 mV

VCM 共模输入电压 VDD-0.2 180

VIN 单端输入电压 VDD-0.6 VDD+0.2 V

VIND 差分输入电压摆幅 400 1200 mV

CML 结构的驱动器有着明显的优缺点，优点是结构简单；电流较大，驱动能力强，可以
传输高速数据；采用差分结构，抗干扰能力强；易于均衡。缺点是功耗较大。

4.1.2 LVDS 驱动器

低压差分信号驱动器（Low-swing Voltage-Mode Driver）电路结构如图 4.3 所示[50-51]，它

包含四个相当于开关管的 MOS 管和一个能够提供稳定电流的电流源，通常是 3.5mA。当电路
正常工作时，假如 vinp 是高电平，vinn 是低电平，此时 M1 和 M4 导通，M2 和 M3 截止，则
输出端 voutn 是高电平，voutp 是低电平。

I1

Vinp M1 M2 Vinn
Voutn
Voutp
Vinn M3 M4 Vinp

图 4.3 LVDS 驱动器

LVDS 驱动器具有以下优点：快速，因为电气标准规定输出摆幅为 247mV 至 454mV，所

以可以快速切换输入信号数据；低功耗，因为驱动电流一般为 3.5mA，终端匹配电阻一般为
100Ω，所以驱动电流与其他驱动方式相比非常小，所以功耗低；抗干扰能力强，其采用差分
输入和差分输出的传输方式，可以很好地抑制噪声。此外，LVDS 驱动器还具有成本低、集成
度高等优点。但是，在传输高速数据信号时，由于信道衰减等因素，在接收端很难保持良好
的开放性，在不改变输出信号电平标准的情况下，LVDS 传输的理论极限只能达到 1.92Gbps。
由于其速率的限制，LVDS 接口技术无法满足 Gbps 高速传输系统中高质量的数据传输。

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4.1.3 LVDS 驱动器和 CML 驱动器对比

根据前两节的分析，我们可以知道 LVDS 驱动器和 CML 驱动器都有着各自的优缺点，

因为它们都是差分结构，所以都具有较强的抗辐射和抗共模噪声能力，但是相较于 LVDS 驱
动器，CML 驱动器有着驱动能力强，速度快等优势，但同样由于 CML 驱动器的电流大，它
比 LVDS 驱动器的功耗要大。图 4.4 形象地比较了两者在功耗和能够传输的最高数据率之间
的折中。

功耗

CML
LVDS

100M 1G 2G 3G 10G
最高数据率（bps）

图 4.4 LVDS 驱动器和 CML 驱动器性能对比

预加重电路原理

由第二章的知识可知，SerDes 发送器最终输出的高速串行数据需要通过传输线到达接收
端，而目前的传输线都有着低通的特性，它会损失信号的高频分量，使得接收端可能无法正
确识别信号，导致误码率增加。所以为了弥补信号通过传输线的高频损失，一般在 SerDes 发
送器中都会使用预加重或去加重技术。由于本文使用的是预加重电路，所以接下来将会详细
介绍其电路结构及原理。

4.2.1 信号加重原理

当前，芯片间的数据传输一般是通过使用金属线作为互连来实现的，它可以等效为背板
传输模型，如第二章所描述的那样，信号的低频损耗较低，而高频损耗随着频率的增加而不
断增大，这将会导致时域上信号的上升下降沿变缓，再加上信号本身可能会经历衰减，最终
可能会导致接收端的信号眼图几乎闭合，如图 4.5 所示。

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发送信号频谱 信道频率响应 接收信号频谱

信号 信号 信号
幅度 幅度 幅度

频率 频率 频率
（a）

（b）

图 4.5 信号通过信道的衰减示意图（a）理论分析图；
（b）实际仿真图

一般来说，对于这种信道低通滤波特性引起的信号高频损耗的解决方法有两种。第一种
就是去加重技术，它的原理就是通过降低发送端信号的低频分量，使得信号通过信道后高频
衰减程度与低频一致，从而接收端信号虽然在幅度上有所降低，但是在频谱图上的形状几乎
保持不变，从而减小了信号之间的码间串扰，其原理如图 4.6 所示。

发送信号频谱 去加重后信号频谱 接收信号频谱

信号 信号 信号
幅度 幅度 幅度

频率 频率 频率

图 4.6 去加重原理图

另一种更为常见并且本文将会使用的方法就是预加重技术，它通过事先增加信号的高频
分量，从而可以抵消信号通过信道后的高频损耗，使得接收端信号的频谱与发送端信号频谱
保持一致，从而削弱码间串扰给信号带来的影响，其原理如图 4.7 所示。

发送信号频谱 预加重后信号频谱 接收信号频谱

信号 信号 信号
幅度 幅度 幅度

频率 频率 频率

图 4.7 预加重原理图

通常预加重电路都有 2-3 个抽头设置，即预抽头（pre_tap），主抽头（main_tap）和后抽

头（post_tap），预抽头表示对向前平移一个码元周期的信号进行幅度处理，主抽头表示对当
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前信号进行幅度处理，后抽头表示对向后平移一个码元周期的信号进行幅度处理。一般，这
些处理都是可以通过可编程尾电流源大小对信号幅度加强实现可控。

4.2.2 前馈均衡电路

FFE（Feed-forward-feedback）前馈均衡器是一种经常使用的预加重技术，它是基于数字
信号处理中有限长度冲激响应滤波器（FIR）的原理实现的[52-55]。对于 SerDes 发送器的均衡，
我们要考虑的 FIR 必须具有高通特性，以此来提前补偿一定程度的信道损耗。图 4.8 给出了
一个简单的 2 阶 3-tap 结构的 FIR 例子。

X[n] X[n-1] X[n-2]

T T

C0 C1 C2

Y[n]

图 4.8 2 阶 3-tap 结构的 FIR

从图中可知，该结构主要由延时单元、乘法器和加法器构成。输入信号经过两拍延时得
到两个抽头信号，再将这三个信号分别乘以不同的抽头系数经过加法器的叠加，便可得到最
终的输出：
Y[n] = C0 X[n] − C1 X[n − 1]−C0 X[n − 2] （4.1）
其中 Cn 为抽头系数，X[n]是输入的数字形式的信号，对于上式进行 Z 变换，可得系统的冲击
相应为：
H(z) = 𝐶𝐶0 − 𝐶𝐶1 𝑧𝑧 −1 − 𝐶𝐶2 𝑧𝑧 −2 （4.2）
根据信号与系统知识，可知当 z=1 时，该系统处于低频状态，当 z=-1 时，系统处于高频状态，
由此可画出图 4.9 所示的系统冲击响应幅度频谱图。从图中可以看出，该 FIR 系统可以抬高
信号的高频分量，抬高的幅度是由抽头系数决定的。通过设置合适的抽头系数可以有效弥补
信号通过低通信道的高频损耗。

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|H(z)|
C0+C1+C2

C0-C1-C2

频率

图 4.9 2 阶 3-tap 结构 FIR 系统的幅度频谱图

FFE 前馈均衡器通常用于 SerDes 发送器中，有时也会用接收器中，发送器中的 FIR 均衡

器结构相对简单，延时一拍的功能可以通过 DFF 触发器实现，对于可控的抽头系数可以通过
改变尾电流源的大小实现。
图 4.10 显示了一个实际的 3tap 预加重电路，从图中可以看出经过串行化后的一路高速差
分数据，经历了一拍延时到达 main 驱动器的输入端，经历了两拍延时到达 post 驱动器的输
入端，最后通过将这三个驱动器的输出端连接在一起，使得它们的输出实现叠加功能，便可
得到最终的预加重波形。图中右侧波形表示的分别是只有 post、只有 pre 和 post、pre 同时存
在时的发送器输出端的波形，在以上三种情况下，驱动器的输出波形是不一样的。只有 pre 或
post 存在时，输出波形将会出现 4 个不同的电压值，而当 pre 和 post 同时存在时，输出波形
将会出现 6 个不同的电压值。
以 ipre=0 作为例子，通过计算可得预加重的增益：
A1 = (imain + ipost) ∗ R1 （4.3）
A2 = (imain − ipost) ∗ R1 （4.4）
从而通过上面的内容，可知预加重效果：
𝐴𝐴1 𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖+𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖
EQ = 20 log10 𝐴𝐴2 = 20log10 𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖−𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖𝑖 （4.5）

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pre

Ipre R1 R1

tx_p
s_n
s_p A1
延时一拍 main A2
tx_n

Imain

Ipost≠0
Ipre=0 Ipost=0
Ipre≠0
延时两拍 post

Ipost

图 4.10 3-tap 预加重电路结构及波形图

从上述公式可以看出，预加重增益大小依赖于驱动器尾电流源的大小，所以在设计时，
可以将尾电流源设计成可编程的结构，从而实现预加重效果可调，同时适应不同的信道衰减
和功耗之间的折中关系。

2-tap 预加重电路设计

本文 SerDes 发送器驱动电路整体是由预驱动电路和 2-tap 的预加重电路组成。它们都是

采用电流模逻辑驱动器设计而成，下文将详细介绍 2-tap 预加重驱动器的设计方案。

4.3.1 预驱动电路

在高速 SerDes 发送电路中，通常驱动器的输出需要直接接到 pad 上，这就要求了驱动器

必须能够驱动非常大的负载。如果只使用一级 CML 放大器，就会导致该放大器必须具有一个
非常大的尾电流，从而导致输入管以及尾电流源管的尺寸特别大，增大了前一级负载，可能
会导致信号产生严重的失真。
通常来说，预驱动电路都是由好几级的放大器级联组成。在设计时，一半设计成锥形结
构，即第一级到最后一级放大器的尺寸和尾电流大小是逐级增大的，而负载电阻却是逐级减
小的，这样就会使得这些级联的放大器的增益和带宽都是一样的，从而可以保证信号经过每
一级的所遭遇的高频损耗达到几乎一样。如图 4.11 所示，是本文所设计的预驱动电路，该电
路是由两级 CML buffer 组成，每一级 CML buffer 都是由一对差分对管、尾电流源和一对负载
电阻组成。设计时，只需要满足这两级的 CML buffer 有着较大的带宽即可，对增益要求不大，
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因为这两级 buffer 只需要对传输过来的数据幅值进行稍微的放大，同时稍微增大数据的上升
和下降时间，消除数据上的毛刺。根据信号与系统的理论知识，对于最高传输速率为 16Gbps
的数据，需要使得这两级 CML buffer 的带宽达到 8GHz 以上，才能满足正常的数据传输。

R1 R1 R2 R2
m_n
m_p

s_p M1 M2 s_n M4 M5
e_p e_n

Ipre1 Ipre2

图 4.11 预驱动电路结构

4.3.2 可编程尾电流源设计

从前两节的叙述可知，预加重电路的增益是可以通过驱动器的尾电流源来调节的，所以
为了使信号能够适应不同类型信道的衰减，所以本文驱动器的尾电流源将基于 DAC 的原理
实现可编程。
如图 4.12 所示，是本文尾电流源的子单元的偏置电路图，驱动器的尾电流源就是由多个
这样的子单元并联得到的。图中左半边是一个宽摆幅的电流镜，输入的基准电流是由带隙基
准电路产生的 100uA 参考电流，通过 M1-M4 组成的宽摆幅电流镜复制到 M5 上，这种结构
不仅复制的精确，而且可以使输出端的摆幅达到最大。接着通过设置 M6 的尺寸为 M5 的 10
倍，从而使 M6 所在的支路电流为 M5 所在支路电流的 10 倍，即我们所需要的单位尾电流源
的偏置电流 1mA。图中右半部分是尾电流源子单元内部结构图，它是由传输门、反相器和
NMOS 管所构成，M7 管是偏置管，M8 管是开关管。外部使能信号 en 控制的了尾电流源子
单元是否能够产生 1mA 的偏置电流。当 en 信号为高电平时，传输门正常工作，偏置电压 vb
能够施加到偏置管 M7 的栅端，使其正常工作，产生 1mA 的偏置电流，当 en 信号为低电平
时，传输门无法开启，开关管 M8 导通，将偏置管 M7 的栅端点位拉到 0，此时电路无法出于
零电流状态。

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avdd 100u 1mA

ipp_1mA
ipp_100u M5 M6 R2

It
current_unit
R1 enb

ipp_1mA
en
vb
M1 M2 M7
enb
enb
M8
M3 M4
en enb
avss
avss

图 4.12 尾电流源子单元偏置电路图

4.3.3 预加重电路

根据上文所介绍的预加重电路原理，本文设计了增益可调的 2-tap 预加重电路。将并串转

换得到的一路差分高速数据经过由 D 触发器组成的延时单元便可以得到两路高速差分数据，
它们之间的延时是一个码元周期。取当前数据为 main-cursor，向后延时一拍的数据为
post-cursor。
如图 4.13 所示，是本文 2-tap 预加重电路的总体结构图以及内部可编程尾电流源的具体
结构图。从图 4.13（a）中可以看出，驱动器的输出摆幅是由流过负载电阻 50Ω的电流所决定
的，而该电流又与输入信号有关，取决于输入信号所在支路的电流，所以为了实现输出摆幅
可调，以适应信号通过不同低通信道的衰减，设计了图（b）所示的可编程尾电流源。以 Imain
尾电流源为例，该尾电流源总工是由 20 个上一小节已经介绍过的子单元并联而成。外部控制
信号 drv_amp<2:0>可以控制尾电流源的大小，当 drv_amp<2:0>为高电平时，则 amp<2:0>为
低电平，由其控制的 7 个尾电流源子单元均处于关闭状态，所以 imain 的总电流只有 13 个尾
电流源子单元开启，此时 Imian 电流达到最小，即 13mA；而当 drv_amp<2:0>为低电平时，则
amp<2:0>为高电平，由其控制的 7 个尾电流源子单元均处于开启状态，所以 imain 的总电流
共有 20 个尾电流源子单元开启，此时 Imian 电流达到最大，即 20mA；同理，Ipost 电流亦是
如此。

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R R
txp
txn

mainp M1 M2 mainn postp M3 M4 postn

Imain Ipost

（a）
Imain

drv_amp<2:0> amp<2:0>

It It It It
vb vb vb vb
current_unit current_unit current_unit current_unit
<13:1> <4:1> <2:1> drv_en enb en
en amp<2> amp<1> amp<0>
en en en en

Ipost

drv_pre<2:0> pre<2:0>
It It It
vb vb vb
current_unit current_unit current_unit
<4:1> <2:1>
pos<2> pos<1> pos<0>
en en en

（b）
图 4.13 （a）预驱动电路结构;（b）尾电流源内部结构图

因此，通过外部输入信号就可以控制 imain 和 ipost 之间的比例关系，实现输出摆幅可调

的同时，得到了不同的预加重增益，表 4.2 给出了该电路可以实现的 8 种均衡方案。
表 4.2 发送器的 8 种均衡方案

drv_amp<2:0> drv_pre<2:0> Imain（mA） Ipost（mA） 预加重增益 EQ（dB）

000 111 20 0 0

001 110 19 1 0.92

010 101 18 2 1.94

011 100 17 3 3.10

100 011 16 4 4.44

101 010 15 5 6.02

110 001 14 6 7.96

111 000 13 7 10.46

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南京邮电大学硕士研究生学位论文 SerDes 发送器的驱动电路设计

4.3.4 2-tap 预加重电路仿真结果

对于高速接口电路设计，版图的寄生参数对电路性能有着非常大的影响，所以在对驱动
器模块进行前仿真验证时，已经在电路原理图中加入了理想电容等器件，用于模拟版图的寄
生参数。同时，在仿真时，为了验证预加重是否能够应对由信道引起的信号高频损耗，使用
用了工艺库 rfTlineLib 中 mcline 器件模仿了传输线的特性，设置其长度为 25cm，仿真观察发
送器输出波形经过传输线后的衰减程度。
如图 4.14，是发送器输入只有 main-cursor 数据信号即没有对信号进行预加重处理的差分
输出波形及其眼图，从图中可以看出，发送器输出摆幅只有两个电压值，信号抖动很小，仅
为 1.42ps 左右，并且眼宽为 60.96ps，约为 0.98UI，从理论上来说，该信号质量很好，符合发
送器设计指标。然而，当该信号经过理想的较长传输线模型后，输出波形以及眼图就变成了
如图 4.15 所示，从图中可以很明显的看出，输出信号摆幅严重下降，信号抖动变得很大，高
达 15.59ps，并且眼宽仅为 0.71UI，说明经过传输线后的输出眼图已经接近闭合，传输线的高
频衰减特性使信号质量发生严重恶化。

（a） （b）

图 4.14 没有预加重时驱动器的输出（a）瞬态波形；（b）眼图

（a） （b）

图 4.15 没有预加重时驱动器输出经过传输线后的（a）瞬态波形；
（b）眼图
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南京邮电大学硕士研究生学位论文 SerDes 发送器的驱动电路设计
在加上 post-cursor 后，也就是对发送器的输入信号进行了预加重处理后的输出波形如图
以及眼图如图 4.16 所示，此时很明显可以看出眼图上多了两条信号轨迹，即输出摆幅有四个
不同的电压值，此时眼宽是 0.95UI，信号抖动为 3.35ps，相比于不加预加重处理时的输出波
形质量似乎变差了，但是信号经过传输线后的眼图质量却变好了，如图 4.17 所示。此时发送
器的输出经过传输线后的眼睛已经睁的很开，眼宽为 0.9UI，信号抖动为 5.73ps，相对于不经
过预加重处理的波形，质量大大提升。所以为了信号能够很好地应对传输线带来的衰减，使
得接收端信号眼图能够有一个较好的指标，预加重处理是必不可少的。

（a） （b）

图 4.16 有预加重时驱动器输出（a）瞬态波形；（b）眼图

（a） （b）

图 4.17 有预加重时驱动器输出经过传输线后的（a）瞬态波形；（b）眼图

SerDes 发送器整体仿真

在完成了 SerDes 发送器的三大主要模块：并串转换、时钟分频和驱动器的电路设计和仿

真后，需要对发送器整体电路进行仿真验证。如图 4.18 所示，是 SerDes 发送器整体电路在不
同 corner、温度下的差分输出眼图。从图中可以看出，在温度为-55℃、ff 工艺角下，输出眼

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南京邮电大学硕士研究生学位论文 SerDes 发送器的驱动电路设计
图质量最好，此时数据抖动仅为 1.35ps，即 0.021UI，眼宽可达 0.97UI；温度为 125℃、ss 工
艺角下的眼图质量最差，此时数据抖动为 2.11ps，小于 0.2UI，眼宽为 0.96UI，大于 0.85UI，
说明本次 SerDes 发送器的输出眼图质量很好，并且满足规定协议指标。

（a）

（b） （c）

图 4.18 SerDes 发送器差分输出眼图（a）ss，125℃;（b）tt，45℃;（c）ff，-55℃

本章小结

本章在前两章的基础上，对 SerDes 发送器的驱动电路部分进行了设计。首先介绍了两种

最常用的驱动器结构，并结合它们各自的优缺点最终选择了本文电路所采用的 CML 驱动器
结构；接着分析了为了应对信道给信号带来的高频损耗问题，所提出的预加重电路的原理，
并且根据该原理设计了 2-tap 的预加重电路；最后对所设计的 2-tap 预加重电路进行了仿真验
证，在验证时加入了理想传输线模型，证实了预加重可以缓解信道的低通特性，使接收端的
眼图质量变好，并在此基础上，对 SerDes 发送器整体电路进行了仿真，通过观察不同温度、
corner 下的发送器输出眼图，将其与协议规定进行对比，可以得出电路能够满足设计需求的
结论。

42
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果

第五章 版图设计与后仿真结果

集成电路版图是嫁接在集成电路原理图与所采用的 CMOS 工艺之间的关键桥梁，它会将

各种具有电气特性的器件以二维平面图形的方式绘制出来，最终生成 gds 文件交付给工艺厂。
工艺厂将会根据该文件在 wafer（晶源）上使用多道加工程序如光刻，离子注入将其还原成电
子器件，并且解决了版图中各个器件之间的互联问题。所以版图设计对集成电路工作者来说
非常重要，它将直接影响所设计的电路的性能。
前四章已经介绍了 SerDes 发送器的研究背景，关键性能指标，以及发送器内部各个关键
模块电路的设计与前仿真。本章将会基于前几章的内容，首先介绍 SerDes 发送器版图设计的
流程及注意事项，接下来将会提取绘制的版图的寄生参数对各个关键模块电路进行后仿真，
并且对仿真结果进一步分析。本文 SerDes 发送器虽然是数模混合电路，但是数字电路均是人
工设计的，不涉及数字电路中可能会出现的代码、综合和布局布线，所以本文版图设计是采
用全定制的方法，需要考虑清楚各种电气规则，版图布局布线的方案等因素，从而使得最终
的后仿真结果能够满足电路指标和设计标准。

版图设计及注意事项

版图设计是 CMOS 集成电路设计的最后一步，也是最关键的一步，它的性能将会直接影

响后续芯片的流片结果[56-57]。通常来说，一款高性能的芯片肯定会有一个高质量的版图，因
为版图质量越高，寄生参数就越小，后仿真结果相对于前仿真的差异就越小，芯片流片后的
测试性能就越高。反之，版图质量不过关，寄生参数过大，会引起后仿真结果与前仿真相差
很大，极有可能导致流片的测试结果达不到设计指标。
本文设计的 SerDes 发送器采用的是 UMC28nm CMOS 工艺，电源电压为 0.9V。发送器
内部既有高速电路模块，也有低速电路模块，低速电路模块主要是 20:4 的移位寄存器型并串
转换电路，高速电路模块包括 4:1 并串转换电路、时钟分频电路和最后的驱动器模块。在进
行高速电路版图绘制时，除了要满足规定的电气规则如 DRC 和 ERC 外，还需格外注意金属
线之间，器件之间的寄生效应，如高速信号线上的干扰和耦合以及电源地对信号线的影响等，
尽可能的减小寄生参数。另外，本文几乎所有高速信号线采用的都是差分传输的方式，所以
要严格注意信号线之间的匹配。

43
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果

5.1.1 版图设计流程

通常来说，版图设计分为两大类：全定制设计和半定制设计，两者分别对应的是模拟集
成电路设计和数字集成电路设计。所谓的半定制设计就是根据 Verilog 代码描述的数字模块经
过逻辑综合形成电路的过程，其中版图是由特定工具自动布局布线得到的。而全定制设计，
顾名思义，在版图设计过程中，布局布线等全部是手动设计，也正因如此，可以实现功耗、
版图面积等可控，从而使得设计的电路更易达到最佳性能。前文已经介绍过，本文 SerDes 发
送器采用的是全定制的设计，它的流程图如图 5.1 所示。首先根据根据项目需求与性能指标，
设计出相应符合功能的电路，并且对其进行仿真，本文所使用的仿真工具是 Spectre；接下来
就需要根据原理图来绘制版图，绘制版图时需遵守一定的电气规则，包括 DRC（设计规则检
查），ERC（电气规则检查）以及 LVS（版图电路一致性检查）；版图绘制完成并通过了上面
的所有电气规则后，就需要对版图进行寄生参数提取，将提取出来的网表文件带入电路进行
后仿真，并根据后仿真结果对电路以及版图进行不断修改，从而最终使其达到最优化的性能
指标。

功能描述

电路设计 SPICE 模拟

版图设计 DRC/ERC/LVS

SPICE 模拟 寄生参数提取

流片

图 5.1 全定制设计流程

5.1.2 版图匹配与布局

为了使绘制完成的版图在提取完寄生参数，然后带入电路仿真后的结果能够满足本次设
计遵循的 JESD204B 协议，下文将会针对性的介绍几种版图绘制原则，从而有效减小可能会
产生的寄生效应。其中主要包含以下几种注意事项：器件匹配、走线和电源地线的布局。
44
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
器件匹配包含 MOS 管、电阻和电容这三种主要类型器件的匹配。

A B C D
dis
poly

poly
S D S D

图 5.2 MOS 管环境匹配

以 MOS 管为例，如图 5.2 所示，是 MOS 管的环境匹配图。图中左半边两个 MOS 管，

他们的大小、形状和周围环境都是一样的，这种排列方式我们称作是匹配的；图中右半边的
多个 MOS 管大小、形状以及周围环境都有着不同的差异，这种排列方式极有可能会由于边缘
效应或者工艺厂生厂加工时的误差而使得电路性能出现偏差。所以，为了提高匹配性，保证
MOS 管周围的环境一致，需要在电路中需要匹配的 MOS 管旁边加入一些虚拟 MOS 管
（dummy），这些 dummy MOS 管通常三端短接，处于截止状态，对电路性能没有影响，如图
5.3 所示。

dummy dummy

图 5.3 MOS 管旁边加入 dummy 管

另外，还需注意不同 MOS 管的电流方向是否一致，如图 5.4 所示，对于 NMOS 管而言，

电流是从 D 端流向 S 端，所以左半边 A、B 两个晶体管很明显电流流向是相反的，而右半边
两个晶体管电流流向是一致的。通常，为了保证电流方向一致，在设计时应该尽量设置 MOS
管的 finger 数是偶数个。
A B A B
poly

poly

poly

poly

poly

poly

D S D S D S D S

图 5.4 MOS 管电流流向

通常，MOS 管在放置时为了匹配，一般有如表 5.1 所示的几种匹配方式。在绘制版图时，

可以根据电路需求和实际情况选择不同的匹配方案来提高电路的匹配度，从而提升电路性能。

45
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
表 5.1 MOS 管不同放置方式对比

放置方式 边缘效应 梯度效应 结论

ABBA 影响明显 影响较小 匹配效果很差，一般不建议使用

AABB 影响较小 影响明显 匹配效果较好，适用于高速电路

ABAB 影响较小 影响较小 匹配效果较好

AB
影响较小 影响较小 匹配效果很好，建议使用
BA

同理，在绘制版图时，也要注意电阻电容的匹配，一般来说，电阻电容都采用上表所示
的对称性画法，并且必须要加入 dummy，保证其周围环境一致，因为它们很容易受到工艺和
温度的影响而导致容值或阻值变化。对于较远端的电阻而言，我们需要将每个单元的匹配也
要考虑在内，保证每个电阻的尺寸大小、间距和方向都是一致的。
走线通常指器件与器件之间，子模块与子模块之间采用金属线连接的方式，对于高速电
路而言，不同的走线方式引起了不同大小的寄生参数，可能会导致电路性能发生很大的变化，
所以在走线时一定要注意以下几点：使用金属线互连时不要从器件上方穿过，以防止器件对
互连线上的信号产生干扰；数据线、时钟信号线以及控制信号线可以用接地的金属线隔开，
千万不能放到一起，不然它们之间将会相互影响，导致电路性能变差；将各个子模块的端口
线尽量摆放在模块的边缘地方，不要让子模块内部连线延伸到顶层模块；子模块与子模块之
间的连线不要用低层金属线（M1），要使用高层金属线；对于大电流的电流线，需要提前计算
好电流密度，根据工艺文件选择符合条件的金属线并计算出该金属线要走多宽。
最后，电源地线的布局需要好好考虑：电源和地线在布线时要同步，避免它们之间可能
会形成环路的同时，有效地减小了电磁干扰的影响；尽量在版图空白处多放一些用 MOS 管结
构的退耦电容，减小电源地噪声对版图信号线的干扰；可以采用星形凝结的方式来减少各个
子模块间的干扰。

5.1.3 时钟分频模块

本文 SerDes 发送器时钟分频模块版图如图 5.5 所示，主要是由 D 触发器、反相器和各种

门电路等的版图拼接而成，面积大小为 70µm×66µm。时钟分频电路是为了将 PLL 产生的高
速时钟信号经过多级分频，产生低频时钟信号，用于并串转换电路的数据采集。由于此过程
中产生的时钟信号都是差分信号，所以在版图布局时一定要对称，同时要尽量保持差分信号
的走线长度一致，保证它们之间之间不会引入额外的延时差。
46
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果

图 5.5 时钟分频电路版图

5.1.4 串并转换模块

根据第三章内容可知，本文并串转换电路的设计分成了两部分，即 20:4 的移位寄存型结

构和 4:1 的高速树形结构。其中，20:4 的并串转换电路版图如图 5.6 所示，主要是由 4 路 5:1
的 MUX 电路版图构成，其面积大小为 60µm×11µm。由于这部分电路在串化数据时是根据奇
偶性将 20 位并行数据转换成了 4 位串行数据，所以在版图上形成了四路并行的走线，且为了
实现更好地匹配，将这些奇偶模块的走线端口都保持完全对称。

47
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果

图 5.6 20:4 并串转换电路版图

高速的 4:1 树形结构并串转换电路主要是由 2:1 的 MUX 电路和最后的重定时电路版图组

成，如图 5.7 所示，它的面积是 36µm×13µm。从图中可以看出最后的输出是两路信号，其中
一路用于驱动器的预加重处理。输入的数据信号都是从左边输入，并且为了 2-tap 的数据之间
延时严格保证在一个码元周期，在版图布局时上下两路之间要完全对称，且走线长度保持一
致。

图 5.7 4:1 并串转换电路版图

5.1.5 驱动器

驱动器是 SerDes 发送器的最后一个模块，也是最核心的模块，它的性能直接决定了发送

器能否将串并转换得到的高速串行数据以很好地质量发送出去，所以在绘制这一部分版图时，
要格外注意布局和走线，尽可能地减小寄生参数。图 5.8 是驱动器电路的整体版图，主要包括
偏置电路、预驱动电路和 2-tap 预加重电路版图，面积大小为 216µm×93µm。由于 CML 结构
驱动器的输入对管是差分的，所以从图中可以看出每一级的 CML buffer 都是关于中心对称的，
这样绘制的版图会有更好的匹配性，同时可以避免不必要的干扰。另外，CML 结构驱动器的

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南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
尾电流一般都是十几 mA 以上，所以在版图绘制时一定要注意金属线的电流密度问题，必须
提前根据电流大小以及工艺库文件所提供的不同宽度的金属线所能承载的最大电流密度，大
致计算出金属线的走线宽度。

图 5.8 驱动器电路整体版图

后仿真结果

在绘制完 SerDes 发送器各个子模块的版图后，需要提取他们的寄生参数，对他们分别进

行后仿真，验证其功能是否正确，最后再将各个模块联合起来对发送器整体进行仿真，看输
出眼图是否符合设计指标。

5.2.1 并串转换模块后仿

并串转换模块电路的功能就是将 20 位低速并行数据，最终转换成 2 路高速差分串行数

据，其中一路用于驱动器的 2-tap 预加重。如图 5.9 是本文并串转换模块提取完版图寄生参数
后，后仿真得到的差分输出瞬态波形图以及眼图。从图 5.9（a）可以看出，并串转换模块最
后可以输出两组 16Gbps 的高速差分串行数据，并且 post 数据比 main 数据严格延时了 62.5ps，
即一个码元周期，保证了驱动器预加重时信号之间延时的准确性。图 5.9（b）是差分输出的
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南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
眼图波形，可以看出数据抖动较小，仅为 77.63fs。

62.5ps
mainp

postp 62.5ps

mainn

postn

（a） （b）

图 5.9 并串转换模块后仿真输出（a）瞬态波形图；（b）眼图

5.2.2 时钟分频模块后仿

时钟分频模块是为了给并串转换模块提供采集数据所需的时钟信号，在验证其功能时，
主要是看时钟能否正确分频，以及时钟是否有较大抖动。图 5.10（a）是时钟分频模块版图后
仿真得到的整体瞬态波形图。从图中左半部分可以看出，时钟分频模块能够正确实现二分频
和五分频的功能，图 5.10（b）是将最高速的时钟 ckp（16GHz）的眼图局部放大，观察其抖
动大小。从图中可以明显看出最高速时钟抖动仅为 74.12fs 左右，说明时钟质量较好。
clkp_sin

clkn_sin

clkp

clkn

clkp_div2

clkn_div2

clkp_div4

clkn_div4

clkp_div4_20%

clkn_div4_20%

clk_div4_40%

（a） （b）

图 5.10 时钟分频模块后仿真输出（a）瞬态波形图；（b）最高频率时钟眼图局部放大图

5.2.3 驱动器模块后仿

对驱动器模块进行后仿真时需要加上理想的传输线模型，观察信号的预加重效果。如图

50
南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
5.11 所示，是驱动器模块后仿真没有没有预加重时的差分输出波形及眼图，从图中可以看出
输出波形的差分摆幅 700-900mV 之间，数据抖动为 2.51ps 左右，眼宽为 0.96UI，符合协议所
规定的发送器输出眼图指标。

（a） （b）

图 5.11 驱动器模块后仿真没有预加重时的差分输出（a）瞬态波形；（b）眼图

然而，经过传输线后的输出波形和眼图却急剧恶化，如图 5.12 所示。从图中可以看出此

时数据抖动急剧增大，已达 18.31ps 左右，眼宽也只有 0.72UI，眼睛已经几乎闭合。说明传输
线给信号带来的高频损耗很大，如果不妥善处理，接收端将无法收到本应正确传输的数据信
号。

（a） （b）

图 5.12 驱动器模块后仿真没有预加重时经过传输线后的差分输出（a）瞬态波形；（b）眼图

在加上预加重处理后，驱动器的输出波形及眼图发生了很明显的变化，如图 5.13 所示。

此时驱动器的输出摆幅有了四个不同的电压值，即眼图中有了四条不同的信号轨迹。此时，
相对于没有预加重处理的输出眼图，眼宽变小了，约为 0.94UI，数据抖动增大，约为 3.72ps
左右。
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南京邮电大学硕士研究生学位论文 版图设计与后仿真结果

（a） （b）

图 5.13 驱动器模块后仿真有预加重时的差分输出（a）瞬态波形；
（b）眼图

但是，驱动器输出经过传输线后的输出波形和眼图却得到很大改善，如图 5.14 所示。此

时可以很明显的看出眼睛已经睁大了很多，数据抖动仅为 4.21ps 左右，眼宽高达 0.99UI，说
明预加重可以很好地应对传输线给信号带来的高频损耗问题。

（a） （b）

图 5.14 驱动器模块后仿真有预加重时经过传输线后的差分输出（a）瞬态波形；
（b）眼图

5.2.4 整体后仿

完成了发送器各个子模块的后仿真后，需要将各个子模块版图拼接在一起，加上信道模
型进行整体后仿真，观察没有预加重时发送器最后的差分输出眼图的质量，并且与协议所规
定的指标进行对比，看是否满足要求。
如图 5.15 所示，是 SerDes 发送器整体后仿真的差分输出在不同 corner、温度以及电源电
压下的眼图波形。从图中可以看出，眼图在 ff 工艺角、温度为-55℃以及电源电压为 0.945V
的条件下质量最好，此时数据抖动仅为 2.26ps 左右，即 0.04UI，眼宽为 0.96UI；眼图在 ss 工

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南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
艺角、温度为 125℃以及电源电压为 0.855V 的条件下质量最差，此时数据抖动为 3.67ps 左
右，即 0.059UI，眼宽为 0.94UI，符合协议中所规定的数据抖动小于 0.2UI，眼宽大于 0.85UI
的要求，并且本文仿真所得到的抖动指标都是来自于发送器本身的抖动，不涉及锁相环所产
生的抖动。结合以上所有内容，可以得出本文所设计的 SerDes 发送器符合设计指标的结论。

（a）

（b） （c）

图 5.15 SerDes 发送器整体后仿真的差分输出眼图（a）ss，125℃，0.855V；

（b）tt，45℃，0.9V；（c）

ff，-55℃，0.945V

结果对比

本节将本文所设计的 SerDes 发送器的后仿真结果与近些年来国内相类似的文献进行了

对比，如表 5.2 所示。通过对比后发现，本文所设计的 SerDes 发送器在数据抖动和眼图宽度
方面具有较大优势，仅次于文献[24]和文献[58]，因为文献[24]相对于本文多增加了时钟占空
比调节电路，减小了由时钟引起的数据抖动，而文献[58]则是由于其设计的 SerDes 发送器数
据传输速率较低，仅为 2.5Gbps，相应的高速信号完整性问题减弱了。文献[61]虽然实现了最
大数据传输速率高达 28Gbps，但是它的眼图宽度和数据抖动较大。总体来说，本文所设计的
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南京邮电大学硕士研究生学位论文 版图设计与后仿真结果
SerDes 发送器电路在各方面性能都较为良好，满足高速数据的传输需求。
表 5.2 本文 SerDes 发送器后仿性能与其他文献对比

文献[58] 文献[59] 文献[24] 文献[61] 本文

最高数据率（Gbps） 2.5 10.3125 6.25 28 16

CMOS 工艺（nm） 180 130 65 28 28

电源电压（V） 1.8 1.2 1.2 0.9 0.9

数据抖动（UI） 0.07 0.113 0.049 0.17 0.059

眼图宽度（UI） / / 0.95 0.83 0.94

版图面积（mm2） / 0.113 / / 0.165

本章小结

本章主要介绍了 SerDes 发送器的版图设计和后仿真结果，先从版图的基本概念介绍开始，

引入版图设计的流程以及注意事项，接着给出了发送器各个模块的版图，并提取了他们各自
的寄生参数进行了后仿真，给出了仿真结果。然后将这各个模块版图拼接在一起，对整体发
送器进行后仿真，并将后仿真的结果与国内相类似的文献进行了对比，说明了本文所设计的
SerDes 发送器的性能指标良好，符合设计要求。

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南京邮电大学硕士研究生学位论文 总结与展望

第六章 总结与展望

论文总结

随着诸多如千兆以太网系统、无线网络路由器、存储应用和光纤通信系统等领域对高速
和高质量信号传输需求的增加，高性能和高速的 SerDes 接口已经成为集成电路设计领域的一
个热门研究方向。SerDes 是用于高速数据传输的一种串行链路接口电路，其内部主要包含了
TX（发送器）、RX（接收器）和 PLL（锁相环）3 个模块。PLL 为 TX 和 RX 提供数据采集所
需要的精准时钟，TX 负责将多路并行数据转换成 1 路差分串行数据并驱动到信道当中，再由
RX 从信道中接受这路串行数据，通过均衡放大、CDR（时钟数据恢复）和并串转换等步骤将
其恢复成多路并行数据。这种点到点的串行通信技术将传输介质的信道容量得到了充分利用
的同时，使得所需的传输信道和器件的引脚数目大大减小，从而大幅减小了通信成本。
本文基于高速和高质量数据的传输需求，针对高速信号完整性的问题，设计了一个适用
于多路数据快速发送的接口电路，分别对并串转换电路、时钟分频电路和驱动器电路进行了
研究和设计，并且完成了基于 UMC28nm 的标准 CMOS 工艺的单通道 SerDes 发送器电路的
版图绘制和后仿真验证。主要研究内容和成果如下：
（1）分析并比较了三种常见并串转换电路结构的优缺点，结合本文发送器数据传输的特
点，将低速的 20:4 并串转换电路采用移位寄存器型结构，而高速的 4:1 并串转换电路采用树
形结构，并且在每个 MUX 电路后加上了重定时电路，大大减小了并串转换电路输出波形可
能会出现的毛刺以及时钟引起的数据抖动。仿真结果显示，并串转换电路的输出信号抖动仅
为 77.63fs，表明并串转换电路设计良好。
（2）根据并串转换电路不同模块所需采集数据的时钟不同，设计了时钟分频电路。在高
速时钟二分频时，使用了速度更快的 C2MOS D 触发器，避免了时钟重叠引起的抖动，提升
了时钟质量。同时，从仿真结果也可以看出最高速的时钟信号抖动仅为 74.12fs 左右，说明时
钟质量较好。
（3）分析对比了两种常见的驱动器结构后，结合它们的优缺点，选择了速度更快，驱动
能力更强的 CML 结构驱动器。同时，为了使信号能够应对不同程度的信道衰减，设计了 2-tap
的电流模结构预加重驱动器，其中包含了 8 种均衡方案，最大可弥补 10.46dB 的信道衰减；
（4）根据版图规则及注意事项，完成了发送器各个模块和整体版图的全定制设计，并进

55
南京邮电大学硕士研究生学位论文 总结与展望
行了后仿真验证，整体加信道的后仿真结果表明该发送器最大数据传输速率可达 16Gbps，差
分输出的眼图数据抖动为 0.059UI，眼图宽度为 0.94UI，满足协议规定。

创新点摘要

（1）C2MOS D 触发器的设计。为了高速差分时钟（16GHz）能够正确实现二分频的功
能，设计了速度更快，对时钟重叠不敏感的 C2MOS D 触发器，从而为并串转换电路采样数
据提供更精准的时钟，大大减小了时钟引起的数据抖动。
（2）重定时电路的设计。在每一级的 MUX 电路后面都加上了由多个 D 触发器组成的重
定时电路，用一个相对干净的时钟对 MUX 电路的输出重新采样，避免了输出波形可能存在
的毛刺，并且减小了时钟相关的数据抖动。
（3）2-tap 预加重电路的设计。为了使 SerDes 发送器的输出信号能够更好地适应不同的
信道衰减，在输出端设计了 2-tap 的 CML 结构预加重电路，该电路包含 8 种均衡方案，最高
可弥补 10.46dB 的信号损耗，大大提高了数据传输的准确性。

展望

随着信息时代的快速发展，信息量呈指数增长，信息的高速和准确传输变得至关重要。
由于 SerDes 在高速数据传输中所体现的重要性，市场上对 SerDes 的需求正在不断上升。本
文采用 UMC28nm 的标准 CMOS 工艺，设计了一个最大传输速率为 16Gbps 的低抖动 SerDes
发送器，并完成了前仿真验证、版图绘制和后仿真验证等工作，然而由于疫情严重，时间紧
张，本文仍有一些不足的地方等待进一步的改进与优化：
（1）虽然，本文所设计的 SerDes 发送器的数据传输速率已经达到 16Gbps，但是国外已
经在朝着 200G 速率的高速 SerDes 接口迈进，所以改变结构提升 SerDes 的传输速率至关重
要。
（2）另外，由于本文的驱动器结构采用的是 CML 结构，往往会需要很大的尾电电源，
通常是十几 mA，这大大地增加了驱动器电路的功耗，导致整体电路功耗偏大，因此，研究并
寻找新的驱动器结构来降低发送器功耗是很有必要的。
（3）本文仅完成了单通道的 SerDes 发送器电路的设计，而芯片中为了数据传输效率，
往往会有多个通道的发送器模块，所有通道之间的相互作用对数据传输的影响还未考虑，需
要进一步进行仿真验证；

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南京邮电大学硕士研究生学位论文 总结与展望
（4）本文虽然完成了 SerDes 发送器电路的后仿真工作，但暂未对其进行流片测试，无
法判断实际芯片能否达到仿真指标，需等待后期流片测试结果。

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南京邮电大学硕士研究生学位论文 参考文献

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[55] 胡广书. 数字信号处理:理论、算法与实现[M]. 清华大学出版社, 1997.
[56] 解放, 罗闯. CMOS模拟集成电路版图设计[J]. 微处理机, 2012.
[57] Baker R J . CMOS Circuit Design, Layout, and Simulation, Revised Second Edition[M]. IEEE Press, 2007.
[58] 时飞. 2.5Gbps串行接口发送端设计[D]. 北京理工大学.
[59] 程丽桦. 基于130nm工艺10.3125Gbps发送器设计与实现[D]. 电子科技大学.
[60] 王佳祥. 基于28nm工艺的28Gbps SerDes TX模块设计[D]. 西安电子科技大学.

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南京邮电大学硕士研究生学位论文 附录 1 攻读硕士学位期间撰写的论文

附录 1 攻读硕士学位期间撰写的论文

[1] Shu Z , Jiang L , Hu X , et al. An integrated front-end vertical hall magnetic sensor fabricated
in 0.18μm low-voltage CMOS technology[J]. 半导体学报:英文版, 2022, 43(3):8.；

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南京邮电大学硕士研究生学位论文 附录 2 攻读硕士学位期间参加的科研项目

附录 2 攻读硕士学位期间参加的科研项目

（1）国家自然科学基金面上项目，电流模式的 CMOS 三轴霍尔磁传感器集成技术研究

(61871231)
（2）江苏省自然科学基金面上项目，基于垂直霍尔技术的电流型 CMOS 3D 霍尔磁传感器片
上集成方法研究(BK20181390)

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南京邮电大学硕士研究生学位论文 致谢

致谢

逝者如斯夫，不舍昼夜。三载春秋如白驹过隙，数年求学似乌飞兔走。提笔至此，万千
文字难有一词解我忧；落笔为终，千言万语难有一句知我愁。幸得自幼诸师解忧、众友除愁、
父母舐犊。吾虽呆童钝夫，终稇载而归。时至今日，感激之意溢于言表。唯提拙笔，铭而致
谢。
首谢所遇之老师。我要感谢研究生导师徐跃教授，入学之际不弃我蒙昧无知，将我收之
门下；授教之时不以我才疏学浅，责我以勤补拙。我虽与师相伴仅一年之余，师之孜孜不倦、
春风化雨、循循善诱令我五体投地。师常有责备，却也全是为我劳心费力。师之一丝不苟、
德才兼备、弟子万千倾佩。
次谢所遇之同学朋友。我自幼短见薄识、瓮天之见；性傲睨自若、不肯一世。若无众友
提携相助，定不会反躬内醒、反骄破满，得志同道合、淡水之交，夫复何求。我要感谢我的
发小，春别冬现、情谊长存；现虽身远、但却心近。我要感谢我的球友，球场挥汗如雨，场下
推杯换盏；球场争辩面红耳赤，场下畅聊宛若知己。我要感谢我的师兄师姐师弟以及同级的
兄弟姐妹，视我若亲，倾其所能；排难解惑，出谋划策。
最后感恩家人。我要感恩我的父亲，寒窗数载，常年在外，从未分担慈父半点忧愁，反
令其劳心费神。您给的爱如山深沉，如海宽广。我虽未承得父亲坚毅刚强半分，却也从言传
身教中深谙男儿责任。什么工作都是谋生，只有家人才是永恒。我当铭记在心。我要感恩我
的母亲，您的爱未显严厉，却似水温柔。虽难比三迁之教，却也为我呕心沥血。寸草春晖，
难抵母爱之伟大；乌鸟私情，难报养育之恩情
行文至此，五味杂陈。我本才疏学浅，且恩长笔短，难述万里之一，今硕士虽成，仍需
再接再厉。

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