國 立 中 央 大 學

電 機 工 程 研 究 所
碩 士 論 文

注入鎖定除頻器之研究及其鎖相迴路應用
Research on Injection-Locked Frequency
Divider and Its Phase-Locked
Loop Application

研 究 生：林 宗 憲

指導教授：張 鴻 埜 博士

中 華 民 國 一 百 零 二 年 十二 月
 摘要

本論文主要針對應用於微波與毫米波鎖相迴路之注入鎖定技術。第二章與第

三章分別闡述應用於鎖相迴路中的注入鎖定除頻器及其鎖相迴路應用。第四章為

注入鎖定振盪器的電路設計與量測結果。

第二章介紹各類除頻器架構以及設計原理，並且提出注入鎖定除六與除五除

頻器對鎖定頻寬的理論模型，從理論模型分析得知，鎖定頻寬跟注入器(injector)

的元件與注入訊號大小成正比。同時採用台積電提供的 90 nm 低功耗互補式金氧

半場效電晶體製程(TSMC 90 nm LP CMOS)實現注入鎖定除六除頻器，量測最大

鎖定頻寬為 2.9 GHz。第三章是將第二章所提出之除六除頻器整合至鎖相迴路系

統，並且討論外在環境對量測電路的影響，提出實質的解決方案。同樣是使用台

積電提供的 90 nm 製程實現，鎖相迴路的鎖定頻寬為 25.3~27.3GHz，輸出功率

接大於-8 dBm。在鎖定頻率為 25.38 GHz，在距離中心頻 10 kHz、100 kHz 與 1 MHz

下，分別為-86.4、-90.7 與-91.69 dBc/Hz。電路直流總功耗為 40 mW，達到低直流功

耗的效果。

第四章提出一個使用基級注入鎖定振盪器。藉由調整閘極端的電壓與基級注

入鎖定技術，改善輸出相位雜訊與鎖定頻寬。使用台積電提供的 90 nm 製程實現，

在振盪頻率為 50 GHz、60 GHz 與 70 GHz 下，有最寬的鎖定頻寬百分比分別為

7.8%、13.8%與 14.7%，總直流功耗為 31.2~44.4mW。

I
 Abstract

This thesis focuses on the injection-locked technique for the microwave and

millimeter-wave phase-locked loop (PLL). A Ka-band injection-locked frequency

divider (ILFD) and its PLL application are presented in Chapter 2 and 3, respectively.

Finally, The design and analysis results of a V-band injection-locked oscillator (ILO)

are proposed in Chapter 4.

Several frequency dividers and the injection-locked theory are introduced in

Chapter 2. The locking range of divide-by-6 and divide-by-5 ILFDs is investigated to

obtain the design methodology. From the analysis, the locking range of ILFDs is

proportional to the device size of the injectiors and the amplitude of the injection

signal. The proposed divide-by-6 ILFD is fabricated using TSMC 90 nm low power

(LP) CMOS process and it features with a locking range of 2.9 GHz. Moreover, the

proposed divide-by-6 ILFD is applied to a fully integrated Ka-band PLL. Several DC

bypass networks for the measurement is discussed to further reduce the baseband /DC

noise, and the effective solution is also addressed. The measured output phase is -86.4,

-90.7, and -91.69 dBc/Hz at 10 kHz, 100 kHz, and 1 MHz offset at 25.38 GHz. The

total DC consumption of PLL is about 40 mW.

The proposed injection-locked oscillator using TSMC 90 nm LP CMOS process

is presented in Chapter 4. With the body-injection technique, wider locking range can

be achieved. As the oscillation frequency are 50, 60, and 70 GHz, the widest locking

ranges percentage at 7.8%, 13.8% and 14.7%, respectively. The total DC power

consumption is about 31.2~44.4 mW.

II
 目錄

摘要................................................................................................................................ I

Abstract ......................................................................................................................... II

目錄.............................................................................................................................. III

圖目錄..........................................................................................................................VI

表目錄....................................................................................................................... XIII

第一章 緒論.................................................................................................................. 1

1.1 研究動機及背景............................................................................................. 1

1.2 現況研究及發展............................................................................................. 2

1.3 貢獻................................................................................................................. 2

1.4 論文架構......................................................................................................... 3

第二章 應用於 Ka 頻段注入鎖定除頻器 ................................................................... 4

2.1 簡介................................................................................................................. 4

2.2 除頻器架構概述............................................................................................. 4

2.2.1 單真一相位時序(TSPC)除頻器[60]................................................... 5

2.2.2 電流模式邏輯(CML)除頻器[61]........................................................ 6

2.2.3 米勒(Miller)除頻器[62] ...................................................................... 8

2.2.4 注入鎖定原理與除頻器...................................................................... 9

2.2.4.1 注入鎖定原理概述[64] ............................................................ 9

2.2.4.2 注入鎖定(ILFD)除頻器 ......................................................... 13

2.3 注入鎖定除頻器頻寬分析........................................................................... 14

2.3.1 分析電路模型簡介[39] ..................................................................... 14

2.3.2 注入鎖定除六除頻器鎖定頻寬分析................................................ 15

2.3.2.1 電路架構與模型..................................................................... 15

III
 2.3.2.2 Q 值分析 .................................................................................. 17

2.3.2.3 注入電流與振盪電流............................................................. 18

2.3.2.4 輸入阻抗討論......................................................................... 22

2.3.2.5 鎖定頻寬................................................................................. 24

2.3.3 注入鎖定除五除頻器鎖定頻寬分析................................................ 25

2.3.3.1 電路架構分析......................................................................... 25

2.3.3.2 注入電流迴路一分析............................................................. 27

2.3.3.3 注入電流迴路二分析............................................................. 29

2.3.3.4 鎖定頻寬分析......................................................................... 32

2.3.4 分析結果與討論................................................................................ 34

2.4 Ka 頻段注入鎖定除六除頻器 ...................................................................... 35

2.4.1 高除數預除器架構簡介[72] ............................................................. 35

2.4.2 電路設計............................................................................................ 36

2.4.3 實驗結果與討論................................................................................ 41

2.5 總結............................................................................................................... 49

第三章 Ka 頻段鎖相迴路 .......................................................................................... 51

3.1 簡介............................................................................................................... 51

3.2 壓控振盪器................................................................................................... 52

3.3 除頻器........................................................................................................... 54

3.4 相位頻率偵測器........................................................................................... 56

3.5 電荷幫浦....................................................................................................... 57

3.6 迴路濾波器與迴路分析............................................................................... 61

3.7 電路實現及實驗結果與討論....................................................................... 65

3.8 除錯與量測改進方法................................................................................... 72

3.9 總結............................................................................................................... 83

第四章 基極注入鎖定振盪器.................................................................................... 85
IV
 4.1 簡介............................................................................................................... 85

4.2 注入鎖定振盪器概述................................................................................... 86

4.3 鎖定頻寬分析[92] ........................................................................................ 88

4.4 電路設計....................................................................................................... 90

4.5 實驗結果與討論........................................................................................... 92

4.6 除錯與量測結果討論................................................................................. 102

4.7 總結............................................................................................................. 104

第五章 結論.............................................................................................................. 106

附錄 : 相位陣列接收機量測 .................................................................................. 107

A.1 TSMC LP 90 nm CMOS V 頻段單、雙路相位陣列電路 ........................ 107

A.1.1 低雜訊放大器 ................................................................................. 107

A.1.1 正交調變器[107] ............................................................................ 110

A.1.3 閘極驅動達靈頓混波器 ................................................................. 111

A.4 V 頻段單、雙路相位陣列電路模擬與量測結果 ............................. 112

A.2 WIN GaAs 0.5 μm E/D-mode PHEMT Ka 頻段四路相位陣列電路 ....... 121

A.2.1 低雜訊放大器 ................................................................................. 121

A.2.2 正交向量調變器 ............................................................................. 124

A.2.3 閘極驅動達靈頓混波器 ................................................................. 126

A.2.4 Ka 頻段四路相位陣列模擬與量測結果 ........................................ 127

A.3 總結 ............................................................................................................ 133

參考文獻.................................................................................................................... 135

V
 圖目錄

圖 2-1 (a)通訊系統傳輸區塊圖 (b)鎖相迴路區塊圖 ................................................. 4

圖 2-2 TSPC 除頻器電路圖 .......................................................................................... 6

圖 2-3 (a)主僕式正反器電路圖 (b)源級耦合 D-latch 電路圖 ................................... 7

圖 2-4 CML 除頻器電路圖........................................................................................... 8

圖 2-5 米勒除頻器等效電路 ....................................................................................... 8

圖 2-6 米勒除頻器電路圖 ........................................................................................... 9

圖 2-7 (a)簡單的 LC 振盪器 (b)注入額外相位的 LC 振盪器 ................................. 10

圖 2-8 (a) LC 共振器開迴路特性 (b)注入電流的 LC 振盪器 ................................. 11

圖 2-9 (a)注入電流與輸出電流的相位差別 (b)最大的相位差 ............................... 11

圖 2-10 (a)傳統注入鎖定除頻器 (b)直接注入鎖定除頻器 ..................................... 13

圖 2-11 (a)注入鎖定除三除頻器 (b)除頻器模型 ..................................................... 14

圖 2-12 注入式鎖定除六除頻器等效電路圖 ........................................................... 15

圖 2-13 (a)注入鎖定除五除頻器 (b)除頻器模型 ..................................................... 16

圖 2-14 (a)除五除頻器在 AC 的電路 (b)等效半電路.............................................. 17

圖 2-15 注入式鎖定除五除頻器注入端電晶體電路 ............................................... 18

圖 2-16 (a)定義振幅 vs (b)實際振幅 vs ................................................................... 22

圖 2-17 輸入阻抗等效電路圖：(a)對照組 (b)實驗組 ............................................ 23

圖 2-18 除五除頻器理論計算與模擬之鎖定頻寬作圖 ........................................... 24

圖 2-19 所提出注入鎖定除六除頻器模擬、量測與計算之鎖定頻寬作圖 ........... 25

圖 2-20 注入式鎖定除五除頻器等效電路圖 ........................................................... 26

圖 2-21 注入鎖定除五除頻器電路圖 ....................................................................... 26

圖 2-22 注入鎖定除四除頻器：(a)電路圖 (b)雙迴路混波等效模型圖 ................ 27

圖 2-23 注入鎖定除四除頻器迴路一電路圖： ....................................................... 27

VI
圖 2-24 注入鎖定除四除頻器注入端電晶體：(a)同相電流 (b)反向電流 ............ 28

圖 2-25 注入鎖定除四除頻器迴路二電路圖： ....................................................... 30

圖 2-26 注入電晶體等效後成混波器 ....................................................................... 30

圖 2-27 除四除頻器理論計算與模擬之鎖定頻寬作圖 ........................................... 33

圖 2-28 除五除頻器模擬、量測與計算之鎖定頻寬作圖 ....................................... 34

圖 2-29 (a)傳統注入鎖定除頻器等效模型 (b)除四除頻器非線性項 ..................... 35

圖 2-30 注入不同頻率下注入效果的波形圖[67]..................................................... 36

圖 2-31 單平衡混波器 ............................................................................................... 37

圖 2-32 輸入轉導級(M5)尺寸對轉換增益模擬之等高線圖 .................................... 38

圖 2-33 輸入轉導級(M5)尺寸對直流功耗模擬之等高線圖 .................................... 38

圖 2-34 開關級(M6 與 M7)尺寸對轉換增益模擬之等高線圖 ................................. 39

圖 2-35 單平衡混波器轉換增益對本地振盪功率之模擬圖 ................................... 39

圖 2-36 單平衡混波器輸出 1dB 壓縮點模擬圖....................................................... 40

圖 2-37 注入鎖定除六除頻器電路圖 ....................................................................... 40

圖 2-38 量測設置示意圖 ........................................................................................... 42

圖 2-39 Ka 頻段除六注入鎖定除頻器平面佈局圖................................................... 42

圖 2-40 Ka 頻段除六注入鎖定除頻器晶片實照圖................................................... 43

圖 2-41 除頻器輸出頻譜：(a)未注入訊號 (b)注入六倍頻訊號鎖定 .................... 44

圖 2-42 未注入訊號之相位雜訊量測結果 ............................................................... 45

圖 2-43 注入訊號之相位雜訊量測結果 ................................................................... 45

圖 2-44 注入鎖定輸出頻譜：(a)注入 25.9 GHz (b)注入 28.8 GHz ...................... 46

圖 2-45 注入電晶體偏壓與鎖定頻寬 ....................................................................... 46

圖 2-46 模擬與量測之輸出功率對頻率作圖 ........................................................... 47

圖 2-47 模擬與量測之輸入靈敏度作圖 ................................................................... 47

圖 2-48 模擬與量測之鎖定頻寬對輸入功率作圖 ................................................... 48

圖 2-49 注入訊號、未注入訊號與注入鎖定之相位雜訊作圖 ............................... 48

VII
圖 3-1 Ka 頻段鎖相迴路方塊圖................................................................................. 51

圖 3-2 Ka 頻段 NMOS 交錯耦合對壓控振盪器 ....................................................... 53

圖 3-3 可調式除六注入鎖定除頻器 ......................................................................... 54

圖 3-4 CML 除頻器電路圖......................................................................................... 55

圖 3-5 差動轉單端電路圖 ......................................................................................... 55

圖 3-6 TSPC 除頻器電路圖 ........................................................................................ 56

圖 3-7 預先充電型相位頻率偵測器電路圖[76]....................................................... 57

圖 3-8 電荷幫浦電路圖[77]....................................................................................... 58

圖 3-9 PFD 結合 CP 之轉換特性模擬圖 ................................................................... 59

圖 3-10 PFD 結合 CP 之截止區模擬圖 ..................................................................... 59

圖 3-11 CP 充放電電流不匹配指數 .......................................................................... 60

圖 3-12 蒙地卡羅模擬 CP 改變 NMOS 閘級寬度(±1%)所得充放電不匹配......... 60

圖 3-13 被動二階迴路濾波器電路圖 ....................................................................... 61

圖 3-14 鎖相迴路線性模型 ....................................................................................... 61

圖 3-15 二階鎖相迴路開迴路頻率響應 ................................................................... 62

圖 3-16 鎖相迴路開路波德圖(Bode plot) ................................................................. 64

圖 3-17 閉迴路鎖定時間模擬初始電壓為 0 V 結果 ............................................... 64

圖 3-18 模擬鎖相迴路相位雜訊結果作圖 ............................................................... 65

圖 3-19 量測壓控振盪器與除頻器示意圖 ............................................................... 66

圖 3-20 鎊線後鎖相迴路量測示意圖 ....................................................................... 66

圖 3-21 鎖相迴路晶片佈局圖 ................................................................................... 67

圖 3-22 鎖相迴路晶片實照圖 ................................................................................... 67

圖 3-23 VCO 可調頻率對 Vtune 模擬與量測作圖 ................................................... 68

圖 3-24 VCO 輸出功率對 Vtune 模擬與量測作圖 ................................................... 69

圖 3-25 VCO 之相位雜訊量測結果作圖 ................................................................... 69

圖 3-26 鎖相迴路輸出功率對頻率作圖 ................................................................... 70

VIII
圖 3-27 鎖相迴路突波抑制量對頻率作圖 ............................................................... 70

圖 3-28 鎖相迴路在距離中心 1 與 10 MHz 下，相位雜訊對頻率作圖 ................ 71

圖 3-29 鎖相迴路與壓控振盪器的相位雜訊作圖 ................................................... 71

圖 3-30 鎖相迴路相位雜訊分析[79]......................................................................... 72

圖 3-31 加上 DC 針旁路電容後的低通濾波器 ........................................................ 73

圖 3-32 模擬旁路電容對鎖相迴路相位雜訊影響 ................................................... 73

圖 3-33 電源供應器在基頻下對相位雜訊影響(1)................................................... 74

圖 3-34 電源供應器在基頻下對相位雜訊影響(2)................................................... 74

圖 3-35 Agilent B2962A 的量測架設圖 ..................................................................... 75

圖 3-36 不同電源供應器接上 ULNF 或 LNF 的相位雜訊結果 ............................. 76

圖 3-37 不同的電源供應線對相位雜訊的影響 ....................................................... 76

圖 3-38 RF 3.5 mm cable 銲接上 bypass 電容示意圖 .............................................. 77

圖 3-39 RF 3.5 mm cable 銲接上 bypass 電容照片圖 .............................................. 77

圖 3-40 鎊線後鎖相迴路輸出功率對頻率作圖 ....................................................... 78

圖 3-41 鎊線後鎖相迴路突波抑制量對頻率作圖 ................................................... 79

圖 3-42 鎊線後輸出頻譜圖 (a)輸出頻率為 25.28 GHz (b)輸出為 27 GHz ........... 79

圖 3-43 鎖定頻率為 25.49 GHz 對突波抑制量作圖 ................................................ 80

圖 3-44 鎊線後鎖相迴路相位雜訊對頻率作圖 ....................................................... 80

圖 3-45 鎖定頻率為 25.38 GHz 輸出相位雜訊量測結果 ........................................ 81

圖 3-46 鎖定頻率對 RMS 抖動量作圖 ..................................................................... 81

圖 3-47 鎊線後鎖相迴路與壓控振盪器的相位雜訊作圖 ........................................ 82

圖 4-1 收發機方塊圖[23]........................................................................................... 85

圖 4-2 傳統注入鎖定三倍頻器(a)電路圖(b)等效模型[90] ..................................... 86

圖 4-3 W 頻段注入鎖定振盪器[91] ........................................................................... 87

圖 4-4 注入鎖定環型振盪器電路圖 ......................................................................... 88

圖 4-5 注入鎖定環型振盪器：(a)相位位移圖 (b)電流相位圖 .............................. 90

IX
圖 4-6 所提出基極注入鎖定振盪器電路圖 ............................................................. 90

圖 4-7 注入電晶體尺寸對鎖定範圍與振盪頻率模擬圖 ......................................... 91

圖 4-8 注入鎖定振盪器波形圖：(a)基極注入 (b)閘極注入 .................................. 92

圖 4-9 量測示意圖 ..................................................................................................... 93

圖 4-10 混波器與功率放大器設置圖 ....................................................................... 93

圖 4-11 基極注入鎖定振盪器 (a)佈局圖 (b)晶片實照圖 ...................................... 94

圖 4-12 注入鎖定振盪器輸出頻譜(VG=0 V)：(未扣除損耗) ................................. 95

圖 4-13 注入基頻訊號模擬與量測之輸入靈敏度作圖(VG=0 V) ............................ 95

圖 4-14 注入基頻訊號模擬與量測之輸出功率對頻率作圖(VG=0 V) .................... 96

圖 4-15 注入鎖定輸出頻譜(VG=0 V)：(未扣除損耗) ............................................. 96

圖 4-16 注入基頻訊號之相位雜訊量測結果(VG=0 V) ............................................ 97

圖 4-17 三倍頻輸出與注入訊號源之相位雜訊作圖(VG=0 V) ................................ 97

圖 4-18 三倍頻輸出對基頻與二倍頻抑制(VG=0 V) ................................................ 98

圖 4-19 注入基頻訊號模擬與量測之輸入靈敏度作圖 ........................................... 99

圖 4-20 注入鎖定輸出頻譜(VG=0.1 V)：(未扣除損耗) .......................................... 99

圖 4-21 注入鎖定輸出頻譜(VG=0.2 V)：(未扣除損耗) ........................................ 100

圖 4-22 注入基頻訊號模擬與量測之輸入功率作圖 ............................................. 100

圖 4-23 三倍頻輸出對基頻與二倍頻抑制(VG=0.1 V) ........................................... 101

圖 4-24 三倍頻輸出對基頻與二倍頻抑制(VG=0.2 V) ........................................... 101

圖 4-25 外加電容之基極注入鎖定振盪器電路圖 ................................................. 103

圖 4-26 閘極電壓對鎖定範圍與振盪頻率模擬與量測作圖 ................................. 103

圖 A-1 四路相位陣列接收機：(a)單路 (b)雙路 ................................................... 107

圖 A-2 三級串接低雜訊放大器電路圖 .................................................................. 108

圖 A-3 電晶體尺寸對放大器最大可供應的增益作圖 .......................................... 108

圖 A-4 電晶體尺寸對放大器最低雜訊指數作圖 .................................................. 109

圖 A-5 (a)BPSK (b) I/Q 調變器架構圖 .................................................................... 110

X
圖 A-6 閘極驅動達靈頓混波器電路圖 .................................................................. 111

圖 A-7 單路相位陣列晶片實照圖 .......................................................................... 112

圖 A-8 雙路相位陣列晶片實照圖 .......................................................................... 113

圖 A-9 小訊號增益模擬與量測作圖 ...................................................................... 113

圖 A-10 輸入反射損耗模擬與量測作圖 ................................................................ 114

圖 A-11 輸出反射損耗模擬與量測作圖 ................................................................ 114

圖 A-12 雜訊指數模擬與量測作圖 ........................................................................ 115

圖 A-13 四種狀態小訊號增益模擬與量測作圖 .................................................... 116

圖 A-14 四種狀態輸入反射損耗模擬與量測作圖 ................................................ 116

圖 A-15 四種狀態輸出反射損耗模擬與量測作圖 ................................................ 117

圖 A-16 振幅誤差模擬與量測作圖 ........................................................................ 117

圖 A-17 相位誤差模擬與量測作圖 ........................................................................ 118

圖 A-18 轉換增益對本地振盪功率模擬與量測作圖 ............................................ 119

圖 A-19 轉換增益對射頻頻率模擬與量測作圖 .................................................... 119

圖 A-20 轉換增益對中頻頻率模擬與量測作圖 .................................................... 120

圖 A-21 四路相位陣列接收機 ................................................................................ 121

圖 A-22 兩級串接低雜訊放大器電路圖 ................................................................ 122

圖 A-23 電晶體尺寸對放大器最大可供應的增益作圖 ........................................ 123

圖 A-24 電晶體尺寸對放大器最低雜訊指數作圖 ................................................ 123

圖 A-25 模擬低雜訊放大器 S 參數作圖 ................................................................ 124

圖 A-26 模擬低雜訊放大器雜訊指數作圖 ............................................................ 124

圖 A-27 模擬四種狀態的正交向量調變器小訊號增益作圖 ................................ 125

圖 A-28 模擬四種狀態的正交向量調變器輸入反射損耗作圖 ............................ 125

圖 A-29 模擬四種狀態的正交向量調變器輸出反射損耗作圖 ............................ 126

圖 A-30 閘極驅動達靈頓混波器電路圖 ................................................................ 127

圖 A-31 四種狀態小訊號增益模擬與量測作圖 .................................................... 128

XI
圖 A-32 四種狀態輸入反射損耗模擬與量測作圖 ................................................ 128

圖 A-33 四種狀態輸出反射損耗模擬與量測作圖 ................................................ 129

圖 A-34 四種狀態雜訊指數模擬與量測作圖 ........................................................ 129

圖 A-35 振幅誤差模擬與量測作圖 ........................................................................ 130

圖 A-36 相位誤差模擬與量測作圖 ........................................................................ 130

圖 A-37 轉換增益對本地振盪功率模擬與量測作圖 ............................................ 131

圖 A-38 轉換增益對射頻頻率模擬與量測作圖 .................................................... 131

圖 A-39 轉換增益對中頻頻率模擬與量測作圖 .................................................... 132

圖 A-40 四路相位天線陣列晶片實照圖 ................................................................ 132

XII
 表目錄

表 2-1 各類除頻器綜合比較表 ................................................................................... 5

表 2-2 理論計算所需之各項參數值 ......................................................................... 23

表 2-3 除六除頻器理論計算所需之各項參數值 ..................................................... 25

表 2-4 注入鎖定除五除頻器設計參數 ..................................................................... 26

表 2-5 理論計算所需之各項參數值 ......................................................................... 32

表 2-6 各參數對鎖定頻寬大小影響[71]................................................................... 34

表 2-7 注入鎖定除六除頻器模擬設計參數 ............................................................. 41

表 2-8 注入鎖定除六除頻器特性總表 ..................................................................... 49

表 2-9 高除數除頻器之文獻比較表 ......................................................................... 50

表 3-1 環型振盪器與電感電容式振盪器性質比較表 ............................................. 52

表 3-2 壓控振盪器電路設計參數 ............................................................................. 53

表 3-3 CML 除頻器電路設計參數............................................................................. 55

表 3-4 差動轉單端電路設計參數 ............................................................................. 55

表 3-5 TSPC 除頻器電路設計參數 ............................................................................ 56

表 3-6 相位頻率偵測器電路設計參數 ..................................................................... 57

表 3-7 電荷幫浦電路設計參數 ................................................................................. 58

表 3-8 γ 與 PM 之間的關係 ........................................................................................ 63

表 3-9 鎖相迴路及低通濾波器設計參數 ................................................................. 63

表 3-10 鎖相迴路之特性總表 ................................................................................... 82

表 3-11 K to Ka 頻段 CMOS 鎖相迴路比較表.......................................................... 84

表 4-1 基極注入鎖定振盪器設計參數 ..................................................................... 92

表 4-2 基極端注入鎖定振盪器特性總表 ............................................................... 102

表 4-3 注入鎖定振盪器相關文獻比較表 ............................................................... 105

XIII
表 A-1 三級串接低雜訊放大器設計參數表 .......................................................... 109

表 A-2 正交向量調變器控制電壓 .......................................................................... 110

表 A-3 閘極驅動達靈頓混波器設計參數表 .......................................................... 111

表 A-4 V 頻段單、雙路相位陣列模擬與量測總表 ................................................ 120

表 A-5 兩級串接低雜訊放大器設計參數表 .......................................................... 122

表 A-6 正交向量調變器控制電壓 .......................................................................... 126

表 A-7 閘極驅動達靈頓混波器設計參數表 .......................................................... 127

表 A-8 Ka 頻段四路相位陣列模擬與量測總表 ...................................................... 132

表 A-9 近年來相位天線陣列比較表 ...................................................................... 134

XIV
 第一章 緒論

1.1 研究動機及背景

近年來，由於互補式金氧半場效電晶體(CMOS)製程的發展逐漸微小化，電

晶體的截止頻率(fT)與最大操作頻率(fmax)高過於 100 GHz。許多微波與毫米波應

用發展起來，如 77 GHz 頻率調變連續波雷達(frequency modulated continuous

wave)系統[1]-[2]，在 802.15.3c 的高階調變計畫[3]，94 GHz 影像系統(imaging

systems)[4]-[5]。相較於 CMOS 製程，砷化鎵(GaAs)有低雜訊、良好的線性度、

高輸出功率與高操作頻率的優點。然而，CMOS 製程擁有高整合度與低成本的優

勢，適合將射頻電路(radio frequency circuits)與基頻電路(baseband circuits)整合到

同一個晶片。

在射頻收發系統中，需要本地振盪源來提供發射端或接收端混頻所需時脈

源，而本地振盪源需要高純度的訊號，通常利用鎖相迴路來實現。隨著工作頻率

不斷升高，振盪器的操作頻率越來越高時，為了將輸出頻率降至參考頻率，使得

除頻器的設計更加困難，尤其是第一級預除器。當預除器除頻數越低，則整個迴

路需要更多級的除頻器，使整個電路直流總功耗變大，增加電路的複雜度，若設

計一高除數的預除器降低後面除頻器的級數，可以減少整體功率消耗。振盪器輸

出並非一理想弦波訊號，故包含其他諧波項，其決定鄰近通道的干擾位準，影響

整個收發機的調變結果。鎖相迴路加入注入鎖定振盪器會使得相位雜訊輸入與輸

出會呈現 20log(n)的關係，其中 n 為輸入與輸出頻率的比值[25]。鎖相迴路會遇

到直流功耗與相位雜訊的問題，由於第一級預除器的不穩定性使得鎖定頻寬變

窄，較多的除頻器使得直流總功耗變大。

1
1.2 現況研究及發展

在射頻收發系統中，常利用鎖相迴路來實現頻率穩定及低相位雜訊的本地振

盪源訊號，但隨著工作頻率不斷升高，為了將輸出頻率除頻至參考頻率，會增加

除頻器的數量使得整體直流功耗升高，另外第一級的預除器的設計也更加困難。

若能設計高除數預除頻器，可降低鎖相迴路除頻器數目，進而降低整體功耗。然

而鎖相迴路的最大功作頻率，通常受限於第一級除頻器的操作頻率範圍，除頻器

頻寬需控制在壓控振盪器頻寬的 1.2~1.3 倍，以克服製程、電壓與溫度變異(PVT

variation)，設計高輸入靈敏度可使得鎖相迴路操作頻率變寬。注入鎖定除頻器擁

有低功耗與高操作頻率的優勢，其缺點在於鎖定頻寬較窄，但考慮操作速度，此

架構仍適合應用於毫米波無線通訊系統。目前關於注入鎖定除頻器鎖定頻寬分析

方法[39]、[46]，且關於注入鎖定除二[27]-[33]、除三[34]-[39]、除四[40]-[46]與

除五[47]-[51]有相當多的文獻與應用，但卻很少提出除六[52]的架構。若能設計

除六除頻器，此高除數除頻器使得壓控振盪器直接降至低頻，更可利用較少級除

頻器來實現鎖相迴路，降低成本、直流功耗與電路的複雜度，讓電路在系統整合

上更具優勢。

當操作頻率越高，高純度本地振盪源訊號越來越難實現，一種是基頻振盪

(fundamental-oscillation)的鎖相迴路[6]-[18]，另一種是設計低頻鎖相迴路串階頻

率倍頻器(frequency multiplier)[19]-[24]。為了將頻率除頻至低頻，基頻振盪的鎖

相迴路遇到的問題在於預除器的設計與使用較多級的除頻器，然而低頻鎖相迴路

串接頻率倍頻器的困難在於頻率倍頻器的鎖定頻寬較窄。若能設計寬頻鎖定頻寬

的倍頻器，可得到高純度相位雜訊與寬頻的振盪訊號。

1.3 貢獻

本論文是針對注入鎖定技術電路及相位陣列接收機電路來研究。每個電路特

性以完整量測且與理論結果相互驗證。第一部分是注入鎖定除頻器頻寬分析，理
2
論分析除六除頻器與除五除頻器之鎖定頻寬公式，討論各參數對鎖定頻寬大小的

影響。並使用台積電(TSMC) 90 nm 低功耗(Low Power) CMOS 製程設計且實現

一個 Ka 頻段除六除頻器，藉由選擇混波器電晶體尺寸來改善轉換增益，使下一

級注入至除五除頻器的輸入功率變大，使得整體除六的鎖定頻寬變寬。從量測結

果得到高除數、頻寬與低功耗的優勢。第二部分是進一步將所提出的除六除頻器

整合至鎖相迴路中，經由量測結果來驗證高除數注入鎖定除頻器可應用於實際的

鎖相迴路或頻率合成器。討論電源供應器的基頻相位雜訊(base-band phase noise)

與直流旁路電容(DC bypass capacitors)探針對此電路的相位雜訊影響。經由鎊線

直流路徑，使量測鎖相迴路的迴路頻寬與模擬值相近，得到寬頻、低抖動與低功

耗的優點。第三個部分提出一個以環型架構為基礎的注入鎖定三推式振盪器，透

過基極注入技術使得注入鎖定振盪器可調能力提升，在不影響振盪器起振條件

下，擁有最佳的可調式寬頻及鎖定頻寬。

1.4 論文架構

本論文分六章節，第一章主要論述本論文的研究背景與動機。第二章將介紹

各類除頻器架構與注入鎖定原理，並提出注入鎖定除五除頻器與除六除頻器電路

分析模型，理論結果與實驗結果相互驗證，並且使用台積電 90 nm 低功耗 CMOS

製程設計實現一 26 GHz 注入鎖定除六除頻器。第三章則將第二章所提出之除六

注入鎖定除頻器整合至鎖相迴路當中，驗證高階與高除數注入鎖定除頻器應用於

鎖相迴路或頻率合成器的可行度。在量測鎖相迴路的過程中，找出影響量測數值

的外在因素，並且提出改善的方法降低電路的相位雜訊。第五章為結論，將本論

文設計完成之電路，作一概括性的回顧，未來展望整合提出本論文各子電路的整

合。附錄為使用台積電 90 nm 低功耗 CMOS 實現 V 頻段的相位天線陣列與穩懋

(WIN)砷化鎵(GaAs)0.5 μm E/D-mode 假晶格高速電子電晶體(PHEMT)製程實現

Ka 頻段的相位天線陣列，其電路包括低雜訊放大器(LNA)、正交向量調變器(IQ

vector modulator)與混波器(Mixer)。
3
 第二章 應用於 Ka 頻段注入鎖定除頻器

2.1 簡介

鎖相迴路與頻率合成器常被應用於通訊系統提供本地振盪訊號源[57]，如圖

2-1(a)所示。鎖相迴路主要由壓控振盪器(VCO)、除頻器(Divider)、相位頻率偵測

器(PFD：Phase Frequency Detector)、電荷幫浦(CP：Charge Pump)與低通濾波器

(LPF：Low Pass Filter)所組成，如圖 2-1(b)所示。鎖相迴路的最大工作頻率，受

限於壓控振盪器與第一級除頻器的頻率操作範圍。第一級除頻器的操作頻寬必須

能涵蓋壓控振盪器的頻寬，通常除頻器頻寬需大於壓控振盪器的 20~30%[57]，

以克服製程、溫度與電壓變異(PVT variation)。隨著電路操作頻率越來越高，使

得第一級除頻器的設計更加困難。除頻器的鎖定頻寬與輸出功率是重要參數，鎖

定頻寬不足會導致除頻器與壓控振盪器操作範圍無法涵蓋，輸出功耗不足會讓下

一級的除頻器無法被驅動。若第一級除頻器的除頻數高，則可利於用較少級除頻

器來實現整個鎖相迴路，不僅降低成本，也降低電路的複雜度。

Down-converter
BPF Image filter Mixer
VCO
LNA IF stage
Rx fref
Antenna switch PFD CP LPF
Frequency
or duplexor
Tx synthesizers
LPF 2nd divider 1st divider
PA IF stage
÷M ÷N
Up-converter Mixer

(a) (b)
圖 2-1 (a)通訊系統傳輸區塊圖 (b)鎖相迴路區塊圖

2.2 除頻器架構概述

在鎖相迴路裡，一般常見的除頻器可分為數位式和類比式[58]-[59]，數位式
4
如真單一相位時序(TSPC：True Signal Phase Clock)電路與電流模態邏輯(CML：

Current Mode Logic)電路。類比式主要為米勒除頻器(Miller Divider)及注入鎖定除

頻器(ILFD：Injection Locked Frequency Divider)。TSPC 因為其走線元件間的寄生

效應及疊接 PMOS 元件，較難設計在高頻(操作頻率高於 10 GHz)的應用上，但

其架構簡單且直流功耗較低。CML 可利用電流源控制機制，調整除頻器的頻率，

相較於 TSPC，有更高的操作頻率與不錯的頻寬；但是最高工作頻率受限於元件

的電流截止頻率（fＴ），且電路本身為疊接架構，所以功率消耗較高也是缺點之

一。米勒除頻器類似混頻器電路，輸出為可設計不同大小的除數，有不錯的頻寬

鎖定範圍，適合設計在高頻除頻器，但功率消耗較大。注入鎖定除頻器擁有低功

耗與操作頻率高的優點，相當適合應用於毫米波應用，但因為共振腔儲能的關

係，鎖定頻寬較窄。表 2-1 針對上述各除頻器架構做優缺點比較，比較項目包含

頻率、鎖定頻寬及功耗，針對不同頻率，應有不同架構選取，以調高整體電路運

作效能。

表 2-1 各類除頻器綜合比較表

類型 操作頻率 鎖定範圍 直流功耗

TSPC 數位 低 寬 中

CML 數位 中 寬 大

Miller 類比 高 中 大

Injection-locked 類比 高 低 小

2.2.1 單真一相位時序(TSPC)除頻器[60]

TSPC 除頻電路如圖 2-2 所示，主要是由三部分組成，第一部分為 M1、M2

5
與 M3 所組成的 P-rich，當 CKIN 輸入為 low 時，將 Qb 回授訊號反向輸入到下一

級。第二部分由 M4、M5 與 M6 所組成的 Latch，主要功能為栓鎖住上一級的輸入

訊號，當 CKIN 訊號為 high 時，將 Qb 反向訊號在反向為原輸入訊號，且需等待

CKIN 訊號再次變 high，第一級輸出訊號也為 high 時，才能重新輸出新的時脈訊

號。第三部分由 M7、M8 與 M9 所組成的 N-rich，此部分為產生新的 Qb 訊號，當

第二級輸出為 low，CKIN 信號也為 low 時，Qb 將變成 high 訊號，即完成延遲一

個週期時脈，最後為 M10 與 M11 所組成的反向輸出級，將 Qb 正向位輸出。

CKout (Q)
DIN Q
Qb

VDD
CKIN
DIN
M1 M4 M7 M10
Qb CKout (Q)

M2 M5 M8 M11

M3 M6 M9

CKIN

圖 2-2 TSPC 除頻器電路圖

2.2.2 電流模式邏輯(CML)除頻器[61]

CML 除頻電路架構如圖 2-3(a)所示，此為主僕式(Master-slave)正反器所構成

的電路，主要由兩個 D-latch 所組成，而每一組 D-latch 是利用源級耦合(SCL：

Source couple logic)架構來達成，其電路如圖 2-3(b)所示。SCL 的設計原理為，在

設計一個差動放大器利用電晶體本身的元件非理想特性，此放大電路產生差動電

壓增益，輸出至交錯耦合對電晶體，交錯耦合對如同正回授放大器電路，將差動

6
輸出訊號栓鎖住，做為下一級差動放大器的輸入。所以在直流分析時，須將差動

放大器的直流增益設計在大於 1.5 以上；頻率響應分析時，須把自振頻率 fosc 設

計在電晶體的 fT 之內。

VDD
Master Slave
Q+ Q-
D1+ Q1+ D2+ Q2+
RL RL
CKOUT
D1- Q1- D 2- Q2- D+ D-
M1 M2
M3 M4

CKIN CKIN+ M5 CKIN- M6

(a) (b)
圖 2-3 (a)主僕式正反器電路圖 (b)源級耦合 D-latch 電路圖

圖 2-4 為 CML 除頻器電路圖，當 CKIN 為 high，M9 與 M12 為導通狀態，此

時 Q2+與 Q2-會將差動訊號分別傳送至 D1-和 D1+，Q1+與 Q1-的節點電容會將儲存

差動訊號；當 CKIN 為 low 時，M10 與 M11 為導通狀態，M3、M4 會栓鎖 Q1+與 Q1-

的節點電壓，再將此電壓回傳至 M10、M11 的閘級端，將產生下一級差動電壓，

當 CKIN 再次為 high，此時訊號已經完全輸出到 Q2+與 Q2-節點，再傳回 Master

的 D1-和 D1+做反向轉態，如此循環即可完成除頻動作。

7
 VDD
CKOUT

R1 R2 R3 R4
-
Q1+ Q1 Q2+ Q2-
D1+
M1 M2 M5 M6
M3 M4 M7 M8
D 2+ D2-
D1-
M9 M10 M11 M12

CKIN

圖 2-4 CML 除頻器電路圖

2.2.3 米勒(Miller)除頻器[62]

米勒除頻器又稱為動態除頻器，由混波器與低通濾波器組成的。圖 2-5 為米

勒除頻器等效電路圖，其原理是將動態除頻器的輸入訊號與經過低通濾波器的輸

出訊號回授到輸入混波器加以混波，輸出頻率包含 fIN ± fOUT，經過濾波器將低頻

的 fIN + fOUT 濾出。輸出頻率與輸入頻率關係式可表示成：

f IN  fOUT  fOUT (2-1)

LPF
Mixer
fIN L C R fOUT

圖 2-5 米勒除頻器等效電路

8
 由(2-1)可知輸出訊號為輸入訊號的一半，相當於一個除二除頻器，其低通濾

波器(LPF)為 RLC 共振腔所組成。因為寄生電容被低通濾波器所吸收，此架構能

夠達到高速而且已廣泛的用於金氧半場效電晶體(CMOS)、雙載子(Bipolar)與砷

化鎵(GaAs)的設計上。圖 2-6 為米勒除頻器的實際電路範例，主要由吉伯爾

(Gilbert)混波器構成，米勒除頻器有高操作頻率，但有直流功耗高的缺點。鎖定

頻率公式為[63]：

2  2
2

  0  g m1,2 Z L1,2  (2-2)
Q  

其中 ωo 和 Q 為 LC 共振腔的振盪角頻率與品質因素，[(2/π)gm1,2ZL1,2]2 為混波器

的轉換增益。

VDD

L1 L2
VOUT
VDD
C1 C2

M5 M6
VIN M3 M4

RB1
M1 M2

RB2

圖 2-6 米勒除頻器電路圖

2.2.4 注入鎖定原理與除頻器

2.2.4.1 注入鎖定原理概述[64]

注入鎖定現象在西元 17 世紀早期就已經開始被注意了[65]-[66]，注入鎖定

簡單來說，就是把一個週期振盪訊號注入一個振盪系統，譬如雷射、電子振盪器。

這個注入訊號將會把此振盪器系統鎖在同一個頻率下。
9
 若一個簡單的 LC 振盪器如圖 2-7(a)所示，在不考慮其他寄生電容情況下，

並聯 LC 共振腔的振盪角頻率為 ω0，反向緩衝器產生一個相位位移 180˚，再回

授給 LC 振盪器，形成振盪角頻率為 ω0 = 1 / L1C1 。如果一個額外的相位位移被

注入到這個迴路中，如圖 2-7(b)所示。此電路在振盪在 ω0 不會振盪，而是在 ωI。

因為這頻率的全部相位的位移從 360˚偏移了 Φ0 度，振盪頻率必須要改變，使

RLC 共振腔產生足夠的相位位移來抵銷額外相移量 Φ0 的影響。

VDD VDD

L1 C1 Rp L1 C1 Rp

-1 Vout -1 Vout

Φ0

M1 M1

(a) (b)
圖 2-7 (a)簡單的 LC 振盪器 (b)注入額外相位的 LC 振盪器

對於一個二階並聯 RLC 共振腔，如圖 2-8(a)所示，其轉移函數為 H(jω)，其

相位響應為 Φ=  H(jω)，品質因數 Q=(ω0/2)(dΦ/dω)，可以推導出頻率偏移量與

Q 及 Φ0 的關係式[67]：

 00
I  0  (2-3)
2Q

10
 VDD
|H|

L1 C1 Rp

-1 Vout
IT
0 I 
H Iosc
M1 Iinj
inj
0 

(a) (b)
圖 2-8 (a) LC 共振器開迴路特性 (b)注入電流的 LC 振盪器

如果我們注入一個弦波電流 Iinj 到 M1 的汲極電流來產生相移量 Φ0，如圖

2-8(b)所示。適當選擇 Iinj 的頻率與振幅，電路會振盪在 ωinj。Iosc 和 Iinj 合成產生

一個相位去抵消 LC 共振腔所產生的相位偏移，稱作這振盪器鎖定在 Iinj。如果 ωinj

≠ω0，Iosc 和 Iinj 必須維持在ㄧ個有限的相位差 Φ0，如圖 2-9(a)所示。這是因為 ωinj

≠ω0 時，LC 共振腔也會貢獻額外相位移。又因為注入電壓與 Vout 必須維持同相

位，所以注入電流和振盪電流也有相位差 θ。

Iosc IT IT
Iosc

0
0
θ
θ Iinj

Iinj

(a) (b)
圖 2-9 (a)注入電流與輸出電流的相位差別 (b)最大的相位差
11
相移量 Φ0 可以表示成：

I inj I inj sin 

sin  0  sin   (2-4)
IT 2
I osc  I inj
2
 2 I osc I inj cos 

I inj
cos    (2-5)
I osc

發生在 Φ0 最大值時為：

I inj
sin  0,max  (2-6)
I osc

此關係指最大相位偏移量 Φ0,max 與相位 θ 兩者相差 90˚，如圖 2-9(b)所示。

注入電流 Iinj 使相位 Φ0,max 最大時對 RLC 並聯共振腔在振盪角頻率附近的相位差

可以表示成：

2Q
tan  0  (0  inj ) (2-7)
0

因為

I inj
tan  0  (2-8)
IT

IT  I osc
2
 I inj
2
(2-9)

如果 Iosc>>Iinj，注入鎖定範圍可以近似成：

0 I inj
0  inj     (2-10)
2Q I osc

12
2.2.4.2 注入鎖定(ILFD)除頻器

注入鎖定除頻器具有較低消耗功率與易操作在高頻的特性，可以應用於微波

與毫米波鎖相迴路中的第一級除頻器。基本架構為一注入電晶體(M3)與 M1 和

M2 組成交錯耦合對所構成的振盪器，如圖 2-10 所示。依訊號注入點的不同，可

以分為傳統注入鎖定除頻器與直接注入鎖定除頻器。

傳統注入鎖定除頻器[27]，如圖 2-10(a)，訊號由 M3 的閘極端注入，此訊號

會轉成注入電流，經由共源極的特性來放大，並和 LC 共振腔電流做向量加成，

當注入頻率滿足巴克豪森準則(Barkhausen criterion)時，振盪器之輸出頻率會被注

入訊號鎖定，即可達到除頻效果。由於 M3 需提供電流與注入訊號路徑，同時為

了讓注入訊號有較好的轉換效率，需選擇較大的元件尺寸，如此 M3 汲極端會有

較大的寄生電容，造成大部分的注入訊號洩漏，降低注入效率，造成鎖定頻率範

圍下降。

直接注入鎖定除頻器[28]，是直接將訊號透過注入電晶體(M3)注入至共振腔，

並利用 M3 將閘極端注入訊號直接與輸出訊號進行混頻，達成直接注入除頻動作，

其電路架構如圖 2-10(b)所示，此架構的注入電晶體尺寸較小，可降低寄生電容

並提高注入效率，鎖定範圍也比傳統注入鎖定除頻器來得寬，且功率消耗較小。
VDD
VDD

Vinj
L1 L2 L1 L2

Vout+ Vout- Vout+ Vout -

M3

M1 M2

Vinj M3 M1 M2

(a) (b)
圖 2-10 (a)傳統注入鎖定除頻器 (b)直接注入鎖定除頻器

13
2.3 注入鎖定除頻器頻寬分析

2.3.1 分析電路模型簡介[39]

圖 2-11(a)為注入鎖定除三除頻器，此除三除頻器由兩個混波器和 LC 帶通濾

波器組成的回授路徑，如圖 2-11(b)所示。當輸入角頻率為 3ωo，輸出角頻率為 ωo，

經混波器 Mix1 混成 2ωo 與 4ωo 的角頻率。再由混波器 Mix2 與另一個輸入角頻

率 3 o ，產生 ωo、5ωo 與 7ωo 的輸出角頻率，最後在經過 LC 帶通濾波器，抑制

5ωo 與 7ωo 的角頻率，最後完成除三鎖定除頻器的機制。

VDD

IDC

ωo, 5ωo, 7ωo BPF

L1 L2 ωo
3o
INJ INJ_B
Mix2
2ωo, 4ωo

C
A B 3 o
M3 M4 Mix1

M1 M2

(a) (b)
圖 2-11 (a)注入鎖定除三除頻器 (b)除頻器模型

鎖定頻寬分析上，主要討論為 Q 值分析、注入電流與振盪電流、鎖定頻寬

與電感佈局考慮的四大類別。Q 值分析為注入電晶體操作在三極管區等效成電

阻，與電感並聯後等效成 LC 共振腔的 Q 值。注入電流根據輸入訊號與注入電晶

14
體等效成混波器且操作於三極管區的機制，經由奇偶模分析出實質上注入到 LC

共振腔的注入電流，與振盪器所產生的振盪電流[39]。鎖定頻寬分析主要參數：

Q 值、注入電流、振盪電流與自振頻率作總結，得到鎖定頻寬公式；電感在佈局

時考慮本身對地的寄生電容大小而選擇單級電感而非差動電感，進而增加鎖定

寬。

2.3.2 注入鎖定除六除頻器鎖定頻寬分析

2.3.2.1 電路架構與模型

圖 2-12 為所提出的注入式鎖定除六除頻器之等效電路圖，使用台積電 90 nm

低功耗(Low Power) CMOS 製程，主要包含注入式除頻器及再生式電路，以提高

除頻數。其工作原理為輸出振盪頻率 fout 與輸出頻率 fin 透過單平衡混波器進行混

波，且產生 5fo 與 7fo 之頻率，在經由帶通濾波器(BPF)選擇 5fo 之頻率，注入至注

入鎖定除五除頻器，形成一個迴路，使輸出為 fin / 6，達到除六之效果。

Single-balanced mixer BPF Divide-by-5 ILFD

fin 5f0 5f0 f0 fout
1/5
(6f0) 7fo (f0)

f0

圖 2-12 注入式鎖定除六除頻器等效電路圖

圖 2-13(a)為注入式鎖定除五除頻器，主要兩個混波器與 LC 共振腔所組成迴

路，如圖 2-13(b)所示。當輸入頻率為 fo，輸出頻率為 fo，經混波器混出 4fo 與 6fo。

在經由另一混波器與輸入頻率 fo，產生 fo、9fo 與 11fo 的輸出頻率，最後經由 LC

帶通濾波器，抑制高頻諧波項，完成頻率除五的動作。

15
 Vd5

VInj
L1 L2
5fo- M3

C1 R1 R2 C2
fin- fin+
4fo, 6fo
5fo+ M4 fo

M3 M4
fo, 9fo, 11fo

M1 M2

(a) (b)
圖 2-13 (a)注入鎖定除五除頻器 (b)除頻器模型

除頻器鎖定頻寬的部分，首先先從注入式鎖定除五除頻器的鎖定頻寬分析，

在經由單平衡混波器的轉換增益加總於除六除頻器，最後得到鎖定頻寬範圍。鎖

定頻寬方法[39]為 Q 值分析、注入電流與振盪電流、輸入阻抗討論和鎖定頻寬的

四大分析方法作討論。

首先由由注入鎖定頻寬公式如下[67]：

fr I inj
fL   (2-11)
Q I osc  I inj
2 2

fr 為注入鎖定振盪器的振盪頻率，Q 為 LC 共振腔的品質因素，Iosc 為總振盪汲極

電流，Iinj 為注入電流。由(2-11)公式所示為輸出鎖定頻寬，輸入端必須乘以五倍，

因此注入式鎖定除五除頻器輸入端鎖定頻寬公式如下:

5 fr I inj
fL   (2-12)
Q 2
I osc  I inj
2

由(2-12)公式可知，輸入注入鎖定頻寬和 Iinj 或 1/Q 成正比關係。

16
 Virtual ground @ fo
D

L1 L2
fin- fin+ Lind Rind Cinj Rinj
Cpara Rneg

C
A B
M3 M4

M1 M2
E

(a) (b)
圖 2-14 (a)除五除頻器在 AC 的電路 (b)等效半電路

2.3.2.2 Q 值分析

圖 2-14(a)為除五除頻器在 AC 的電路圖，因為除五除頻器為差動輸出， C、

D 與 E 點為 AC 虛接地。為了簡化分析，除頻器可簡化成半電路分析，如圖 2-14(b)

所示。在 B 點的等效半電路模型裡，Cpara 為寄生電容，包括 M1 的閘極到源極電

容與 M2 的汲極到源極電容，Lind 和 Rind 為電感與其寄生電阻，Cinj 與 Rinj 為注入

電晶體 M4 的對地寄生電容與通道電阻，Rneg 為 M1 與 M2 交錯耦合對所產生的負

阻抗。假設電容的 Q 值很高的情況下，LC 共振腔的 Q 值主要由 Rind 與 Rinj 所主

宰。為了要增加鎖定頻寬，注入電晶體設計在三極管區，除五除頻器可穩定振盪。

故 LC 共振腔的 Q 值可以表示成：

Rind / /Rinj Rinj 1 1

Q    (2-13)
 Lind  Lind kinjVov ,inj  Lind

其中 Vov,inj 為注入電晶體的過驅電壓(Overdrive voltage)，kinj 可以表示成公式

(2-14)：

17
 Winj
kinj  nCox (2-14)
L

其中 μn 為電子遷移速度，Cox 為單位面積下閘極到氧化層的電容，Winj 與 Linj 為

M4 的閘極寬度與閘極長度。由公式(2-13)可知，LC 共振腔的 Q 值主要由注入電

晶體的 Rinj 所主宰。公式(2-12)可知，若要有寬頻的鎖定頻寬，可增加注入電晶

體的電流效率與減少 LC 共振腔的 Q 值。

2.3.2.3 注入電流與振盪電流

vs- vs+
+ +
Vgs3 V
- vMID - gs4
vo- vo+
iD3 iD4
M3 M4
圖 2-15 注入式鎖定除五除頻器注入端電晶體電路

圖 2-15 為除五除頻器的注入端電晶體電路圖，vs+與 vs-為差動輸入電壓，可

以表示如下：

vs   vs sin i t (2-15)

vs   vs sin it (2-16)

vs 為輸入端振幅電壓，ωi 為輸入角頻率。vo+與 vo-為差動輸出電壓，而且多

考慮二次諧波項參數，(2-15)和(2-16)可以表示如下：

18
 vo  vo1 sin ot  vo 2 sin 2ot (2-17)

vo  vo1 sin ot  vo 2 sin 2ot (2-18)

vo1 為輸出基頻項振幅電壓，vo2 為輸出二次諧波項振幅電壓，ωo 為輸出角頻率。

因為注入式鎖定除頻器為差動輸出，故在中間 vMID 產生有偶數諧波項電壓點，

可以表示如下：

vMID  vm sin mt (2-19)

vm 為 vMID 振幅電壓，ωm 為混波後 4ωo，為了要簡化分析，忽略短通道長度效應。

為了要加大鎖定頻寬，注入電晶體操作在三極管區。因此 M3 與 M4 的 VGD 為如

下所示：

vGD3  vs   v MID VG  VT (2-20)

vGD 4  vs   v o VG  VT (2-21)

VG 為 M3 與 M4 的閘極直流偏壓，VT 為臨界電壓，利用電晶體操作在三極管區的

直流電流公式[68]：

kinj  Vds2  kinj Vds2

iD  (Vgs  VT ) Vds    (Vov Vds  ) (2-22)
2  2  2 2

則 iD3 與 iD4 可得如下：

kinj Vds2 3
iD 3  (Vov 3 Vds 3  ) (2-23)
2 2

kinj Vds2 4
iD 4  (Vov 4 Vds 4  ) (2-24)
2 2

各值表示如下：
19
 Vov3  Vgs 3  VT  VOV ,inj  vs sin i t  vo1 sin ot  vo 2 sin 2ot (2-25)

Vds 3  vo1 sin ot  vo 2 sin 2ot  vm sin mt (2-26)

Vov 4  Vgs 4  VT  VOV ,inj  vs sin i t  vm sin mt (2-27)

Vds 4  vo1 sin ot  vo 2 sin 2ot  vm sin mt (2-28)

為了簡化計算，我們不考慮其他更高階諧波項，但從分析過程中考慮產生混

波後的注入電流項。在奇模分析時，iD3 與 iD4 可以從(2-23)與(2-24)得到奇模電流

公式：

kinj
iD 3,odd  iD 4,odd  [vm vs cos(i t  mt )  2Vov ,inj vo sin ot ] (2-29)
2

從(2-29)，vo+和 vo-為反向輸出，故 iD3,odd 和 iD4,odd 為同向電流。在偶模分析時，iD3

與 iD4 可以得到偶模電流公式：
iD 3,even  iD 4,even
kinj kinj (2-30)
 vs vo1 sin i t  sin ot  kinj vo21 sin 2 ot  cos 2 ot  Vov ,inj vm sin mt
2 2
在(2-30)可知，iD3,even 和 iD4,even 為反向電流，會互相抵銷，相加為零。

iD3,even  iD 4,even  0 (2-31)

由於注入端電晶體可示為混波機制，考慮混波後 4ωo 的注入電流項，簡化完

為：

1
vMID  vm sin mt  [vs vo1 cos(it  ot )  vo22 sin 4ot ] (2-32)
2Vov ,inj

將(2-32)代入交流三極管區電流公式可得所要 5ωo 的注入電流 Iinj。

20
 kinj vs vo22 sin it  sin ot  cos3 ot kinj vs vo22 sin it  cos ot  sin 3 ot
Iinj   (2-33)
Vov,inj Vov,inj

利用三角函數的積化和差與三倍角公式，進一步簡化可以得到：

kinj vs vo22 cos(i t  4ot )

I inj  (2-34)
8Vov ,inj

在未注入輸入訊號的情況下，M1 與 M2 的汲極振盪電流可以表示成：

I osc  gmvo1  koscVov ,osc vo1 (2-35)

其中 gm 為 M1 與 M2 的轉導值，kosc 為 M1 與 M2 的 k 值，如公式(2-35)所示。

Wosc
kosc  nCox (2-36)
L

Vov,osc 為 M1 與 M2 的過驅電壓。vo1 可以表示成公式(2-37)[69]：

I dc Rinj
vo1  (2-37)
2

其中 Idc 為偏壓直流電流，因此 Iosc 可以表示成公式(2-38)：

koscVov,osc I dc Rinj
I osc  g m vo1  (2-38)
2

由於振盪器二次諧波項 vo2 沒辦法從公式直接算出，但初估 vo2 為：

I dc Rinj
vo 2   vo 2   (2-39)
2

其中 α 為基頻項與二次諧波的差值，由電路模擬結果可知差值約 10 dB，如一常

數，值為 0.317，將(2-13)、(2-34)與(2-38)代入(2-12)方程式裡可得：

5 f r (kinjVov ,injo Lind ) kinj vo22vs

f L5   (2-40)
8Vov ,inj koscVov ,osc I dc Rinj kinj vo22vs
( ) (
2
) 2

2 8Vov ,inj

由於 Iosc 遠大於 Iinj，再將(2-39)代入(2-40)後，可得鎖定頻寬為：

21
 I dc Rinj
kinj 2 ( )vs
f L5  5 f r (kinjo Lind )  2 (2-41)
8koscVov ,osc

將(2-36)代入(2-41)，可進ㄧ步簡化為：

 2 I dc vs
f L5  5 f rWinjo Lind  (2-42)
16WoscVov ,oscVov ,inj

由(2-42)可知，影響鎖定頻寬主要參數為注入電晶體寬度、電感及注入電壓源。

2.3.2.4 輸入阻抗討論

暫態分析(transient simulation)時，在輸入端注入訊號為 5ωo 時，負載阻抗為

50 Ω 的波形，如圖 2-16(a)所示。但實際上注入到 M3 與 M4 的閘極端訊號並不會

只有 5ωo，還有本身振盪器的 ωo 訊號，波形如圖 2-16(b)所示。實際上計算 vs 的

定義和一般計算上是有差別的。

2vs 2vs

(a)定義振幅 vs (b)實際振幅 vs
圖 2-16 (a)定義振幅 vs (b)實際振幅 vs

由於功率為電壓與電流的方均根，由(2-43)與(2-44)可知兩者之間的關係，故

調整適當的輸入阻抗，使定義與實際的電壓振幅相同。

vs
vs ,rms  (2-43)
2

vs2,rms vs2
Ps  vs ,rms  is ,rms  i
2
s , rms  ZL   (2-44)
ZL 2Z L

我們要找到相對應於除五除頻器的相同輸入電壓下的輸入阻抗，分為對照組

跟實驗組兩部分來討論，如圖 2-17(a)和(b)所示。
22
 fin fin

ZL Divider

(a) (b)
圖 2-17 輸入阻抗等效電路圖：(a)對照組 (b)實驗組

其中對照組為一般電阻當負載，而實驗組為除五除頻器當作負載，並且去找

尋對應實驗組輸入電壓相同的電阻值。當對照組與實驗組在時域相同輸入振幅

下，其輸入阻抗為 450 Ω。

最後將表 2-2 理論計算所需知各項參數代入(2-42)，可得到圖 2-18 注入鎖定

除五除頻器模擬與量測的鎖定頻寬對輸入功耗作圖。

表 2-2 理論計算所需之各項參數值

Parameter fr Winj Wosc ωo Lind

Value 4.63 GHz 84 μm 108 μm 4.63 Grad/s 2.293 nH

Parameter α Idc Vov,inj Vov,osc ZL

Value 0.316 8 mA 0.25 V 0.35 V 450 Ω

23
 3.0
Simulation
2.5 Calculation

Locking Range (GHz)

2.0

1.5

1.0

0.5

0.0
-25 -20 -15 -10 -5 0 5
Input Power (dBm)

圖 2-18 除五除頻器理論計算與模擬之鎖定頻寬作圖

2.3.2.5 鎖定頻寬

由除五除頻器且加入單平衡混波器的轉換增益[70]後可得公式為：

2
CG   gm  Z L (2-45)


其中 CG 為單平衡混波器轉換增益，gm 為單平衡混波器 M5 的轉導值。最後在將

(2-42)與(2-45)相乘後得到(2-46)，其中   為除六除頻器鎖定後基頻項與二次諧波

的差值，ZL 為前小節所分析的輸入阻抗為 450 Ω。

 2 I dc vs
f L 6  5 f rWinjo Lind   CG (2-46)
16WoscVov ,oscVov ,inj

最後將表 2-2 與表 2-3 理論計算所需知各項參數代入(2-46)，可得到圖 2-19

提出注入鎖定除六除頻器模擬與量測的鎖定頻寬對輸入功耗作圖。

24
 表 2-3 除六除頻器理論計算所需之各項參數值

Parameter  gm ZL

Value 0.25 26 mS 450 Ω

6
Simulation
5 Measurement
Calculation
Locking Range (GHz)

0
-25 -20 -15 -10 -5 0 5
Input Power (dBm)

圖 2-19 所提出注入鎖定除六除頻器模擬、量測與計算之鎖定頻寬作圖

2.3.3 注入鎖定除五除頻器鎖定頻寬分析

2.3.3.1 電路架構分析

圖 2-20 為所提出的分析注入式鎖定除五除頻器之等效電路圖，使用台積電

0.18 µm CMOS 製程，其工作原理為輸出振盪頻率 fout 與輸出頻率 fin 透過單平衡

混波器進行混波，且產生 4fo 與 6fo 之頻率，在經由帶通濾波器(BPF)選擇 4fo 之頻

率，注入至注入鎖定除四除頻器，形成一個迴路，使輸出為 fin / 5，達到除五之

效果。圖 2-21 為此次分析注入鎖定除五除頻器電路，包括注入鎖定除四除頻器

與單平衡混波器。M1 為除四除頻器注入電晶體，M2 與 M3 產生負阻抗，M6、M7

與 M8 為單平衡混波器，輸出端接上共源級放大器當作緩衝器，使得量測不受外

在因素影響。

25
 Single-balanced mixer BPF Divide-by-4 ILFD
fin 4f0 4f0 f0 fout
1/4
(5f0) 6fo (f0)

f0

圖 2-20 注入式鎖定除五除頻器等效電路圖

VDD

VMixer VMixer

VBuffer L5 VInj VBuffer

L1 L2
L6

L3 R1 L4
C1
Vout+ Vout-

M5 M4
M1

C3 C2

VBias R3 M3 M2 VBias
R2

M7 M8
C4
IN
M6

R4

VG

圖 2-21 注入鎖定除五除頻器電路圖

表 2-4 注入鎖定除五除頻器設計參數

Design
Value Design parameter Value
parameter
M1 (W/L) 20 μm / 0.18 μm L1,2 2.91 nH

M2,3 (W/L) 60 μm / 0.18 μm L3,4 0.68 nH

M4,5 (W/L) 32 μm / 0.18 μm L5,6 2.7 nH

M6 (W/L) 64 μm / 0.18 μm R1,2,3,4 1 kΩ

M7,8 (W/L) 24 μm / 0.18 μm C1,2,3,4 1 pF

VDD / ID 0.7 V / 6.8 mA VMixer / IMix 1.8 V / 3.1 mA

VBuffer / IBuf 1 V / 3 mA PDC 13.34 mW

26
 圖 2-22(a)為注入鎖定除四除頻器電路圖[50]，等效成雙迴路混波等效模型

圖，如圖 2-22(b)所示。雙迴路等效模型由注入電晶體 M1、LC 共振腔與 M2 和

M3 的所提供的負阻組成。分析鎖定頻寬由 Q 值分析、注入電流與振盪電流、輸

入阻抗討論與鎖定頻寬，此節主要在於注入電流分析雙迴路模型，其他則如上節

所示。
VDD

VBuffer VBuffer

L1 VInj L2
L3 L4 Injector
4fo fo
R1 Vout-
BPF
Vout+

M5 M4
M1 -Gm

M3 M2

(a)電路圖 (b)雙迴路混波等效模型圖
圖 2-22 注入鎖定除四除頻器[50]：(a)電路圖 (b)雙迴路混波等效模型圖

2.3.3.2 注入電流迴路一分析

注入電晶體可等效成一混波器，其路徑為迴路一，如圖 2-23(a)所示。

Loop 1
L1 VInj L2
Injector
4fo 3fo, 5fo
Cpar Cpar BPF

fo
M1 -Gm
Loop 1

M3 M2

(a) (b)
圖 2-23 注入鎖定除四除頻器迴路一電路圖：
(a)迴路一對應電路圖 (b)迴路一等效模型
27
將注入電晶體等效模型圖如圖 2-23(b)所示：

vs vs
+ +
Vgs Vgsb
vo- - vo+ vo- - vo+
- Vds + + Vdsb -

iD iDB
(a) (b)
圖 2-24 注入鎖定除四除頻器注入端電晶體：(a)同相電流 (b)反向電流

vs+與 vs-為差動輸入電壓，vs 為輸入端振幅電壓，ωi 為輸出角頻率，ωo 為輸

出角頻率。可以表示如下：

vs  vs sin i t (2-47)

vo  vo sin ot (2-48)

vo  vo sin ot (2-49)

如同除五除頻器分析結果，注入的電晶體操作在三極管區，由交流訊號代入三極

管區電流公式，如(2-50)所示：

kinj  Vds2  kinj Vds2

iD  V 
 gs T ds
( V )  V    (Vov  Vds  ) (2-50)
2  2  2 2

其中：

Vds  2vo sin ot (2-51)

28
 Vov  VOV  vs sin it  vo sin ot (2-52)

可以得到注入到共振腔的同向電流：

kinj
iD  [vs vo cos(i t  ot )  vs vo cos(it  ot )  2Vov vo sin ot ] (2-53)
2

相同的也可得到反向電流公式，如圖 2-24(b)所示：

kinj  Vds2  kinj Vds2

iDB  (Vgs  VT ) Vds    (Vov Vds  ) (2-54)
2  2  2 2

其中：

Vdsb  2vo sin ot (2-55)

Vovb  VOV  vs sin it  vo sin ot (2-56)

可以得到注入到共振腔的反向電流：

kinj
iDB  [vs vo cos(i t  ot )  vs vo cos(it  ot )  2Vov vo sin ot ] (2-57)
2

由於電路為差動輸出，將同相與反向電流相加可等效成 3ωo 的電流 ieff。

ieff  i3o  iD  iDB  kinj vovs cos(it  ot )  kinj vovs cos3ot (2-58)

2.3.3.3 注入電流迴路二分析

注入電晶體可等效成一混波器，其路徑為迴路二，如圖 2-25(a)及(b)所示。

29
 L1 VInj L2
Injector
4fo fo Loop 2
Cpar Cpar BPF
Loop 2
3fo, 5fo
M1 -Gm

M3 M2

(a) (b)
圖 2-25 注入鎖定除四除頻器迴路二電路圖：
(a)迴路二對應電路圖 (b)迴路二等效模型

將注入電晶體等效電路圖如圖 2-26 所示：

vs
+
Vgs,eff
vo- - veff
- Vds,eff +

iD,eff
圖 2-26 注入電晶體等效後成混波器

由於注入電晶體操作在三極管區，則等效電壓 veff 由等效電流 ieff 乘以三極管

區的電阻，可以表示如下：

vs  vs sin i t (2-59)

30
 vo  vo sin ot (2-60)

kinj vo vs cos3ot vo vs cos3ot

veff  ieff  Rinj   (2-61)
kinjVov ,inj Vov ,inj

代入三極管區電流公式：

kinj  Vds2 ,eff  kinj Vds2 ,eff

iD ,eff  (Vgs ,eff  VT ) Vds ,eff   (Vov ,eff Vds ,eff  ) (2-62)
2  2  2 2

vo vs cos 3ot
Vds ,eff   vo sin ot (2-63)
Vov ,inj

Vov,eff  VOV ,inj  vs sin i t  vo sin ot (2-64)

混波後電流有 ωo 與 7ωo 的電流項，而實際上注入鎖定為 ωo 的電流項，即為

注入到共振腔的注入電流 Iinj：

kinj vo vs2
I inj  sin(i t  3ot ) (2-65)
4Vov ,inj

振盪器主核心電流為：

I osc  gmvo  koscVov,oscvo (2-66)

其中 vo 可以表示為：

I dc Rinj
vo  (2-67)
2

將(2-67)代入(2-66)後，可以改寫為：

31
 koscVov ,osc I dc Rinj
I osc  g m vo  (2-68)
2

2.3.3.4 鎖定頻寬分析

由注入鎖定頻寬公式如(2-1)所示為輸出鎖定頻寬，輸入端必須乘以四倍，因

此注入式鎖定除四除頻器輸入端鎖定頻寬公式如下：

4 fr I inj
fL   (2-69)
Q I osc  I inj
2 2

由於 Iosc 遠大於 Iinj，故(2-69)可簡化為(2-70)：

4 fr I inj 4 f I inj
fL4    r (2-70)
Q 2
I osc  I inj
2 Q I osc

將(2-13)、(2-65)與(2-66)代入(2-70)後簡化為：

2 f r Lind kinj
2 2
vs
fL4  (2-71)
koscVov ,osc

由(2-71)可知，影響鎖定頻寬主要參數為注入電晶體寬度、電感及注入電壓源。

最後將表 2-5 理論計算所需知各項參數代入，可得到圖 2-27 模擬與量測的

鎖定頻寬對輸入功耗作圖。

表 2-5 理論計算所需之各項參數值

Parameter fr Winj Wosc ωo Lind

Value 4.88 GHz 20 μm 60 μm 4.88 Grad/s 2.91 nH

Parameter Vov,osc L ZL nCox
Value 0.385 V 0.18 μm 50 Ω 0.0818 mA/V2

32
 1.4
Simulation
1.2 Calculation

1.0

Locking range (GHz)

0.8

0.6

0.4

0.2

0.0
-12 -10 -8 -6 -4 -2 0
Input power (dBm)

圖 2-27 除四除頻器理論計算與模擬之鎖定頻寬作圖

由除四除頻器參數改變且加入單平衡混波器的轉換增益後可得公式為：

2
CG   gm  Z L (2-72)


2 f r Lind kinj
2 2
vs
f L5   CG (2-73)
koscVov ,osc

其中 CG 為單平衡混波器轉換增益，gm 為單平衡混波器 M6 轉導值，其值為 24 mS。

最後將表 2-5 理論計算所需知各項參數代入(2-73)，可得到圖 2-28 模擬與量

測的鎖定頻寬對輸入功耗作圖。量測值與最佳量測點不同在於單平衡混波器操作

直流偏壓條件[50]，故所對應的負載阻抗可能不一樣，量測值所對應到的 ZL 為

50 Ω 而最佳量測點為 ZL 為 200 Ω。

33
 5.0

4.5 Simulation
Measurement
4.0 The best measurement
Calculated ZL=50 

Locking range (GHz)

3.5
Calculated ZL=100 
3.0
Calculated ZL=150 
2.5
Calculated ZL=200 
2.0

1.5

1.0

0.5

0.0
-14 -12 -10 -8 -6 -4 -2 0
Input power (dBm)

圖 2-28 除五除頻器模擬、量測與計算之鎖定頻寬作圖

2.3.4 分析結果與討論

本節研究分析注入式鎖定除六除頻器與除五除頻器，用不同的電路模型架構

分析注入電流，找出注入到 LC 共振腔的注入電流，最後將鎖定頻寬算出，表 2-6

為影響鎖定頻寬參數值，做出分析討論，若要增加注入頻寬，注入電晶體的尺寸

大小、LC 共振腔電感與注入電壓必須增加；相對來說，提供負阻的電晶體尺寸

大小、過驅電壓與 LC 共振腔的 Q 值越小越好。

表 2-6 各參數對鎖定頻寬大小影響[71]

Parameter Description Parameter Description

Increase the parameter value to enhance Decrease the parameter value to enhance
the locking range the locking range
The size of the
(W/L)inj The size of the injector (W/L)osc
oscillator core
The total inductance of The equivalent quality
Lind Q
the RLC network factor of the RLC network
The amplitude of the The overdrive voltage of
Vs Vov,osc
input signal the oscillator core

34
2.4 Ka 頻段注入鎖定除六除頻器

2.4.1 高除數預除器架構簡介[72]

圖 2-29(a)傳統注入鎖定除頻器的等效模型，主要由注入電晶體與除頻器本

地振盪器組成迴路。一般高除數注入鎖定除頻器都是經由電晶體的非線性項產生

所要的頻率，圖 2-29(b)所示，要產生除四除頻器的效果，輸入 Vi(t)為 4 倍頻率，

輸出 Vo(t)為 1 倍頻率，經由電晶體非線性項回授到注入電晶體後 y(t)為 3 倍與 5

倍頻率，但因為高諧波項會隨著頻率越高而下降，實質上回授到迴路的電流非常

小，導致鎖定頻寬很窄。圖 2-30 為不同頻率下注入效果的波形圖，在輸出頻率

為零點情況下，注入到的效率才能提升。注入兩倍頻的情況下，效率最高，在注

入四倍頻的情況下，效率為兩倍頻的一半，然而注入八倍頻的情況下，效率為兩

倍頻的四分之一，故波形上可以看到越高除數注入到除頻器，效果越差，故設計

高除數除頻器必須要提供足夠的注入電流，才可使鎖定頻寬變寬。

Vi(t) u(t) Vo(t)

BPF

y(t)

Nonlinearity

(a) (b)
圖 2-29 (a)傳統注入鎖定除頻器等效模型 (b)除四除頻器非線性項

35
 Output signal
Injection signal
(×2 )
Injection signal
(×4 )
Injection signal
(×8 )

圖 2-30 注入不同頻率下注入效果的波形圖[67]

2.4.2 電路設計

圖 2-12 為本論文所提出的注入鎖定除六除頻器等效模型，由單平衡混波器

進行混波，經過帶通濾波器後在注入到除五除頻器，達到高除數除頻器的效果。

在混波器設計上，使用主動式單平衡混波器(Single-balanced mixer)，如圖 2-31

所示，來達到較高的轉換增益(Conversion gain)，以提高除五除頻器的注入功率

與效率，增加其鎖定頻寬，其中 M5 為輸入轉導級，將射頻電壓訊號轉換成電流

訊號，其尺寸選擇影響整個混波器的增益。圖 2-32 為 M5 尺寸對轉換增益模擬之

等高圖，主要尺寸挑選在轉換增益為 0 dB 區域，同時對直流功耗做取捨

(trade-off)，如圖 2-33 所示。此次設計尺寸選擇在 2×20 µm，約 8 mW 的直流功

耗可達 0 dB 的轉換增益。M6 與 M7 為開關級，通常將電晶體偏壓選在臨界電壓，

36
當電晶體汲極及源極打開的時候，由於閘極端受 LO 訊號驅動，使其瞬間偏壓在

飽和區；當關的時候，使其瞬間偏壓小於臨界電壓。圖 2-34 為開關尺寸對轉換

增益模擬之等高圖，尺寸選擇為 3×28 µm。

VMixer

IF- IF+

LO- M6 M7 LO+

RFin M5

圖 2-31 單平衡混波器

圖 2-35 為轉換增益對本地振盪功率之模擬圖，在本地振盪功率為 0 dBm 時，

模擬的轉換增益為 0 dB。圖 2-36 為輸出 1 dB 壓縮點模擬圖，在輸入功率為 0

dBm，其輸出功率為 0 dBm。圖 2-37 為此次設計注入鎖定除六除頻器電路，各

元件模擬設計參數列於表 2-7。

37
 5.0
Unit : dB
4.5

Channel width of M5 (m)

4.0 -5.0
-0.50
3.5 -3.0 -4.0
-2.0
3.0 -1.0

2.5

2.0
-4.0 -1.0
-3.0
1.5 -2.0
-5.0
1.0
4 8 12 16 20 24 28 32 36 40
Finger numbers of M5

圖 2-32 輸入轉導級(M5)尺寸對轉換增益模擬之等高線圖

5.0
Unit : mW
4.5
Channel width of M5 (m)

4.0

3.5

12 14
3.0 15
13
10
2.5 8.0 11
9.0
2.0 7.0
5.0 6.0
1.5 4.0

1.0
4 8 12 16 20 24 28 32 36 40
Finger numbers of M5

圖 2-33 輸入轉導級(M5)尺寸對直流功耗模擬之等高線圖

38
 5.0
-3.0 -4.0
4.5

Channel width of M6 & M7(m)

4.0 -2.0
-1.0
3.5 -0.50

3.0

2.5 -2.0 -1.0

-4.0
2.0 -3.0
-6.0
1.5 -5.0
Unit : dB
1.0
4 8 12 16 20 24 28 32 36 40
Finger numbers of M6 & M7

圖 2-34 開關級(M6 與 M7)尺寸對轉換增益模擬之等高線圖

0
Conversion gain (dB)

-5

-10

-15

-20
RF power = 0 dBm
-25
-20 -15 -10 -5 0 5 10
LO power (dBm)

圖 2-35 單平衡混波器轉換增益對本地振盪功率之模擬圖

39
 10

Output power (dBm) 0

-5

-10

-15

LO power = 0 dBm
-20
-20 -15 -10 -5 0 5 10
Input power (dBm)

圖 2-36 單平衡混波器輸出 1dB 壓縮點模擬圖

Vd5

VMixer VMixer

VInj
L3 L1 L2 L4

VBuffer VBuffer
C1 R1 R2 C2

M9 M11
RFout+ RFout-
R5 R6
M3 M4

M8 C3 C4 M10
M1 M2
Vg2 R3 Vg2
R4

M6 M7
C5
RFin
M5

R7

Vg1

圖 2-37 注入鎖定除六除頻器電路圖

40
 表 2-7 注入鎖定除六除頻器模擬設計參數

Design
Value Design parameter Value
parameter
M1,2 (W/L) 108 μm / 0.09 μm L1,2 2.293 nH

M3,4 (W/L) 84 μm / 0.09 μm L3,4 0.58 nH

M5 (W/L) 40 μm / 0.09 μm R1,2,3,4,5,6,7 1 kΩ

M6,7 (W/L) 72 μm / 0.09 μm C1,2,3,4 1 pF

M8,10 (W/L) 16 μm / 0.09 μm VMixer / IMix 1 V / 3.5 mA

M9,11 (W/L) 40 μm / 0.09 μm VBuffer / IBuf 1.2 V / 1.7 mA

Vd5 / Id 0.6 V / 7.5 mA PDC 10 mW

2.4.3 實驗結果與討論

此次設計是使用 TSMC 90 nm LP (Lower Power) CMOS 的製程，提供 9 層金

屬與 1 層複晶(Poly)做連線。最上層金屬提供 3.4 μm 的厚金屬降低 RF 走線上的

金屬損耗。在此製程中，NMOS 的 fT 與 fmax 通常約為 110 與 200 GHz。此製程提

供螺旋(Spiral)電感、MIM 電容與複晶電阻可使用。電路模擬軟體是使用 Agilent

ADS(Advanced Design System)軟體來做高頻電路模擬，以及配合電磁模擬軟體

(SONNET) 來 做 電 感 、 轉 彎 、 交 叉 與 不 連 續 接 面 等 的 全 波 分 析 (Full-wave

analysis)[73]。量測上，採用晶圓(on wafer)量測，其量測示意圖如圖 2-38 所示。

直流以 DC 探針下針的方式提供直流偏壓，RF 亦採用下針方式。由 Agilent

E8257D PSA(Analog Signal Generator)產生注入訊號至晶片，並使用 Agilent

E4448A PSA(Spectrum Analyzer)及 E5052B SSA(Signal Source Analyzer)量測輸出

頻譜、輸出功率與相位雜訊。圖 2-39 與圖 2-40 分別為 Ka 頻段注入鎖定除頻器

平面佈局圖與晶片照片圖，晶片面積為 0.69×1.08 mm2。

41
 Agilent E5052B
Signal Source Analyzer

Agilent E4448A
PSA Series Spectrum Analyzer
DC Power Supply

G P G G P G G P G

G G
S S
G G

GSG
Agilent E8257D
PSA Analog Signal
Generator

圖 2-38 量測設置示意圖

Vinj Gnd Vbuffer Vd5 Gnd Vmixer Vg2 Gnd Vg1

Gnd Gnd

RFout- RFout+

Gnd Gnd
Gnd RFin Gnd

圖 2-39 Ka 頻段除六注入鎖定除頻器平面佈局圖

42
 Vinj Gnd Vbuffer Vd5 Gnd Vmixer Vg2 Gnd Vg1

Gnd Gnd

RFout- RFout+

Gnd Gnd

Gnd RFin Gnd

圖 2-40 Ka 頻段除六注入鎖定除頻器晶片實照圖

在無注入訊號時，除頻器自由振盪輸出頻譜如圖2-41(a)所示，其自振頻率約

為4.38 GHz，輸出功率為−3.79 dBm。圖2-41(b)為注入頻率26.28 GHz 且注入功

率為0 dBm之除頻後輸出頻譜圖，其鎖定振盪頻率約為4.38 GHz，輸出功率為

−3.83 dBm(未扣除纜線損耗)。圖2-42為未注入訊號之相位雜訊量測結果，在偏移

中心頻1 MHz輸出相位雜訊為−92.84 dBc/Hz。圖2-43為注入鎖定後之相位雜訊量

測結果，在偏移中心頻1 MHz 輸出相位雜訊為−135.56 dBc/Hz，其相位雜訊改善

量約42.7 dB。圖2-44(a)與圖2-44(b)為注入最高與最低訊號之輸出頻譜圖，分別

為25.9 GHz與28.8 GHz。圖2-45為量測不同注入電晶體偏壓下，鎖定頻寬大小作

圖，明顯得看出在注入電壓Vinj為0.8 V且注入功率為0 dBm情況下，有最大的鎖

定頻寬2.9 GHz。圖2-46為模擬與量測之輸出功率對頻率作圖，其輸出功率在鎖

定範圍內皆大於−3 dBm。圖2-47為模擬與量測之輸入靈敏度作圖，在注入訊號功

率為0 dBm 下，其量測可除頻範圍為25.9~28.8 GHz，即注入鎖定範圍為2.9

GHz。在輸入靈敏度作圖下，由於本地振盪訊號偏移96 MHz，輸入頻率放大六

43
倍後，使得模擬與量測頻率偏移量約567 MHz。在注入訊號功率為5 dBm下，其

量測可除頻範圍為25.8~29.2 GHz，即注入鎖定範圍為3.4 GHz。圖2-48為計算、

模擬與量測的鎖定頻寬對輸入功率作圖，電路分析模型計算值與模擬、量測值有

相近的趨勢。圖2-49為注入訊號源與注入鎖定後之相位雜訊作圖，在偏移中心頻

100 kHz下，輸入相位雜訊為−100 dBc/Hz，經由注入鎖定後的輸出相位雜訊為

−117 dBc/Hz ， 輸 出 相 位 雜 訊 比 輸 入 相 位 雜 訊 小 17 dB ， 接 近 理 論 計 算 值

( 20×log6=15.56 )[25]。表2-8為注入鎖定除六除頻器特性總表。

(a) (b)
圖 2-41 除頻器輸出頻譜：(a)未注入訊號 (b)注入六倍頻訊號鎖定

44
.
圖 2-42 未注入訊號之相位雜訊量測結果

圖 2-43 注入訊號之相位雜訊量測結果

45
 (a) (b)
圖 2-44 注入鎖定輸出頻譜：(a)注入 25.86 GHz (b)注入 28.8 GHz

3.5
Measurement @ Pin = 0 dBm

3.0
Locking range (GHz)

2.5

2.0

1.5

1.0
0.5 0.6 0.7 0.8 0.9
Vinj (V)

圖 2-45 注入電晶體偏壓與鎖定頻寬

46
 5.0
Simulation
Measurement
2.5

Output power (dBm) 0.0

-2.5

-5.0

-7.5

-10.0
25.0 25.5 26.0 26.5 27.0 27.5 28.0 28.5 29.0
Frequency (GHz)

圖 2-46 模擬與量測之輸出功率對頻率作圖

10

-5
Input power (dBm)

-10

-15

-20

-25

-30
Simulation
-35
Measurement
-40
25.0 25.5 26.0 26.5 27.0 27.5 28.0 28.5 29.0 29.5
Frequency (GHz)

圖 2-47 模擬與量測之輸入靈敏度作圖

47
 3.5
Simulation
3.0 Calculation
Measurement
2.5

Locking range (GHz)

2.0

1.5

1.0

0.5

0.0
-25 -20 -15 -10 -5 0 5
Input power (dBm)

圖 2-48 模擬與量測之鎖定頻寬對輸入功率作圖

0
Input signal
Free-running signal
-30 Injection-locked signal
Phase noise (dBc/Hz)

-60 Free-running signal

-90

Input signal

-120

Injection-locked signal
-150
1k 10k 100k 1M 10M
Offset frequency (Hz)

圖 2-49 注入訊號、未注入訊號與注入鎖定之相位雜訊作圖

48
 表 2-8 注入鎖定除六除頻器特性總表

Simulation Measurement

Divide-by-5 0.6 0.6

Supply voltage (V) Mixer 1 1

Buffer 1.2 1.2

Divide-by-5 7.5 12

Current (mA) Mixer 3.5 9

Buffer 1.7 2

Power consumption Core 8 16.2

(mW) Total 10 18.6

Input power (dBm) 0 0

Output power (dBm) >-3 >-3

Locking ragne (GHz) 2.5 2.9

2.5 總結

本章研究注入鎖定除頻器除六與除五電路的分析，其電路計算的結果，明顯

與模擬、量測有相近的趨勢，並且討論影響鎖定頻寬的主要參數，可讓未來在設

計除頻器有進一步的參考價值。最後呈現使用 TSMC 90 nm LP CMOS 製程，成

功實現了一個 Ka 頻段注入鎖定除六除頻器的設計、量測與分析。此除頻器電路

在注入訊號功率為 0 dBm 時，鎖定頻率為 25.9~28.8 GHz，鎖定範圍 2.9 GHz，

且輸出功率在鎖定範圍內皆大於-3 dBm，電路直流功耗為 18.6 mW。此電路將在

第三章呈現與其鎖相迴路整合，使得電路更具實用性。另外分析了使用 TSMC

0.18 μm CMOS 製程，分析了 K 頻段注入鎖定除五除頻器，計算出鎖定頻寬。表

2-9 為高除數除頻器比較表，所用的優化指數(FOM：figure of merit)公式定義為：

49
 Locking range (GHz)
FOM  (2-74)
Core power consumption (mW)

其鎖定頻寬百分比公式定義為：

f max  f min
Locking range (%)= 100% (2-75)
( f max  f min ) / 2

考慮頻寬百分比之優化指數(FOMB)[47]為：

Locking range (%)  Divison ratio

FOM B = (2-76)
PDC (mW)  Pin (mW)

本論文所提出之注入鎖定除六除頻器，利用注入鎖定除頻器與再生式電路，

使得電路有高除數、低功耗與不錯的鎖定頻寬的特性，比較除六電路裡，擁有最

寬的鎖定頻寬 2.9 GHz 與鎖定頻寬百分比 10.7%。

表 2-9 高除數除頻器之文獻比較表

Frequency Pin PDC

Ref. Technology Topology Division ratio Locking range (GHz)(%) FOM FOMB
(GHz) (dBm) (mW)
0.735 3.6 0.04 2.2
[48] 0.18 μm CMOS 40 ILFD 5 7 27
2.74* 6.7* 0.15 8.3
[49] 0.18 μm CMOS 24 ILFD 5 1.93 8.1 -10 0.003 0.26 17.3
[50] 0.18 μm CMOS 24 RILFD 5 3.84 17.2 -3 18 0.31 22.3
[51] 90 nm CMOS 60 ILFD 5 4.1 4.2 0 3.75 1.11 18
[52] 0.18 μm CMOS 24 RILFD 6 1.1 4.7 0 7.4 0.03 0.19
This
90 nm CMOS 26 RILFD 6 2.9 10.7 0 16.2 0.18 3.96
work
* The tuning varactor is used.

50
 第三章 Ka 頻段鎖相迴路

3.1 簡介

鎖相迴路在無線收發系統上扮演著極重要的角色，它的工作是提供一個頻率

穩定的時脈訊號源給發射或接收機使用。現階段大部分的頻率合成器積體電路是

使用 CMOS 或 SiGe 製程技術來完成，只有少部分是使用 GaAs 製成。若以省電

而言，以 CMOS 和 SiGe 製程較為優良。以整合性來說，CMOS 和 SiGe 製程是

高度整合的首要選擇，因為在這些製程中，可以將類比與數位電路設計在單一晶

片上，這在系統晶片(System-on-chip)設計中有相當大的優勢。本章主要是將第二

章所提出的注入鎖定除六除頻器整合至鎖相迴路，其電路架構如圖 3-1 所示，包

括壓控振盪器、注入鎖定除六除頻器、CML、TSPC、PFD、CP 與 LPF。

VCO

fref PFD CP LPF fout

TSPC CML ILFD

÷16 ÷2 ÷6

圖 3-1 Ka 頻段鎖相迴路方塊圖

51
3.2 壓控振盪器

振盪器可分為環型振盪器 (Ring oscillator)及電感電容式振盪器 (LC-tank

oscillator)兩大類。環型振盪器具有可調頻率範圍較大、面積較小、架構簡單及容

易設計等優點，適合用於寬頻鎖相迴路整合，但環型振盪器受限於反向器在高頻

的增益與相位延遲，隨著頻率升高而反向器的增益變小，因此不易操作於高頻且

無 LC 共振電路，相位雜訊較差。電感電容式振盪器利用電感電容的諧振來決定

振盪頻率，相較於環型振盪器，能以較低功耗且可操作在高頻的優勢，但缺點在

於設計面積大。相位雜訊部分，電感電容式振盪器相較於環型振盪器好，主要原

因在於電感與電容所組成的共振腔，具有帶通濾波器的響應，可以抑制其他不要

的頻率訊號。表 3-1 為兩振盪器的性質比較表。大略來說，環型振盪器是用低頻

及有線傳輸應用，電感電容式振盪器是用高頻及無限傳輸應用。

表 3-1 環型振盪器與電感電容式振盪器性質比較表
Operation Tunning Power Phase
Area
frequency range consumption noise
Ring
Low Wide High Medium Small
oscillator
LC-tank
High Narrow Low Good Large
oscillator

電感電容式振盪器主要分為三種，分別是 NMOS 交叉耦合對[74]、PMOS

交叉耦合對[75]與互補式(Complementary)交叉耦合對[69]。為了達到高頻操作與

較寬的可調範圍，本章節 VCO 採用 NMOS 交錯耦合對，電路圖如圖 3-2 所示。

交錯耦合對電晶體 M1 與 M2 產生負阻，來抵銷 LC 共振腔的損耗(L1, L2, C1, C2

與電晶體 M1-M5 的寄生電容)。頂端 PMOS 電流源比尾端 NMOS 電流源較好，

主要是因為 PMOS 對 fliker 雜訊的抑制能力比 NMOS 好，故設計電晶體 M5 提供

一個穩定電流源，降低直流電源變異所造成的影響。表 3-2 為壓控振盪器電路設

52
計參數。

VDD

Vbias
Vbuffer Vbuffer
M5

L3 L4
L1 L2
Vtune
OUT- C3 C4 OUT+

M3 C1 C2 M4

M1 M2

圖 3-2 Ka 頻段 NMOS 交錯耦合對壓控振盪器

表 3-2 壓控振盪器電路設計參數
Parameters Value
M1-M2 (W/L) 36 μm / 0.09 μm
M3-M4 (W/L) 32 μm / 0.09 μm
M5 (W/L) 120 μm / 0.09 μm
C3-C4 1 pF
L1-L2 178 pH
L3-L4 585 pH

53
3.3 除頻器

為了連接高操作頻率振盪器的輸出，因此選擇第二章所提出注入鎖定除頻器

來當作第一級除頻器，其電路設計參數跟第二章相同，並且在注入鎖定迴路除頻

器的核心振盪器加入可變電容(C6 與 C7)來增加除六除頻器之鎖定頻寬，其電路架

構如圖 3-3 所示。以確保在製程變異(Process variation)情況下，除頻器的鎖定頻

寬能夠涵蓋振盪器可調範圍，使整個鎖相迴路能正常工作。

第二級除頻器為除二的電流模態邏輯除頻器(CML)，其電路圖如圖 3-4 所示，

設計參數如表 3-3 所示。由於 CML 為雙端輸出電路，為了推動下一級除頻器，

故在第二級與第三級除頻器之間設計一個差動轉單端的預先放大器

(Pre-amplifier)，如圖 3-5 所示。電晶體 M2-M6 提供差動轉單端之功能，反向器

INV1-INV4 與 R2-R3 將訊號放大，使其輸出可以達到全擺幅，以推動下一級除頻

電路。表 3-4 為電路設計參數。第三級則採用單一相位時序除頻器(TSPC)，串接

四級共除頻十六，電路圖如圖 3-6 所示，設計參數如表 3-5 所示。

Vd5

VMixer VMixer

VInj
L3 L1 L2 L4

VBuffer VBuffer
C1 R1 R2 C2

M3 M4
M9 M11
RFout+ RFout-
R5 Vd6vtune R6
C6 C7

M8 C3 C4 M10
M1 M2
Vg2 R3 Vg2
R4

M6 M7
C5
RFin
M5

R7

Vg1

圖 3-3 可調式除六注入鎖定除頻器
54
 VDD
CKOUT

R1 R2 R3 R4
+ -
Q1 Q1 Q2+ Q2-
D1+
M1 M2 M5 M6
M3 M4 M7 M8
D 2+ D2-
D1-
M9 M10 M11 M12

CKIN

圖 3-4 CML 除頻器電路圖

表 3-3 CML 除頻器電路設計參數

Design parameters Value
M1-M8 (W/L) 8 μm / 0.09 μm
M9-M12 (W/L) 16 μm / 0.09 μm
R1-R4 882 Ω

VDD

PMOS
VDD

NMOS

M5 M6
VDD C1 TPSCIN
INV1 INV2 INV3 INV4

CLKIN+ CLKIN-
R1 M3 M4
R2 R3

M1 M2

圖 3-5 差動轉單端電路圖

表 3-4 差動轉單端電路設計參數
Design parameters Value
M1-M2 (W/L) 8 μm / 0.09 μm
M3-M4 (W/L) 16 μm / 0.09 μm
M5-M6 (W/L) 24 μm / 0.09 μm
R1-R3 1 kΩ
C1 1 pF

55
 VDD

DIN
M1 M4 M7 M10
Qb CKout

M2 M5 M8 M11

M3 M6 M9

CKIN

圖 3-6 TSPC 除頻器電路圖

表 3-5 TSPC 除頻器電路設計參數

Design parameters Value
PMOS (W/L) 6 μm / 0.09 μm
NMOS (W/L) 2 μm / 0.09 μm

3.4 相位頻率偵測器

在鎖相迴路當中，相位頻率偵測器用來將輸入參考頻率與經過降頻的回授頻

率進行相位或頻率的比較，判斷給電荷幫浦充電或放電的脈波訊號。相位頻率偵

測器設計主要考量為其截止區(Dead zone)相位範圍與相位誤差偵測之線性度。若

相位頻率偵測器不夠精準就有較大的截止區，使鎖相迴路的抖動及相位雜訊變

差。

此次設計所採用的電路架構為預先充電型相位頻率偵測器(Precharge-type

PFD)，如圖3-7所示。其優點在於可降低傳統電路訊號截止區及電路最大可操作

頻率限制，也可縮小佈局面積。表3-6為相位偵測器電路設計參數。

56
 VDD

M11 M12

UP

M2 M3 M5

REF_CK

M1 M4

VDD

VCO_CK

M13
M14

DOWN

VDD

M7 M8 M10
PMOS

M6 M9
NMOS

圖 3-7 預先充電型相位頻率偵測器電路圖[76]

表 3-6 相位頻率偵測器電路設計參數
Design parameters Value
PMOS (W/L) 12 μm / 0.09 μm
NMOS (W/L) 4 μm / 0.09 μm

3.5 電荷幫浦

電荷幫浦的功能是將相位頻率偵測器所檢視出的相位差轉換壓控振盪器的

控制電壓。電荷幫浦的好壞會直接影響鎖相迴路輸出訊號的品質，在設計須考量

電荷分享(Charge sharing)和電流不匹配(Current mismatch)等問題，這些問題對送

入迴路濾波器的訊號會直接影響，進而對壓控振盪器進行不必要的調變，造成突

波(Spur)產生或是輸出訊號相位雜訊變差。此次設計採用電流式電荷幫浦架構，

如圖3-8所示。設計時將M8與M13遠離VCO的控制電壓(Vctrl)，可減少因電荷注入

(Charge injection)與時脈回饋(Clock feedthrough)對造成Vctrl的電壓抖動以及解決

因充放電不匹配所造成的雜訊。表3-7為電荷幫浦電路設計參數。

57
 VDD

M4 M5 M6 M7
UP

M8 M9

VDD CPout

R1

M10 M11
VDD

M1 M3 M12 M13
M2 DOWN

圖3-8 電荷幫浦電路圖[77]

表 3-7 電荷幫浦電路設計參數
Design parameters Value
M1-M3 (W/L) 4 μm / 0.09 μm
M4-M5 (W/L) 12 μm / 0.09 μm
M6-M7 (W/L) 24 μm / 0.09 μm
M8-M9 (W/L) 6 μm / 0.09 μm
M10-M11 (W/L) 2 μm / 0.09 μm
M12-M13 (W/L) 8 μm / 0.09 μm
R1 1 kΩ

在製程變異(Process variation) 下，PFD 結合 CP 的參數模擬，圖 3-9 為 PFD

結合 CP 之轉換特性模擬圖。圖 3-10 為 PFD 結合 CP 之截止區模擬，由圖可知

此 CP 會有 1.5 度的截止區。理想下充電與放電電流在相對應的輸出端點電壓下

應該完全匹配，但實際上電晶體會有通道調變效應，使得電晶體輸出電流受到汲

極電壓(VDS)的影響造成電流不匹配。圖 3-11 為電荷幫浦充、放電電流不匹配指

數之模擬圖，在相位誤差為±60 度以外，皆有 10%以下的電流不匹配指數。圖

3-12 為在蒙地卡羅(Monte Carlo)分析下，PFD 與 CP 的 NMOS 閘級寬度(±1%)所

得充放電不匹配，在樣本數為 200 的情況下，相位誤差 90 度的電流不匹配指數

皆在 0.5 %左右。

58
 240
TT
180 FF
SS
120

Current (A) 60

-60

-120

-180

-240
-180 -120 -60 0 60 120 180
Phase difference (degree)

圖 3-9 PFD 結合 CP 之轉換特性模擬圖

20
TT
15 FF
SS
10

5
Current (A)

-5

-10

-15

-20
-2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0
Phase difference (degree)

圖 3-10 PFD 結合 CP 之截止區模擬圖

59
 30
TT
FF
20
SS

Current mismatch (%)

10

-10

-20

-30
-180 -120 -60 0 60 120 180
Phase difference (degree)

圖 3-11 CP 充放電電流不匹配指數

Samples
0 25 50 75 100 125 150 175 200
60 3

50 2 Current mismatch (%)

Number of samples

40 1

30 0

20 -1

10 -2

0 -3
-2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0
Current mismatch (%)

圖 3-12 蒙地卡羅模擬 CP 改變 NMOS 閘級寬度(±1%)所得充放電不匹配

60
3.6 迴路濾波器與迴路分析

迴路濾波器在鎖相迴路中的主要功能為過濾訊號中的高頻成分、雜訊、決定

鎖定頻率的時間與範圍，以及鎖相迴路的穩定性。此次設計採用被動二階迴路濾

波器，電路如圖 3-13 所示，其轉移函數為：

Vctrl s(C2  R2 )  1 s  z
F ( s)    kf 
I CP s(C1  C2  R2 )  s(C1  C2 ) s2
1
s (3-1)
p
R1  C1 1 1 C  C2
其中 k f  、 z  且 p   1 。
C1  C2 R1  C1 R1 C1  C2

ICP

Vctrl

ZF R1
C2

C1

圖 3-13 被動二階迴路濾波器電路圖

PFD CP VCO
in e out
I CP 2 KVCO
F (s)
2 s

 fb
Divider
1
N

圖 3-14 鎖相迴路線性模型

61
 整個鎖相迴路的線性模型如圖 3-14 所示，其中 F(s)為迴路濾波器之轉移函

數， in 與 out 分別為輸入及輸出相位訊號。迴路濾波器是將電荷幫浦之輸出電流

訊號轉換成壓控振盪器的電壓控制訊號，此控制電壓可調整振盪器頻率的改變，

造成輸出相位的改變，輸出相位經由除頻器迴授相位  fb 與 in 一起經由 PFD 進行

相位比較產生相位差訊號 e ，可推得鎖相迴路開迴路頻寬增益(Open loop gain)：

I CP  F ( s)  KVCO 1 I CP  K f  KVCO s  z
G( s)    
s N N 1 (3-2)
s3  s2
 p1
假設迴路頻寬Ｋ遠大於 ωp1，但又遠小於 ωz，因此迴路頻寬可近似為：
I CP  K f  KVCO s  z I K K s
G( s)    CP f VCO  2  1
N 1 N s
s3  s2
 p1 (3-3)
I CP  K f  R1
K
N
為了穩定的考量，必須將Ｋ放置在 ωp1 與 ωz 之間。由[78]可得到相位邊限(PM ：

phase margin)的大小為：

K K
PM  tan 1  tan 1 (3-4)
z  p1

Gain Phase

−40 dB/dec
−20 dB/dec
0 dB 0°
−40 dB/dec

Phase Margin

ωz K ωp1 Frequency
圖 3-15 二階鎖相迴路開迴路頻率響應

62
 如果將迴路頻寬Ｋ設在零點與極點的幾何平均數時，有最大的相位邊限，因

此定義了一個新的變數：

K  p1
  (3-5)
z K

γ 與 PM 之間的關係由表 3-8 所示。由 ωp1 與可求得 C1 與 C2 比例關係：

C1
  2 1 (3-6)
C2

迴路頻寬Ｋ可用 γ 改寫為：

I CP  KVCO  R1 1
K (1  2 ) (3-7)
N 

當Ｋ、γ、ＫVCO 與 N 確定後，可以計算出 ICP 與 R 1，可以決定 ICP 與 R1，求

得 C1 與 C2 。

表 3-8 γ 與 PM 之間的關係 表 3-9 鎖相迴路及低通濾波器設計參數

Parameter Value
γ PM KVCO 2.05 GHz/V
1 0° ICP 85 μA
2 37° K 2π×1.2M rad/s
3 54° N 192
4 62° R1 8.8 kΩ
5 68° C1 59 pF
6 72° C2 4 pF
PM 62°

此次低通濾波器參數列表於表 3-9，並且利用 ADS 模擬鎖相迴路的鎖定情形

下，確定相位邊限是否達到所設計規格以及模擬電壓是否能鎖定在穩定電壓值。

考慮穩定度下，一般相位邊限設計在 45°，但要設計高迴路頻寬及實現於晶片內，

故由圖 3-16 可知迴路頻寬為 1.2 MHz 且相位邊限為 62°。圖 3-17 為給定初始電

63
壓為 0 V 的時間對控制電壓作圖，迴路鎖定時間小於 5 μs。圖 3-18 為模擬整體

鎖相迴路相位雜訊結果，由於參考頻率與壓控振盪器對雜訊分別為低通與高通響

應，選擇參考頻率+20logN(N 為總除數)與壓控振盪器相位雜訊的交叉點為設計

迴路頻寬的目標，讓整體鎖相迴路擁有最佳相位雜訊與最低的抖動量，故迴路頻

寬設計在 1.2 MHz，在距離中心 1 MHz 下，相位雜訊為-92 dBc/Hz。

180 180
Gain
Phase
120 120

Open loop phase (dB)

Open loop gain (dB)

60 60

0 0

-60 -60

-120 -120

-180 -180
1k 10k 100k 1M 10M 100M 1G
Frequency (Hz)

圖 3-16 鎖相迴路開路波德圖(Bode plot)

600

500

400
Vtune, mV

300

200

100

-100
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0

time, usec

圖 3-17 閉迴路鎖定時間模擬初始電壓為 0 V 結果

64
 -20
PLL
-40 VCO
Reference signal
Reference signal+20logN
Phase noise (dBc/Hz)

-60

VCO
-80
PLL
-100

Reference signal+20logN
-120

-140 Reference signal

-160
1k 10k 100k 1M 10M 100M 1G
Offset frequency (Hz)

圖 3-18 模擬鎖相迴路相位雜訊結果作圖

3.7 電路實現及實驗結果與討論

此次設計是使用TSMC 90 nm LP CMOS的製程來實現。量測上，採用晶圓(on

wafer)量測。為了確保壓控振盪器與除頻器能正常使用，在設計晶片時先分開低

通濾波器(LPF)到壓控振盪器(VCO)控制電壓(Vtune)的連接線，量測如圖3-19所

示。若能正常工作後再以鎊線(Bond-wire)的方式接上，右端輸出接上Agilent

87301E 方 向 耦 合 器 (Coaxial directional coupler) 提 供 雙 輸 出 給 SA(Spectrum

analyzer)與SSA(Signal source analyzer)，如圖3-20所示。直流以有旁路電容(Bypass

capacitors)的DC探針下針方式供應直流偏壓，RF亦採用下針方式。由Aglient

E5257D PSA(Analog signal generator) 產 生 參 考 訊 號 至 晶 片 ， 並 使 用 Aglient

E4448A PSA及E5052B SSA，由於SSA只能量測到9 GHz，使用Agilent E5052A

Microwave downconverter微波降頻器擴充頻率到26.5 GHz，26.5 GHz以上則使用

諧波混波器(11970 A-band harmnoic mixer)擴充頻率到40 GHz，量測輸出頻譜、輸

出功率、相位雜訊與突波抑制量。圖3-21為Ka頻段鎖相迴路晶片佈局圖，圖3-22

為Ka頻段鎖相迴路晶片實照圖，晶片面積為1.2×1.345 mm2。

65
 Agilent E5052B
Signal Source Analyzer

DC Power Supply
Agilent E4448A
PSA Series Spectrum Analyzer

Agilent E5052A
11970 A-band harmonic mixer

DC Power Supply

圖 3-19 量測壓控振盪器與除頻器示意圖

SA
DC

SG

SSA
Coupler
-10 dB
IN OUT

GND
PCB

DC

圖 3-20 鎊線後鎖相迴路量測示意圖

66
 Gnd CPout TSPCout Gnd Ref Gnd Vout- Gnd

Vinj
Vg
Vtune
Gnd

Gnd
Vmixer
Vcp
Vddvco

Vdd
Gnd
Gnd
Vcobs
Vbias
Vbuffer

Vg1
Gnd

Gnd
Vd5

Vd6vtune
Gnd Vd6out Gnd Vout+ Gnd

圖 3-21 鎖相迴路晶片佈局圖

Gnd CPout TSPCout Gnd Ref Gnd Vout- Gnd

Vinj

CP PFD Vg

Vtune
Gnd

Gnd TSPC Vmixer

Vcp
Vddvco

Vdd
ILFD VCO Gnd

Gnd CML
Vcobs

Vbias
Vbuffer
Vg1
LPF Gnd
Gnd
Vd5
Vd6vtune

Gnd Vd6out Gnd Vout+ Gnd

圖 3-22 鎖相迴路晶片實照圖

圖 3-23 為 VCO 對控制電壓(Vtune)模擬與量測作圖，控制電壓從 0~1.5 V 下，

67
量測頻率範圍 25.4~28 GHz，模擬與量測頻率有一些的差距。但重新模擬振盪器

的電感值(L1,2)減少 6%與可調電容(C1,2)減少 38%的情況下，重新模擬與量測的頻

率是符合的。圖 3-24 為 VCO 對輸出功率模擬與量測作圖，輸出功率皆大於-8

dBm。圖 3-25 為 VCO 的相位雜訊對 Vtune 模擬與量測作圖，VCO 在距離中心

頻 1 MHz 下，VCO 最好的的相位雜訊為-97 dBc/Hz。圖 3-26 為接上鎖相迴路後

輸出功率對頻率作圖，輸出功率皆大於-10 dBm。圖 3-27 為鎖相迴路突波抑制量

對頻率作圖，在鎖定範圍內皆好於 55 dB 的抑制量。圖 3-28 為在距離 1 MHz 與

10 MHz 下，相位雜訊對頻率作圖，相位雜訊最佳值分別為-92 dBc/Hz 與-128

dBc/Hz。圖 3-29 為鎖相迴路與壓控振盪器的相位雜訊作圖，從量測的相位雜訊

圖可知，迴路頻寬從設計 1.2 MHz 到約略 20 kHz，其結果明顯與模擬值不同，

下一節會探討影響鎖相迴路頻寬的主要因素。

28.5

28.0

27.5

27.0
Frequency (GHz)

26.5

26.0

25.5
Simulation
25.0 Measurement
Re-simulation (L1,2-6%)
24.5
Re-simulation (C1,2-38%)
24.0
0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6
Vtune (V)

圖 3-23 VCO 可調頻率對 Vtune 模擬與量測作圖

68
 0

-5

Output power (dBm)

-10

-15
Simulation
Measurement
Re-simulation (L-6%)
-20
24.0 24.5 25.0 25.5 26.0 26.5 27.0 27.5 28.0 28.5
Frequency (GHz)

圖 3-24 VCO 輸出功率對 Vtune 模擬與量測作圖

-75
Simulation
Phase noise @ 1 MHz offset(dBc/Hz)

-80 Measurement

-85

-90

-95

-100

-105

-110

-115
0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6
Vtune (V)

圖 3-25 VCO 之相位雜訊量測結果作圖

69
 0
Simulation (VCO)
Measurement (PLL)

-5

Output power (dBm)

-10

-15

-20
24.5 25.0 25.5 26.0 26.5 27.0 27.5 28.0
Frequency (GHz)

圖 3-26 鎖相迴路輸出功率對頻率作圖

70
Measurement
Spur suppression (dBc)

60

50

40
25.5 26.0 26.5 27.0 27.5 28.0
Frequency (GHz)

圖 3-27 鎖相迴路突波抑制量對頻率作圖

70
 -70
Phase noise @ 1 MHz
Phase noise @ 10 MHz
-80

Phase noise (dBc/Hz)

-90

-100

-110

-120
25.0 25.5 26.0 26.5 27.0 27.5 28.0
Frequency (GHz)

圖 3-28 鎖相迴路在距離中心 1 MHz 與 10 MHz 下，相位雜訊對頻率作圖

20
VCO
0 PLL
-20
Reference signal
Reference signal + 20logN
Phase noise (dBc/Hz)

-40

-60 VCO
PLL
-80

-100
Reference signal+20logN
-120
Reference signal
-140

-160
1k 10k 100k 1M 10M
Offset frequency (Hz)

圖 3-29 鎖相迴路與壓控振盪器的相位雜訊作圖

71
3.8 除錯與量測改進方法

由[79]可知，鎖相迴路的相位雜訊由不同的子電路所貢獻，如圖 3-30 所示。

從圖 3-29 量測結果發現，整體鎖相迴路的迴路頻寬從設計的 1.2 MHz 掉到約 20

kHz 左右，在距離中心頻 1 MHz 下，都由 VCO 相位雜訊所主宰。主要原因是因

為 DC 針上的旁路電容所貢獻，使得迴路頻寬變窄，如圖 3-31 所示。圖 3-32 為

模擬 DC 針旁路電容下對鎖相迴路相位雜訊結果，和量測結果符合。為了要解決

問題，下排的 DC 針皆用鎊線的方式提供 DC 偏壓。

Phase noise

Reference crytal

PFD & CP

VCO + Loop fitler

f
fc

圖 3-30 鎖相迴路相位雜訊分析[79]

72
 ICP Bypass
capacitors
Vctrl

R1
0.1 μF 1 nF 100 pF
C2

C1

圖 3-31 加上 DC 針旁路電容後的低通濾波器

-20
PLL
-40 VCO
Reference signal
Reference signal + 20logN
Phase noise (dBc/Hz)

-60

PLL
-80
VCO

-100
Reference signal+20logN
-120

-140 Reference signal

-160
1k 10k 100k 1M 10M 100M 1G
Offset frequency (Hz)

圖 3-32 模擬旁路電容對鎖相迴路相位雜訊影響

為了改善整體相位雜訊，另外分析了電源供應器在基頻(baseband)下對背景

雜訊作圖。電源供應器種類分別為 Aglient B2962A、Aglient E5052B、Aglient

E3831A、HP 4352B 與 Gwinstek PST3202。由圖 3-33 與圖 3-34 可知，Aglient

B2962A 有最低背景雜訊。圖 3-35 為 Agilent B2962A 的量測架設圖，主要是電

源供應器接上 Agilent N1294A-021 Ultra Low Noise Filter (ULNF)或 Agilent

N1294A-022 Low Noise Filter(LNF)的低通濾波器，可以有效濾除因為電源供應器

73
所產生的雜訊，讓整體輸出基頻直流的背景雜訊更低。

-80
Agilent B2962A Ch1
Agilent B2962A Ch2
Power density noise (dBc/Hz) Hp 4352B Vt
-100
Hp 4352B P
Agilent E3831A 6V
-120 Agilent E3831A 25V

-140

-160

-180
1k 10k 100k 1M 10M 100M
Offset frequency (Hz)

圖 3-33 電源供應器在基頻下對背景雜訊影響(1)

-80
Agilent E5052B Vt
Agilent E5052B P
Power density noise (dBc/Hz)

-100 Gwinstek PST3202 ch1

Gwinstek PST3202 ch2
Gwinstek PST3202 ch3
-120

-140

-160

-180
1k 10k 100k 1M 10M
Offset frequency (Hz)

圖 3-34 電源供應器在基頻下對背景雜訊影響(2)

74
 圖 3-35 Agilent B2962A 的量測架設圖

為了要測試是否任何電源供應器接上 ULNF 或 LNF 後，皆有較低的背景雜

訊，我們測試 Agilent E3831A 與 Agilent B2962A 的結果，明顯的看出 ULNF 與

LNF 的改善效果，量測結果如圖 3-36 所示。為了要改善在較高頻截止頻率的背

景雜訊，測試不同的電源供應線對背景雜訊的影響，如圖 3-37 所示。在圖 3-37

裡，Normal 代表一般的鱷魚夾電源供應線；3.5 mm DC 代表 RF cable 3.5 mm；

3.5 mm DC bypass 同軸纜線(cable)代表 RF cable 3.5 mm 在銲接 bypass 電容 1 nF、

10 nF、0.1 μF 與 2.2 μF，如圖 3-38 與圖 3-38 所示；Agilent cable 代表 Agilent 所

提供的同軸纜線。以上皆接上 ULNF(w/i)，另外測試了未加上 ULNF 的 3.5 mm DC

bypass cable(w/o)。明顯的得到結論，接上 ULNF 後，3.5 mm DC bypass cable 和

Agilent cable 的背景雜訊效果相當，自製的 DC bypass cable 有低雜訊且低成本，

在量測時能進一步減少電源供應器對電路的相位雜訊干擾，尤其是在 1 MHz 至

100 MHz 附近的雜訊。

75
 -90
B2962A LNF
-100
B2962A ULNF

Power density noise (dBc/Hz)

-110 E3831A LNF
E3831A ULNF
-120

-130

-140

-150

-160

-170

-180

-190
100 1k 10k 100k 1M 10M 100M
Offset frequency (Hz)

圖 3-36 不同電源供應器接上 ULNF 或 LNF 的相位雜訊結果

-100
Normal(w/i)
3p5 DC(w/i)
Power density noise (dBc/Hz)

-120 3p5 DC bypass(w/i)

Agilent cable(w/i)
3p5 DC bypass(w/o)
-140

-160

-180

-200
100 1k 10k 100k 1M 10M 100M
Offset frequency (Hz)

圖 3-37 不同的電源供應線對相位雜訊的影響

76
 2.2μF

Ground
Signal
0.1μF

10 nF

1 nF

圖 3-38 RF 3.5 mm cable 銲接上 bypass 電容示意圖

圖 3-39 RF 3.5 mm cable 銲接上 bypass 電容照片圖

圖 3-40 為 DC 鎊線後鎖相迴路輸出功率對頻率作圖，皆大於-8 dBm。圖 3-41

為鎖相迴路突波抑制量對頻率作圖，在鎖定範圍內皆好於 30 dBc 的抑制量。圖

3-42 為鎖相迴路在鎖定情況下最大與最小的鎖定頻率頻譜圖。圖 3-43 為鎖相迴

77
路的突波抑制量頻譜圖，在 25.42 GHz 鎖定下，突波抑制量為 42 dBc。圖 3-44

為鎖定頻率在距離中心頻 10 kHz、100 kHz、1 MHz 與 10 MHz 下，輸出相位雜

訊量測結果。圖 3-45 為鎖定頻率 25.38 GHz 在距離中心頻 10 kHz、100 kHz 與 1

MHz 下，相位雜訊對頻率作圖，相位雜訊值分別為-86.43、-90.7 與-91.69 dBc/Hz。

圖 3-46 為鎖定頻率對 RMS 抖動量作圖，在 1 kHz~40 MHz 積分 RMS 抖動量，

鎖定頻率 25.38 GHz 情況下，最佳值有 482 fs。圖 3-47 為鎖相迴路相位雜訊作圖，

在距離中心頻 1 k~40 MHz 的相位雜訊作圖，與參考頻率加上 20×logN (N：總除

數)的相位雜訊相符。表 3-10 為此次設計鎖相迴路特性總表。

0
Simulation (VCO)
Measurement (PLL)
-5
Output power (dBm)

-10

-15

-20
24.5 25.0 25.5 26.0 26.5 27.0 27.5
Frequency (GHz)

圖 3-40 鎊線後鎖相迴路輸出功率對頻率作圖

78
 45
Measurement

Spur suppression (dBc)

40

35

30
25.0 25.5 26.0 26.5 27.0 27.5
Frequency (GHz)

圖 3-41 鎊線後鎖相迴路突波抑制量對頻率作圖

(a) (b)
圖 3-42 鎊線後輸出頻譜圖 (a)輸出頻率為 25.28 GHz (b)輸出為 27 GHz

79
 圖 3-43 鎖定頻率為 25.49 GHz 對突波抑制量作圖

-30
10 kHz offset
100 kHz offset
1 MHz offset
10 MHz offset
Phase noise (dBc/Hz)

-60

-90

-120
25.0 25.5 26.0 26.5 27.0 27.5
Frequency (GHz)

圖 3-44 鎊線後鎖相迴路相位雜訊對頻率作圖

80
圖 3-45 鎖定頻率為 25.38 GHz 輸出相位雜訊量測結果

4500
Measurement
4000

3500

3000
RMS jitter (fs)

2500

2000

1500

1000

500

0
25.0 25.5 26.0 26.5 27.0 27.5
Frequency (GHz)

圖 3-46 鎖定頻率對 RMS 抖動量作圖

81
 20
VCO
0 PLL
Reference signal
-20
Reference signal + 20logN
Phase noise (dBc/Hz) -40

-60
PLL VCO
-80

-100
Reference signal+20logN
-120
Reference signal
-140

-160
1k 10k 100k 1M 10M

Offset Frequency (Hz)

圖 3-47 鎊線後鎖相迴路與壓控振盪器的相位雜訊作圖

表 3-10 鎖相迴路之特性總表
Simulation Measurement
Power consumption (mW) 30.8 40
Locking range (GHz) 24.5~27 25.3~27.3
Divide ratio 192
Loop bandwidth (Hz) 1.2 M 1M
Output power (dBm) -8 -8
@10 k -84
Phase noise (dBc/Hz) -92 @ 1 MHz @100 k -93
@1 M -91
RMS jitter (1 kHz-40 MHz) NA 482 fs

82
3.9 總結

本章成功使用 TSMC 90 nm LP CMOS 製程，實現了一 Ka 頻段鎖相迴路設

計與量測，並將第二章所提出的注入鎖定除六除頻器成功整合至鎖相迴路裡。此

鎖相迴路鎖定範圍為 25.3~27.3 GHz，且輸出功率在鎖定範圍內皆大於-8 dBm。

在鎖定頻率為 25.38 GHz，在距離中心頻 10 kHz、100 kHz 與 1 MHz 下，分別為

-86.4、-90.7 與-91.7 dBc/Hz。電路直流總功耗為 40 mW，達到省電的效果。與相

關發表論文比較表，鎖定定義的優化指數 FOM 及 FOMN 與 FOMB 公式分別為：

( fH  fL ) P
FOM=L{f }- 20  log[ ]+10  log( DC ) (3-8)
2f 1mW

FOMN =L{f }  20  log( N )  10  log( f ref ) (3-9)

σ P
FOMB =20  log( )+10  log( DC ) (3-10)
1s 1 mW

其中 L{f } 表示偏移中心頻 f 下，所量測到的相位雜訊。 f H 與 f L 分別代表鎖相

迴路可鎖定的最高頻率與最低頻率。N 為總除數。σ 為 RMS 的抖動量(單位:秒)。

此次設計電路有不錯的優化指數(其值越負代表特性越佳)，適合應用於 Ka 頻段

接收機中。

83
 表 3-11 K to Ka 頻段 CMOS 鎖相迴路比較表

Locked PN@1 Ref.

Process Frequency Divide Pdc
Ref. frequency MHz offset spur RMS jitter FOM FOMN FOMB
(CMOS) (GHz) ratio (N) (mW)
(GHz) (dBc/Hz) (dBc)
[80] 652 fs
0.13 μm 20 32 17.6~19.4 -101 480 -44 -159.5 -219.1 -217
(~10MHz)
[81] 0.18 μm 17 32 14.8~16.9 -104.5 70 -50 NA -170 -222.4 NA
[82] 0.18 μm 16 200 13.9~15.6 -103.8 70 -60 NA -168.7 -238.4 NA
[83] 65 nm 21 NA 17.5~20.9 -100 80 -50 NA -166.6 NA NA
[84] 0.13 μm 21 270 20.05~21 -98.5 23 -50 NA -171.1 -226 NA
[85] -106
0.18 μm 24 2 NA 18 NA NA NA -212.8 NA
@100 kHz
[86] -102
0.18 μm 20 32 18.1~19.7 40 NA NA -165.5 -220.1 NA
@ 2 MHz
[87]* 8 NA -123 105 -55 NA NA -235 NA
90 nm 20
20 NA -113 38 -46 NA NA -229 NA
[88] 0.18 μm 24 64 21.12~24 -83.8 29.8 -59 NA -156.2 -205.6 NA
[50] 0.18 μm 22 160 21.29~21.8 -101.4 74.4 -77 NA -169.4 -226.8 NA
[52]* 0.18 μm 24 192 22.09~22.2 -130 102 -69 NA -198 -256.6 NA
[89] 0.18 μm 230 fs
22 8 20.8~22 -100 2300 NA -153 -212.4 -219
SiGe (1k~1GHz)
-91 -163.4 -218.2
482 fs
This work 90 nm 26 192 25.3~27.3 -90.7 40 -42 -230
(1k~40MHz) -183.1 -217.9
@ 100 kHz

* The injection-locked VCO is used

84
 第四章 基極注入鎖定振盪器

4.1 簡介

高純度訊號源在微波通訊系統中扮演很重要的角色，通常用來產生發射端與

接收端的本地振盪訊號。在微波及毫米波頻段有兩種方法產生本地振盪源：一種

方法是由基頻鎖相迴路直接產生訊號；另一種是利用較低頻的鎖相迴路串接倍頻

器將訊號倍頻到所想要的頻段，如圖 4-1 所示。在微波與毫米波頻段下，設計基

頻鎖相迴路會遇到較差的相位雜訊與較高直流功耗，更容易受到製程變異的影響

導致鎖相迴路除頻器與壓控振盪器失去鎖定。相對來說，設計一個低頻鎖相迴路

經由倍頻器將頻率倍頻上去，得到較好的相位雜訊與直流功耗。將倍頻器使用在

低頻段的鎖相迴路或壓控振盪器中，不僅明顯地簡化本地振盪源的傳送，更能使

用在需要本地振盪源共用的多天線系統，如微波影像系統。

LPF VGA
RX
Mixer
LNA
LPF VGA

I Q

60 GHz
×3
RX ILO
20 GHz ×3
PLL
60 GHz
TX ILO

I Q

TX LPF
PA
Mixer

LPF

圖 4-1 收發機方塊圖[23]

85
4.2 注入鎖定振盪器概述

圖 4-2 為傳統注入鎖定三倍頻器電路[90]，電路採用交錯耦合對 M3 與 M4 產

生在三倍頻負阻，補償 LC 所產生的損耗，M1 與 M2 為頻率預先產生器(Frequency

pre-generator)，其電感與電容等效成一帶通濾波器(BPF)。其工作原理為輸入頻

率 fi 進入到頻率預先產生器。由於電晶體會產生高諧波項，設計預先產生器在第

三階諧波(Third harmonic)有最高的轉導值，第三階諧波項注入到注入鎖定振盪器

(ILO)，共振腔(LC-tank)為一帶通濾波器，得到三倍頻的效果。由於傳統注入鎖

定 三 倍 頻 電 路 為 疊 接 架 構 ， 預 先 產 生 器 對 振 盪 器 可 是 為 源 極 退 化 (Source

degeneration)電阻，使得交錯耦合對負阻變少，進而需要增加電晶體尺寸或提高

偏壓點以提供振盪器之負阻，但增加電晶體尺寸會導致頻率下降，更增加直流功

率消耗。

VDD

R1

Frequency
L1 L2 pre-generator
C1 C2
Vout+ fo
Vout- fi
Gm
+
Ʃ Gm BPF

+
M5 M6 ILO

M3 M4
Off-Chip
M1 M2

VBIAS

(a) (b)
圖 4-2 傳統注入鎖定三倍頻器(a)電路圖(b)等效模型[90]

86
 圖 4-3 為 W 頻段注入鎖定振盪器[91]。在環型振盪器設計方面，根據巴克豪

森準則，此振盪器為一正回授，閉迴路增益為 1，且相位延遲滿足 2nπ，n 為任

一整數，每級反向器提供 120 度的相位差。當穩定振盪時，基頻與二階諧波項皆

為反向(Out of phase)且在輸出端抵消，而三階諧波項為同相(In phase)且在輸出端

相加。訊號由 PMOS 的閘極端注入到振盪器，PMOS 尺寸越大，振盪頻率越高，

鎖定頻寬也會增加，但起振條件越不容易滿足。當鎖定頻寬在 PMOS 尺寸大到

一定值之後，因寄生電容越大，反而鎖定頻寬變窄，故 PMOS 尺寸須在最高振

盪頻率、最大鎖定頻寬與起振條件之間做取捨。由於 M4-M6 電晶體操作在三極

管區(Triode region)以提供較小的阻抗，注入一訊號至閘極端使得各級反向器阻抗

不相同，使得可調範圍下降。

VG
L3
R3
M6 L6
Cbypass
C
M9
L2 C1 ( f 0)
M3
M5 Out
L5
R2
B
L1 VG M8 λ /4 @ f0
(f0/3, f0/6)
C2
M2
In M4 L4 Cbypass
R1 A
M7
VG
M1

圖 4-3 W 頻段注入鎖定振盪器[91]

87
4.3 鎖定頻寬分析[92]

Iosc Iload Ioscej(φ +(2π+θ)/3) Ioscej(φ +2×((2π+θ)/3))

M1 Iinj C1 R1 M2 M3
C2 R2 C3 R3

圖 4-4 注入鎖定環型振盪器電路圖

圖 4-4 為注入下注入鎖定環型振盪器的電路圖。當注入訊號為 fin  f  f 時，

有額外相位 φ 注入到振盪器裡，保持穩定振盪。為了保持穩定振盪，需要的相位

條件為：

2  
  3 ( )  2k (4-1)
3

其中 k 代表任一整數，θ 為振盪器整體相位位移量。

為了找出鎖定頻寬，在鎖定的情況下每一級所貢獻的相位位移量為：

1
   (4-2)
3

假設振盪電流 Iosc 遠大於注入電流 Iinj 時：

|Iload || Iinj || Iinj | (4-3)

電流相對相位圖如圖 4-5(b)所示，可以表示成：

I inj I inj
sin    sin(   )   (sin   cos   sin   cos  ) (4-4)
I osc I osc

當有很小的相位改變時， sin θ ≈ θ，(4-4)可以表示成：

88
 I inj sin 
 (4-5)
I inj cos   I osc

為了求最大的相位位移量，將 φ 微分為零( d / d  0 )，可以得到：

I inj
max  (4-6)
2
I inj  I osc
2

有最大相位量 φmax 時，Iinj 與 Iload 為正交垂直的情況。在自振頻附近，由於 RC 網

路所貢獻相位位移量可以表示成：

f 
tan 1 ( )   (4-7)
f0 3

將(4-7)做泰勒展開式後可以得到：


tan
3 f
  (4-8)
 f0
1  tan 2
3

在基頻注入鎖定(fundamental injection)的情況下，將(4-6)與(4-8)代入到(4-2)可以

得到：


1  tan 2
f 1 3 I inj
  (4-9)
f0 3  2
I inj  I osc
2
tan
3

鎖定頻寬跟注入電流有關，當注入強度越強時(|Iinj/Iosc|)，鎖定頻寬越寬，頻寬可

以表示成：

I inj
f  0.769 f 0  (4-10)
2
I inj  I osc
2

設計環型振盪器時，注入電晶體尺寸越大，鎖定頻寬也越大。當尺寸大到一

定值時，有額外的寄生電容使得鎖定頻寬變窄，振盪器的操作頻率也會變低。

89
 Ioscej(φ+(2π+θ)/3)
|ZL|

(2π+θ)/3 Iload
Iinj
f φ α
f0 f0+∆f
Iosc
ZL

θ
Ioscej(φ +2×((2π+θ)/3))
f0 f0+∆f f

(a) (b)
圖 4-5 注入鎖定環型振盪器：(a)相位位移圖 (b)電流相位圖

4.4 電路設計

C2
L4 L5 L6 fout

M7 M8 M9

Vdd Vbuffer
L1 L2 L3
Vg
R1 R2 R3
M4 M5 M6

fin A B C
C1

M1 M2 M3

圖 4-6 所提出基極注入鎖定振盪器電路圖

90
 圖 4-6 為所提出基頻注入鎖定振盪器電路圖，主要由基頻注入鎖定振盪器產

生振盪頻率 f0 ，在經由[93]所提出的環型三推式振盪器(Ring-based tripler-push

oscillator)為基礎設計而成，訊號從 PMOS 的基極端注入。從[50]可知，若要提升

振盪器的振盪頻率，要將 PMOS(M3~M5)操作在三極管區(triode region)以提供較

小的阻抗。然而 PMOS 尺寸越大，起振條件越不容易滿足。此次電路設計主要

由[50]改良，主要設計流程為決定 RC 網路的 PMOS 電晶體尺寸。當注入電晶體

PMOS 的尺寸越大，振盪器自振頻率越高，相對來說寄生電容也會變大，使得鎖

定頻寬變窄，如圖 4-7 所示。另外比較基極注入與閘極注入在振盪器中的 A、B

與 C 點的波形圖，如圖 4-8 所示。在基極注入情況下，圖 4-6 中 A、B 與 C 三點

的振幅誤差較閘極注入少，由 PMOS 電晶體等效的電阻較不會受到 VG 的影響，

可調範圍能夠提升。表 4-1 為此次電路設計參數。

14 100

12 90
Locking range (GHz)

Frequency (GHz)

10 80

8 70

Locking range
Frequency
6 60
10 20 30 40 50 60
PMOS fingner number

圖 4-7 注入電晶體尺寸對鎖定範圍與振盪頻率模擬圖

91
 1.2 1.2

1.0 1.0

0.8 0.8

c, V
b, V
a, V
c, V
b, V
a, V

0.6 0.6

0.4 0.4

0.2 0.2

0.0 0.0
20.00 20.02 20.04 20.06 20.08 20.10 20.12 20.14 20.16 20.18 20.20 20.00 20.02 20.04 20.06 20.08 20.10 20.12 20.14 20.16 20.18 20.20
time, nsec time, nsec

(a) (b)
圖 4-8 注入鎖定振盪器波形圖：(a)基極注入 (b)閘極注入

表 4-1 基極注入鎖定振盪器設計參數
Design parameters Value
M1,2,3 (W/L) 78 μm / 0.09 μm
M4,5,6 (W/L) 54 μm / 0.09 μm
M7,8,9 (W/L) 20 μm / 0.09 μm
L1,2,3 0.32 nH
L4,5,6 0.38 nH
R1,2,3 4.5 kΩ
C1 / C2 1.3 / 0.5 pF
VDD / ID 1.2 V / 19.9~27.8 mA
VG 0~0.2 V
VBuffer / IBuffer 1.2V / 6.6~8.7 mA

4.5 實驗結果與討論

此次設計是使用台積電(TSMC) 90 nm LP CMOS的製程。量測上，採用晶圓

(on wafer)量測，其量測示意圖如圖4-9所示。直流以DC探針下針的方式提供直流

偏壓，RF亦用下針的方式。由Aglient E8257D PSA(Analog signal generator)產生

注 入 訊 號 至 晶 片 ， 輸 出 接 上 Agilent 87301E 方 向 耦 合 器 (Coaxial directional

coupler)，並使用諧波混波器(11970V V-band harmonic mixer)於Aglient E4448A

PSA(Spectrum analyzer)及E5052B SSA(Signal source analyzer)，由於輸出功率較

92
小，且諧波混波器轉換損耗高過40 dB，因此在SSA裝混波器前端加上Quinstar

QLW-50754515 V頻段低雜訊放大器，如圖4-10所示，量測其輸出頻譜、輸出功

率與相位雜訊。圖4-11(a)為基頻注入鎖定振盪器晶片佈局圖，圖4-11(b)為晶片實

照圖，晶片面積為0.522 x 0.788 mm2。

DC Agilent E4448A
SA

Agilent 11970V
V-band harmonic mixer

Agilent E8257D Agilent 87301E

SG coupler
-10 dB
IN OUT

Agilent E5052B
SSA

DC Agilent 11970V
V-band harmonic mixer

Qunistar QLW-50754515 V-band LNA

圖4-9 量測示意圖

Couploer

V-band LNA
Mixer

V-band V-band
Mixer Mixer

圖 4-10 混波器與低雜訊放大器設置圖

93
 VBuffer VG

RFout

RFin

VDD

(a) (b)
圖 4-11 基極注入鎖定振盪器 (a)佈局圖 (b)晶片實照圖

在閘極端偏壓為 VG=0 V 與總功耗為 39.6 mW 的情況下，電流在未注入訊號

時，振盪器的自由振盪輸出頻譜如圖 4-12(a)所示，其自振頻率約為 65.44 GHz。

圖 4-12(b)為注入頻率為 21.81 GHz 且注入功率為 0 dBm 之鎖定後輸出頻譜圖，

其振盪頻率約為 65.44 GHz，在扣除電纜線的損耗下，輸出功率為-22.2 dBm(纜

線在 65.44 GHz 損耗約 11.8 dB)。圖 4-13 為注入基頻訊號模擬與量測之輸入靈敏

度作圖，當振盪器的輸出為 65.44 GHz 時，在注入基頻訊號頻率為電路輸出頻率

的三分之一且注入訊號功率為 0 dBm 下，其量測可鎖定範圍為 56.7~71.4 GHz，

即注入鎖定範圍為 14.7 GHz。圖 4-14 為注入基頻訊號模擬與量測之輸出功率對

頻率作圖，其輸出功率皆大於-25 dBm。圖 4-15(a)與圖 4-15(b)為注入最高與最低

頻率訊號之輸出頻譜圖。圖 4-16 為注入鎖定後之相位雜訊量測結果，在偏移中

心頻 100 kHz，輸出相位雜訊為-90.74 dBc/Hz。圖 4-17 為注入訊號與注入鎖定後

之相位雜訊作圖，在偏移中心頻 200 kHz，輸入相位雜訊比輸出相位雜訊小 10.65

94
dB，接近理論計算值(20×log3=9.54)。圖 4-18 為注入鎖定後，輸出對基頻與二倍

頻的諧波抑制作圖，在鎖定範圍內，輸出對基頻的抑制皆大於 2 dB，而對二倍

頻的抑制也皆大於 9 dB。

(a) (b)
圖 4-12 注入鎖定振盪器輸出頻譜(VG=0 V)：(未扣除損耗)
(a)未注入訊號 (b)注入訊號鎖定

0
Input power (dBm)

-5

-10

-15

-20 Simulation
Measurement
-25
56 58 60 62 64 66 68 70 72 74 76 78
Frequency (GHz)

圖 4-13 注入基頻訊號模擬與量測之輸入靈敏度作圖(VG=0 V)

95
 -14
Simulation
-16 Measurement

Output power (dBm)

-18

-20

-22

-24

-26
58 60 62 64 66 68 70 72 74 76 78
Frequency (GHz)

圖 4-14 注入基頻訊號模擬與量測之輸出功率對頻率作圖(VG=0 V)

(a) (b)
圖 4-15 注入鎖定輸出頻譜(VG=0 V)：(未扣除損耗)
(a)注入頻率 18.89 GHz (b)注入頻率 23.79 GHz

96
 圖 4-16 注入基頻訊號之相位雜訊量測結果(VG=0 V)

-60
Output phase noise
-70 Input phase noise
Injectino-locked output @ 66.6 GHz
-80
Phase noise (dBc/Hz)

-90

-100

-110

-120
Injectino-locked input @ 22.2 GHz
-130

-140

-150
1k 10k 100k 1M 10M
Offset frequency (Hz)

圖 4-17 三倍頻輸出與注入訊號源之相位雜訊作圖(VG=0 V)

97
 20
Fundamental (Simulation)
18
Second (Simulation)
16 Fundamental (Measurement)
Second (Measurement)
14

Rejection (dB) 12

10

0
58 60 62 64 66 68 70 72 74 76 78
Frequency (GHz)

圖 4-18 三倍頻輸出對基頻與二倍頻抑制(VG=0 V)

在閘極端偏壓為 VG=0.1 V 與 0.2 V，總功耗為 32.4 mW 的情況下。圖 4-19

為注入基頻訊號模擬與量測之輸入靈敏度作圖，在 VG=0.1 V 下，其量測可鎖定

範圍為 50.4~64.2 GHz，即注入鎖定範圍為 13.8 GHz；在 VG=0.2 V 下，其量測可

鎖定範圍為 42~49.8 GHz，即注入鎖定範圍為 7.8 GHz。圖 4-20(a)與(b)為 VG=0.1

V 下注入最高與最低頻率訊號之輸出頻譜圖。圖 4-21(a)與(b)為 VG=0.2 V 下注入

最高與最低頻率訊號之輸出頻譜圖。圖 4-22 為在 VG=0.1 V 與 VG=0.2 V 下，注

入基頻訊號模擬與量測之輸出功率對頻率作圖，其輸出功率皆大於-30 dBm。圖

4-23 為在 VG=0.1 V 下，注入鎖定後，輸出對基頻與二倍頻的諧波抑制作圖，在

鎖定範圍內，輸出對基頻與二倍頻的抑制皆大於 2 dB。圖 4-24 為在 VG=0.2 V 下，

注入鎖定後，輸出對基頻與二倍頻的諧波抑制作圖，在鎖定範圍內，輸出對基頻

的抑制皆大於 2 dB，而對二倍頻的抑制量不好的原因在於三倍頻與二倍頻輸出

頻率太近，使得抑制量變差。表 4-2 為基極端注入鎖定振盪器特性總表。

98
 5

Input power (dBm)

-5

-10

-15
Simulation(VG=0.1 V)
Measurement(VG=0.1 V)
-20
Simulation(VG=0.2 V)
Measurement(VG=0.2 V)
-25
40 45 50 55 60 65 70
Frequency (GHz)

圖 4-19 注入基頻訊號模擬與量測之輸入靈敏度作圖

(a) (b)
圖 4-20 注入鎖定輸出頻譜(VG=0.1 V)：(未扣除損耗)
(a)注入頻率 16.8 GHz (b)注入頻率 21.4 GHz

99
 (a) (b)
圖 4-21 注入鎖定輸出頻譜(VG=0.2 V)：(未扣除損耗)
(a)注入頻率 14 GHz (b)注入頻率 16.6 GHz

-15.0
Simulation (VG=0.1 V)
Measurement (VG=0.1 V)
-17.5
Simulation (VG=0.2 V)
Measurement (VG=0.1 V)
Output power (dBm)

-20.0

-22.5

-25.0

-27.5

-30.0
40 45 50 55 60 65 70
Frequency (GHz)

圖 4-22 注入基頻訊號模擬與量測之輸入功率作圖

100
 26
24 Fundamental (Simulation)
22 Second (Simulation)

20 Fundamental (Measurement)

18 Second (Measurement)

Rejection (dB) 16
14
12
10
8
6
4
2
0
50 52 54 56 58 60 62 64 66 68 70
Frequency (GHz)

圖 4-23 三倍頻輸出對基頻與二倍頻抑制(VG=0.1 V)

20

18
Fundamental (Simulation)
16
Second (Simulation)
14 Fundamental (Measurement)
Second (Measurement)
Rejection (dB)

12

10

0
40 42 44 46 48 50 52 54 56 58
Frequency (GHz)

圖 4-24 三倍頻輸出對基頻與二倍頻抑制(VG=0.2 V)

101
 表 4-2 基極端注入鎖定振盪器特性總表

Simulation Measurement

Power supply (V) 1.2

VG (V) 0~0.2

Core 19.9~27.8 19~28

Current (mA)
Buffer 6.6~8.7 7~9

Power dissipation Core 23.8~33.3 22.8~33.6

(mW) Buffer 31.8~43.8 31.2~44.4

Locking range
44~76 42~71.4
frequency (GHz)

Locking range (GHz) 13 7.8~14.7

Output power (dBm) >-20 >-25

4.6 除錯與量測結果討論

從模擬與量測結果得知，推測可能因部分寄生效應無法藉由電磁模擬軟體完

全預估所造成的誤差，故在原本電路外加 23 fF 電容，如圖 4-25 所示。圖 4-26

為閘極電壓對鎖定範圍與振盪頻率模擬、重新模擬與量測作圖，圖 4-27 為注入

基頻訊號重新模擬與量測之輸入靈敏度作圖，重新模擬後與量測值符合。在圖

4-18、圖 4-23 與圖 4-24 的基頻與二倍頻的抑制量作圖，抑制量不好的原因在於

環型振盪器沒有 LC-tank 振盪器帶通濾波器的特性，能濾除其他不要的頻率訊號，

且本架構使用注入鎖定技術，其優點在於改善三推式環型振盪器的相位雜訊，然

而缺點在於其三倍頻對基頻與二倍頻抑制量差。

102
 C2
L4 L5 L6 fout

M7 M8 M9

Vdd Vbuffer
L1 L2 L3
Vg
R1 R2 R3
M4 M5 M6

fin Cpar.=23 fF
A B C
C1

M1 Cpar. M2 Cpar. M3 Cpar.

圖 4-25 外加電容之基極注入鎖定振盪器電路圖

75 20.0

70 17.5
Free-run frequency (GHz)

Locking range (GHz)

65 15.0

60 12.5

Sim. (Freq.)
55 Mea. (Freq.) 10.0
Re-sim. (Freq.)
50
Sim. (LR) 7.5
Mea. (LR)
Re-sim. (LR)
45 5.0
0.0 0.1 0.2
VG(V)

圖 4-26 閘極電壓對鎖定範圍與振盪頻率模擬與量測作圖

103
 5

Input power (dBm)

-5

-10

Re-sim. VG=0V
-15 Mea. VG=0V
Re-sim VG=0.1 V
Mea. VG=0.1 V
-20
Re-sim VG=0.2 V
Mea. VG=0.2 V
-25
40 45 50 55 60 65 70 75 80 85
Frequency (GHz)

圖 4-27 注入基頻訊號重新模擬與量測之輸入靈敏度作圖

4.7 總結

本章研究呈現了使用台積電(TSMC) 90 nm LP CMOS 製程，實現了基極注入

鎖定振盪器的設計與量測，以環型三推振盪器為基礎，利用基極端注入訊號改善

輸出相位雜訊，同時具有三倍頻器的特性。相較於[91]，閘極注入鎖定技術在單

一閘極偏壓下有最寬的鎖定頻寬，但調整不同的閘極偏壓情況下，使得核心振盪

器不容易達到起振條件。基極注入技術較不會影響到可調振盪器的起振條件，在

閘極偏壓 VG=0, 0.1, 0.2 V 的情況下，注入鎖定頻寬分別為 14.7、13.8 與 7.8 GHz，

鎖定頻寬百分比分別為 23%、24.1%與 7.8%。與相關發表論文比較如表 4-3 所示。

在使用可調機制下，有最寬的鎖定範圍百分比。

104
 表 4-3 注入鎖定振盪器相關文獻比較表

Fre. Subharmoinic Locking range Conversion

Ref. Process Topology PDC (mW)
(GHz) Number (N) (GHz)(%) loss (dB)
0.13 μm
[90] Cross-coupled 60 3 1.42 2.3 10 1.86
CMOS
0.15 μm
[94] Cross-coupled 60 4 0.12 NA 25.1 225
PHEMT
90 nm
[95] Cross-coupled 60 3 9 14.9 27.3 9.6
CMOS
0.13 μm
[96] Cross-coupled 62 3 3.9 7 10 9.96
CMOS
90 nm
[97] Cross-coupled* 90 3 10.2 11 17.5 5.2
CMOS
90 nm
[98] Cross-coupled 94 3 5.9 6.3 28 1
CMOS
90 nm 3 20.4 20.7 15.4
[91] Ring-based 97 55.2
CMOS 6 2.3 2.3 18
70 14.7 23 31.2
This 90 nm
Ring-based* 60 3 13.8 24.1 25 32.4
work CMOS
50 7.8 17 44.4

Locking range (%)=100%×2×(fmax-fmin)/( fmax+fmin)

*The tuning varactor is used.

105
 第五章 結論

本論文主要探討使用注入鎖定技術的本地振盪訊號源。第二章一開始介紹注

入鎖定技術以及各類除頻器架構，並進行注入鎖定除六除頻器的鎖定頻寬理論分

析，使用台積電(TSMC) 90 nm 低功耗(Lower Power) CMOS 製程來設計並實現，

其量測鎖定頻寬為 2.9 GHz。並且理論分析注入鎖定除五除頻器，除五除頻器是

使用台積電 0.18 μm CMOS 製程，此兩電路分析後的計算結果與模擬、量測值有

相近的趨勢，並且探討影響注入鎖定頻寬的主要參數，作為下次設計的參考。第

三章整合了第二章所提出之除六除頻器來設計 Ka 頻段鎖相迴路，同樣是使用台

積電 90 nm LP CMOS 製程來實現，經由量測結果驗證了各子電路在鎖相迴路中

能夠正常運作。由於鎖相迴路在量測中迴路頻寬與設計時不同，經由鎊線加工與

改善電源供應器在基頻的相位雜訊後，得到與模擬相近的量測結果。驗證了使用

高除數除頻器於鎖相迴路中可有效降低電路設計的複雜度，與整體直流總功耗。

第四章是使用台積電 90 nm LP CMOS 製程來設計基極注入鎖定振盪器，基極注

入能有效的提升振盪器的可調機制，其量測之鎖定頻寬範圍 42~71.4 GHz

(VG=0~0.2 V)，鎖定頻寬百分比分別為 23%、24.1%與 17%。

未來相關研究工作，設計鎖定頻寬更寬的注入鎖定除頻器與倍頻器，結合將

兩者結合至鎖相迴路裡，提供更穩定、低相位雜訊且低功耗的本地振盪訊號源。

106
 附錄 : 相位陣列接收機量測

A.1 TSMC LP 90 nm CMOS V 頻段單、雙路相位陣列電路

V 頻段四路相位陣列接收機(4-Channel Phased-Array Receiver)，如圖 A-1 所

示，此次電路是以單路與雙路作為設計目標，以便之後做驗證。輸入先經過三級
低雜訊放大器，再經由正交向量調變器作調整相位，而正交向量調變器藉由偏壓
的改變，可達到不同相位的輸出，最後再經由混波器作直接降頻。

Output Output

G5 G5

Channel_1 Channel_4 Channel_1 Channel_4

G1 I/Q I/Q G4 G1 I/Q I/Q G4

Channel_2 Channel_3 Channel_2 Channel_3

G2 I/Q I/Q G3 G2 I/Q I/Q G3

(a) (b)
圖 A-1 四路相位陣列接收機：(a)單路 (b)雙路

A.1.1 低雜訊放大器

圖 A-2 為三級串接(Cascode)低雜訊放大器的電路架構圖，此電路採用三級

的串接放大器，主要是放大輸入的訊號，避免正交向量調變器與功率分配器的消

耗造成訊號品質不佳。圖 A-3 為選擇電晶體尺寸對放大器最大可供應的增益作

圖。圖 A-4 為選擇電晶體尺寸對放大器的最低雜訊指數(Minimum Noise Figure)

作圖。比較一般共源極放大器(Common Source Amplifier)與串接放大器(Cascode

Amplifier)在寬度(Width)為 2.5 μm 的情況下對電晶體的尺寸作圖，圖中的 N 代表

單級共源極放大器電晶體尺寸(Finger)，Na 代表串接放大器下方共源極電晶體的

尺寸，Nb 代表串接放大器下方共閘極電晶體的尺寸，最後選擇串接放大器 Na=16,

Nb=32 的尺寸，有高增益與不錯的低雜訊指數。表 A-1 為三級串接低雜訊放大器

設計參數表。
107
 Rod3
Cid3
Cod3

Rod2 Vdd
Cd2
Vg3b
Cod2
Rog6 Cog6 R3
Vdd Out
Rod1 Vg2b L6
Cd1 M6 C4
Cod1 Cig6
Rog5 Cog5 R2
Vdd M5
Vg1b L4 L5
M4 C3

Rog4 Cog4 R1 Cig5

Vg3a
M3
L2 C2 L3 Cog3
M2
Cig3
Cig4
Vg2a Rog3
In M1
L1 Cog2
C1
Cig2

Vg1a Rog2

Cog1
Cig1
Rog1

圖 A-2 三級串接低雜訊放大器電路圖

20
CS, N=8
CS, N=8
Cascode, Na=8, Nb=8
15 Cascode, Na=8, Nb=16
Cascode, Na=16, Nb=16
Cascode, Na=16, Nb=32
MAG (dB)

10

0
20 40 60 80 100 120 140 160 180
Frequency (GHz)

圖 A-3 電晶體尺寸對放大器最大可供應的增益作圖

108
 6

NFmin (dB)
3

CS, N=8
2
CS, N=8
Cascode, Na=8, Nb=8
1 Cascode, Na=8, Nb=16
Cascode, Na=16, Nb=16
Cascode, Na=16, Nb=32
0
40 50 60 70 80
Frequency (GHz)

圖 A-4 電晶體尺寸對放大器最低雜訊指數作圖

表 A-1 三級串接低雜訊放大器設計參數表

Design
Value Design parameter Value
parameter
M1-M3 (W/L) 40 μm / 0.09 μm L1 18 pH
M4-M6 (W/L) 80 μm / 0.09 μm L2 139 pH

Cig1-Cig6 0.6 pF L3 18 pH

Cog1-Cog6 2.4 pF L4 142 pH

Rog1-Rog6 10 Ω L5 31 pH

Cig1-Cig6 0.6 pF L6 106 pH

Cog1-Cog6 2.4 pF C1 0.34 pF

Rog1-Rog6 10 Ω C2 0.15 pF

R1-R3 1 kΩ C3 0.39 pF

109
A.1.1 正交調變器[107]

圖A-5為二相位調變器(BPSK)以及正交向量調變器(IQ modulator)的架構圖，

圖A-5(a)的輸入連接到90o寬頻耦合器(Boardside coupler)，90o寬頻耦合器的耦合

埠及傳輸埠接至兩個冷態(Cold-mode)電晶體的汲極端，在閘極端藉由輸入控制

電壓作相位的改變，而輸出則採用180o 的馬迅平衡與不平衡轉換器(Marchand

balun)以達到0o及180o的訊號合併，而正交向量調變器為兩個二相位調變器相連

接而成，如圖A-5(b)所示。在輸入使用威爾金森功率分配器(Wilkinson power

divider)將訊號一分為二，輸出則使用90o寬頻耦合器(Broadside coupler)將訊號合

併，利用偏壓可調整不同的相位輸出。表A-2為正交向量調變器控制電壓，在不

同的控制電壓下，整體輸出有四個相位的改變。

IP
IP

M3 M4 BPSK

OUT
OUT

IN
IN 100 Ω
IN Coupler QN

BPSK
50 Ω

M1 M2
QP

M1~M4: 2.5×20 µm
IN

(a) (b)
圖 A-5 (a)BPSK (b) I/Q 調變器架構圖

表A-2 正交向量調變器控制電壓
State Degree IP/IN IN/QN
0 0 0/2 0/2
1 90 0/2 2/0
2 180 2/0 0/2
3 270 2/0 2/0

110
A.1.3 閘極驅動達靈頓混波器

圖 A-6 為閘極驅動達靈頓混波器電路圖，射頻及本地振盪訊號透過一方向耦

合器從達靈頓電晶體之閘極注入，中頻訊號由汲極端輸出經過緩衝放大器至輸出

端，閘極偏壓在截止電壓附近，汲極端偏壓在飽和區。M1 和 M2 組成達靈頓單元，

電晶體閘極寬度分別為 2×20 μm 與 2×20 μm。M3 為一源極隨偶器，能將達靈頓

電晶體之高阻抗轉換為低阻抗，減少負載效應，電晶體尺寸為 4× 20 μm。表 A-3

閘極驅動達靈頓混波器設計參數表。

Vd1
C3 Vd2
Vg1 C5
R4
C4
Vd1 M3
C1
RF M1 C2 IF
L1
L2
R3
LO M2

R1 R2

圖 A-6 閘極驅動達靈頓混波器電路圖

表 A-3 閘極驅動達靈頓混波器設計參數表

Design
Value Design parameter Value
parameter
M1 (W/L) 40 μm / 0.09 μm C1 0.4 pF
M2 (W/L) 40 μm / 0.09 μm C2 0.55 pF

M3 (W/L) 80 μm / 0.09 μm C3 0.55 pF

R1 50 Ω C4 2 pF

R2 7 kΩ C5 9 pF

R3 85 Ω L1 37 pH

R4 366 Ω L2 143 pH

111
A.4 V 頻段單、雙路相位陣列電路模擬與量測結果

此次設計是使用台積電 90 nm LP CMOS 的製程。量測上，採用晶圓(On

wafer)量測，其量測示意圖如圖所示。直流以 DC 探針下針的方式提供直流偏壓，

射頻訊號亦用下針的方式，混波器直流部份採用鎊線方式進行量測。低雜訊放大

器與正交調向量變器由 Agilent E8361A PNA (Microwave Network Analyzers)量測

S 參數，雜訊指數由 Agilent E4407B ESA-E (Series Spectrum Analyzer)外接 Agilent

N8975AZ K63 與 K75 (Down Converter)，使量測頻率提升。混波器則由 Agilent

E8257D PSA (Analog Signal Generator)提供射頻與本地振盪頻率訊號輸入，輸出

由 Agilent PSA (Series Spectrum Analyzer)得到輸出訊號。圖 A-7 為單路相位陣列

晶片實照圖，晶片面積為 0.55×1.35 mm2。圖 A-8 為雙路相位陣列晶片實照圖，

晶片面積為 0.95×1.45 mm2。

LNA IQ modulator Mixer

圖 A-7 單路相位陣列晶片實照圖

112
 1st
1st LNA IQ modulator

Mixer
2nd
2nd LNA IQ modulator

圖 A-8 雙路相位陣列晶片實照圖

圖 A-9 為低雜訊放大器的小訊號增益模擬與量測作圖，所測得的小訊號增益

為 24 dB 和 3 dB 增益頻寬從 64 至 67 GHz，頻寬為 3 GHz。圖 A-10 為輸入反射

損耗模擬與量測作圖，圖 A-11 為輸出反射損耗模擬與量測作圖，皆好於 5 dB。

圖 A-12 為雜訊指數模擬與量測作圖，在 65.5 GHz 有最低的雜訊指數 6.85 dB。

40

30

20

10
|S21| (dB)

-10

-20 Simulation
Measurement
-30
50 52 54 56 58 60 62 64 66 68
Frequency (GHz)

圖 A-9 小訊號增益模擬與量測作圖

113
 0
Simulation
Measurement
-4

-8
|S11| (dB)

-12

-16

-20
50 52 54 56 58 60 62 64 66 68
Frequency (GHz)

圖 A-10 輸入反射損耗模擬與量測作圖

-4

-8

-12
|S22| (dB)

-16

-20

-24 Simulation
Measurement
-28
50 52 54 56 58 60 62 64 66 68
Frequency (GHz)

圖 A-11 輸出反射損耗模擬與量測作圖

114
 12

11

10

Noise figure (dB)

9

6
Simulation
5 Measurement(K63)
Measurement(K75)
4
58 60 62 64 66 68
Frequency (GHz)

圖 A-12 雜訊指數模擬與量測作圖

圖 A-13 為低雜訊放大器與正交向量調變器四種狀態下，小訊號增益模擬與

量測作圖，所測得的小訊號增益為 7.8 dB 和 3 dB 增益頻寬從 63.4 至 67 GHz，

頻寬為 3.6 GHz。圖 A-14 在四種狀態下，輸入反射損耗模擬與量測作圖，圖 A-15

輸出反射損耗作圖，皆好於 8 dB。圖 A-16 為振幅誤差模擬與量測作圖。圖 A-17

為相位誤差模擬與量測作圖。正交向量調變器在不同控制電壓下，所量測到的振

幅誤差及相位，所測得的振幅與相位誤差分別小於 2 dB 以及 4˚以內，從圖 A-17

可知，此正交向量調變器作為反射式相移器，相位變化可從 0˚至 360˚。

115
 25

20

15

10

5
|S21| (dB)

0 Sim. state-0
Sim. state-1
-5 Sim. state-2
Sim. state-3
-10 Mea. state-0
Mea. state-1
-15 Mea. state-2
Mea. state-3
-20
55 56 57 58 59 60 61 62 63 64 65 66 67
Frequency (GHz)

圖 A-13 四種狀態小訊號增益模擬與量測作圖

-5

-10
|S11| (dB)

Sim. state-0
-15 Sim. state-1
Sim. state-2
-20 Sim. state-3
Mea. state-0
Mea. state-1
-25
Mea. state-2
Mea. state-3
-30
55 56 57 58 59 60 61 62 63 64 65 66 67
Frequency (GHz)

圖 A-14 四種狀態輸入反射損耗模擬與量測作圖

116
 0

-5

|S22| (dB) -10

Sim. state-0
Sim. state-1
-15 Sim. state-2
Sim. state-3
Mea. state-0
-20 Mea. state-1
Mea. state-2
Mea. state-3
-25
55 56 57 58 59 60 61 62 63 64 65 66 67
Frequency (GHz)

圖 A-15 四種狀態輸出反射損耗模擬與量測作圖

4
Sim. state-1
Sim. state-2
3
Sim. state-3
Mea. state-1
Amplitude error (dB)

2 Mea. state-2
Mea. state-3

-1

-2
55 56 57 58 59 60 61 62 63 64 65 66 67
Frequency (GHz)

圖 A-16 振幅誤差模擬與量測作圖

117
 450
Sim. state-1
Sim. state-2
360 Sim. state-3
Mea. state-1
Mea. state-2

Phase error (dB)

Mea. state-3
270

180

90

0
55 56 57 58 59 60 61 62 63 64 65 66 67
Frequency (GHz)

圖 A-17 相位誤差模擬與量測作圖

圖 A-18 為主動達靈頓的轉換增益對本地振盪功率模擬與量測作圖，在頻率

60 GHz 下，量測本地振盪功率選取於飽和點，即-1 dBm。圖 A-19 與圖 A-20 分

別為轉換增益對射頻及中頻頻率作圖，在本地振盪功率為-1 dBm 下，所測得的

3-dB 操作頻寬從 45 到 70 GHz，頻寬為 25 GHz，轉換增益皆大於 4 dB，且中頻

頻寬為 500 MHz。表 A-4 為單、雙路相位陣列模擬與量測總表。

118
 20

Conversion Gain (dB) -20

-40

-60
Simulation
Measurement
-80
-20 -15 -10 -5 0 5

LO power (dBm)

圖 A-18 轉換增益對本地振盪功率模擬與量測作圖

6
Conversion gain (dB)

0
Simulation, LO power = -2 dBm
Measurement, LO power = -1 dBm
-2
Measurement, LO power = -2 dBm
Measurement, LO power = -3 dBm
-4
40 45 50 55 60 65 70
RF (GHz)

圖 A-19 轉換增益對射頻頻率模擬與量測作圖

119
 8

Conversion gain (dB)

4

0
Simulationm, LO powe =-2 dBm
-2 Measurement, LO powe =-1 dBm
Measurement, LO powe =-2 dBm
Measurement, LO powe =-3 dBm
-4
0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 1.1

IF (GHz)

圖 A-20 轉換增益對中頻頻率模擬與量測作圖

表 A-4 V 頻段單、雙路相位陣列模擬與量測總表
Simulation Measurement
S21 (dB) 36 24
LNA
NF (dB) 6.2 6.85
S21 (dB) 23 7.8
LNA +IQ Amp. Error (dB) 1.25 2
modulator Phase Error (°) 4.5 4.8
PDC (mW) 85 132
RF (GHz) 42~70 43~70
Mixer CG (dB) 6.5 6.68
PDC (mW) 11.5 20
Total power
Ptotal (mW) 96.5 152
consumption

120
A.2 WIN GaAs 0.5 μm E/D-mode PHEMT Ka 頻段四路相位陣列電路

Ka 頻段四路相位陣列接收機(4-Channel Phased-Array Receiver)，如圖 A-21

所示。此次設計是用穩懋(WIN)砷化鎵(GaAs)0.5 μm E/D-mode 假晶格高速電子電
晶體(PHEMT)製程，E mode 最高操作頻率(fmax)為 70 GHz，截止頻率(fT)為 35
GHz，提供兩層金屬作為電路的連線。輸入先經過兩級低雜訊放大器，再經由正
交向量調變器作調整相位，而正交向量調變器藉由偏壓的改變，可達到不同相位
的輸出，最後再經由混波器作直接降頻。
Output

G5

Channel_1 Channel_4

G1 I/Q I/Q G4

Channel_2 Channel_3

G2 I/Q I/Q G3

圖 A-21 四路相位陣列接收機

A.2.1 低雜訊放大器

圖 A-22 為兩級串接(Cascode)低雜訊放大器的電路架構圖，此次電路採用兩

級的串接放大器，提供高增益與低雜訊指數。圖 A-23 為選擇電晶體尺寸對放大

器最大可供應的增益作圖。圖 A-24 為選擇電晶體尺寸對放大器的最低雜訊指數

(Minimum Noise Figure)作圖。比較一般共源極放大器(Common Source Amplifier)

與串接放大器(Cascode Amplifier)在寬度(Width)為 2 μm 的情況下對電晶體的尺

寸作圖，圖中的 N 代表單級共源極放大器電晶體尺寸(Finger)，Na 代表串接放大

器下方共源極電晶體的尺寸，Nb 代表串接放大器下方共閘極電晶體的尺寸，最

後選擇串接放大器 Na=25，Nb=50 的尺寸。圖 A-25 與圖 A-26 為模擬低雜訊放

大器的 S 參數與低雜訊指數。從模擬可知，小訊號增益為 21 dB，雜訊指數為 8 dB。

此電路在 Ka 頻段有高增益與不錯的低雜訊指數。表 A-5 為兩級串接低雜訊放大

121
器設計參數表。

VDD

L4
VDD C3
Vg2b Out
M4
L2 C
2

Vg2b M2
M3 L3
C1
In M1
Vg2a
L1

Vg2a
圖 A-22 兩級串接低雜訊放大器電路圖

表 A-5 兩級串接低雜訊放大器設計參數表

Design parameter Value Design parameter Value

M1-M2 (W) 50 μm L1 171 pH

M3-M4 (W) 100 μm L2 377 pH

C1 118 fF L3 356 pH

C2 174 fF L4 290 pH

C3 71 fF

122
 50
CS, N=25
45
CS, N=50
40 Cascode, Na=25, Nb=25
Cascode, Na=25, Nb=50
35
Cascode, Na=50, Nb=50
30
MAG (dB)

25

20

15

10

0
0 10 20 30 40 50 60 70
Frequency (GHz)

圖 A-23 電晶體尺寸對放大器最大可供應的增益作圖

12
CS, N=25
CS, N=50
10 Cascode, Na=25, Nb=25
Cascode, Na=25, Nb=50
Cascode, Na=50, Nb=50
8
NFmin (dB)

2
20 30 40 50
Frequency (GHz)

圖 A-24 電晶體尺寸對放大器最低雜訊指數作圖

123
 30
20
10
0

S-parameter (dB)
-10
-20
-30
-40
-50 Simulation, |S21|
-60 Simulation, |S11|
-70 Simulation, |S22|

-80
0 10 20 30 40 50 60 70
Frequency (GHz)

圖 A-25 模擬低雜訊放大器 S 參數作圖

70

60

50
Noise figure (dB)

40

30

20

10

0
0 10 20 30 40 50 60 70
Frequency (GHz)

圖 A-26 模擬低雜訊放大器雜訊指數作圖

A.2.2 正交向量調變器

圖A-27為模擬四種狀態的正交向量調變器小訊號增益，圖A-28為輸入反射

損耗作圖，圖A-29為輸出反射損耗作圖，在Ka頻段內，正交向量調變器有損耗

124
約20 dB，輸入與輸出反射損耗約2.5 dB與15 dB。表A-6為正交向量調變器控制電

壓，此正交向量調變器作為反射式相移器，相位變化可從0°至360°。

-10

-20

-30

-40
|S21|

-50
Simulation, state-0
-60 Simulation, state-1
Simulation, state-2
-70
Simulation, state-3
-80
0 10 20 30 40 50 60 70
Frequency (GHz)

圖 A-27 模擬四種狀態的正交向量調變器小訊號增益作圖

-1

-2

-3

-4

-5
|S11|

-6

-7 Simulation, state-0
Simulation, state-1
-8
Simulation, state-2
-9 Simulation, state-3
-10
0 10 20 30 40 50 60 70
Frequency (GHz)

圖 A-28 模擬四種狀態的正交向量調變器輸入反射損耗作圖

125
 0

-10

-20

-30
|S22|

-40
Simulation, state-0
Simulation, state-1
-50 Simulation, state-2
Simulation, state-3
-60
0 10 20 30 40 50 60 70
Frequency (GHz)

圖 A-29 模擬四種狀態的正交向量調變器輸出反射損耗作圖

表A-6 正交向量調變器控制電壓
State Degree IP/IN IN/QN
0 0 0/0.8 0/0.8
1 90 0/0.8 0.8/0
2 180 0.8/0 0/0.8
3 270 0.8/0 0.8/0

A.2.3 閘極驅動達靈頓混波器

圖 A-30 為閘極驅動達靈頓混波器電路圖，射頻及本地振盪訊號透過一方向

耦合器從達靈頓電晶體之閘極注入，中頻訊號由汲極端輸出經過緩衝放大器至輸

出端，閘極偏壓在截止電壓附近，汲極端偏壓在飽和區。M1 和 M2 組成達靈頓單

元，電晶體閘極寬度分別為 2×25 μm 與 2×25 μm。M3 為一源極隨偶器，能將達

靈頓電晶體之高阻抗轉換為低阻抗，減少負載效應，電晶體尺寸為 2× 50 μm。表

A-7 為閘極驅動達靈頓混波器設計參數表。

126
 VDD Vd2
Vd1 C3

L1
M3
C1
RF M1 C2 IF
L2 R3
LO M2

R1 R2

圖 A-30 閘極驅動達靈頓混波器電路圖

表 A-7 閘極驅動達靈頓混波器設計參數表

Design parameter Value Design parameter Value

M1-M2 (W) 50 μm R1 50 Ω

M3 (W) 100 μm R2 530 Ω

C1 300 fF R3 400 Ω

C2 1.3 pF L1 290 pH

C3 340 fF

A.2.4 Ka 頻段四路相位陣列模擬與量測結果

圖 A-31 為低雜訊放大器與正交向量調變器四種狀態下，小訊號增益模擬與

量測作圖，所測得的小訊號增益為 3 dB。圖 A-32 為輸入反射損耗模擬與量測作

圖，圖 A-33 為輸出反射損耗作圖。圖 A-34 為雜訊指數模擬與量測作圖，在 35 GHz

有最低的雜訊指數 8.1 dB。圖 A-35 與圖 A-36 為振幅誤差和相位誤差的模擬與量

測作圖。圖 A-37 為主動達靈頓的轉換增益對本地振盪功率模擬與量測作圖。圖

A-38 與圖 A-39 分別為轉換增益對射頻及中頻頻率作圖。由圖可知，混波器的轉

換增益為 9.2 dB。表 A-8 為四路相位陣列模擬與量測總表。圖 A-40 為四路相位

127
天線陣列晶片實照圖，面積 2×4.3 mm2。

10
Sim. state-0
0 Sim. state-1
Sim. state-2
-10 Sim. state-3
Mea. state-0
-20
Mea. state-1
Mea. state-2
-30
|S21| (dB)

Mea. state-3
-40

-50

-60

-70

-80
0 10 20 30 40 50 60
Frequency (GHz)

圖 A-31 四種狀態小訊號增益模擬與量測作圖

0
|S11| (dB)

Sim. state-0
-5
Sim. state-1
Sim. state-2
Sim. state-3
-10 Mea. state-0
Mea. state-1
Mea. state-2
Mea. state-3
-15
0 10 20 30 40 50
Frequency (GHz)

圖 A-32 四種狀態輸入反射損耗模擬與量測作圖

128
 10

-10
|S22| (dB)
-20
Sim. state-0
Sim. state-1
-30 Sim. state-2
Sim. state-3
Mea. state-0
-40 Mea. state-1
Mea. state-2
Mea. state-3
-50
0 10 20 30 40 50 60
Frequency (GHz)

圖 A-33 四種狀態輸出反射損耗模擬與量測作圖

25
Sim. state-0
Sim. state-1
20 Sim. state-2
Sim. state-3
Mea. state-0
Noise figure (dB)

Mea. state-1
15 Mea. state-2
Mea. state-3

10

0
26 28 30 32 34 36
Frequency (GHz)

圖 A-34 四種狀態雜訊指數模擬與量測作圖

129
 25
Sim. state-1
20
Sim. state-2
15 Sim. state-3
Mea. state-1

Amplitude error (dB)

10 Mea. state-2
Mea. state-3
5

-5

-10

-15

-20
20 25 30 35 40
Frequency (GHz)

圖 A-35 振幅誤差模擬與量測作圖

450
Sim.state-1
Sim.state-2
360 Sim.state-3
Mea.state-1
Phase error (degree)

Mea.state-2
Mea.state-3
270

180

90

0
20 25 30 35 40
Frequency (GHz)

圖 A-36 相位誤差模擬與量測作圖

130
 20
Sim. @ RF=35 GHz
10 Mea. @ RF=31 GHz
Mea. @ RF=33 GHz
0 Mea. @ RF=35 GHz

Conversion gain (dB)

Mea. @ RF=37 GHz
-10
Mea. @ RF=39 GHz

-20

-30

-40

-50
-20 -15 -10 -5 0 5
LO power (dBm)

圖 A-37 轉換增益對本地振盪功率模擬與量測作圖

20

10
Conversion gain (dB)

-10
Sim. @ PLO=0 dBm
-20 Mea. @ PLO=-6 dBm
Mea. @ PLO=-4 dBm
-30 Mea. @ PLO=-2 dBm
Mea. @ PLO=0 dBm
-40
20 25 30 35 40 45 50
RF (GHz)

圖 A-38 轉換增益對射頻頻率模擬與量測作圖

131
 15
Simulation @ RF= 35 GHz
Measurement @ RF= 35 GHz
10

Conversion gain (dB) 5

-5

-10
0.0 0.5 1.0 1.5 2.0 2.5 3.0
IF (GHz)

圖 A-39 轉換增益對中頻頻率模擬與量測作圖

表 A-8 Ka 頻段四路相位陣列模擬與量測總表
Simulation Measurement
S21 (dB) 3.2 3
LNA +IQ
NF (dB) 8.6 8.1
modulator
PDC (mW) 67 64
CG (dB) 12.8 9.2
Mixer
PDC (mW) 8 8
Total power
Ptotal (mW) 75 72
consumption

1st LNA 1st IQ Mixer 3rd IQ 3rd LNA

2nd LNA 2nd IQ 4th IQ 4th LNA

圖 A-40 四路相位天線陣列晶片實照圖

132
A.3 總結

V 頻段單、雙路相位陣列由台積電(TSMC) 90 nm 低功耗(Low Power) CMOS

製程實現，由三級串接低雜訊放大器將訊號放大與低雜訊後，經由正交向量調變

器調整相位，最後經由閘極偏壓達靈頓混波器將訊號降頻至中頻頻率，以便後面

的數位訊號處理。V 頻段低雜訊放大器的小訊號增益為 24 dB，雜訊指數為 6.85

dB。接上正交向量調變器後小訊號增益為 7.8 dB，振幅與相位誤差分別小於 2 dB

與 4°以內，相位變化可從 0°至 360°。混波器的轉換增益為 6.68 dB，整體總功耗

為 152 mW。Ka 頻段四路相位天線陣列由穩懋(WIN)砷化鎵(GaAs)0.5 μm

E/D-mode 假晶格高速電子電晶體(PHEMT)製程實現，由兩級串接低雜訊放大

器，經由正交向量調變器後，混波器降頻到中頻頻段。低雜訊放大器接上正交向

量調變器後的小訊號增益為 3 dB，雜訊指數為 8.1 dB。混波器的轉換增益為 9.2

dB，整體總功耗為 72 mW。表 A-9 為近年來相位天線陣列比較表。

133
 表 A-9 近年來相位天線陣列比較表

Freq. Gain NF Amplitude Phase Conversion PDC Area

Ref. Process Architecture Elements
(GHz) (dB) (dB) error (dB) error gain (dB) (mW) (mm2)
65 nm LNA+POVM+
[99] 56 4 22.9 5.6 NA NA NA 178.4 3.4
CMOS Combiner
65 nm LNA+Phase 156
[100] 61 2 4 7.2 NA NA NA 1.6
CMOS shifter+Combiner (2-path)
65 nm LNA+VGA&PS
[101] 58.9 8 12 7.2 0.6 4° NA 613 7.2
CMOS +Combiner
65 nm VGLNA+Phase
[102] 60 4 25 6 NA 1° NA 180 4.18
CMOS shifter+Combiner
0.12 μm
LNA+Phase
[103] SiGe 34 1 11 3.4 NA 11.25° NA 11 0.28
shifter
BiCMOS
90 nm LNA+Phase
[104] 38.5 4 10.4 12.4 0.4 2° NA 118 2.38
CMOS shifter+Combiner
0.13 μm
LNA+Phase
[105] SiGe 36 4 7 9# 0.5 5.6° NA 142 4.04
shifter+Combiner
BiCMOS
0.13 μm LNA+Phase
[106] 24 1 14 6 0.5 2.8° NA 45 0.825
CMOS shifter+Amplifier
LNA+Phase 1 0.74
90 nm
shifter+Combiner 65 7.8 6.85+ 2 4.8° 6.68 152
CMOS 2 1.37
This +Mixer
work LNA+Phase
0.5 μm
shifter+Combiner 35 4 3 8.1 <10 NA 9.2 72 8.6
GaAs
+Mixer
#
Single-path
*One-path measurement results only
+
LNA only

134
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