行政院國家科學委員會專題研究計畫 成果報告

GHz 連線系統電源整合度模型化與設計(3/3)
研究成果報告(完整版)

計 畫 類 別 ： 個別型
計 畫 編 號 ： NSC 96-2221-E-002-083-
執 行 期 間 ： 96 年 08 月 01 日至 97 年 07 月 31 日
執 行 單 位 ： 國立臺灣大學電機工程學系暨研究所

計 畫 主 持 人 ： 吳瑞北

計畫參與人員： 碩士班研究生-兼任助理人員：王健霖
碩士班研究生-兼任助理人員：吳凱斌
碩士班研究生-兼任助理人員：鄭詠守
博士班研究生-兼任助理人員：薛光華
博士班研究生-兼任助理人員：孫瑞伯
博士班研究生-兼任助理人員：郭維德

報 告 附 件 ： 出席國際會議研究心得報告及發表論文

處 理 方 式 ： 本計畫涉及專利或其他智慧財產權，1 年後可公開查詢

中 華 民 國 97 年 09 月 11 日
行政院國家科學委員會補助專題研究計畫報告

※※※※※※※※※※※※※※※※※※※※※※※※※

※ GHz 連線電源整合度模型化與設計 ※

※※※※※※※※※※※※※※※※※※※※※※※※※

計畫類別：■個別型計畫 □整合型計畫

計畫編號：NSC 94-2213-E-002-057
NSC 95-2221-E-002-174
NSC 96-2221-E-002-083
執行期間：94 年 8 月 1 日至 97 年 7 月 31 日

計畫主持人：吳瑞北

研究助理： 薛光華、孫瑞伯、郭維德、王健霖、吳凱斌、
鄭詠守

本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份

執行單位：國立台灣大學電信工程研究所

中 華 民 國 九十七 年 八 月 二十二 日
 摘要

關鍵詞：彈地雜訊、電源完整度、電磁能隙、去耦合電容、基因演算法

數位系統中高速數位訊號切換時，驅動電流的急遽改變會在系統的電源及接

地環境中所造成彈地雜訊(通常亦稱 ΔI雜訊)。針對複雜的多層連線結構，本計

畫開發與研究多種彈地雜訊的抑制方法，包含利用電磁能隙結構以抑制開槽激發

雜訊、利用基因演算法建立最佳去耦合電容數量及位置，期能使系統的電源阻

抗，從直流到 GHz 的範圍均可控制在毫歐姆(m)以下，以達到 ITRS 所訂未來

十年內系統規格的需求。

在使用電磁能隙結構抑制開槽激發彈地雜訊方面，一方面應用於電源隔離島

耦合雜訊的抑制，另方面也研究將槽線改為電磁能隙結構，以抑制信號跨越槽線

於電源接地層之間引發的接地雜訊。在去耦合電容設計方面，則採用適用於矩形

基板的空腔模型，結合模態展開及多埠網路方法，求出含去耦合電容時饋入點與

觀測點間之轉換阻抗，並以基因演算法求得去耦合電容的規格與排列位置之最佳

解。

計畫中並針對本問題設計量測結構，進行時域和頻域量測，探討彈地雜訊的

抑制效果，並與模擬結果比較，一方面驗證分析方法的正確性與適用性，另方面

也作為未來應用於更高速數位訊號的電源分佈系統設計。

1
 Abstract

Keywords: Ground bounce, Power integrity, Electromagnetic band gap,

Decoupling capacitors, Genetic algorithm

The ground bounce (or delta-I noise) will be induced by the drastically varying
driver current during the switching on and off of high-speed digital circuits in the
multi-layered power and grounding environment. In a period of three years, this
project developed and investigated the various issues in the reduction of ground
bounce, such as the optimal placement of the decoupling capacitors by employing
genetic algorithm, and the suppression of slot induced ground bounce by applying
electromagnetic band gap (EBG) structures. The ultimate goal of such designs is that
the impedance level of the power distribution system can lie below the milli-ohm
range, so as to meet the system requirement set by ITRS in the coming decade.

On the suppression of ground bounce by EBG structures, the project focused on

the suppression of coupling noise between the isolation power islands and the slots
induced ground bounce, with different EBG patterns tried to evaluate the suppression
effectiveness. On the decoupling capacitors placement, the transfer impedance
between feeding and observation points is calculated by employing the eigen-function
expansion suitable for rectangular board and multi-port network theorem employed to
deal with the presence of decoupling capacitors. The genetic algorithm is then used to
optimize the placement of decoupling capacitors.

This project built some test structures to do the measurement by time domain
reflectometry (TDR) and time domain transmission (TDT), and vector network
analyzer (VNA) in frequency domain. The measured data will be compared with the
simulation results to verify the established analysis model and based on which, to
exploit the signal routing and power distribution system design suitable for next
generation digital electronics with higher switching speed in gigahertz range.

2
 目錄

摘要
Abstract
目錄
第一章 前言 .............................................................................................................1
1-1 簡介 ............................................................................................................1
1-2 研究成果 ....................................................................................................6
1-3 章節簡介 ....................................................................................................8
第二章 接地雜訊的抑制 .......................................................................................10
2-1 高速數位電路接地雜訊現象與原因 ......................................................10
2-2 接地雜訊的抑制方法與比較 ..................................................................13
2-3 電磁能隙結構簡介 ..................................................................................15
2-3-1 共平面式電磁能隙結構對於接地雜訊的抑制.............................16
2-3-2 內嵌式電磁能隙結構對於接地雜訊的抑制.................................18
第三章 電磁能隙結構基本設計方法 ...................................................................21
3-1 內嵌式 EBG 結構設計概念....................................................................21
3-2 縮小化螺旋式 EBG 結構........................................................................26
3-3 等效電路分析與止帶設計 ......................................................................31
3-4 內嵌式 EBG 結構設計流程圖................................................................38
第四章 電磁能隙結構參數分析與有效面積設計 ...............................................40
4-1 幾何參數分析與討論 ..............................................................................40
4-2 有效面積對抑制雜訊的影響 ..................................................................47
4-3 內嵌式電容與螺旋縮小化結構的結合 ..................................................50
第五章 電磁能隙 EBG 結構於抑制寬頻雜訊之應用 .........................................53
5-1 開槽平行板寬頻雜訊抑制 ......................................................................53
5-2 訊號線跨槽線引發雜訊的改善 ..............................................................59
5-3 結合去耦合電容最佳化的方法 ..............................................................63
5-4 實驗模擬與驗證 ......................................................................................69
5-4-1 頻域量測.........................................................................................71
5-4-2 時域量測.........................................................................................73
第六章 去耦合電容最佳化設計 ...........................................................................75
6-1 基因演算法之介紹 ..................................................................................75
6-2 基因演算法之實現 ..................................................................................79
6-3 去耦合電容規格級位置最佳化之模擬結果 ..........................................83
6-3-1 無寄生效應之模擬結果...............................................................84
6-3-2 有寄生效應之模擬結果...............................................................86

3
第七章 使用虛擬接點之電源平面模型 ...............................................................90
7-1 型等效電路..........................................................................................90
虛擬接點 ..................................................................................................92
7-2
等效電路元件值之理論分析與推導 ......................................................95
7-3
7-3-1 等效電路推導...............................................................................95
7-3-2 電磁場論推導...............................................................................98
7-3-3 邊緣接點修正.............................................................................102
7-3-4 損耗修正.....................................................................................103
7-4 連通柱效應之電感推導 ........................................................................104
7-5 模擬及實驗結果比較 ............................................................................107
7-6 模型化之設計準則 ................................................................................ 119
第八章 接地雜訊之模擬及抑制 .........................................................................120
8-1 應用於破碎電源接地平面之模型化 ....................................................120
8-2 結合基因演算法最佳化及等效電路之接地雜訊抑制 ........................124
第九章 結論 .........................................................................................................127
參考文獻....................................................................................................................129

4
 第一章 前言

1-1 簡介

在高速數位電路系統中，由於微處理器(CPU)工作時脈的提升及資料傳輸速

度愈來愈快，訊號切換的時脈已大幅減小，印刷電路板的電磁效應已不能再忽

略 。 依 據 國 際 半 導 體 技 術 藍 圖 (ITRS, International Technology Roadmap for

Semiconductors)預測，如表 1-1.所示[1]，到 2004 年時積體電路晶片尺寸會達

90nm，供應電壓 1.2V，功率消耗 84W，而晶片頻率為 2.1GHz；到 2010 年，上

述的規格甚至將分別為 45nm，0.6V，198W，及 10GHz。顯見很快地積體電路晶

片將走向 10GHz 時代，構裝基板也必須作相對的配合。預期在高達 GHz 的頻率

範圍內，電源分佈系統須有寬頻低交流阻抗，使電壓之變化不應超過 5%，以 2010

年之規格而言，阻抗應控制在 0.3mΩ以內[1]；訊號分佈系統則須使各種雜訊獲

得適當控制，理想上應使 eye pattern 的 opening 至少有 30%。因此，在高速數位

電路系統中當中，由於數位訊號為一寬頻(broadband)的傳輸訊號，隨著工作頻率

的增加，如何能夠穩定的維持數位系統的訊號完整度(Signal Integrity)與電源完整

度(Power Integrity)將是愈來愈值得挑戰的課題。

表 1-1. 2003 年 ITRS 科技趨勢預測報導

Year Feature Power Vdd Current Chip Freq. Target Imped.

(nm) (W) (V) (A) (GHz) (mΩ)
2004 90 84 1.2 70 2.5 1.7
2007 65 103.6 0.9 115.11 5 0.7
2010 45 119 0.6 198.33 10 0.302

圖 1.1 為構裝結構示意圖，其含有許多層次，分別有晶片(Chip)連接至模組

(Module)，卡(Card)，以迄於基板（Board）或背板(Backplane)，其間有諸多連線，

構成電源與訊號分佈系統。不論是模組、卡、或基板，常呈多層平面結構，如圖

1.2 所示之印刷電路板，其上有一些連接器(Connectors)，可以與其他結構連接，

1
電路板基本上皆為多層結構，透過訊號層、電源層和接地層來建構成複雜的連線

結構以提供電源與訊號分佈。在高速數位電路系統中，隨著訊號上昇時間愈來愈

短，並且在許多電路中同時快速切換的結果，在晶片的輸出接腳連通柱 (Via) 的

切換電流會產生可觀的電壓雜訊(I noises)，進而導致電源及參考零電位面不穩

定而造成的接地雜訊(Ground Bounce Noise)現象，如圖 1.3 所示。

圖 1.1 構裝結構示意圖

因為近年來數位電路普遍應用小電壓擺幅(Low-Swing)的元件，因此這些由

連通柱產生的I 雜訊甚至會造成高低位準的誤判，使整個模組產生錯誤的動作。

受到上述各種效應的綜合影響，隨著積體電路的微小化，此一I 雜訊將呈指數

方式成長[2]-[3]，其影響會愈來愈嚴重，勢必成為高速大型系統構裝時最主要的

電氣特性考量。

圖 1.2 典型的印刷電路板

2
 圖 1.3 高速數位系統接地雜訊引發示意圖

對於多層板電路而言，電源雜訊通常是來自於電源層與接地層之間電磁波傳

播所造成的接地雜訊，截至目前為止已經有相當多的文獻探討此問題，多數考慮

它是由連通柱電流所造成[4]-[5]，事實上它也可能由訊號線跨過槽狀切割所激發

[6]。

因此，在現今的高速數位系統設計考量上，如何降低接地雜訊已成為一重要

的課題，最常見的作法是在電源層和接地層間接上去耦合電容 (Decoupling

Capacitor, De-cap) 以 降 低 彼 此 之 間 的 阻 抗 [7] ， 另 外 內 嵌 式 的 去 耦 合 電 容

(Embedded Decoupling Capacitors)技術也在學術界常被討論[8]-[9]；除此之外，其

他像是藉由獨立分割電源島[10]-[11] (Isolation islands)來隔離雜訊、或是改變電源

層與接地層板的形狀[12]以改變其內部共振特性都是常見的改善方法。然而，以

上提到的各種方法通常受限於頻寬與製作成本的限制，並無法針對日益增快的高

速數位電路提供一有效率且由低頻至數 GHz 的寬頻雜訊改善。

利用週期性電磁能隙結構 (Electromagnetic Band-Gap Structure, EBG) 來抑

制寬頻接地雜訊已成為近年來被熱切討論的課題，其中包括高阻抗平面結構

(High-impedance surface structures) [13]-[14]、共平面電磁能隙結構 (UC-PBG)

[15]、L 型電磁能隙結構 (L-bridged PBG) [16] 與混合型電磁能隙結構 (Hybrid

3
PBG) 結構 [17]，皆曾被應用至高速數位電路系統中，來提供寬頻的接地雜訊抑

制，其中不同的 EBG 設計結構與方法皆有其個別的優點與缺點；因此，對於此

一問題，吾人著重於整個電路系統的電源完整度設計，利用週期性電磁能隙結構

提出一系統化的設計方法，由效率、成本與可行性三方面來作考量，並結合現階

段常見於實際電路板中的設計–電源切割平面、訊號線跨槽線以及與去耦合電容

相關技術，以達到一寬頻的接地雜訊抑制效果。同時，吾人亦提出一嶄新的設計

結構–螺旋型電磁能隙結構(Spiral EBG)來達到縮小化的設計尺寸。

另外，工程師在處理電源接地層的問題時，傳統的方法是將之等效成為一個

平板電容，這種模型在頻率低時是有效且方便的，但在頻率到達共振頻率

(resonant frequency)時，就會失效。而近幾十年來也有越來越多的相關文獻來模

擬電源接地層間雜訊的問題，主要的方法可分為：

1) 有限差分時域法(Finite-Difference Time-Domain, FDTD) [18]，為一項基於

嚴謹之馬克思威爾方程式，且常用來分析電源接地平面間接地雜訊的數值分析方

法，主要的優點在於結果精確與適用於任意的物理結構，但在結構細緻或網格切

割過小時，卻相當耗時。

2) 將整個電源接地平面分割成方格式網狀集總元件 (Lumped Element) 的

等效網路 [19]~[21]，再將之與電路模擬軟體結合，是目前產業界最常使用的方

法。此方法的優勢在於可將電源完整度與信號完整度兩種問題作結合，是一項在

準確度與計算時間上皆有著不錯效率的方法。然而，此方法遇到的瓶頸與有限差

分時域法類似，對於輸出輸入端接腳(I/O pin)和去耦合電容過於密集時，此種模

型的網格就要變的相當小，造成大量的記憶體空間與計算量的使用，讓此方法變

的不實用。

3) 空腔模型 (Cavity Model) [22]~[24]：此方法的主要原理是利用空腔共振

時存在於求解區內之特徵模態(eigen-mode)展開，以求得饋入點與觀測點兩點之

4
間與頻率相依的轉換阻抗(Transfer-Impedance)。此模型的優點在於可以將電源接

地平面的高頻特性描述出來；其收斂速度不夠快卻是空腔模型美中不足之處，但

在計算效益上比前兩種方法來得佳。

除了上述三種方法常被用來模型化電源接地平面的方法之外，近年來也有文

獻 [25] 是針對電源接地平面作更簡化的設計。該設計方式主要是利用埠與埠之

相對關係，利用模擬結果等效出埠與埠之間的等效電感值。此篇文獻提供的方法

可以將電源接地平面之模型大幅縮減至少數幾個集總元件，即便手中沒有電路模

擬軟體，純粹使用紙與筆分析該電路也不會耗費太多時間。然而此方法只適用於

電源接地平面共振前，一旦頻率高過了金屬板的共振頻率，此方法將會完全失效。

一般全波模擬或空腔模型的方式，需要耗費大量的計算資源和計算量。而

且，當電路經由全波模擬軟體運算完畢後，只能夠得到最後的模擬結果，並無法

對該電路作有效的物理意義分析；當電路某處的元件更換時，還可能需要重新模

擬一次。因此在分析電源接地層的問題時，如果能以集總元件構成的模型，建立

一種速度快又不失準確度的電源與接地平面的模型方法，那麼無論是便利性或是

與其他以 SPICE 為核心的電路軟體的相容性，都可比目前其他的方法來的更好，

而且讓設計者在分析關於接地雜訊的相關問題時，可快速且有效率的得到結果。

傳統上，抑制此雜訊的方法就是在訊號面(Signal Plane)與接地面(Ground

Plane)之間，加入大量的分散式去耦合電容(Distributed Decoupling Capacitor)，如

圖 1.4 所示。然而，對於去耦合電容的規格、數量、與排列位置，通常是藉由工

程師的經驗或者現有的經驗法則所決定，而非利用達到預期的雜訊標準之模擬結

果作最佳擺置。曾經也有人利用電磁理論來推導去耦合電容有效半徑的問題

[26]，但該篇文獻是假設在無窮大的平行金屬板下做的推導，對於實際設計而

言，並不實用；或者是利用模擬與量測的方式，去針對不同的參數做時頻域的分

析[27]，但對設計而言，幫助皆有限。

5
 針對業界實際上會面對到的去耦合電容擺放問題，改善的方法是利用基因演

算法(Genetic Algorithm, GA) ，做為運算去耦合電容位置擺放位置與規格挑選的

的計算引擎，挑選出最適合且最有效率的位置及電容規格，來抑制接地雜訊達到

可容忍的範圍，同時，結合之前提出的電源接地平面模型，使得基因演算法可以

針對任意形狀的電源接地平面來做設計。

Output port (port#2)

Global capacitor (SMT)

Input port (port#1)

Local capacitor (SMT)

Local capacitor (SMT)

圖 1.4 分散式去耦合電容擺置示意圖

1-2 研究成果

本計畫計達成兩項主要成果，摘要如下：

1. 使用內嵌式 EBG 結構抑制接地雜訊，本計畫提出一套系統化的設計流

程，對於任意已知 EBG 結構尺寸所能夠抑制的接地雜訊頻率範圍，提出更適用
且精準的中心頻率與止帶位置的設計公式，同時藉由 EBG 結構區域化的佈局方
式與縮小化的螺旋型 EBG 結構的設計，達成利用最少的成本與空間來抑制接地

6
雜訊的效果。在後段的部分則把所提出的相關設計方法，利用系統化的設計方法
實際應用到電源隔離島、訊號線跨槽線以及與去耦合電容的結合上，其可有效提
供一由 DC 至數 GHz 的寬頻雜訊抑制效果。

2. 電源接地層模型與去耦合電容電佳化，針對模擬電源接地層間雜訊的問
題，吾人提出一種新穎的模型化方法，可以速度快又不失準確度地將電源接地平
面及接地雜訊模型化，使接地雜訊可以在時域中作快速且有效率的模擬，並使信
號完整度與電源完整度共同模擬(co-simulation)的目的。最後，再利用基因演算
法，將用來抑制接地雜訊的去耦合電容規格以及位置做一個最佳化安排，讓設計
更為完善。

上述成果也發表一些期刊論文，謹列如下。

1. C. T. Wu and R.-B. Wu,“ Hy bri

dTIE/FDTD method for open boundary coupling
be t
we eni solati
oni slands ,
”IEEE Transactions on Advanced Packaging, vol.29,
pp. 623-630, August 2006.
2. C.-L. Wang, G.-H. Shiue, W.-D. Guo, and R.-B. Wu, “ As y ste
ma ticde signt o
suppress wideband ground bounce noise in high-speed circuits by
elec t
roma gnetic ba ndg ape nhanc eds plit powe r
s,” IEEE Transactions on
Microwave Theory and Techniques, vol. 54, pp. 4209-4217, December 2006.
3. W.-D. Guo, G.-H. Shiue, C.-M. Lin, and R.-B. Wu, “ An integrated signal and
power integrity analysis for signal traces through the parallel planes using hybrid
finite-element and finite-difference time-domain techniques,”IEEE Transactions
on Advanced Packaging, vol. 30, pp. 558-565, August 2007.
4. K.-B. Wu, G.-H. Shiue, W.-D. Guo, C.-M. Lin, and R.-B. Wu, “ Delaunay-Voronoi
modeling of power-ground planes with source port correction for chip-package
co- simulation,”IEEE Transactions on Advanced Packaging, pp. 303-310, May
2008,
5. G.-H. Shiue and R.-B.Wu,“ Reduc t
ioni nr ef
lectionsa ndgr oundbounc ef or
f
signal lines across a slotted power plane using diferentials igna l
ing,”accepted by
IEEE Transactions on Advanced Packaging

以及會議論文如下：
1. C.-L. Wang, G.-H. Shiue, and R.-B. Wu,“ EBG-enhanced split power planes for
wideba nd noises uppre ssi
on,” IEEE 14th Topical Meeting on Electrical
Performance of Electronic Packaging, pp. 61-64, Austin, Texas, USA, October
24-26, 2005.

7
2. W.-D. Guo, G.-H. Shiue, C.-M. Lin, and R.-B. Wu,“ Combined FDTD/FETD
algorithm for ground bounce characterization of differential traces through the
plane s”IEEE 14th Topical Meeting on Electrical Performance of Electronic
,
Packaging, pp. 289-292, Austin Texas, USA, October 24-26, 2005.
3. K.-B. Wu, G.-H. Shiue, W.-D. Guo, C.-M. Lin, and R.-B. Wu,“ Ane f
fici
enta nd
th
flexiblemode li
ng f orpowe r/ground pl anes
,” IEEE 15 Topical Meeting on
Electrical Performance of Electronic Packaging, pp. 83-86, Phoenix, Arizona,
USA, October 23-25, 2006.
4. C.-H. Shih, G.-H. Shiue, T.-L. Wu, and R.-B. Wu, “The effects on SI and EMI for
differential coupled microstrip lines over LPC-EBG power/ground planes,”2008
Asis-Pacific Symposium on Electromagnetic Compatibility, pp. 164-167,
Singapore, May 19-22, 2008.

1-3 章節簡介
在本計畫報告書中分為九章，第一章為探討接地雜訊的成因與先前相關文獻

探討抑制接地雜訊的方法，從而引導出本計畫案的研究動機，其餘各章的內容概

述如下：

第二章，針對接地雜訊的產生機制作介紹，並討論幾種常見的抑制對策，包

含去耦合電容、內嵌式電容、電源隔離島與週期性的電磁能隙結構，並針對兩種

主要不同的電磁能隙結構抑制雜訊的原理與設計方法作一簡單的介紹與原理說

明。

第三、四章，主要針對 EBG 結構的設計，提出一有效率的設計流程，同時

在考量效率、成本與可行性的前提下來達到精確且符合經濟效益的設計，其中主

要包括有等效模型的建立與設計公式的推導，另外，藉由參數變化與頻寬上下緣

的分析，研究佈局面積對於雜訊抑制大小的影響，以及提出縮小化螺旋型 EBG

結構。最後並藉由參數分析的設計圖表與經驗法則，得到一有系統的設計流程與

方法。

第五章，主要提出一系統化 EBG 結構的設計方法，應用於電源隔離島、訊

號線跨槽線、和結合去耦合電容的應用上，可提供一寬頻(DC~6 GHz)的接地雜

8
訊抑制方法，最後依循提出之設計方法，實際製作一測試結構，進行時域與頻域

的量測，來驗證其準確性與可行性。

第六章為討論去耦合電容位置與規格的最佳化。首先引入空腔模型，探討在

矩型的電源接地平面上，置入去耦合電容後，對於阻抗矩陣的影響及數學形式上

的整合。接著簡介最佳化的核心引擎-基因演算法，並呈現整個程式設計的流程

圖。最後將會討論在有無寄生效應和最佳化前後的目標阻抗圖，以及去耦合電容

分布的情形。

第七章內容著重於建立一適用於任意電源接地平面形狀的模型，包含了理論

的推導、饋入點連通柱效應的修正，以及套裝全波軟體的模型萃取。之後，將會

比較此模型與傳統模型的差異性及優缺點，並且將萃取出的模型與利用網路分析

儀量測結果作比較，驗證此方法之正確性。

第八章將結合前兩章的方法，達成一更快更有效率之最佳化模型，並且將此

方法套用到實際情形，如應用於一破碎或不完整之電源接地平面，並利用實驗加

以驗證。最後於第九章做個總結。

9
 第二章 接地雜訊的抑制
本章節會先針對接地雜訊產生的原因，以及在高速電路板中傳播的模式，作
基本的介紹；同時，對於一些現階段應用於接地雜訊抑制的相關方法，以及不同
種類的電磁能隙(EBG)的結構於接地雜訊的應用，都會作進一步的說明。

2-1 高速數位電路接地雜訊現象與原因

在現今的電腦系統或高速數位系統中，多層板的堆疊架構已經普遍被使用，
其 中 通 常 包 含 了 電 源 層 、 接 地 層 與 訊 號 層 。 對 於 典 型 的 電 氣 系 統 (power
distribution system)而言，如圖 2.1 所示，至少包含一電源層(L2)連接到不同的電
壓源與一接地層(GND)連接至參考電位面或是接地端以作為最基本的佈局架
構，其中電源層與接地層之間可視為一平行 PCB 板的結構，換句話說，此類平
行的金屬板通常可視為一平行導電板波導(parallel plate waveguide)的等效結構。

(a) (b)
圖 2.1 典型的六層板結構示意圖 (a)斜視圖 (b)側視圖

對於一般常見的高速電路系統而言，引發接地雜訊主要可分為兩種不同的機
制；其一如圖 2.2(a)所示，當穿孔連通柱(through-vias)穿過平行導電板波導時，
流經連通柱的電流瞬間改變，不同的平行板模態將會被激發出來而在整個平行板
中傳播，此類的電壓波會影響整個電源層和接地層的穩定度，進而使得一些鄰近
的電氣元件受到干擾而產生邏輯誤判或電晶體工作不正常等問題。再者，如圖
2.2(b)所示則為另一種接地雜訊引發的機制，即當高速訊號線跨越平行板槽線
時，亦會在平行板之間引發接地雜訊的傳播；此機制與連通柱所引發的接地雜訊

10
為磁性對偶(magnetically dual)的關係。

(a)

(b)
圖 2.2 接地雜訊引發示意圖 (a)連通柱 (b)訊號線跨槽線

因此，要針對接地雜訊的問題作改善，最有效也是最直接的方法就是了解平

行導電板波導不同的共振模態所發生的頻率點，並且設計有效的結構去抑制其可

傳播的雜訊。對於一般平行導電板結構而言，通常包含 TEM、TM 與 TE 三種共

振模態[28]，然而，由於一般高速數位電路常見的尺寸中厚度 t 通常約為 0.1 –5

mm 之間；因此，不同 TMm 與 TEm 模態的截止頻率可寫成

m
fm  (2-1)
2t 

其中 t 為平行板間距，m 為模態數，對於不同波模的截止頻率通常為數百 GHz。

因此，對於實際的高速電路板與目前所關心的頻率範圍而言，一般主要存在的雜

11
訊共振模態皆為 TEM 模態，其截止頻率可對應到 TM0 模態[29]。而其可存在的

TEM 模態的共振頻率可由

2 2 (2-2)
1 m  n 
f mn    
2  a  b 

估算，其中 a 為平行板的寬度，b 為平行板的長度，m, n 分別代表不同的模態數。

利用此式，吾人可以得到在已知頻率範圍內會有幾個主要的共振模態存在，並且

隨著平行板面積愈大，其共振頻率會愈往低頻靠近。

為了確認平行板模態計算的準確性，吾人在此設計一簡單的測試結構，圖

2.3 為一 80 x 80 mm2 的平行金屬板，其中厚度為 1.54 mm、介質常數 4.4 以及輸

入埠坐標為(10,10)與輸出埠為(70,70)。藉由 Ansoft HFSS[30]的分析，可得兩埠

之間的頻率響應，圖 2.4 為在埠 2 所接收到由埠 1 所傳播的穿透損失 S21，由低

頻至高頻依序為 TM01(TM10)、TM11、TM20(TM02)、TM21(TM12)...等共振模態，

所發生的頻率點皆與式(2-2)所計算結果相符合。因此，藉由了解平行導電板的共

振型式，吾人可以很容易的推測出在矩型平行板內，可以存在的波模態以及可傳

播雜訊的頻率。

80 mm

(70,70)
m
m

(10,10)
80

Ez
HΦ
1.54 mm

圖 2.3 平行導電板測試結構示意圖

12
 1

0.8

0.6
S21(mag)

0.4

0.2

0
0 1 2 3 4 5
Frequency(GHz)

圖 2.4 平行導電板測試結構頻域模擬結果

2-2 接地雜訊的抑制方法與比較

爲了降低接地雜訊的影響，目前已有多種方法在業界與學術界被提出，因

此，本節將針對幾種不同常見的方法作一些概念上的介紹，並簡單比較其實際應

用於目前高速數位電路系統設計上的相關優缺點。

a. 去耦合電容(Decoupling Capacitor)

在抑制接地雜訊的方法中，最常見與普及的就是在雜訊源的周圍加上去耦合

電容[1]以提供雜訊源的接地路徑。如圖 2.5(a)所示，其中不同電容位置、大小與

數目的擺設對於雜訊的抑制皆有不同的效果。文獻[31]討論利用基因演算法去最

佳化去耦合電容的擺設，其可大幅減少電容的使用數目與降低成本。然而，去耦

合電容最大的缺點在於實際的電容為一 RLC 的共振結構，僅於共振頻率前可以

達到接地的效果；超過共振頻率後變成由電感主導(dominant)整顆電容的特性，

反而會增加雜訊；因此，去耦合電容一般可使用改善接地雜訊的頻寬範圍通常在

2 GHz 以內。

13
b. 電源隔離島(Isolation Islands)

電源隔離島[10, 11]也常被應用在實際高速系統的設計，如圖 2.5(b)所示為藉

由切割平面的方式將雜訊源束縛在層板內部，以避免內部雜訊傳播干擾到外部元

件的工作。其最大的優點在於可提供不同電壓源分佈，並且有效隔離層板間的雜

訊。然而在特定工作頻率點，層板間雜訊仍會以耦合的方式傳播至相鄰的層板

上，同時也容易造成訊號線跨槽線迴流平面不連續的問題。

c. 內嵌式電容(Embedded Capacitor)

內嵌式電容設計近幾年也常被提出來作討論[8,9]，如圖 2.5(c)所示，其主要

為在層板間插入一高介電常數的薄層，藉此可大幅減少電源層和接地層之間的距

離，並且由於沒有寄生電感的影響，其在高頻時可以有更好的雜訊抑制效果。然

而，受限於本身製作成本的考量，此類內嵌式高介電介質材料的應用，對實際結

構的設計可能較不符合成本的需求。

Decap.

(a)

(b)

14
 (c)
圖 2.5 常見抑制接地雜訊示意圖 (a)去耦合電容 (b)電源隔離島 (c)內嵌式電容

2-3 電磁能隙結構簡介

利用電磁能隙結構 (EBG) 抑制接地雜訊的應用，是近幾年一直被熱烈討論

的題目；其主要架構一般可分成兩種型式，其一如圖 2.6(a)為在兩層平行金屬板

之間加入內嵌式電磁能隙(Embedded-EBG)結構，其主要由一小金屬片(patch)加上

連通柱接地作週期性排列組合而成；其二則如圖 2.6(b)為直接在表面電源層做形

狀變化而形成共平面式的電磁能隙結構(LPC-PBG)週期性排列組合而成。此兩種

類型的 EBG 週期性結構主要皆是藉由三維結構的變化，使得其在特定的頻帶會

產生全方向性的截止帶來抑制層板間傳播的雜訊。因此，本小節將針對此兩種類

型的 EBG 週期性結構作基本設計原理與概念性的介紹，並討論其可適用的範圍。

(a)

15
 (b)

圖 2.6 電磁能隙 EBG 結構 (a)內嵌式 EBG 結構 (b)共平面式 PBG 結構

2-3-1 共平面式電磁能隙結構對於接地雜訊的抑制

共平面式的 PBG 架構於接地雜訊的抑制已經在許多不同文獻中被討論，其

中包含了高阻抗平面結構(High-impedance surface PBG)[13,14] 、共平面電磁能隙
結構(UC-PBG) [15]、阻抗選擇性結構(AI-PBG)[18]、L 型電磁能隙結構(L-bridged
PBG) [16]，其單一位元的結構圖分別如圖 2.7(a)(b)(c)(d)所示，其主要皆為設計
在平行導電板最外層的結構上，並且藉由改變外層導電板的幾何結構，來達到微
波電路上常提及的週期性負載性結構，此結構可產生類似濾波器的通帶與截止帶
的特性。

(a) (b) (c) (d)

圖 2.7 不同類型的單位網路元共平面 PBG 結構

設計概念可由圖 2.8 作說明。如圖所示為一單位元網路的共平面式 PBG 結

構的通用等效電路，其主要是由電感(L)與電容(C)並聯後在週期性串聯組合而

成；此等效架構的特性為在特定頻段 LC 會產生共振，形成一具有帶拒濾波器

(band-stop filter)特性的高阻抗平面結構，進而使得當雜訊通過此共平面式 PBG

架構時，會對特定頻率產生雜訊抑制的效果。而為了方便預測截止帶的中心頻率

16
點，此等效帶拒結構的輸入阻抗可表示如

1 jL
Z in  // jL  (2-3)
jC1 1 2 LC1
1
當 0  時，輸入阻抗 Zin ，可得截止帶之中心頻率如
LC1

1
f0  (2-4)
2 LC1

圖 2.8 共平面式 EBG 結構的等效電路

由自由空間的波阻抗 η和輸入阻抗 Zin 之間的關係[19]，可推導出有效頻寬

的估計式

 Z 0
 (2-5)
0 

其大致為此 PBG 結構的特性阻抗比上自由空間的波阻抗；因此，其比例頻寬約

正比於 L / C1 ，並且隨著等效電感的增加與電容的減小，可有效達到共平面式

PBG 結構更寬頻的截止帶效應。根據以上所設計平面式 PBG 結構的中心頻率與

頻寬，以及等效電路電感與電容的關係後，各種不同形狀變化的共平面式 PBG
結構在不同文獻中被提出，然其主要設計原理皆是藉由同一觀念去延伸至不同三
維結構的改變，以期能設計出以更小的結構來達到更寬頻的雜訊抑制效果。

17
 一般而言，共平面式 PBG 架構雖然可以改善平行導電板之間的接地雜訊問
題，然而，將電源層或接地層的外層金屬板形狀作改變，在高速數位電路中容易
產生兩個主要的問題：(1)訊號線跨過共平面式 PBG 結構時會有迴流平面不連續
的問題，進而可能導致數位訊號波形的破壞甚至邏輯誤判的問題；(2)電源層電
阻壓降(IR-drop)大幅增加的問題，其容易造成電晶體無法工作在正確的工作偏
壓。對於此兩部分的問題，吾人將在第六章中針對現有不同文獻中提出的幾種共
平面式 PBG 結構對於整個高速電路系統訊號完整度與電源完整度的影響作相關
的探討與分析。

2-3-2 內嵌式電磁能隙結構對於接地雜訊的抑制

內嵌式電磁能隙 (Embedded-EBG) 結構有別於共平面式 PBG 結構必須改變

平行導電板表層的幾何結構，其主要是建構在兩平行導電板之間。內嵌式 EBG
結構對於接地雜訊的抑制同樣也已在許多不同文獻中被討論，其中包含高阻抗平
面結構(High-impedance surface EBG)[13,14] 、叉狀平面電磁能隙結構 (Fork-like
EBG)[32]、三層式高阻抗平面結構(Three-layer high-impedance surface)[13]以及電
感性加強型高阻抗結構(Inductance-enhanced high-impedance surface)[14]，其單一
位元的結構圖分別如圖 2.9(a)(b)(c)(d)所示，其工作原理同樣是靠幾何形狀的改變
來組成週期性排列的結構，並且作適當的設計使其同樣會產生類似濾波器的止帶
與通的效果。

(a) (b) (c) (d)

圖 2.9 不同類型的單位網路元內嵌 EBG 結構

內嵌式 EBG 結構由於是建立在平行金屬板之間，所以一些在共平面式架構

中使用的等效模型並不可以直接套用在此設計中；因此，對於其所產生頻帶與止
帶的參數變化，也與共平面式 PBG 結構截然不同。其基本的設計原理可由圖 2.10

18
作說明，內嵌式 EBG 架構主要是由 EBG 結構和上下層板之間的等效電容(C1, C2)
與本身結構的接地連通柱(via)所串聯組合而成，此等效電路在特定頻率會產生類
似 LC 共振並等效為接地短路的情形，相對於共平面式 PBG 架構通常稱為高阻
抗平面結構(HIS)，內嵌式 EBG 更適合稱為低阻抗平面結構(LIS)；因此，當有雜
訊流經此外層的平行導電板結構時，會在特定頻率產生雜訊被短路接地的效果，
且為了方便正確預測截止帶的中心頻率點，此等效帶拒結構的輸入阻抗可表示如

1 1 1 2 L(C1 C2 )

Z in  // jL   (2-6)
jC2 jC1 jC1 (1 2 LC2 )

1
當 0  時，輸入阻抗 Zin0，可得截止帶之中心頻率如
L(C1 C2 )

1
f0  (2-7)
2 L (C1 C2 )

同時，為了分析內嵌式 EBG 架構的等效頻寬與各項參數之間的關係，吾人

針對其單一位元網路所得到的阻抗去計算其穿透損失

1
S 21  (2-8)
Z
1 0
2 Z in

此式取絕對值後可求其穿透損失為 c dB(c 為任意實數)時的解如

 Z02 
20 log S21 10 log 
1  2 c (2-9)
 4Z in 

經由移向化簡可得到  與各個參數之間的關係如

0C1 (1 LC20 2 )
Z 0  (2-10)
4c

根據以上方法可得到內嵌式 EBG 結構的中心頻率與頻寬和等效電感電容值

之間的關係，並且可以很明顯區隔出其參數影響與共平面式 PBG 結構是完全不
一樣的機制。因此，同樣可藉由以上的等效電路與設計公式，延伸至各種不同種

19
類的內嵌式 EBG 結構，並加以設計與分析以達到更寬頻與縮小化的設計效果。

(b)
圖 2.10 內嵌式 EBG 結構的等效電路

比起共平面式 PBG 結構，內嵌式 EBG 結構最大的優點在於其對於訊號線跨

槽線與電源層電阻壓降(IR-drop)的問題較不會造成影響；然而，相對有著頻寬較
窄與額外需要多一層板架構的缺點也常為人所詬病。因此，本篇論文的重心將放
在內嵌式 EBG 架構的設計上，以精準的設計方法、有效率的佈局面積與縮小化
內嵌式 EBG 結構為基準，提供使用者在有限的層板數內，在實務與成本的考量
下，將內嵌式 EBG 結構設計在平行導電板間已存在的訊號層上，並提出其相關
有效的設計流程以及所需考量的因素；最後，也將其與現有市場已相當成熟的槽
線與去耦合電容相結合，以系統化的設計方法來達到更寬頻的雜訊抑制效果。

20
 第三章 電磁能隙結構基本設計方法

在本章節中，主要針對內嵌式電磁能隙結構(Embedded EBG)的修正等效電

路模型、新穎的縮小化結構、及止帶上下緣規格，提出一有條理規則的設計方法；

最後並以電磁能隙結構的設計流程圖，來提供整個設計過程所需考慮的因素，以

方便使用者針對其所關心雜訊的頻帶範圍，設計所符合的 EBG 結構。

3-1 內嵌式 EBG 結構設計概念

在第二章中已介紹過一般性內嵌式 EBG 結構的等效電路模型；因此，在本

節中會先針對一般常見方型 EBG 結構的等效模型之準確性作相關驗證與修正，

並介紹幾種常用於 EBG 結構對於接地雜訊抑制的分析方法。

對於一般內嵌式的方型 EBG 結構，其單位網路的電路等效模型[33]可以圖

2.9(b)表示，其中 h1、h2 分別為 EBG 結構與上層板與下層板之間的高度、Sp 為單

位方型 EBG 的寬度、以及 ε

r 為等效介電常數，則平板間的等效電容為

S p2 S p2
C1 r 0 ; C2 
r 0 (3-1)
h1 h2

而等效電感則可以寫成

  2h 
L  0 h2 ln( 2 )  (3-2)
2  rv 
其中 μ0 為磁導係數，α則是與連通柱長度相關變數。以文獻[33]中對於連通柱長

1.54 mm 時為例，可以求得 α為-0.1。最後並結合式(2-7)，可預測所欲設計之方

型 EBG 結構截止帶的中心共振頻率。

首先，為了驗證傳統方型 EBG 結構設計公式(3-1)和(3-2)的準確性，吾人先

利用一測試結構如圖 3.1(a)所示，為一 60 mm x 50 mm 的平行金屬板，介質高度

21
為 1.54 mm、等效介電常數 4.4，並分別在其平行板邊緣設定兩個觀測埠，同時

在其層板中間擺放 4 排經過設計的 8 mm x 8 mm 的方型 EBG 結構，其單一位元

的尺寸結構如圖 3.1(b)所示。

(a) 測試結構示意圖

(b)單位元網路 EBG 結構尺寸圖

圖 3.1 電磁能隙 EBG 抑制接地雜訊結構測試圖

為了分析此電磁能隙 EBG 結構對於接地雜訊的抑制效果，一般而言可分為

兩種主要的分析方法，其一為藉由 Ansoft HFSS 模擬實際電路板佈局方式在輸入

端和輸出端所造成的截止帶，如圖 3.2(a)所示，其頻帶範圍約為 2.9~5 GHz；其

二則為針對單一位元網路的 EBG 結構來作頻散關係分析，其主要為利用改變不

22
同方向入射時有載的傳播長度，觀察其不可傳播的頻率範圍(band-rejection)，如

圖 3.2(b)所示，約為 2.94~5.03GHz，其與針對實際完整結構全波模擬的結果相接

近。因此，由以上結果可間接說明 EBG 結構對於任一方向性傳播的雜訊皆相同

截止帶的抑制效果。
0

-20

-40
S21(dB)

-60

-80

-100
0 2 4 6
Frequency(GHz)

(a) 穿透損失(S21)
10

6
First Band Gap
5 5.03 GHz

3 2.94 GHz

2
M

1
G X

0 60 120 0 60 120 0 60 120 180

Phase (X-M)=0 0<Phase (X-M)<180
0<Phase (X-M)=Phase(G-X)<180
0<Phase(G-X)<180 Phase(G-X)=180

(b) 頻散關係圖

圖 3.2 電磁能隙 EBG 結構於接地雜訊抑制分析

23
 根據文獻[33]的等效電路模型，吾人同樣可以藉由等效電路來估算 EBG 結

構所造成的截止帶中心頻率；在此，吾人分別把實際設計 EBG 結構的尺寸代入

式(3-1)及(3-2)中，其中電容部分主要為平板電容公式，電感公式部分則為驗證其

不同設計公式的正確性，分別帶入表 3.1 中前三項不同常用的電感設計公式[33]-

[35]，並利用式(2-7)重新計算其共振的中心頻率，由表中可觀察到計算所得之中

心頻率與利用全波模擬所得的結果差異太多，此主要可歸因於各種不同電感設計

公式皆受限於特定情況，並不適合用在任意高度的內嵌式 EBG 結構接地連通柱

電感的設計上。因此，在此一部份，勢必重新推導其更廣義與通用的電感設計公

式。

針對實際設計的內嵌式電磁能隙 EBG 結構來說，其連通柱通常為一端開路

(open)，另一端為短路(short)的情況，且 h2/rv 大約介於 0.5~4 之間；因此，為了

得到正確的電感設計公式，吾人必須利用原始較為複雜的電感公式，來重新推導

其連通柱等效電感；如圖 3.3 所示，為一端開路與一端短路的電源連通柱，此部

分的電感可由映象定理(Image theorem)等效為兩端開路的等效連通柱電感的一

半，其主要包含內感與外感兩大部分，如

 
2hv 
2 2
1 hv  2hv  rv  rv 1 
L  Lvia (2hv ) 0 ln  1    1    (3-3)
2 2 rv rv  2hv  2hv 4 

  


因此，吾人可求出兩倍高度時的等效部分電感(partial inductance)，而其 1/2 則可

等效為實際 EBG 結構一端開路一端短路的等效電感，針對前一範例所求得的連

通柱電感同時表列於表 3.1 之最後一項，其與全波模擬結果所得到的共振頻率相

符合。

最後，為了驗證此一公式的準確性，吾人將其等效電感推導結果對應到 hv/rv

的關係與全波模擬[30]結果和 Howard Johnson 一書[34]中所提出的電感設計公式

作比較，如圖 3.4 所示。由圖中可觀察到在吾人所關心的 h2/rv 為 0.5~4 的範圍內，，

24
[34]的公式會產生相當大的誤差，而使用本文所推導的修正公式，其值皆與全波

模擬軟體大致符合，進而也證實此修正公式對於實際 EBG 結構的實用性。

圖 3.3 電磁能隙 EBG 連通柱電感等效結構

1000
General Inductance formula(3)
[22]
[34]
Inductance by modified formula(5)
(3-3)
[30]
[24]
Inductance by full-wave simulator[14]
800
Inductance(pH)

600

400

200

0
0 1 2 3 4
hv/rv

圖 3.4 電感修正公式對 hv/rv 的比較圖表

因此，藉由以上的電感公式的修正，EBG 結構的等效電路可以更準確的被

設計，並且在 EBG 結構連通柱高度比上半徑 h2/rv = 0.5~4 的範圍內，皆可有效

的預測等效電感的準確性，故更廣義與通用的 EBG 結構的設計公式在本小節中

25
被提出。

表 3.1 不同電感公式所得到的電感值與共振頻率

中心頻率
參考文獻 電感設計公式 電感(nH) 註解
(fc, GHz)
h  h  
ReBo [23] L  v 
0.026629  v 0.39073 0.201 4.41 h/r > 4
2 2rv  

h  2hv  
H.J. [22] L  v 
ln  1 0.362 3.29 h>>r
2 rv  

h  2hv  
Paper [21] L  v 
ln  0.1 0.192 4.51 h=1.54mm
2 rv  

 
Modified 2h 
2 2
hv  2hv r  r
 1  v  1  v   v  
1
L 0 ln 0.235 4
2  r rv  2 hv  2 hv 4 
formula  v
 


3-2 縮小化螺旋式 EBG 結構

在 3-1 節中，已針對傳統方型 EBG 結構的等效模型作過介紹，並推導出其

更為精確與通用的修正公式。然針對此結構的設計方式，寬度 8 mm 的方型 EBG

結構大約可抑制 3~5 GHz 的傳播雜訊，而如欲設計在更低的頻帶，則需更大的

尺寸，此對於實際結構的應用勢必有面積過大的問題。因此，藉由其原始設計公

式(2-7)來觀察，縮小 EBG 結構最直接的方法為在不改變幾何尺寸的前提下增加

等效電容或電感值。因此，本節提出螺旋型(Spiral) EBG 結構，並定義其設計參

數，分別為圈數 N、邊長 d、線寬 w 與線距 s，如圖 3.5 所示，其中(a)為一般常

見的方型結構，可視為 N = 0 的特殊範例，(b)及(c)則分別為 N = 1 與 N = 2 的螺

旋 EBG 結構上視圖，(d)則為此三種不同 N 情況的結構側視圖。在此，吾人希望

藉由螺旋型結構所增加的電感性，來補償原始方型結構 (N = 0) 所佔佈局面積過

大的問題。

26
圖 3.5 不同螺旋型 EBG 結構上視圖(a)N=0,等效於方形 EBG 結構 (b) N=1,螺旋
型電感結構(c)N=2,螺旋型電感結構 (d) EBG 結構側視圖

為了分析螺旋型 EBG 架構可抑制的頻率範圍，首先必須知道其結構的等效

電路模型；螺旋型 EBG 結構同樣可以圖 2.9(b)的等效電路來作等效。然而，對

於實際的螺旋型結構的設計，並無法得知真實螺旋電感的設計公式，因此必須藉

由頻散關係圖去針對單一網路單元的螺旋型 EBG 結構去作分析；圖 3.6 為針對 N

= 1、s = 0.2 mm 與 d =4.9 mm 與 N = 0、d = 9.5mm 兩種不同螺旋型 EBG 結構頻

散關係比較圖，由圖中可觀察到當吾人設計其中心頻率皆位於 3.4 GHz 時，N = 1

的螺旋型 EBG 可抑制的頻寬範圍雖略為較小，但其單一結構的設計尺寸比傳統

方型的設計大約縮小了 70%的佈局面積，而其頻寬縮小的主要原因，主因為其等

效電路的電感增大與電容縮小，對於整個等效模型與前後空間阻抗不匹配所致，

其亦可由式(2-10)得到驗證。因此，對於設計抑制雜訊頻寬與所佔面積(occupied

area)的取捨，可於實際設計螺旋型 EBG 結構時列入考量。

27
 With Rectangular EBG (Sp=9.5 mm)
With Spiral EBG (Sp=4.9 mm, N=1)
8000000000 8

6000000000
6
fc(GHz)

4.3 GHz
4000000000 4 4.1 GHz
BWspiral=1.3 GHz BWrectangular=1.8 GHz
2.8 GHz
2.5 GHz
2000000000
2
M

G X
00
0 60 120 0 60 120 0 60 120 180 Phase
Phase (X-M)=0 0<Phase (X-M)<180 0<Phase (X- (degree)
0<Phase(G-X)<180 Phase(G-X)=180 M)=Phase(G-X)<180

圖 3.6 螺旋型 EBG (N = 1)與方型 EBG (N = 0)的頻散關係圖

藉由 Ansoft HFSS 全波軟體的分析與統計，吾人可得知在不同尺寸設計時螺

旋型 EBG 結構對於抑制頻率大小的對應關係圖，總結如圖 3.7 為連通柱高度為

0.77 mm 時，針對螺旋型 EBG 不同圈數 N、邊長 Sp、線寬 w 與線距 s 所對應抑

制中心頻率的設計圖表；透過此圖，可藉由已知的抑制頻率中心點，決定在不同

圈數 N 與線距 s 時，螺旋型 EBG 結構所需的設計尺寸。並且，由圖中也可以觀

察到抑制的中心頻率隨著螺旋型 EBG 結構的圈數 N 增加，其尺寸可大幅縮小。

在此舉一簡單的範例來作說明，假設所需設計的抑制雜訊中心頻率 fc = 2.5

GHz，在選定線距 s =0.2 mm 的條件下，設計螺旋型 EBG 結構對於 N = 1 時只

需邊長 6.1 mm 與 N = 2 時需 4 mm 即可達到設計要求，但傳統的方型 EBG 結構

N = 0 卻需要邊長 13 mm 的大小才可達到同樣的設計頻率；故在此範例中，比較

起來可以很明顯的觀察出來約有 90%的 EBG 佈局面積縮小。然而，圖 3.7 僅為

針對不同圈數 N 與固定連通柱高度時所得到的螺旋型 EBG 結構設計圖表，由於

其連通柱高度 h2 固定，因此有其在實際設計應用上的限制。因此，更廣泛的設

28
計圖表與方法必須被重新推導。
10
Traditional EBG
Traditional EBGStructures
Structures
Spiral EBG
Spiral EBG(N=1)
(N=1)
Spiral
Spiral EBGEBG (N=2)
(N=2)
8
Resonant Frequency(GHz)

0
2 3 4 5 6 7 8 9
Patch Size d (mm)

圖 3.7 螺旋型 EBG 不同 N 時的設計圖表 (h2 = 0.77mm)

對於螺旋型 EBG 結構來說，實際 LC 的電路等效模型與一般內嵌式 EBG 結

構相同，可分成等效電感與電容兩大部分；其中，在等效電感的修正部分，除了

連通柱的電感外，需額外考慮螺旋型 EBG 結構所增加的螺旋電感；因此，吾人

可利用圖 3.7 與式(2-7)、(3-1)、(3-3)反求出不同 N 時的等效螺旋型電感值，如圖

3.8(a)(b)分別為不同圈數 N、邊長 Sp、線寬 w 與線距 s 時的等效螺旋電感值，由

圖中可以觀察到隨著圈數、線距與線長的增加。其等效電感均會有明顯的增加。

此外，對於螺旋 EBG 等效電路的電容部分，由於螺旋型結構的金屬平面並

不完整，對其等效電容值亦會產生影響。因此，為了修正其等效電容值，也將不

同圈數 N、邊長 Sp、線寬 w 與線距 s 時的螺旋結構的電容值設計圖表列於圖

3.8(a)(b) ，由圖中可以觀察到隨著線距的減小與線長的增加，使其面積加大而等

效電容值亦會增加。

最後，完成了螺旋型(N = 1, 2)EBG 結構的等效電感與電容的修正，吾人可

重新利用式(3-1)(3-3)與圖 3.8 計算不同螺旋型結構(N = 0, 1, 2)於任意板材設計的

29
等效 LC 電路，最後在將計算結果套用至

1
f res  (3-4)
2 ( Lvia Lspiral )(C1 C2 )

即可求得所設計螺旋型結構截止帶的中心頻率，然由於螺旋電感仍會被上下層板

間的距離所影響，故其可適用範圍藉由分析約為 h2 由 0.5 ~ 1 mm。

2000 s=0.6 mm 2.5

s=0.4 mm
s=0.2 mm

Spiral Capacitance(pF x mm)

2
Spiral Inductance(pH)

1600
1.5

1
1200

0.5

800 0
2 4 6 8
Patch Size d (mm)

(a)
10000 2.4
s=0.2 mm
s=0.4 mm
Spiral Capacitance(pF x mm)

s=0.6 mm 2
Spiral Inductance(pH)

7500
1.6

1.2
5000

0.8

2500 0.4
3 4 5 6 7 8
Patch Size d (mm)

(b)
圖 3.8 螺旋型 EBG 等效電感與電容 (a) N = 1 (b) N = 2

30
3-3 等效電路分析與止帶設計

在 3-2 節，吾人已經完成針對不同圈數 N 時，設計螺旋型 EBG 結構共振的

中心頻率，然而對於實際的高速數位電路系統設計而言，有效的頻寬設計與預測

也是非常值得去重視的課題，因此在本一小節，主要是針對內嵌式 EBG 結構的

等效模型對截止帶的影響作進一步的分析與討論。

首先，在 2-1 節提到在平行電路板中電磁波的傳播主要包含 TE 模、TM 模

與 TEM 模三種模態，然而在層板厚度遠小於其尺寸大小時，TEM 模成為在一般

高速電路中主要影響的共振模態，其共振頻率點可由一般的平行導電板公式(2-2)

或由不同全波模擬軟體計算出。由圖 3.2 的頻散關係圖可以得知 EBG 結構對任

意方向傳播的雜訊都有同樣的抑制頻帶效果，因此，利用微波電路中對於週期性

結構的分析方式[28]、[36]，針對單一方向傳播的 TEM 波，吾人可分析 EBG 結

構的特性；如圖 3.9 所示，當層板間的雜訊由左往右傳播時 (kx 方向)，定義其電

場方向為垂直 z 方向，磁場則為平行電路板的 -y 方向，而對於週期性排列的 EBG

結構而言，由於沒有 xz 方向的磁場分佈，因此可於 y 方向任兩 EBG 結構之間放

上一等效磁牆(magnetic wall)，而將整個電路簡化成二維的等效電路模型如圖

3.10 所示，為一無限長的週期排列結構，其中任一單位元網路的定義為:一段長 d

的傳輸線，在中間並聯 EBG 等效 LC 串聯結構，其中 Z0 為此傳輸線的波阻抗(wave

impedance)。各項參數可定義如下

 h h  20 h
Z 0  0 (h1 h2 )  1  2  (3-5a)
d r1 r 2  d r

 (h1 h2 ) 
k  r (3-5b)
c h1 h2  c
  
r1 r 2 

jC1 (1 L1C22 )
Y (3-5c)
(1 L1 (C1 C2 )2 )

31
 圖 3.9 週期性內嵌式 EBG 結構

圖 3.10 電磁能隙 EBG 單位元網路等效電路

若將整個無限長傳輸線視為一連串的雙埠網路串連，則第 n 個單位元網路兩

側的電壓與電流關係，可用 ABCD 矩陣描述如下:


Vn  A B 
Vn 1 
  
 I n 1 
(3-6)
In  
 C D  

其中 A, B, C 及 D 為各網路參數，用以描述一段長 d/2 的傳輸線並聯一 EBG 結構，

再串聯一段長 d/2 的傳輸線，因此其矩陣形式可寫成

32
 A B   cos  kd / 2  jZ 0 sin kd / 2 
1 0  cos  kd / 2  jZ 0 sin kd / 2 

   
 
C D  jY0 sin 
kd / 2  cos  kd / 2  Y 1 jY0 sin 
kd / 2  cos  kd / 2  
(3-7)
 YZ  YZ YZ 

 cos 
kd j 0 sin  kd  sin 
jZ 0  kd j 0 cos  kd j 0 

2  2 2 
 
  YZ 0 YZ 0  YZ 0 
sin 
jY0  kd j cos 
kd j  cos 
kd j sin 
kd  
  2 2  2 

其 中 ， 假 設傳 輸 時 沒有 介 質與 導電 損耗 (lossless) ， k 為無 載時的 傳 播常 數

(propagation constant)，Z0 與 Y0 則為無載時的傳播阻抗與導納。吾人可利用上式

證明 AD - BC = 1，這是互易性雙埠網路的特性。

當整個結構為無限長時，第 n 埠與第 n+1 埠上的電壓與電流之間，僅是一個

傳播因子 e-rd 的差別:

Vn 1 Vn e rd , I n 1 I n e rd (3-8)

將上式代入(3-6)，可得

 Vn 1  
Vn  A B  Vn 1erd  
A e rd B  Vn 1 
   rd  或   0
In  C D 
I n 1  I n 1 
(3-9)
     
I n 1e  C D erd  

欲避免得到無意義的解，上述矩陣的行列式值必須為零:

AD e 2 rd ( A D)erd BC 0 (3-10)

由於 AD –BC = 0，將(3-7)代入，可得以下式，

A D YZ
cos d  cos 
kd j 0 sin 
kd  (3-11a)
2 2

令 γ= α+j
β，則

YZ 0
cos d cosh d cos d j sinh d sin d cos 
kd 
j sin 
kd  (3-11b)
2

因為(3-11b)的右側為實數，所以必有 α=0或 β=0。

情況一: α=0,β≠0。在週期性結構中，此結果對應到非衰減或可傳播的電

波，並定義出此結構的通帶。(3-11b) 可化簡為

YZ 0
cos 
d cos 
kd j sin 
kd 1 (3-12a)
2

33
若等式右側絕對值不大於 1，就可以解出 β，且有無限多組解。

情況二: α≠0,β=0orπ。在週期性結構中，此結果對應到不可傳播的電波，

電波會隨著傳輸線衰減，並定義出此結構的截止帶。並且因為整個結構不具損耗

性，功率不會被消耗掉，所以入射電波會被反射回輸入端。(3-11b)可化簡為

YZ 0
cosh 
d cos 
kd j sin 
kd 1 (3-12b)
2

對正向傳播的行波而言，上式僅有 α> 0 的解;對逆向傳播的行波而言，α< 0。

因此，對入射波而言，週期性加載的傳輸線可以是通帶與截止帶，要看頻率

與加載的電納值而定，所以可視為濾波器的一種。有時候我們稱這種波為伯洛齊

波(Bloch Wave)，因為其傳播方式很像週期性晶格中傳播的彈性波(elastic wave)。

在研究週期性結構的通帶與截止帶特性時，將加載線的傳播常數 β對無載線

的傳播常數 k (或 ω)
畫圖，可以得到所謂的 k-β線圖[28]，或稱為布理羅因線圖

(Brillouin diagram) (布理羅因是位研究在週期的晶格結構中波傳播的物理學

家)。k-β線圖可由(3-12a)畫出，此式為週期性結構必有的頻散(色散)關係式。在

此吾人舉 3-1 節所設計的單位元網路方型 EBG 結構為例來作說明，其中結構寬

度 Sp = 8 mm、連通柱高度 h2 = 0.77 mm、介質厚度 t = 1.54 mm 以及介電常數 ε

r=

4.4；首先，吾人可利用(3-1)(3-3)求得其精準的等效電路模型，再透過(3-7)與(3-12a)

求得其頻散關係圖，最簡單的方法就是假設 β
d 為變數，從零開始，用數值計算

等式(3-12a)右邊的值。當右側的值大小為 1 或是比 1 小，就是通帶，即可以求得

所對應到的 βd，反之則為截止帶。經過計算可求得第一個截止帶位於 3~5 GHz，

如圖 3.11 所示，並且隨著 βd 的增加，會有無限多個通帶與截止帶產生。

因此，藉由上述理論，吾人已完成利用一般微波電路分析的方法，來針對任

一週期性 EBG 單位元網路設計所形成的通帶與止帶的頻散關係圖，但如必須以

更簡單且實際的關係式去作設計，必須再針對其頻散關係式的特性作一些化簡，

來探討模型中各項參數對於頻寬以及截止帶邊緣頻率 flower 與 fupper 的影響，在此

34
以 3-1 節的結構為設定與分析的樣本。

首先吾人先討論截止帶起點位置，由圖 3.11 的頻散關係圖可知截止帶起點

為 cos(kd) = -1 時，因此可進而重新化簡式(3-12a)，其中在 L1C2ω2 << 1 的條件下，

可化簡為

 d r  Z 0 lower C1
cot  lower  (3-13)
 2c  2  2 
  1  lower2 
 c 

由此吾人可得到截止帶起點與相關設計參數的關係式；為了瞭解此式所隱含的意

義，吾人可將其左式與右式畫出如圖 3.12 的求解圖，其交點可求得為 2.85 GHz，

與實際模擬結果所得到的 2.9 GHz 只有 2%的差距。並且，假設欲將其交點往低

ωlower 變小)，其一方法為使 cotangent 值變小，其二則使右式的常數變大；

頻移動(

因此，吾人可歸納出幾點降低 ωlower 的主要因素：(a)增加週期長度 Sp, (b)增加 C1,

(c)增加 Z0，此三因素為影響 flower 最大的考量。

同理，吾人可以同樣的方式去計算截止帶終點的大小與其相關影響參數，由

圖 3.11 可知截止帶終點為 cos(βd) = 1 處，因此可進而重新化簡(3-12a)，其中在

L1(C1+C2)ω2 >> 1 的條件下，可得到

 d r  Z c C1 (1 L1C2upper 2 )
tan  upper  0 (3-14)
 2c  2 upper
 

由此吾人可得到截止帶終點的關係式；並且，為了瞭解此式所隱含的意義，吾人

同樣可將其左式與右式畫出如圖 3.13 的求解圖，其交點為 4.45 GHz，與實際模

擬結果的 4.9 GHz 有 10%的差距，此主要是因為在此範例中截止帶的上緣與共振

中心頻率相差不大所致，然仍可供吾人就其特性作相關探討與分析。首先，假設

ωupper 變大)，其一方法為使 tangent 值變小，其二則使右

要將其交點往高頻移動(

式的常數值變大，因此，吾人可歸納出幾點增加 ωupper 的主要因素：(a) 減少週

期長度 Sp, (b)減少 C2, (c)減少 L, (d)降低 Z0，此四因素為影響 fupper 最大的考量。

35
 此外，除了基本單一位元網路 EBG 結構的分析，吾人可將其延伸至兩種不

同尺寸的 EBG 結構串聯，以提供更大的抑制頻段，如圖 3.14 所示，為兩種不同

EBG 結構的串聯單位網路的等效模型，其中設計 Sp1 = 13 mm 與 Sp2 = 7 mm，其

他參數同前之設定。

8
Frequency(GHz)

0
0 30 60 90 120 150 180
kd

圖 3.11 頻散關係圖(k-βdi
agr
am)
5

2 Z0 lower C1
2  2 
1  lower2 
 c 
1

0
0 1 2 3
Frequency(GHz)

圖 3.12 式(3-13)左式和右式的解為截止帶起點的值

36
 5

4
Z 0 c C1 (1 L1C2upper )
2

2 upper
3

0
0 2 4 6
Frequency(GHz)

圖 3.13 式(3-14)左式和右式的解為截止帶終點的值

圖 3.14 兩種不同 EBG 結構串連電路圖

利用前面所提到的方法，可利用(3-1)(3-3)求得單一網路單元的等效電路，進

而求出其 ABCD 矩陣如

A B   cos  kd / 2  jZ 0 sin kd / 2 


  
C D  jY0 sin 
kd / 2  cos  kd / 2   (3-15)
1 0  cos  kd  jZ 0 sin kd 
1 0  cos  kd / 2  jZ 0 sin kd / 2 

    
Y1 1 jY0 sin 
kd  cos  kd  
Y2 
1 jY0 sin 
kd / 2  cos  kd / 2  

由於 AD - BC = 0，將(3-15)代入，令 γ= α+j
β，可得到其頻散關係式

37
 YY Z 2
cosh 
rd cos 2 
kd sin 2 
kd 
(1  1 2 0 ) j (Y1 Y2 ) Z 0 sin kd cos kd (3-16)
2
因此吾人可得到此串聯兩種 EBG 結構的頻散關係圖如圖 3.15，由圖中可以觀察

到此串聯架構可在 2.1~5.4 GHz 提供一超過 90%比例頻寬的截止帶；並且也同樣

可利用類似單一 EBG 結構分析頻帶上下緣的方法，得到此串聯結構等效電路與

頻帶邊緣設計的關係式。

6
Frequency(GHz)

0
0 30 60 90 120 150 180
kd
圖 3.15 串聯 EBG 結構所形成的頻散關係圖(k-βdi
agr
am)

3-4 內嵌式 EBG 結構設計流程圖

最後，針對前面的介紹，吾人整理出整個 EBG 設計結構的設計流程表，如

圖 3.16 所示，主要分為下列幾個基本步驟:

(1) 分析整個 PCB 板的設計架構與雜訊來源與主要頻率成分

(2) 估計 EBG 結構等效的電感與電容並確認可抑制的頻寬範圍

(3) 由公式與圖表決定 Spiral EBG 結構(N = 0, 1, 2)的設計尺寸

(4) 考量可行性與製作成本

(5) 針對 Layout 結構作模擬驗證與分析

(6) Layout 與量測

38
 PCB Stackup
& Main Noise of Frequency
(coupling noise, slot-induced noise,
switching noise)

Calculate the equivalent value of L and C No

to meet the noise frequency &
Check the BW efficiency with EBG structure

No Design the dimension of the unit cell YES Determine the availability
of spiral EBG structure (N=0,1,2) and cost-efficiency

Pre-simulation
No YES
(meet placement , layout
requirement ?)

YES

Layout & Measurement

圖 3.16 電磁能隙 EBG 結構抑制接地雜訊的設計流程圖

39
 第四章 電磁能隙結構參數分析與有效面積設計

本章節主要是針對在第三章中所提到 EBG 結構的設計方法與幾何參數結構

改變對頻寬上下緣的影響作相關參數的分析與探討，同時也藉由幾種在等效電路
中未考慮的尺寸變化，來分析等效電路模型的可適用範圍；最後，並針對有效面
積的佈局，討論對於已決定的設計結構與尺寸，藉由有限的佈局方式來達到所要
求的雜訊抑制效果。

4-1 幾何參數分析與討論

經由前面章節的分析，吾人已經完成藉由微波電路中對於週期性結構的分析

了解到影響週期性單位網路 EBG 結構對於截止帶頻寬、頻率、止帶下緣與上緣

的數學關係式。因此，在本章節中，主要就是要針對實際結構不同參數的改變，

藉由頻域的分析來觀察整個止帶的變化是否符合關係式所預期。同時，也針對一

些等效模型所忽略的參數(例如連通柱饋入點與穿孔連通柱)等的影響作相關分

析與討論。

首先，整個模擬架構的設定如圖 3.1(a)、(b)所示，為在平行板兩端邊緣分別

設定兩個觀測埠來觀測其雜訊的傳播情形，同時在其中間內嵌四排 8 mm x 8 mm

的 EBG 電磁能隙結構，由前可得知此一設計可在 2.9 ~ 5 GHz 產生一明顯的截止

帶；因此，接下來會針對此一已設計的結構作幾何參數的改變來探討不同參數變

化會產生的影響，並分為 (1)等效電路參數的改變 (2)模型外設定參數的改變兩

大部分來作討論。

(1)等效電路參數的改變

a. 電容 C1 相關參數改變

由第三章式(3-13)得知的概念為當 EBG 結構等效 C1 增加，其對截止帶的影

40
響主要為截止帶的下緣降低與頻寬的變大；因此，吾人在此針對週期性 EBG 架

構中的 C1 作改變，來觀察其實際對頻帶的影響。

首先，吾人藉由改變 EBG 結構和上層層版之間的距離 h1，每 0.6 mm 取一

間隔來作參數分析，其依序為 0.43 mm、1.03 mm、2.83 mm，並且分別模擬其兩

埠之間 S21 的傳播情形如圖 4.1(a)所示，由圖中可觀察到隨著高度的增加，導致

其 C1 漸小，進而使得頻帶下緣逐漸往高頻移動而上緣變動不明顯，頻寬也逐漸

降低，其整個頻帶的變動皆可由式(3-13)(3-14)所推測；圖 4.1(b)則為藉由改變

EBG 與上層層版之間介電常數 ε
r1 來觀察其頻域的穿透損失 S21，在此主要是針對

介電常數 ε
r1 為 2.2, 4.4, 10.2 三種情形來作探討，由圖中可以觀察到當上層板介

電常數 ε
r1 愈大時，導致其等效 C1 愈大，進而使頻帶下緣逐漸往低頻移動與上緣

變動不明顯，頻寬也逐漸變大，此情形與第三章中所提及 C1 對頻寬上下緣所得

的結論相一致。

因此，藉由以上的兩種不同針對實際結構參數(h1 與 ε
r1)的改變而影響等效電

路中的 C1，可以觀察到確實其對於內嵌 EBG 結構所形成的截止帶下緣與頻寬有

較大的影響，故在設計此部分的幾何結構時必須充分的考量其參數改變對整個頻

帶所會造成的變化。

(a)

41
 (b)

圖 4.1 電容 C1 對 S21 改變的影響(a) h1 高度改變 (b)介質常數 ε

r1 改變

b. 電容 C2 相關參數改變

由第三章式(3-14)得知的概念為當 C2 增加，其對截止帶的影響主要為截止帶

的上緣降低與頻寬的變小；因此，吾人在此一部份針對內嵌 EBG 架構中的 C2

作改變，來觀察其實際對頻帶的影響。

首先，吾人藉由改變 EBG 結構與下層層版之間的介質常數 ε

r2，來使得其在

其他模型參數不被影響時作等效 C2 的改變，在此主要是針對介電常數 ε
r2 = 2.2,

4.4, 10.2 三種情形來作探討，圖 4.2 為在兩埠之間所觀察到的穿透損失 S21，由圖

中可觀察到當介質常數 ε
r2 愈大，進而使得等效 C2 愈大，使其頻帶上緣逐漸往低

頻明顯移動與下緣變動較少，頻寬也逐漸變小，此情形與第三章中所提及 C2 對

頻寬上下緣所得的結論相一致。

因此，藉由以上針對實際結構參數 ε
r2 的改變而影響等效電路中的 C2，可以

觀察到確實其對於整個 EBG 結構所形成的截止帶上緣與頻寬有較大的影響，故

在設計此部分的幾何結構時，亦必須充分的考慮其參數改變對整個頻帶所會造成

的改變。

42
c. 電感 L 相關參數改變

最後，可由第三章式(3-14)得知的概念為當 L 增加，其對截止帶的影響主要

為截止帶的上緣降低與頻寬的變小。然而，幾何結構對於電感的改變情況則較為

複雜，因為通常改變電感時，其餘相關各項參數也會有所影響與干擾；因此，在

此一部份主要只針對連通柱半徑的改變來討論其對整個頻帶的影響。

在此部分，吾人分別改變 EBG 結構連通柱半徑依序為 0.1 mm, 0.2 mm, …,

0.8 mm，圖 4.3 為在不同連通柱半徑時兩埠之間所觀察到的穿透損失 S21，由圖

中可以觀察到隨著連通柱半徑增加導致其等效電感逐漸變小，使其截止帶上緣往

高頻偏移且下緣則變化較少，而頻寬也逐漸變大，此情形與第三章中所提及 L

對頻寬上下緣所得的結論相符合。

因此，藉由以上針對實際結構參數 rvia 的改變，而影響等效電路中的 L 可以

觀察到確實其對於整個 EBG 結構所形成的截止帶上緣以及頻寬有較大的影響，

故在設計此部分的幾何結構時，亦必須充分的考慮其參數改變對整個頻帶所會造

成的改變。

圖 4.2 由介質常數 ε
r2 改變觀察 C2 對 S21 改變的影響

43
 圖 4.3 連通柱半徑改變對於 L 對 S21 的影響

d. EBG 結構的間距 g

此外，除了 EBG 結構的等效電路的電感 L 與電容 C1, C2 改變外，其彼此間

距 g 的影響在此也應該被列入討論。由式(3-5a)可計算單一位元網路的 EBG 結構
的等效傳輸線傳播阻抗，藉由此式可觀察到隨著 EBG 結構彼此間距 g 的增加，
其單位元結構的總長度 d 亦會增加，進而使得其等效傳輸線的傳播阻抗 Z0 會降
低，同時對於 EBG 結構的板邊會產生寄生電容的效應；因此，吾人將此設計不
同間距 g 由 0.4 mm, 0.8 mm, …, 2 mm 依序作改變來觀察其整個截止帶的變化情
形。
圖 4.4 為在不同間距 g 時兩埠之間所觀察到的穿透損失 S21，由圖中可以觀
察到隨著間距 g 增大，其止帶上緣明顯降低且下緣亦稍稍降低，並且頻寬也愈變
愈小；同樣的，吾人可透過式(3-13)(3-14)來觀察 d 變化對於整個截止帶上下緣的
影響，其中可由式(3-14)觀察出其間距改變對於頻帶上緣影響會特別明顯，而對
頻帶下緣則因 Z0 降低與中心頻率下移而影響較小，然其趨勢皆大至符合此第三
章中所得到的觀念。在此範例中，其間距 g 的改變最大可以達到 8%頻寬的縮小。
因此，藉由以上針對不同間距 g 的改變而影響等效電路中的傳播阻抗 Z0，
可以觀察到確實其對於整個 EBG 結構所形成的截止帶上緣有較大的影響，而其
頻寬在間距 g 不刻意拉大時則影響較小。因此，在設計此部分的幾何結構時亦必

44
須充分的考慮其間距改變對整個頻帶所會造成的影響。

圖 4.4 不同 EBG 間距對 S21 的影響

(2)模型外設計參數的改變

藉由等效電路模型中幾何參數的改變與頻帶的關係得到完整的驗證與討論
之後，此一部份主要是針對等效電路模型中一些無法考量的參數來作更進一步的
討論與分析。

a. 連通柱饋入位置

在實際電路設計時，連通柱的饋入位置往往不一定能設計在整個 EBG 結構
的正中間，因此在此一部份主要是針對連通柱饋入位置的改變來探討其對整體
EBG 結構抑制接地雜訊頻帶的影響。
首先，藉由設計不同連通柱饋入位置來作模擬分析，其饋入點分別設計在結

構正中心、與正中心距 2 mm 以及與正中心距 2 2 mm 三處，圖 4.5 為不同設

定下所觀察到兩埠的穿透損失 S21 情形，由圖中可以觀察到隨著連通柱饋入位置
與中心距離的拉遠，其頻帶上緣會有小幅的降低且頻寬亦會略為縮小，由前經驗
可知影響頻帶上緣的主要因素為 EBG 結構與下層金屬板的 C2 與 L，故可推知其
位置改變可能對在此一部份的等效電路有所影響，並且在此範例中最多有 6.5%
的頻寬縮小。

45
 因此，在考量 EBG 結構連通柱饋入位置時為達到較佳頻寬的抑制效果，在
實際設計內嵌式 EBG 結構時，仍應盡量將連通柱設計愈靠近中心較佳。

圖 4.5 不同連通柱位置對 S21 的影響

b. 穿孔連通柱

最後，對於實際電路的設計，嵌入式 EBG 結構的埋孔連通柱(blind via)對於

高速電路板的實用性較為不切實際且成本較高；因此在此一部份主要是在稍微改
變等效電路模型的前提下，針對穿孔連通柱(through via)與埋孔連通柱(blind via)
兩種的佈局方式，來探討其對於整體 EBG 結構抑制接地雜訊頻帶的影響。

其中在穿孔式連通柱的部分，吾人在單位元 EBG 結構的平行板中的上層板

設計一直徑為 1.5 mm 的清潔環(anti-pad)結構，使其平行板能穿孔連接但不造成
額外的短路，如圖 4.6 所示，為比較一穿孔連通柱(through via)與埋孔連通柱(blind
via)的穿透損失 S21，由圖中可以觀察由於穿孔連通柱僅 是多出一段為開路的電
路，對整個模型的 L 與 C2 幾無影響影響，而對等效 C1 則會有微小的降低，因此
在整個的頻帶所觀察到的變化較為不明顯，大約只有 0.8%的頻寬降低。因此，
穿孔連通柱對於 EBG 結構的設計幾乎不造成任何的影響。

46
 圖 4.6 不同 Via 連接方式對 S21 的影響

4-2 有效面積對抑制雜訊的影響

在前面的章節，已經完成了針對任意不同單位元 EBG 結構與頻帶的設計提

出更通用的設計公式與參數的相關驗證。然而，對於實際整體 EBG 結構於高速
數位電路的佈局方式更是對於整個電氣系統(power distribution system)有著重要
的影響，故在本章節中主要針對整體 EBG 結構的實際佈局，提出一有效率且有
限面積的佈局方式。

首先，先回顧各項國際論文期刊中所提出的內嵌式 EBG 結構設計，通常皆

是以電源層或是接地層整層佈滿內嵌式 EBG 結構為主；然而，完整的結構佈局
方式對高速數位電路系統實際結構的設計卻是不切實際的，其一方面必須利用額
外的層板數來提供完整 EBG 結構的佈局，同時當連通柱大量穿層時勢必造成整
體電路佈局上的問題。以圖 2.1 為例，為高速電路系統中常見的六層板結構堆疊
圖，其中第二層為電源層(power plane)、第五層為接地層(ground plane)，其他各
層則為訊號層(signal plane)；因此，在此設計中如欲加入嵌入式 EBG 結構來抑制
第二層與第五層之間的接地雜訊傳播，勢必在其中間的第三或第四層外多加一層
結構以供 EBG 電路佈局，此與實際設計概念與成本相抵觸，故在此吾人希望藉

47
由現有的第三或第四層的訊號層，利用其中現有的有限面積來作有效 EBG 結構
的佈局，以降低額外的成本與開銷。

因此，為了分析內嵌式 EBG 結構有效抑制面積的佈局，吾人設計如圖 4.7

的測試結構，為一 60 mm x 50 mm 的平行金屬板，介質高度為 1.54 mm、等效介
電常數 4.4，並分別在其平行板邊緣設定兩個觀測埠，同時在其層板中間擺放 4
排經過設計的 9.6 x 9.6 mm2 的方型 EBG 結構、高度為 0.77 mm 以及主要抑制頻
段可由式(3-12a)得到為 2.25 ~ 4.45 GHz；其中在此可藉由分別改變 EBG 結構的
排數與佈局面積來觀察其埠 1 與埠 2 間雜訊干擾情形。

圖 4.8(a)為不同排數設定下，所觀察到兩埠之間的穿透損失 S21 情形，由圖

中可以觀察到隨著 EBG 結構佈局排數的增加，其所能抑制的頻段深度即愈明
顯，且對於雜訊傳播抑制的機制也愈良好；同時，為了歸納佈局面積與雜訊抑制
的相關性，對於同樣的平行板共振結構，吾人可設計不同大小的 EBG 結構於高
速數位電路所關心的頻帶範圍 1 ~ 5 GHz 之間，大致可歸納出如圖 4.8(a)左下的
經驗法則，對於 2 排以上的結構佈局，至少可達到 20 dB 以上的雜訊抑制，並且
在 4 排的佈局可達到 30 dB 以上，故在 EBG 結構的佈局設計上可以此作為整體
結構電路佈局的依據。

同時，為了進一步驗證以上所得結論，藉由 Ansoft HFSS 的分析，吾人可以

觀察在前所設計 EBG 結構在截止帶共振中心頻率 3.5 GHz 時電場大小的變化情
形，如圖 4.8(b)所示；由圖中可以觀察到電場共振強度在整體系統架構中的分佈，
其中絕大部分 10%強的電場共振都集中在前兩排的 EBG 結構裡面，而在此結構
的後兩排則幾乎沒有可觀測到的電場強度共振，此與在本小節前半部份所得到的
結論相一致，透過兩排的 EBG 結構佈局即可有效的抑制 90% (-20 dB)以上的傳
播雜訊。因此，如針對實際的高速電路結構作完整電氣系統佈局時，可優先考量
利用有限 EBG 結構的佈局面積於已存在的層版結構(訊號層)上來達到有效的雜
訊抑制的效果，並且對於不同大小的雜訊抑制比例，皆可對應到其相對所需的佈
局面積。

藉由以上的分析與討論，EBG 結構對於有效雜訊抑制的佈局方式已有充分
的討論與分析，並且對於成本與實際設計上的限制也都經過充分的考量，可供系

48
統業者作為一佈局上的參考。在下一節中，吾人將針對在成本充分的條件下，進
一步的去設計更加縮小與寬頻的設計結構。
60 mm

Port 1 Port 2
50 mm G

ε
r=4.4 t=1.54mm

60 mm

Port 1 Port 2
50 mm G

ε
r=4.4 t=1.54mm

60 mm

Port 1 Port 2
50 mm G

ε
r=4.4 t=1.54mm

圖 4.7 不同排數 EBG 結構的示意圖

(a) 兩埠之間穿透損失 S21 與排數的關係

49
 (b) 3.5 GHz 電場共振示意圖

圖 4.8 不同佈局面積對於接地雜訊抑制大小的比較圖

4-3 內嵌式電容與螺旋縮小化結構的結合

經由前面對於內嵌式 EBG 結構的分析，吾人已經可以掌握要如何利用已知

的設計方法來達到 EBG 結構最大的設計效果與佈局方式；因此，本節即以利用

最小面積設計最大頻寬且最低共振頻率為目標，在不考量成本因素的條件下，結

合 EBG 結構設計寬頻與微小化的幾個要件(等效電路 C1 大、C2 小與 L 大)來達到

最有效且寬頻的雜訊抑制效果。

由第三章所提出的觀念可以知道，寬頻 EBG 結構抑制雜訊的機制主要建立

於等效電路中提高 C1、降低 C2 與提高 L 的三個主要條件下，在此設計下其頻帶

下緣會往低頻移動，而上緣則會盡量往高頻靠近；因此，為了實現寬頻且微小化

的結構，吾人將採用縮小化螺旋式 EBG 結構嵌入於層板間，且使其盡量靠近平

行板頂層，並同時將上層板的介質材料改換為高介電常數的介質材料[37][38]。

在此，利用此一設計概念，比較兩種螺旋型 EBG (N = 0, 1)設計結構所形成的頻

帶變化情形，其層版各項模擬設定參數皆圖 3.1(a)所述。

圖 4.9(a)為將圖 3.1(b)所設計的方型 EBG 結構拉高至與頂層距離 0.2 mm，且

50
將上層基板結構的介電係數由 4.4 增加至 10.2，圖 4.10(a)為此設定下所觀察到兩

埠間的穿透損失 S21，由圖中可以觀察到藉由內嵌上層高介電材料與拉近 EBG 結

構與上層板的距離，相同的方型 EBG 結構可將其截止帶頻寬由原本的 3~5GHz

(
ΔBW = 50%) 延伸至 0.52 ~ 4.84 GHz(
ΔBW = 161%)，可得到一非常大的有效頻寬

改善效果。

同時，吾人考量可利用同一設計方式來補償螺旋縮小化的結構本身對於抑制

頻寬的減小；在此，利用 3-2 節所提出的螺旋型 EBG 縮小化結構來設計其寬頻

結構，其中，圖 4.9(b)為將 3-2 節所設計的螺旋型(N = 1) EBG 結構拉高至與頂層

距離 0.2 mm，且將上層基板結構的介電係數由 4.4 增加至 10.2，圖 4.10(b)為在

此設定下所觀察到兩埠的穿透損失 S21，由圖中可以觀察到藉由內嵌上層高介電

材料與拉近 EBG 結構與上層板的距離，相同的螺旋型縮小化結構可將截止帶由

原本的 2.8 ~ 4.1 GHz (

ΔBW = 38%)增加至 1.37 ~ 3.75 GHz (
ΔBW = 93%)。

由以上所得之結論，在成本與製程的允許下，吾人可藉由拉近 EBG 結構與

上層板的距離與嵌入高介電材質的材料來達成更寬頻的截止帶設計效果；同時，

藉由此一設計方式，也可以有效補償螺旋型 EBG 結構電感性過大所造成頻寬縮

小的問題，並可更有效的提供 EBG 結構在設計上的選擇性，以及降低其所需佈

局的面積的需求。
Sp =
8m
m
rv=0.4 mm
h1=0.2 mm r1=10.2

h2=1.34 mm r2=4.4

(a) (b)

圖 4.9 高介電係數寬頻 EBG 結構示意圖 (a)方型(N = 0) (b)螺旋型(N = 1)

51
 0

-20

-40
S21(dB)

-60

-80
High Dielectric EBG
Square EBG

-100
0 2 4 6
Frequency(GHz)

(a)
0

-20

-40
S21(dB)

-60

-80
High Dielectric spiral EBG
Spiral EBG
-100
0 2 4 6
Frequency(GHz)

(b)

圖 4.10 穿透損失 S21 比較 (a)方型(N = 0)EBG, (b)螺旋型(N = 1)EBG

52
第五章 電磁能隙 EBG 結構於抑制寬頻雜訊之應用

在高速數位電路系統的設計上，利用電源隔離島(isolation islands)和去耦合
電容(decoupling capacitor)的技術來抑制接地雜訊都是常見的應用；電源隔離島的
優點在於能隔絕不同層板間的雜訊傳播，以及提供不同的電壓源分佈，但事實上
特定共振頻率的雜訊仍可以以耦合(coupling)的方式傳遞於高速電路之中。去耦
合電容則可有效抑制低頻的接地雜訊，但是其實際可工作的頻率範圍往往受到結
構本身寄生電感的限制。因此，在本章中，主要為結合第三、四章所提出的 EBG
結構的設計與佈局方法，針對實際設計中的槽線結構與去耦合電容本身對於接地
雜訊抑制上的缺陷加以補強，以更有系統與效率的方法，結合不同抑制接地雜訊
的機制來達到由低頻至數 GHz 的寬頻雜訊改善的效果。

5-1 開槽平行板寬頻雜訊抑制

對於開槽平行板的結構來說，最常見引發接地雜訊的來源通常為信號連通柱
穿層電流瞬間的切換所產生，文獻[7]對於電源隔離島間的耦合雜訊機制已有詳
細的說明與分析，其提到對於開槽平行板結構而言，TM10、TM20…等與槽線垂
直方向共振的模態皆可輕易的耦合到相鄰的平行導電板上，使得其存在特定頻率
模態的電磁波得以在開槽平行板中傳播。因此，針對開槽平行板中特定可傳播模
態的頻率，吾人期望能結合第三、四章所提出的設計內嵌式 EBG 的電路佈局方
法來抑制特定頻率的耦合雜訊，並且使其達到一寬頻雜訊的抑制的效果，其整體
架構的運作機制可由圖 5.1 來作說明，由圖中可以觀察到原本存在的共振模態在
經由開槽線與 EBG 結構的交互作用下可有效的被抑制，更詳細的工作原理將在
本章後面作說明。

圖 5.1 電磁能隙 EBG 結構抑制耦合雜訊工作原理圖

53
 為了分析槽線與 EBG 結構的交互工作情形，圖 5.2 為一般常見的電源隔離
島基本架構的上視圖與側視圖，其中在此假設任一開槽平行板大小為 30 x 50
mm2、介質高度 1.54 mm、介電常數 4.4、槽線間距 1 mm、以及饋入觀測點為距
板邊 c (mm)，以上設定為吾人在此章節中針對槽線結構的相關設定參數，並且
可由式(2-2)求得此結構在 5 GHz 以內的主要共振模態：TM10 為 2.3 GHz 與 TM20
為 4.6 GHz。因此，在接下來的分析中，主要會針對饋入位置 c 的改變來分析開
槽平行板間的耦合雜訊，並適當的藉由設計相關的 EBG 結構來抑制特定頻率的
雜訊傳播，其中不同的饋入位置 c 會引發在開槽平行板中更多共振模態的產生。

(a)

(b)

圖 5.2 電源隔離島基本架構 (a)上視圖 (b)側視圖

首先，先討論在饋入點 c = 0 mm 時的雜訊耦合情形，透過全波模擬分析可
以觀察到其共振的機制只存在 TM10 與 TM20 兩種主要的共振模態在開槽平行板
間，而為了有效抑制此兩種主要的耦合雜訊模態，方型 EBG 結構的設計在此被
應用來實現寬頻 (DC ~ 5 GHz) 的雜訊抑制。首先，對於一般方型 EBG 結構而
言，吾人可利用第三章所提出的式(2-7) (3-1) (3-3)來設計符合主要抑制共振頻率
點 (2.3 GHz, 4.6 GHz) 的 EBG 結構，並分別利用(3-13)(3-14)來確認所設計結構

54
可實現的頻率範圍，表 5.1 的 entry 1 和 2 為藉由以上設計過程所得到的方型 EBG
結構的設計尺寸，其中 entry 1 的有效頻率範圍為 1.6 ~ 3 GHz，entry 2 的有效頻
率範圍為 2.9 ~ 5 GHz。同時，吾人將其佈局於電源隔離島中，以實現寬頻的雜
訊抑制的要求，其中在 4-2 節中提到 EBG 佈局面積的效率與抑制雜訊的大小比
較，大約兩排的 EBG 架構即可達到 -20 dB 以上雜訊的改善效果；因此，吾人利
用兩種不同 EBG 架構各串聯兩排，來實現以上的設計構想，其設計結構圖如圖
5.3 所示，將兩種不同的方型 EBG 共四排的架構嵌入在槽線平行板正下方，其中
嵌入結構的高度為 0.77 mm。

表 5-1 針對不同頻率設計的螺旋型 EBG 架構(N=0,1,2)

area Via
fcenter Patch size Via height FBW
Entry Patch shape reduction diameter
(GHz) (mm) (mm) (%)
(%) (mm)
1 Square 2.3 12 x 12 - 0.8 0.77 60.8
2 Square 3.95 8x8 - 0.8 0.77 53.1
3 N=1 Spiral 2.6 6.8 x 6.8 68 0.8 0.77 41.5
4 N=1 Spiral 4.25 3.7 x 3.7 78 0.8 0.77 40.0
5 N=2 Spiral 2.68 3.6 x 3.6 91 0.8 0.77 31.7
6 N=2 Spiral 4.1 - - 0.8 0.77 -

*In entry 6, because the width of spiral line is smaller than the via diameter, it can't be
realized. ( thickness = 1.54 mm, ε
r = 4.4, gap width = 0.4 mm )

最後，為了驗證所設計結構對於雜訊抑制的效果，可藉由 Ansoft HFSS 來驗

證設計的準確性，圖 5.4(a)為前所設計的開槽平行板結合 EBG 結構的模擬結果，
其中虛線部分為未加上 EBG 結構前的雜訊耦合情形，由圖中可觀察到在 2.3 GHz
和 4.6 GHz 有很明顯的耦合雜訊，實線的部分則為加上針對此兩共振頻所設計的
方型 EBG 結構後的雜訊傳播情形，由圖中可以觀察到藉由兩種 EBG 結構的串聯
佈局可提供一由低頻至 5 GHz 皆有 -20 dB 以上的雜訊抑制效果；此結果對於高
速寬頻的數位訊號而言，可以達到非常良好的接地雜訊改善，特別是對於一個由
DC 至數 GHz 的廣義的寬頻定義而言。同時，吾人亦希望能由時域分析來觀察其
實際訊號的改善情形，圖 5.4(b)為利用時域全波模擬軟體 Microwave Studio [39]
所得到的時域訊號分佈情形，在此由埠 1 輸入一上升時間為 100ps 與大小為 0.25V
的高斯訊號，其中虛線部分為未加上 EBG 結構前的時域雜訊耦合情形，大約為

55
0.065V (25%)的耦合雜訊，實線的部分則為加上針對此兩共振頻所設計的方型
EBG 結構後時域雜訊的耦合情形，由圖中可以觀察到藉由頻域上寬頻雜訊的改
善，時域上的耦合雜訊同時也可達到 90%以上的大幅降低。

(a)

(b)

圖 5.3 方型 EBG 結構於槽線結構的設計示意圖 (a)上視圖 (b)側視圖

0

-20
SS21(dB)
(dB)

-40
21

-60
Port 1

Port 2

-80

0 1 2 3 4 5
Frequency(GHz)

(a)

56
 0.05

0.03

0.01

-0.01

-0.03

-0.05

0 1000 2000 3000

(b)

圖 5.4 方型 EBG 結構對耦合雜訊的抑制 (a)頻域穿透損失 S21 (b)時域的耦合雜訊

圖 5.5 螺旋型 EBG 結構於槽線結構的設計示意圖

同時，吾人在此也考慮到不同的饋入點時的雜訊耦合情形，使其設計能更符
合實際的佈局狀況，透過 Ansoft HFSS 分析可以得到其共振的情形比起 c = 0 mm
時會有更多模態產生，圖 5.6(a)的虛線部分為開槽平行板結構在不同饋入點(c =
12 mm)時雜訊耦合的穿透損失 S21，由圖中可以觀察到其耦合雜訊的頻率成分依
序為 2.3 GHz、3.1 GHz、3.8 GHz 和 4.6 GHz，比起由板邊饋入時會有更多的共
振模態產生。因此，在此吾人可利用式(3-4)與圖 3.8 設計不同圈數的螺旋型 EBG
結構，並利用式(3-12a)來確認其可實現頻寬，表 5-1 的 entry 4 和 5 為分別針對這

57
些耦合雜訊頻率所設計的螺旋型 EBG 結構，其中 entry 4 的有效頻率範圍為 3.4 ~
5.1 GHz，entry 5 的有效頻率範圍為 2.25 ~ 3.1 GHz，同時，吾人也將設計的螺旋
型結構佈局於電源隔離島之中以實現寬頻的雜訊抑制，其整體的設計結構圖如圖
5.5 所示，將兩種不同的螺旋型 EBG 共四排的架構嵌入在槽線平行板正下方，其
中嵌入結構的高度為 0.77 mm。

同理，吾人可藉由 Ansoft HFSS 來驗證設計的正確性，圖 5.6(b)的實線部分

為加上設計的螺旋型結構後的雜訊傳播情形，由圖中可以觀察到藉由螺旋型
EBG 縮小化的串聯佈局同樣可提供一由低頻至 5 GHz 皆有 -20 dB 以上的雜訊改
善，並且比起方型 EBG 的佈局方式，在整體的佈局面積則是縮小 85%上下，此
結果對於高速寬頻的數位訊號而言，可以以更小的面積達到相同接地雜訊改善的
效果；圖 5.6(b)則利用時域軟體 Microwave Studio 所得到的時域訊號分佈情形，
在此同樣由埠 1 輸入一上升時間為 100ps 與大小為 0.25V 的高斯訊號，藉由此一
結構的佈局設計可完成改善其寬頻頻域的雜訊傳播，時域上的耦合雜訊亦可達到
75%以上的降低。

-20
S21(dB)

-40

-60
0 1 2 3 4 5
Frequency(GHz)

(a)

58
 0.05

0.025
Voltage(V)

-0.025

-0.05
0 1000 2000 3000
Time(ps)

(b)

圖 5.6 螺旋型 EBG 結構對耦合雜訊的抑制 (a) 頻域穿透損失 S21 (b)時域的耦合

雜訊

因此，由以上的分析可得知對於開槽平行板耦合雜訊的問題，藉由不同饋入
點與不同螺旋 EBG 結構的設計，皆可達到很好的接地雜訊改善效果；然而，相
對於方型 EBG 結構而言，螺旋型 EBG 結構常受限於設計頻寬的限制，並且在時
域上所觀察到的抑制雜訊效果也較方型結構為差，然其卻能在整體面積的佈局上
有非常大的改善效果。因此，在以成本為考量的前提之下，吾人相信在雜訊抑制
大小差異不大時，螺旋型 EBG 的架構仍有其實用性的價值；並且，如有必要延
伸其螺旋結構的設計頻寬時，可結合 4-3 節所提出的提高 EBG 結構的佈局高度
與內嵌式電容來達到更寬頻的設計效果。

5-2 訊號線跨槽線引發雜訊的改善

在開槽平行板的架構中，除了連通柱穿層引發接地雜訊的問題外，訊號線跨
槽線的架構亦為另一種常見引發開槽平行板中接地雜訊的機制；因此在本一章
節，吾人同樣可以藉由 EBG 結構的設計，來抑制訊號線跨槽線結構所引發接地
雜訊的問題，其整體架構的運作機制可由圖 5.7 來說明，其中最上層為訊號層，

59
中間層為電源隔離島，最下層為接地層，吾人可將 EBG 結構同樣設計在開槽平
行板下方，將由訊號線跨槽所引發的接地雜訊有效的短路到槽線下方，更詳細的
工作原理將在本節後面作更仔細的說明。

圖 5.7 電磁能隙 EBG 結構抑制訊號線跨槽線示意圖

在此一部份，整體架構的設計尺寸設定皆同 5-1 節的開槽線結構，而訊號層

高度則為 1.54 mm、線寬 3 mm、傳輸線阻抗約為 50 Ω、並且由埠 A 輸入 2 Volts
高斯訊號，其上升時間為 100 ps，同時在負載 B 端接上一 50 Ω的匹配阻抗。並
且，在訊號線跨槽線的問題中，接地雜訊的來源通常為槽線上緣的訊號線跨越所
引發，因此不同的 EBG 佈局方式需要被重新去思考，如圖 5.8(a)(b)分別為兩種
不同佈局方式的 EBG 結構排列方式，其中(a)為串聯(cascaded)排列的 EBG 結構，
(b)為交錯(crossed)排列的 EBG 結構；同樣地，吾人可藉由第三、四章提出的 EBG
設計方法，設計抑制在開槽平行板中存在的共振雜訊。

b=30 mm
t=1.54mm

D C
a=50 mm

Signal line
A B 3 mm

ε
r=4.4 Gnd
1 mm

(a)

60
 (b)
圖 5.8 不同電磁能隙 EBG 結構排列抑制訊號線跨槽線接地雜訊 (a)串聯排列
EBG 結構 (b)交錯排列 EBG 結構

首先，為了分析訊號線引發在開槽平行板中傳播的雜訊，吾人可藉由觀察訊
號線上輸入端的 TDR (A)與輸出端的 TDT (B)，以及在槽線平行板中的 C 與 D 兩
點的接地雜訊，來分析在有無 EBG 結構對於整體設計架構中訊號完整度以及電
源完整度的影響。在此，可採用表 5-1 中所設計的 entry 1 與 entry 2 兩種不同方
型 EBG 架構，並分別去比較串聯式排列、交錯式排列以及單純跨槽線結構時在
A, B, C, D 四點所觀察到的時域波形變化。

圖 5.9 為針對以上三種不同的佈局設計時，訊號線上埠 A, B 與電源與接地

層間埠 C, D 所觀察到的時域波形變化；首先，對於訊號完整性的分析部分，訊
號線上的 TDR (A)與 TDT (B)的波形，對於不同 EBG 結構佈線方式幾乎沒有明
顯的影響與變化，故可確信內嵌式 EBG 結構對於迴流平面被破壞的情形並沒有
明顯的干擾，多數的訊號仍可藉由完整的接地層迴流。此外，對於在訊號線跨開
槽引發的接地雜訊而言，兩種排列方式的 EBG 結構皆可達到不錯的雜訊抑制效
果，其中對於串聯排列的 EBG 架構而言，由於其對於雜訊源引發的接地雜訊抑
制較不具對稱性，故在左右兩端的觀測點(C, D)所觀察到的雜訊抑制大小不同，
在 C 點僅存雜訊中較低頻的成分，而 D 點會存在雜訊中較高頻的成分，其整體
最佳的抑制大小約為原始大小的 45%；而對於交錯排列的 EBG 結構而言，由於
其結構為充分的對稱，故在不同邊的觀測點(C, D)皆可達到相類似的雜訊抑制波
形，並且其整體最佳的抑制比例約為 62%。因此，對於訊號線跨槽線所引發接地

61
雜訊的問題，交錯式(crossed)排列的 EBG 結構對於由訊號線跨槽線所引發接地
雜訊的抑制會有較佳且對稱的效果。

1
Without EBG
0.8 With Cascaded EBG
With Crossed EBG
0.6
A(V)

0.4

0.2

-0.2
0.8

0.6 Without EBG

With Cascaded EBG
0.4 With Crossed EBG
B(V)

0.2

-0.2
0.2
Without EBG
0.15 With Cascaded EBG
62 % Noise
Reduction With Crossed EBG
0.1
C(V)

0.05

-0.05

-0.1
0.1

0.05

0
D(V)

-0.05

-0.1 62 % Noise Without EBG

Reduction With Cascaded EBG
-0.15 With Crossed EBG

-0.2
0 400 800 1200 1600 2000
Time(ps)

圖 5.9 跨槽線結構在不同觀測點所觀察的時域波形

同理，對於同樣結構訊號線跨槽所引發的接地雜訊而言，吾人亦可利用表
5-1 的 entry 4 和 5 設計螺旋型 EBG 結構來抑制接地雜訊，並且由前所得之經驗
可知藉由交錯式的排列方式可達到較佳的雜訊抑制效果；在此，吾人僅針對接地
雜訊的部分去觀測電源與接地層間 C, D 兩點的時域雜訊干擾情形，圖 5.10 為在

62
槽線結構左右兩觀測點(C, D)所觀察到的時域接地雜訊變化，由圖中可觀察到藉
由交錯式的排列方式，其雜訊抑制效果在兩邊亦可達到相類似的抑制大小，並且
最佳抑制雜訊比例約為 55%，且左右兩邊對稱，同時，藉由螺旋型 EBG 結構的
設計，佈局面積可大幅縮小了 85%，可達到節省成本與增加其他佈線的空間與彈
性。

0.2

0.15

0.1
C(V)

0.05

-0.05

-0.1
0.1

0.05

0
D(V)

-0.05

-0.1

-0.15

-0.2
0 400 800 1200 1600 2000
Time(ps)

圖 5.10 螺旋型 EBG 於跨槽線結構抑制接地雜訊情形

最後，藉由以上分析，可得到利用 EBG 結構抑制訊號線跨槽線問題的兩個

主要結論: (1)內嵌式 EBG 結構對於訊號完整度幾乎沒有影響 (2)交錯式(crossed)
排列 EBG 結構對於跨槽線結構有較好且對稱的接地雜訊抑制。

5-3 結合去耦合電容最佳化的方法

在各種抑制接地雜訊的方法中，最常見與普及的方法就是在雜訊源的周圍加
上去耦合電容以提供雜訊源額外的接地路徑，然而一般由於去耦合電容本身寄生
電感的限制，其有效的工作頻率範圍通常都在 1, 2 GHz 以內。因此，在文獻[29]
中提出結合 EBG 結構以及去耦合電容矩陣的方法，來改善低頻至 4 GHz 的接地
雜訊改善；然而，一來其 EBG 結構只設計在特定中心頻率且完整層板佈局，二
來其去耦合電容是以陣列的方式來佈局，因而並不適作為一有效率且系統化的設
計方法。

63
 (a)
1

0.8

0.6
S21(mag.)

0.4

0.2

0
2 4 6 8 10
Frequency(GHz)

(b)
圖 5.11 平行導電板結構 (a)測試結構示意圖，(b)平行導電板共振分佈情形

因此，本計畫之後半部會討論利用基因演算法的方式去最佳化去耦合電容的
擺設，其可大幅減少電容的使用數目與降低成本。其主要是先假設兩平行板為矩
型時去求解當加上任意數量的去耦合電容，訊號線與邏輯源間交互阻抗對頻率變
化的”
精確解”
，接著再以基因演算法的概念尋找最佳的去耦合電容擺設位置，以
使其交互阻抗最小，如不符合系統需求，則再增加去耦合電容的數目，以求得更
好的效能，依此類推。在此節，吾人希望展示藉由內嵌式 EBG 結構的頻寬範圍
與中心頻率點的設計，可以與最佳化去耦合電容的方法相結合，以達到一由低頻
延伸至數 GHz 的寬頻接地雜訊改善。

首先，吾人先針對去耦合電容最佳化的佈局方式，作一些前置的分析工作，
圖 5.11(a)為一簡單的平行導電板結構，其大小為 80 x 80 mm2、厚度為 1.54 mm、
介質常數為 4.4、以及兩埠分別設定位於埠 1 (10, 10) 與埠 2 (70, 70)，圖 5.11(b)

64
則為同一設定架構下在 0.1 ~ 10 GHz 在埠 2 所接收到埠 1 的穿透損失 S21 情形，
由圖中可以觀察到對於一個完整平行板結構而言，其在低頻至數 GHz 之間皆會
有明顯的共振產生，其矩型結構的共振頻率可由式(2-2)所得到。因此，首先吾人
利用文獻[14]的方法，利用表 5-2 的所提到三種不同的去耦合電容，針對 2 GHz
以內的接地雜訊抑制去作最佳化的設計，其去耦合電容規格依序為 0.22 μF
、0.47
μF、1 μF，其中皆包含了 ESL (等效串聯電感)、ESR (等效串聯電阻)、與一些其
他元件所組成。

圖 5.12(a)為針對埠 1 與埠 2 交互阻抗最佳化後所得到的電容擺設位置，其
中假設電容之間的間距預設為 2.5 mm，並且在埠附近 2.5 mm 的範圍並未考慮其
他電容的擺設以確保其他相關元件的擺放。最佳化後兩埠之間的頻率響應 S21 關
係如圖 5.12(b)所示，由圖中可以觀察到在 2 GHz 以內可確保其穿透損失皆在 -20
dB 以下，然在 2 GHz 之後的頻段由於電容的加入，使得層板間的共振模態產生
改變，因此會有一些額外的共振峰值出現。

表 5-2 去耦合電容模型與規格

65
 y

Port 2

80 mm

2.5 mm
C1=0.22uF
C2=0.47uF
C3=1uF
Port 1
2.5 mm x
80 mm

(a)
0

-20
S21(dB)

-40

-60

Parallel plate
Adding de-cap.
-80
2 4 6 8 10
Frequency(GHz)

(b)
圖 5.12 最佳化後電容分佈圖與頻率響應

由前之模擬分析，可以充分瞭解平行導電板在加入去耦合電容之後的共振模
態變化情形，雖然其可以改善所設計頻率範圍內的雜訊共振，去耦合電容的加入
但卻會造成層板的高頻共振模態因而產生改變，進而使得在設計高頻頻段時會產
生額外的共振效應。藉由前面所分析的範例，吾人可觀察到在層板共振效應藉由
去耦合電容最佳化後仍然會在 2.2 ~ 3.6 GHz 與 5 GHz 之後存著較明顯的共振模
態存在，進而使得此頻率範圍的雜訊訊號，仍可有效在層板中傳播而干擾鄰近的
電氣元件。

因此，吾人可利用式(2-7) (3-1) (3-3)來重新設計符合所需抑制雜訊頻段範圍

的 EBG 結構，並利用式(3-13)與(3-14)來確認其可實現的頻寬範圍；在此，吾人

66
可分別設計方型 EBG 結構設計尺寸為 11 mm，其所抑制有效頻率範圍為 1.8 ~ 3.5
GHz 與 5.5 ~ 8.7 GHz，以及方型 EBG 結構設計尺寸為 4 mm，其所抑制有效頻
率範圍為 4.8 ~ 8.3 GHz 與 8.8 GHz 以上超過 10 GHz；將所設計的兩種 EBG 結構
嵌入在雜訊源埠 1 附近的平行板之間，佈局高度為 0.77 mm；整體的佈局架構如
圖 5.13(a)所示，為分別將兩種 EBG 結構各兩排佈局於雜訊源附近，同時並結合
去耦合電容最佳化的擺設位置；藉由如此的佈局方式來觀察在埠 2 所接收到的雜
訊傳播情形，圖 5.13(b)為利用 Ansoft SI-wave[43]所得到兩埠之間的穿透損失
S21，由圖中可以觀察到藉由 EBG 結構有效面積的佈局設計與去耦合電容最佳化
擺設的結合，可產生數個明顯的截止帶於 2 ~ 3.5 GHz, 3.6 ~ 6 GHz 以及 6 ~ 10
GHz，其主要除了部分為層板本身不存在的模態外，皆為所設計 EBG 結構所提
供的截止帶效果，同時整體的設計架構可達到一有效由低頻至 10 GHz 的寬頻雜
訊的改善效果，並且也彌補去耦合電容本身的工作範圍的限制。

同時，在此為更加降低 EBG 結構的有效佈局面積，對於現階段高速數位訊

號頻率成分較少的高頻雜訊(>6 GHz)的抑制可以採用較為簡化的設計來節省有
效的佈局面積；圖 5.14(a)為在雜訊源埠 1 周圍採用交錯式 EBG 結構的排列方式，
其中所針對較高頻設計大小 4 mm 的 EBG 結構在此只佈局一列的設計並夾在兩
大小為 11 mm 的 EBG 結構之間以期望達到 5GHz 以內有效雜訊改善的最大效
果。藉由此設計，圖 5.14(b)為利用 Ansoft SI-wave 所得到兩埠之間的穿透損失
(S21)，由圖中可以觀察到此佈局方式可以在低頻至 5 GHz 達到-20 dB 以上的雜訊
抑制效果並且在高頻部分的 5 ~ 10GHz 達到-15 dB 以上的雜訊抑制，同時亦比
前一範例在整體佈局面積上減少 20%。

C1=0.22uF
C2=0.47uF
C3=1uF

(a)

67
 0

S21(dB) -20

-40

-60
Parallel plate
Adding de-cap.
EBG + de-cap.
-80
2 4 6 8 10
Frequency(GHz)

(b)

圖 5.13 去耦合電容結合 EBG 抑制寬頻雜訊 (a) 結構示意圖 (b)寬頻雜訊抑制比

較圖

Port 2

11 mm

4 mm

C1=0.22uF
C2=0.47uF
C3=1uF
Port 1 noise source x
80 mm
(a)

68
 0

-20

S21(dB)

-40

-60
Parallel plate
Adding de-cap.
Simplified EBG + de-cap.
-80
2 4 6 8 10
Frequency(GHz)

(b)
圖 5.14 去耦合電容結合交錯 EBG 抑制寬頻雜訊 (a) 結構示意圖 (b)寬頻雜訊
抑制比較圖

因此，藉由第三、四章對於 EBG 結構的設計與佈局，吾人可以輕易的將其

應用於現行各種抑制接地雜訊的機制上，同時能夠改善其原有的缺點來達到由低

頻至數 GHz 的寬頻雜訊抑制效果，並大幅降低高速數位系統中訊號完整度與電

源完整度交互影響的問題。同時，可藉由使用螺旋型的 EBG 結構與改變佈局方

式來達到降低整體佈局面積的效果。最後，在 EBG 結構與去耦合電容機制的結

合應用上，由於在此一設計範例中吾人較需使用寬頻的設計結構來抑制 2 GHz

以上的雜訊共振機制，故在此一部份並沒有將螺旋型 EBG 結構作為其中的設計

範例來作使用。

5-4 實驗模擬與驗證

在本章的最後一節，吾人設計兩個簡單的實驗架構來驗證第三、四章中所提

出 EBG 結構的設計方法與佈局方式是否與模擬所得到的結論相符合，並且比較

在開槽平行板架構中有無嵌入 EBG 結構的差別。圖 5.15(a)為一簡單的平行板開

槽線結構，其中單一平行板長寬高依序為為 30 mm x 50 mm x 3.08 mm，基板材

69
料為 FR4 板(ε
r = 4.4)，中間槽線則為 1 mm；由前可知，此類型兩開槽平行板架

構之間的主要耦合雜訊可由式(2-2)得到，其中在 5 GHz 以內包含兩個主要的共

振模態 TM10 = 2.3 GHz 與 TM20 = 4.6 GHz。同時，吾人可分別利用時域與頻域

相關的量測儀器來作進一步的驗證與討論，使用儀器的相片如圖 5.16 所示，其

中(a)為時域量測時所使用的 TEK/CSA8000 時域反射分析儀與(b)為頻域量測時

所使用的 Agilent E5071B VNA 網路分析儀，藉由此兩儀器可以觀察到開槽平行

板耦合雜訊分別在時域與頻域上的分佈並且與模擬結果作更進一步確認。
b

(a)

(b)

圖 5.15 實驗設計與驗證結構 (a)電源隔離島測試板結構 (b)串聯式內嵌 EBG 結

構於開槽平行板

70
 (a)

(b)
圖 5.16 測試開槽結構所使用之量測儀器 時域反射分析儀 TEK/CSA8000 (b)網路
分析儀 Agilent E5071B VNA

5-4-1 頻域量測

頻域量測部分，主要目的為觀察有無 EBG 結構時位於兩不同電源隔離島之

間的耦合雜訊的傳播情形；首先，利用前所設計的開槽平行板架構可量測其在埠
1 與埠 2 之間在頻域上的穿透損失 S21，如圖 5.17 所示可觀察在兩埠之間主要存
在的共振模態依序為 2.3 GHz、2.8 GHz 與 4.6 GHz 三種主要頻率成分，其中存
在 2.8 GHz 成分的部分可能是由於訊號饋入板邊結構所激發。

71
 因此，為了能有效的設計相關的 EBG 結構來抑制此三個主要的共振模態，
吾人可利用第三、四章所提出方型 EBG 結構的設計方法與有效面積佈局來設計
兩種不同大小的內嵌式 EBG 結構，並且分別各串聯兩排嵌入於開槽平行板之
間，其整體設計架構如圖 5.15(b)所示，其中，可使用式(2-7) (3-1) (3-3)來設計的
兩種不同的 EBG 結構於兩個不同的主要工作頻率點 2.2 GHz 與 4.2 GHz，並且
利用式(3-13)(3-14)來確認所設計結構的可實現頻帶範圍；藉由以上的設計，可得
兩種不同 EBG 結構的設計尺寸，其中一為 13 x 13 mm2 的 EBG 結構，其佈線高
度為 1.54 mm，有效工作頻寬約為 1.2 ~2.9 GHz，而另一為 7 x 7 mm2 的 EBG 結
構，其佈線高度同樣為 1.54 mm，有效工作頻寬為 3 ~ 5.3 GHz，並且將此兩種結
構實際佈局於開槽平行板之間。

-10

-20
S21(dB)

-30

-40
Without EBG(measurement)
With Dual EBG(measurement)
With Dual EBG(simulation)
-50
0 1 2 3 4 5
Frequency(GHz)

圖 5.17 頻域穿透損失 S21 模擬與量測比較圖

最後，吾人再藉由網路分析儀來觀察兩埠之間的頻率響應以及-20dB 的截止

帶頻寬是否符合設計之要求。圖 5.13 為其所得到之穿透損失 S21 的量測結果，其

中藉由 EBG 結構的設計可以觀察到兩個非常明顯的截止帶分別位於 1.3 ~ 2.7

GHz 以及 3 ~ 5 GHz 之間，並且實驗與模擬結果也相互得到驗證。最後，藉由以

上設計可以確信在頻域上的分析，可藉由 EBG 結構適當的設計與結合開槽線架

構得到一由低頻至 5 GHz 的寬頻雜訊抑制效果。

72
5-4-2 時域量測

對於所設計的兩種架構，同樣可以使用時域反射分析儀來觀察其在時域分析

上的表現；在此一部份，可由輸入埠 1 送入一上升時間為 50ps，電壓為 0.5V 的

階梯訊號(step signal)，並且在輸出埠 2 觀察藉由開槽層板相互耦合的雜訊表現。

圖 5.18(a)為利用時域反射分析儀所觀察到的 TDR(反射)時域波形，其中可以

觀察到其時域的 RC 時間常數(time constant)，然而由量測結果可以觀察到在有無

佈局 EBG 結構佈局於層板之間的影響微乎其微，此可能由於其 EBG 結構的佈局

所佔面積較小而無法大幅改變層板之間的電容所致。

相對於 TDT(穿透)的波形而言，圖 5.18(b)為利用時域反射分析儀所觀察穿透

波時域波形，其中在只有開槽結構時大約有 32mV 的雜訊耦合到埠 2 所在的相鄰

層版，其大約為輸入訊號大小的 12.8%。此耦合雜訊主要是由於相鄰層板的所產

生的共振所造成，相似情形亦可前所述的頻域穿透損失所觀察到；因此，為了有

效抑制耦合雜訊的共振頻率，吾人可使用圖 5.15(b)相同的佈局方式來作寬頻雜

訊的改善；由圖 5.18(b)可以觀察到加入嵌入式 EBG 結構後所得到的穿透波時域

波形，比起只有開槽結構而言，其可提供大約有 65% 耦合雜訊的抑制效果。同

時實驗與模擬結果也相互得到驗證。最後，藉由以上設計可以確信在時域上的分

析，同樣可藉由 EBG 結構適當的設計與結合開槽線架構，來有效降低時域上的

耦合雜訊產生，並同時確保相鄰層板在電源設計上的乾淨與完整性。

73
 0.3

0.2

0.1
TDR(V)

-0.1
Without EBG(measurement)
With dual EBG(measurement)
With dual EBG(simulation)
-0.2
0 2 4 6 8
Time(ns)

(a) TDR 反射波形

0.04
Without EBG(measurement)
With dual EBG(measurement)
With dual EBG(simulation)
0.03
Coupled Noise(V)

0.02

0.01

-0.01
0 2 4 6 8
Time(ns)

(b) TDT 穿透波形

圖 5.18 時域 TDR/TDT 模擬與量測比較圖

74
 第六章 去耦合電容最佳化設計

本章將討論用以抑制接地雜訊之去耦合電容在電源接地平面上的位置最佳
化，達到在固定數量或位置上，能夠有最小的目標阻抗(Target Impedance)。

6-1 基因演算法之介紹

在目前現有的最佳化理論當中，建立在微分基礎上，利用現有解之附近資訊
以找尋最佳解的梯度法(gradient method)最廣為應用；但是，梯度法的限制是必
須對問題的解有相當好的初始猜測(initial guess)才有機會收斂到解空間(solution
space)中的全域最佳解(global optimization solution)之附近。另外，此方法在最佳
化求解過程當中，必需包括微分的計算。因此，當目標函數當中有不可微分的解
存在時，此方法在這些解附近就無法藉由一階微分之訊息，得知最佳解之尋找方
向，而此方法的效能也就不佳。除此之外，梯度法對所處理的最佳化問題必須限
制為：實變數問題；另言之，梯度法對所處理的最佳化問題當中的解皆為實變數。
然而，在實際物理問題之應用上，由於考慮到物理尺寸之問題，因此，將實際問
題的解空間分解成離散區域而用二進位數字表示的方式，是較為貼切的方法。基
於以上的考量，以不需任何初始猜測、一階微分資訊之計算、以及可以利用離散
數字(或有限位元的二進位數字)來表示解空間的基因演算法，來找尋去耦合電容
最佳化位置與規格，將比傳統上以微分為基礎的梯度法適合。而關於基因演算法
與傳統最佳化方法的比較，如表 6-1。
表 6-1 三種最佳化方法之比較
共軛梯度法 隨機搜尋法 基因演算法
(Conjugate- (Random (Genetic
Gradient, CG) Search, RS) Algorithm, GA)
搜尋全域最佳解 差 中等 優

處理不連續問題 差 優 優

處理不可微分問題 差 優 優

收斂速度 優 差 中等

75
 基因演算法[41, 42]的基本觀念，源自於十九世紀時達爾文所提之演化論，
而此方法之數學模型最初是由美國密西根大學的 J. Holland 於 1975 年所提出。
此方法與傳統最佳化理論最大不同處，在於在最佳解尋找過程當中，必須產生一
群候選的最佳解(candidate solutions)，藉由這些解彼此間相互比較，再利用達爾
文所提『適者生存，不適者淘汰』的觀念，以模仿自然界進化的法則，來對我們
所關注的物理問題求得一組或多組近似全區最佳解。此演算法中包含了三個主要
的機制，分別是: 1) 選擇(selection)；2)交配(crossover); 以及 3)突變(mutation)；
其機制之說明將列之於下文當中。

基因演算法在最佳化的過程中，必須把所要調整的參數，也就是解空間定義
並編碼。傳統上，二進位編碼(binary code)是最常使用的編碼方法，而編碼後就
形成一組染色體如圖 6.1，圖中的每一個 0 或 1 被稱為基因(gene)，每一組解稱
為染色體(chromosome)，所以編碼是實際上的參數與染色體間對應的橋樑。

當產生總體(population)後，則開始對每一組解的好壞來做評分；而用以區別
每組解優劣與否的函數，則稱之為目標函數(objective function)，此函數是用以溝
通基因演算法與物理問題間之橋樑。

Binary code chromosome

0 1 1 1 0 1

圖 6.1 二進位編碼染色體

在區別過每一組解的優劣之後，把所有的解做排序，再將最差的一半毀滅，
然後再以較佳一半去產生新的解。在產生新的解過程當中，在原先較佳的解之中
任意選擇兩組解來交配以產生新的兩組解。選擇哪些解可用交配產生新的解之過
程，則稱之為選擇(selection)。在選擇的機制裡的競爭比較法則中，是每次選出
兩組解後，將較佳的那一組解留下，再選出兩組解，將較佳的那一組解留下，然
後利用留下來的這兩組較佳的解進行交配以產生新的兩組解，重複此過程直到新
的解全部被產生為止，如圖 6.2 中所示。原先那些解被用以產生新的解的稱之為
父代(parents)，而新產生的那些解則稱為子代(children)。在此研究中兩組解交配
的方法稱之為均勻交配(uniform crossover)，其機制是對兩個染色體任意選擇同一

76
位置來做基因的交換，如圖 6.3 中所示。

Population Better chromosomes

i i i i i i j
x1 x2 x3 x4 x5 x6 x1 x 2j x3j x4j x 5j x 6j

x 1j x2j x 3j x4j x5j x6j x1k x2k x3k x4k x5k x6k

x1k x2k x3k x4k x5k x6k x1i x 2i x3i x4i x 5i x 6i

x1h x2h x3h x4h x5h x6h Objective x1h x2h x3h x4h x5h x6h
function
Worse chromosomes

圖 6.2 選擇(selection)機制

Parents
Better chromosomes
x1j x2j x3j x 4j x 5j x 6 j

x1k x2k x3k x4k x5k x6k

exchange relative genes

Children
j j
x1 x2 k
x3k x4 x 5j x 6k

x 1k x 2j k k
x3j x4 x5 x6j

圖 6.3 交配(crossover)機制

等交配機制全部完成後，須重新評估所有解的優劣，然後再進行突變機制，
此機制能讓基因演算法跳脫局部最佳解，進而有機會找到全域最佳解。通常，突
變的機率不能定太高，因為基因演算法的主要機制是競爭比較，太高的突變率會
使的染色體所代表的解，變得與突變前的解非常不同。另外，我們保留最好的染
色體使之免於突變，此優點在於保證突變後的最佳解必定不會比突變前差。關於
突變機制，則如圖 6.4 所示。
當突變機制完成後，再將每一組解依據好壞排列之，重複上面所提的機制：

77
選擇、交配、以及突變；每完成上述的所有機制，稱做為一代(generation)。經過
一代接著一代的改善，目標函數之值會愈來愈小，最後可得到最佳化的設計。其
基因演算法設計流程圖，如圖 6.5 所示。

Select a position at random

Parent x1k x2k x3k x4k x5k x6k

Children x1k x2k x3k y x5k x6k

Replace a number at random

圖 6.4 突變(mutation)機制

Define Coding and Chromosome

Representation

Initialize population Evaluate Fitness

Selection Perform Crossover

(roulette wheel)

Reproduction
Cycle
Until Temporary
Population is Perform Mutation
Full

Replace Population Evaluate Fitness

Until
Termination
Criteria is Met

Stop

圖 6.5 基因演算法流程圖

78
6-2 基因演算法之實現

要將基因演算法與前一章的理論分析結合，在編碼部分上，吾人將使用不同
於傳統二進位編碼的實數編碼(real number code)。在去耦合電容規格的編碼部
分，所採取的是整數編碼法(integer code)；此編碼方法是先將去耦合電容可擺放
的位置依序指定到染色體的各個位置上，接著再將去耦合電容規格依序由小到大
以整數編碼表示之，並以隨機的方式指定到染色體上各個不同位置，以表示在電
源接地平面上的某個位置，會有擺放著某種規格的去耦合電容。此方式之優點與
傳統的二進位編碼相較，不僅在求解時耗費於解碼程序所需計算量較少而具有較
快的收斂特性；另外，亦不需受限於在傳統二進位編碼當中，解空間必須是二的
整數冪次之限制。在去耦合電容規格的部分，所採取的則是區間編碼法(interval
code)。首先，此編碼的方法是將去耦合電容的規格以有限的浮點數(floating point
number)編碼表示之，並依位置擺放對應之座標。在實際運作時，採用實數編碼
(real number code)的方式以四捨五入法分類其所屬的有限的浮點數之區間。以圖
6.6 為例，先將去耦合電容的規格數目確定後，再以隨機的方式於此區間(0~規格
數)內產生一個浮點數，然後以四捨五入的方式決定該位置上電容的規格。以圖

6.6 來說明，若浮點數是大於等於 0.5 並小於 1.5 ( 0.5 浮點數 1.5 )時，該浮點

數會被編碼到第一種去耦合電容。對於一條編碼完成的染色體，如圖 6.7(a)所示，
圖 6.7(b)則表示圖 6.7(a)中各個基因對應到的位置。

接著，利用隨機的方式產生 N 組染色體，稱之為總體，總體產生後將進行
基因演算法的三大核心機制：

1)選擇：總體產生的 N 組染色體經過目標函數的評估後，會將總體區分成相
等的兩個部分：一部分為表現較差的解(染色體)，這部分的會被毀滅；而另一部
分則為表現較優秀的解，稱之為父代(可參考前一節)，並做為產生子代的依據，
圖 6.8 即為此機制的示意圖。

2)交配：在經過選擇機制留下來的 N/2 組解(父代)中，以隨機的方式將之兩

組兩組配對，並再以隨機的方式任意選擇某幾個相同的位置來做基因交換，產生
新的 N/2 組解(子代)，再加上原先的 N/2 組解(父代)，使總體又回到 N 組解，圖

79
6.9 即為此機制的示意圖。

3)突變：交配機制結束後，每個染色體上的各個基因皆會有固定的機率產生
突變，以跳脫局部最佳解。在本文中將突變率設為 1%，以避免產生的子代與父
代差異性太大，圖 6.10 即為此機制的示意圖。

目標函數的定義是對所關注頻率點的目標阻抗，來做加權後再加總。以去耦
合電容最佳化為例，去耦合電容擺置的主要目的是要抑制有興趣之頻段裡最高的
輸入(轉換)阻抗值。因此，此目標函數之定義為：『在某頻率範圍內阻抗的最大
值』。

Type 1 Type 2 Type 3

0.5 1 1.5 2 2.5 3 3.5

圖 6.6 區間編碼法示意圖

integer number code chromosome

under a random mask
1st 2nd 3rd 4th 5th 6th 7th
4 3 1 0 1 5 2

type 4 decoupling type 2 decoupling

capacitor on the capacitor on the
first location seventh location

no decoupling
capacitor on the
fourth location

圖 6.7(a) 每一個編碼(基因)示意圖

80
 10th 9th
3 4
2nd 1st 8th
1 2
3rd 7th
0 1 5
4th 5th 6th

x
y
:feeding point
:possible decap point
圖 6.7(b) 每一個編碼(基因)對應的位置

Population Parents
set of trial solutions better solutions
4 3 1 0 1 5 2 4 3 1 0 1 5 2

N/2 chromosomes
5 0 1 3 3 2 4 5 0 1 3 3 2 4
3 3 0 5 1 5 2 1 4 3 0 1 0 3
5 3 1 4 3 1 2 5 4 2 3 4 1 1
N chromosomes

Objective
1 4 3 0 1 0 3 function

2 1 5 2 4 3 5
worse solutions
3 2 1 3 1 5 3 3 3 0 5 1 5 2
N/2 chromosomes

5 4 2 3 4 1 1 5 3 1 4 3 1 2
2 1 5 2 4 3 5
3 2 1 3 1 5 3

圖 6.8 實現於去耦合電容最佳化之選擇(selection)機制示意圖

81
 Parents
better solutions New population
4 3 1 0 1 5 2 4 3 1 0 1 5 2
N/2 chromosomes

5 0 1 3 3 2 4 5 0 1 3 3 2 4
1 4 3 0 1 0 3 1 4 3 0 1 0 3
5 4 2 3 4 1 1 5 4 2 3 4 1 1

N chromosomes
4 0 1 0 1 5 4
5 3 1 3 3 2 2
Children
5 4 2 0 1 1 3
4 0 1 0 1 5 4
N/2 chromosomes

1 4 3 3 4 0 1
5 3 1 3 3 2 2
5 4 2 0 1 1 3

1 4 3 3 4 0 1

Exchange relative genes

圖 6.9 實現於去耦合電容最佳化之交配(crossover)機制示意圖

Chromosomes

Before mutation 4 3 1 0 1 5 2 5 0 1 3 3 2 4

After mutation 4 3 3 0 1 4 2 5 0 1 3 3 0 4

1% probability

圖 6.10 實現於去耦合電容最佳化之突變(mutation)機制示意圖

82
 Define parameter of the
structure and possible
placement of decoupling
capacitors

Compute impedance matrix

of n-port network

Initialize population Evaluate Fitness

Genetic Algorithm
optimization
Selection Perform Crossover
(roulette wheel)

Reproduction
Cycle
Until Temporary
Population is Perform Mutation
Full Compute impedance matrix
of n-port network combined
with capacitors
Replace Population Evaluate Fitness

Until
Termination Evaluate fitness
Criteria is Met No
(Objective function)
Yes
Stop

Optimal placement of the

decoupling capacitors

圖 6.11 基因演算法及整體設計流程示意圖

6-3 去耦合電容規格級位置最佳化之模擬結果

本節開始將利用以上討論的方法來對去耦合電容作最佳化。考慮問題的結構

為一對厚度為 1.6 mm 之電源接地平面，長與寬均為 50 mm，介電常數為 4.2，

介質損耗為 0.02，觀察埠設在(15, 15)與(35, 35)兩點，而兩埠的邊長皆為 1.3 mm，

83
在裸板時，可以預期到兩饋入點間的輸入阻抗與轉換阻抗會是偏高的，並在共振

頻率點時阻抗會相當大。換句話說，當有一電流利用連通柱通過電源接地層時，

在共振頻率的雜訊會是最大的。

6-3-1 無寄生效應之模擬結果

首先，將沒有寄生效應的去耦合電容加入程式做最佳化的動作，在經過基因

演算法最佳化後，結果如圖 6.12 所示。其不同電容規程的使用狀況以及電容分

布，分別如表 6-2 與圖 6.13 所示，此處用來驗證之模擬軟體為 Ansoft SIwave [43]。

由圖 6.12 可以看出整體的輸入阻抗在直流到 2 GHz 的範圍裡已經被抑制到

3.5 左右，而轉換阻抗更是可以抑制到 0.5 以下。

4
Z11, Self-impedance after optimization
Z11, Full-wave simulation result (Ansoft SIwave)

3
Self-impedance (Ohm)

0
0 0.4 0.8 1.2 1.6 2
Frequency (GHz)

圖 6.12(a) 無寄生效應之去耦合電容最佳化輸入阻抗結果

84
 1
Z12, Transfer-impedance after optimization
0.1
Z12, Full-wave simulation result (Ansoft SIwave)
Transfer-impedance (Ohm)

0.01

0.001

0.0001

1E-005

1E-006

1E-007

1E-008
0 0.4 0.8 1.2 1.6 2
Frequency (GHz)

圖 6.12(b) 無寄生效應之去耦合電容最佳化轉換阻抗結果

表 3-2 無寄生效應之去耦合電容使用數量

Type of Capacitor Capacitance(F) Amount

1 470n 0

2 220n 8

3 22n 14

4 1n 14

5 470p 12

85
 29 32 35 38 41
x
4 5 5 4 3 41
12th 11th 10th 9th 24th
2 3 3 2 4 38
13th 2nd 1st 8th 23th
feeding point 3 4 3 5 35
14th 3rd 7th 22th
y 5 2 4 3 5 32
15th 4th 5th 6th 21th
z b 4 5 3 2 4 29
16th 17th 18th 19th 20th
y

21 4 2 3 5 4
12th 11th 10th 9th 24th
h 18 5 3 4 2 5
e x 13th 2nd 1st 8th 23th
15 5 3 4 3
a 14th 3rd 7th 22th
12 4 2 3 3 2
15th 4th 5th 6th 21th
:feeding point 9 3 4 5 5 4
16th 17th 18th 19th 20th
:possible decap point x
y 9 12 15 18 21

圖 6.13 無寄生效應之去耦合電容分布

6-3-2 有寄生效應之模擬結果

接著，將包含寄生效應的去耦合電容加入程式做最佳化的動作，在經過基因
演算法最佳化後，結果如圖 6.14 所示；其不同電容規程的使用狀況以及電容分
布，分別如表 6-3 與圖 6.15 所示。

比較圖 6.14 的結果與圖 6.12 的結果可以比較出，加入了寄生效應後，輸入

阻抗與轉換阻抗皆會因為寄生效應而略為增加，這是由於寄生電感的阻抗值會隨
著頻率增加而變大，所以在頻率越高時去耦合電容的效果也會相對的變的比較
差。而從表 6-3 更可以明顯的觀察到寄生電感(ESL)越小的，在使用上越有機會
被使用到；相反的，如果寄生電感過大，被使用的機會相對的就相當的小。這是
由於寄生電感往往決定了此顆去耦合電容在高頻時候的表現，寄生電感越大，該
棵去耦電容在高頻的阻抗就越大，這對於設計者而言是不樂見的，所以在選取時
會以寄生電感小的去耦合電容優先選取。

86
 由圖 6.15 並可以看出在這些限定規格下的去耦合電容中，擁有較小的寄生
電感的去耦合電容有兩種，而在這兩種之中，以電容值較小的去耦合電容會比較
接近觀察點與饋入點。這是由於每個去耦合電容都有自身的自振頻率點，自振頻
率點越高的代表該顆去耦合電容是用來抑制越高頻的雜訊；在考慮的結構中，一
旦頻率超過了共振點後，裸板阻抗會隨著頻率越來越高，意味著在這個設計中需
要選取自振點越高的去耦合電容，故擁有較小電容值的去耦合電容在此設計中是
優先被使用的。然而，並非越小的電容值越好，因為若電容值過小，會使得自振
點太高，反而造成低頻的雜訊無法抑制的情形。

由圖 6.14 可以看出加了寄生效應後整體的輸入阻抗在直流到 2 GHz 的範圍

裡可以抑制到 4 以下，而轉換阻抗更是可以抑制到 2 以下

此外，影響目標阻抗大小的因素也還包括了去耦合電容與觀察點的距離，距
離越短，該顆去耦合電容能抑制的效果會越好，但距離長短仍需看整體規格的制
定。而電源層與接地層之間的厚度，也是直接影響到目標阻抗的一個重要因子，
而且兩者幾乎是呈現線性關係，以現在的印刷電路板而言，這兩層之間的距離都
在 20 mil 以內，相對的目標阻抗要抑制在一歐姆以內困難度也相對的降低很多。

5
Z11, Self-impedance after optimization
Z11, Full-wave simulation result (Ansoft SIwave)
4
Self-impedance (Ohm)

0
0 0.4 0.8 1.2 1.6 2
Frequency (GHz)

圖 6.14(a) 有寄生效應之去耦合電容最佳化輸入阻抗結果

87
 10
1 Z12, Transfer-impedance after optimization

0.1 Z12, Full-wave simulation result (Ansoft SIwave)

Transfer-impedance (Ohm)

0.01
0.001
0.0001
1E-005
1E-006
1E-007
1E-008
1E-009
1E-010
0 0.4 0.8 1.2 1.6 2
Frequency (GHz)

圖 6.14(b) 有寄生效應之去耦合電容最佳化轉換阻抗結果

29 32 35 38 41
x
4 3 4 4 4 41
12th 11th 10th 9th 24th
3 4 4 4 4 38
13th 2nd 1st 8th 23th
feeding point 4 4 4 4 35
14th 3rd 7th 22th
y 4 4 4 4 3 32
15th 4th 5th 6th 21th
z b 4 4 4 3 4 29
16th 17th 18th 19th 20th
y

21 4 3 4 4 4
12th 11th 10th 9th 24th
h 18 3 4 4 4 4
e x 13th 2nd 1st 8th 23th
15 4 4 4 4
a 14th 3rd 7th 22th
12 4 4 4 4 3
15th 4th 5th 6th 21th
:feeding point 9 4 4 4 3 4
16th 17th 18th 19th 20th
:possible decap point x
y 9 12 15 18 21

圖 6.15 有寄生效應之去耦合電容分布

88
 表 6-3 有寄生效應之去耦合電容使用數量

Type of Capacitor Capacitance(F) ESL(H) ESR(Ohm) Amount

1 470n 600p 4m 0

2 220n 400p 20m 0

3 22n 260p 69m 8

4 1n 260p 44m 40

5 470p 450p 102m 0

89
 第七章 使用虛擬接點之電源平面模型

本章將提出一種電源接地平面模型化之方法，相對於傳統之模型，此方法可
以省去大量的計算時間，並且在符合準則的設計下，準確度能達到與傳統模型一
致的結果。

7-1 型等效電路

對於一個電源接地平面上的兩點，在電源接地平面尺寸遠小於波長時的頻率
時，可以把這兩點看作是短路的，並且對接地層有一電容存在，該電容就是平板
電容的大小，與平板面積成正比。

隨著頻率越高，電源接地平面的尺寸逐漸趨近於波長，甚至大於波長時，
『波』
的效應在此平面間的傳播會開始明顯。這時將此平面上的兩點看成短路已不適
用，取而代之的是一路徑電感(path inductance)，而兩點各自對接地層存在一等效
電容，並且兩點間形成 型等效電路，如圖 7.1 所示。

Port 2
L 12
Port 1 C2
C1 Power plane

Ground plane

圖 7.1 雙埠間等效電路示意圖

關於 型等效電路[28]上，各個元件值的萃取乃基於 Y 參數，而使用 Y 參
數的優點在於：當需要的觀察點不只兩點時，各節點間會有各自的 型電路存
在，但在利用 Y 參數萃取某兩點間的路徑電感時，其餘各個節點皆是接地，如

I I
Ynn  n V2 
V1  
 Vn 1 
Vn 1  
0 , Ynm  n V2 
V1  
 Vm 1 
Vm 1  
0 (7-1)
Vn Vm

90
故可以確保這兩點間的路徑電感是具有唯一性，並且不用經過複雜的計算就可以
萃取出來。對於雙埠之 型等效電路，如圖 7.2 所示，其電路元件與 Y 參數之間
的關係，可以寫成：

Y11 Ya Yb , Y12 Yb , Y22 Yc Yb (7-2)

而圖 7.2 中雙埠之間的路徑電感值，可由轉換導納(Transfer-admittance)決定之，
此參數在低頻時，會呈現電感性，路徑電感便可以依據此特性求出：

1 1
imag 
Ynm   Lnm 
 Ynm 
(7-3)
Lnm imag 

其中 Ynm 表示第 n 個埠對第 m 個埠的轉換導納，則 Lnm 表示第 n 個埠與第 m 個之

間的路徑電感。

Port 1 Yb Port 2

Ya Yc

L12
Port 1 Port 2

C1 C2

圖 7.2 雙埠 型等效電路

在利用空腔模型[44]以及(7-3)式萃取完各點之間的路徑電感之後，下一步即
是萃取各點各自對接地層的電容值。由(7-2)式與圖 7.2 可以得知，任意一點之輸
入導納(Input-admittance)為該點對接地層的電容導納值與該點對所有其他點的路
徑電感導納值的總合，可以用數學式表示成：

1 N 1
imag{Ynn } jCn  ( )
ji ,i n Lni
(7-4)

91
其中 N 表示總共有 N 個點。(7-4)式中，可以將之看成一 LC 並聯的電路，並且此
電路會有一個共振點存在，利用此共振點 fres,n，可再反推回第 n 點對接地層之電
容值 Cn：

1 1 1
f res ,n   Cn  2 , Ltotal  N (7-5)
1

Cn Ltotal f res ,n Ltotal
i ,i n Lni

故各點之間 型等效電路的元件值皆可由(7-3) ~ (7-5)求出。

7-2 虛擬接點

在前一小節中，吾人將各個兩點之間利用了 型等效電路來模型化，但單純
只有兩點三個元件是不足以來描述整個電源接地平面的電氣特性，以一個簡單的
例子來說明：一對厚度為 1.6 mm 之電源接地平面，長與寬均為 50 mm，介電常
數為 4.2，觀察點設在(20, 20)與(30, 30)兩點，而兩埠的直徑皆為 1.3 mm，如圖
7.3 所示。

然而，單純利用兩個觀察埠萃取出來的 型等效電路，是不足夠模型化電源
接地平面的；因此，本節提出了虛擬接點(Virtual Port)的概念，並利用虛擬接點
將準確度以及準備頻寬推向更高。 虛擬接點不同於觀察埠，在真實情形下是
不存在的，純粹為一種形式上的輔助接點。以物理的角度來看圖 7.3 與其模型，
可以發現如果有一電流從埠 1 流出，那麼流入埠 2 的唯一路徑便是這兩埠間的路
徑電感，此現象在頻率低時(波長遠大於兩埠間的距離)，是可以成立的，然而當
頻率高時(波長接近或小於兩埠間的距離)，電流便不完全由路徑電感流向另一
埠，而可能是先流向板邊，再經由板邊反彈到另一埠。這時就需要在板邊適當的
位置上，加入一些虛擬接點，把經由板邊反彈的電流一併加入模型內，將高頻時
發生的物理現象適當的描述出來，如圖 7.4 所示。

92
 50

1.3 (30,30)
50

1.3 (20,20) 1.6 r 4.2

Unit:mm

: The ports of pin/decoupling capacitors

圖 7.3 實際 型等效電路模型之結構參數

: Current flow path

: The ports of pin/decoupling capacitors

: The virtual ports

圖 7.4 高頻電流流向示意圖

將虛擬接點置放在板邊，雖然已經可以表現出高頻時電流流向的物理現象，
一旦當頻率更高時(波長接近或小於觀察埠到虛擬接點間的距離)，勢必需要再放
上更多的虛擬接點於觀察埠到板邊的虛擬接點之間，才能將模型表現的更好。虛

93
擬接點的擺置，虛擬接點間的距離以及虛擬接點和觀察埠間的距離，將會和準確
度以及準備頻寬有著正相關的關係。

虛擬接點的應用不僅僅於此，在真實的印刷電路板上，去耦合電容擺放之位
置以及 IC 的接腳常常是相當密集的，這些擺放位置以及接腳在模型化上就是相
當密集的觀察埠，若將這些密集的觀察埠直接連接到板邊，會造成模型的誤差量
提高並且讓準確度大幅的降低，故這時也可以把虛擬接點加在這些密集觀察埠的
四周，作為類似緩衝的接點，觀察埠先連接到這些緩衝接點後，再由這些緩衝的
接點連接到板邊的虛擬接點，提高準備度。

以一個實例來作說明：一厚度為 1.6 mm 之電源接地平面，長與寬均為 50

mm，介電常數為 4.2，觀察埠在(20, 20)與(30, 30)，而觀察埠的直徑皆為 1.3 mm，
之後將一些虛擬接點擺置到此電源接地平面的各個位置，分布狀況如圖 7.5 所
示，其中實點表示觀察埠，而雙同心圓則表示分布在平面上的各個虛擬接點。

50
(0,50) (20,50) (50,50)

17 18 19 20

15 6 1.3 2 7 16
50

13 4 1.3 1 5 14

9 10 11 12

(0,0) (20,0) (30,0) (50,0)

: The ports of pin/decoupling capacitors
: The virtual ports Unit:mm
圖 7.5 虛擬接點分布示意圖

在經過虛擬接點的輔助後，此模型的阻抗矩陣參數結果如圖 7.6 所示。從該

圖中可以明顯的看出模型的模擬結果與全波模擬軟體 Zeland IE3D 的模擬結果在

94
2 GHz 前的相當接近，並且可以把此電源接地平面的前兩個共振模態 TM10 與
TM11，利用(2-2)算出分別為 1.46 GHz 與 2.07 GHz，正確的表現出來。而此模型
在頻率約高於 2.1 GHz 後，準確度就不佳了；要改善這個問題，就需要加上較多
的虛擬接點，將虛擬接點間的距離以及虛擬接點和觀察埠間的距離縮短，才有辦
法達成更好的結果。

1000
Equivalent circuit
(extracted from cavity model)
Full-wave simulator result(IE3D)
100
Impedance (Ohm)

10

0.1

0.01
0 1 2 3
Frequency (GHz)

圖 7.6 包含虛擬接點之模擬結果

7-3 等效電路元件值之理論分析與推導

7-3-1 等效電路推導

在前面兩個小節，對於電源接地平面的模型化問題中，先使用空腔模型將需
要的觀察埠與虛擬接點的 Y 參數計算出來，接著利用虛擬接點與虛擬接點間或
觀察埠與虛擬接點間的物理特性，萃取出各個 型等效電路裡的元各個件值，再
利用電路模擬軟體 Microwave Office [45]，將這些元件值帶入並模擬出與使用全
波模擬軟體 Zeland IE3D [46]相近的結果。

在上述的流程中，在萃取等效電路元件值時，必定需要借助著其他輔助工具

95
才能達成，無論是利用全波模擬軟體或是空腔模型，都必需耗費掉不少的時間，
所以在這一小節裡，吾人將利用電路以及由磁場的基礎理論來推導 型等效電路
裡的各個元件值，使整個設計流程可以不需要再借助任何的全波模擬軟體或空腔
模型等其他輔助工具，就可以得到精確的結果。

首先將觀察埠與虛擬接點構成的電源接地平面作適當的網狀分割，如圖 7.7
所示。接著，將把此結構分成電路及電磁場的角度分別分析探討。由電路角度分
析。針對圖 7.7 中的觀察埠與其附近有網格連接的虛擬接點作微觀分析，依照 7-1
節中的 型等效電路方法，各個虛擬接點與觀察埠會有一個對接地層的電容，而
每個網格的邊皆有一路徑電感存在，其電路分析圖如圖 7.8 所示，根據克希荷夫
電流定律，流出(入)某一節點的總電流必為零，故可以得到：

I1 I12 I13 I14 I15 I16 I17 0 (7-6)

對於其他節點的情況，則可以寫成下列的式子：

I n I ni 0 (7-7)
i

其中 In 表示欲分析第 n 個節點流往接地層的電流，可以是任意的虛擬接點或是觀
察埠；Ini 表示第 n 個節點流往其周圍有網格連接的第 i 個節點。注意：第 n 個節
點只與其周圍有網格連接的節點，才有路徑電感存在，亦只與其周圍有網格連接
的節點才有電流存在，並非與平面上每個節點。若要描述圖 7.8 中的結構，將 n =
1, i =2, 3, 4, 5, 6, 7 代入(7-7)即可。

將電流利用各個端點的電壓以及元件值取代，參考圖 7.8 可以把(7-6)改寫成

V1 V2 V1 V3 V1 V4 V1 V5 V1 V6 V1 V7

     jC1V1 0 (7-8)
jL12 jL13 jL14 jL15 jL16 jL17

其中 L1i 代表第一個節點到第二 i 個節點間的路徑電感，而 C1 表示第一個節點對

接地層得電容值。對於其他節點的情況：

V V
jCnVn  n i 0 (7-9)
i jLni

96
其中 Lni 代表第 n 個節點與第 i 個節點間的路徑電感，而 Cn 表示第 n 個節點對接
地層的電容值。相同的，若要利用(7-9)來說明圖 7.8，將 n = 1, i =2, 3, 4, 5, 6, 7
代入(7-7)即可。

27 28 29

26

25
23 24

22
21 19
6 5 20

18 1
7 4
2 3
16 17
15

8 9 10 11 12 13 14
: The ports of pin/decoupling capacitors
: The virtual ports

圖 7.7 網格分割圖

i5=6 i4=5
V i5
Vi4
Ln

Ci5
i5

Ci4
i4
Ln
In
i5

i4
In

Lni6
n=1 Lni3
V i6 Vn Vi3
i6=7 i3=4
Ini6 Cn Ini3
Ci6 Ci3
Ln
i1

In
Ln

i2
i1
In

In
i2

V i1 V i2

Ci1 C i2
i1=2 i2=3

圖 7.8 電路示意圖

97
7-3-2 電磁場論推導

接著，再由電磁場角度分析。為了方便電磁場的分析，需要先將觀察埠附近
的三角形網格外心作連接，如圖 7.9 所示，實線表示網格切割，虛線表示三角形
網格外心連接而成的區域。根據馬克思威爾方程式之頻域形式，電場與磁場的旋
度(curl)可以表示成：


 

E jH (7-10)


 
 
H jE J (7-11)

而兩板之間的電場，在板厚遠小於波長時，可以近似成為一個只與 x 軸位置和 y
軸位置以關(z 方向為垂直電源接地平面方向)的函數，與 z 軸位置無關，並且該
電場的方向會朝向 z 軸方向。於是吾人可以把該電場以數學型式表示成：


 V ( x, y ) 
E  z (7-12)
h

其中 h 表示兩板之間的厚度。

接著，將(7-12)代入(7-10)，並且將等號的兩邊圖除以 j，可以得到磁場

的表示式：


 
 1
(V ( x, y ) z
1
H  E  ) (7-13)
j jh

將(7-11)等號兩邊對於觀察埠同作面積分(註：該點不一定要是指定的觀察
埠，對於任意的虛擬接點及觀察埠亦成立)，積分的範圍為包圍住觀察埠的虛線
圍繞而成的面積，可參考圖 7.9。首先，先針對等號的左邊討論，利用史托克定
理(Stokes’
s theorem)，將等號左邊磁場旋度對該區域作面積分改成磁場對圍繞該
區域的虛線作線積分，可以得到：


   


s
H 
d s 
 dl
H
l
(7-14)

再把(7-13)代入(7-14)，並經過向量的化簡，可以把電壓的梯度(gradient)從括號內
提出來，把電壓梯度對 z 軸方向作外積後再跟積分方向作內積改寫成電壓梯度對

98
z 軸方向與積分方向的外積作內積：


   dl (7-15)
  
1 1
 H 
dl  (V ( x , y ) z ) 
dl  V ( x , y ) 
z
l l jh l jh

圖 7.10 表示此封閉線積分的路徑圖，線積分的方向為沿著虛線逆時針方向。
以圖 7.10 而言，就是由 a 點開始，經由 b、c、d、e、f 回到 a 的方向完成一個封
閉的線積分。虛線的交會點為各個三角網格的外心，所以每一條虛線皆代表通過

其三角網格一邊的垂直平分線，故 zdl 的方向會是此虛線垂直平分該三角網格

的方向。以圖 7.10 來說，埠一與埠二之間的積分路徑的 zdl 就會是 a
12 方向，

故可以將(7-15)進一步表示成：


dl  1 ( ani )dl

1

l jh
V ( x , y ) 
z  
jh i i
l
V ( x, y ) (7-16)

(7-16)為多廣義的表示式，若要以(7-16)來說明圖 7.10 中的結構，將 n = 1, i = 2, 3,

4, 5, 6, 7 代入即可。

在三角網格的邊長遠小於波長時，可以將相鄰兩虛擬接點間的電壓以線性的
方式作近似，也就是說此時電壓的梯度會近似於兩點間電壓分布的斜率，其值為
兩點電壓的差值除以兩點之間的距離，並且把此近似代入(7-16)中，可以得到：

V Vn
(ani )dl  ani ( i ( ani )
1 1

jh i 
li
V ( x, y ) 
jh i 
li d ni
) (7-17)

dni 表示第 n 個節點與第 i 個節點之間的距離。同 (7-16)，若要說明圖 7.10 中的

結構，將 n = 1, i = 2, 3, 4, 5, 6, 7 代入(7-17)即可。

99
 27 28 29

26

25
23 24

22
21 19
6 5 20

18 1
7 4
2 3
16 17
15

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: The ports of pin/decoupling capacitors
: The virtual ports

圖 7.9 三角形網格外心連接而成之區域

i5=6 i4=5
i5=6 i4=5
Vi5 Vi4
a Vi5 Vi4
a
ni5
e ni4
lni4
  lni5
d
a
dlni dln i
f dni5
a
5

Vi6  
4

 
ni3 Vi3 dni4
ni6 dlni6
n=1 dlni3 Vi6 dni6 n=1 lni3 Vi3
i6=7   c i3=4 dni 3
a dlni1 dlni2 i6=7 lni6 dni1 i3=4
dni2
a
ani
ni2 lni1 lni2
1
b
Vi2

Vi1
z i1=2 i2=3 Vi1 Vi2
i1=2 i2=3
: The ports of pin/decoupling capacitors

: The virtual ports

圖 7.10 線積分的路徑圖

但需注意，這項近似只適用於虛擬接點與虛擬接點之間，在虛擬接點與觀察
埠間則不成立，因為觀察埠會有一個連通柱存在，在連通柱的總電流不等於零，
此時觀察埠附近的電場需要用 Hankel 函數表示，這部分於之後的小節中會繼續
做分析。

100
 最後將(7-17)作積分後，可以得到(7-11)左邊的最後積分結果：


  1  (Vi Vn )  )  Vn Vi l

s
H 
d s  
jh i 
li
a ni
d ni
( a ni 
i jhd ni ni
(7-18)

lni 表示第 n 個節點與第 i 個節點之間垂直平分線的長度，可參考圖 7.10。

接下來，針對(7-11)等號右邊的面積分討論。根據邊界條件，可以求出電源
接地平面上的電流密度：


 
 

z( H medium 2 H medium1 ) J

 
  
 

 J z( H medium 2 H medium1 ) zH 
1 (7-19)
V ( x, y )
jh

其中介質一(medium1)為電源接地層間的介質，介質二(medium2)則是完美導體
(perfect conductor)。

求得電流密度後，將(7-19)代入(7-11)等號右邊並做面積分，可以得到：


  
 
 
 
)

(
s
jE J ) ds 
( j
s
E J zds

 1 
 (7-20)
   ( jE )
 
s
( jE 
jh
V ( x , y )) zds 

s
zds

在(7-20)的積分式中，電流密度與積分方向為正交，故該項的積分結果為零。並
且在低頻時，可以將積分區域中的電場均勻近似成該點的電場值，故(7-20)可以
積分成為：


 Vn

 ( jE ) 
zds j(  ) An (7-21)
s h

An 為第 n 個節點四周虛線圍成的面積，以圖 7.10 而言，A1 (n = 1)就是由 abcdeaf

圍起來的多邊形面積。Vn 就是第 n 個節點的電壓值(參考圖 7.10，n = 1)，h 為厚
度。將(7-11)的左右兩邊各做面積分後可以得到(7-18)與(7-21)，在合併這兩式後，
可以得到：

101
 V V V
j( n ) An  n i lni 0 (7-22)
h i jhd ni

並與(7-9)作比較，可以得到兩個重要的關係式：

A
Cn  n (7-23)
h

hd ni
Lni  (7-24)
lni

由(7-23)可以發現第 n 個節點電容值的計算方式與平板電容的計算方式是一樣
的，只需要考量其面積、厚度與介電係數即可。而在計算兩點之間的的路徑電感
值時，只需要知道兩點之間的距離與由兩點連線構成的三角形的外心連線距離這
兩項資訊，再代入式(7-24)後，即可算出。

最後仍需提醒，第 n 個節點只與其周圍有網格連接的節點才有路徑電感存
在，並非與平面上每個節點，所以(7-24)中 i 只針對第 n 個節點其周圍有網格連
接的節點。

7-3-3 邊緣接點修正

當虛擬接點位於板邊時，要特別注意板邊的三角網格分割，此時需要將頭尾
之外心與位於板邊之三角形其中一邊的中點，做連線如圖 7.11 中的 ab 與 de 兩
線段，接著將 abcdefa 圍成一封閉的曲線。再套用(7-10)至(7-24)的推導，可以把
(7-18)修正為：


  1 V Vn

 H 
ds    ani ( i (ani )
)
s jh i li d ni
(7-25)
Vn Vedge1 Vn Vi V Vedge 2

jhd n,edge1
ln,edge1  
i ,inner port jhd ni
lni  n
jhd n ,edge 2
ln ,edge 2

(7-25)中的路徑的積分將分成兩部分，一部分是位於平面裡的節點；另一部分則
是位於板邊的節點，。

102
 所以在(7-21)中，第 n 點的面積 An 為需要修正為：第 n 點四周虛線以及板邊
圍成的面積，就是 abcdefa 圍成的面積。把修正的部分帶入原先的推導後，可以
得到修正後的板邊電容與電感公式：

A
Cn ( edge )  n ( edge ) (physical portion) (7-26)
h

hd n ,edge
Ln,edge  (7-27)
ln ,edge

Edge of plane
Vedge2
Vi2
ln,edge2
dn,edge2
e d dn,i1
Physical c ln,i1
portion Vi1

Vn f b
a
ln,edge1
dn,edge1
Vedge1
Edge of plane

圖 7.11 板邊電感修正

7-3-4 損耗修正

在真實的情況中，介質與金屬往往會有損耗存在，如欲把介質損耗考慮進模
型中，則只需要把介電常數修正為：

'j'' (1 j tan d ) (7-28)

tan d 為介質的損耗常數，把損耗因子帶入(7-22)後，可以得到：

103
 V V V V V V
j( n ) An tan d ( n ) An  n i lni  n i lnia 0 (7-29)
h h i jhd ni i d ni

又上式可以得知，對於接地層除了有一電容存在外，還有一個與頻率有關的導納
存在，該導納與電容為並聯關係，其值為：

tan d An
Gn  (7-30)
h

關於各項參數在前個小節中均有註明。

而金屬損耗也可以用類似(7.24)的關係式表示出來：

1 d ni t , t c 2
Rni  , a  , c  (7-31)
a lni c , t c 

其中 表示金屬的導電係數，t 表示金屬層的厚度， c 表示肌膚效應的厚度，為

一個與路徑電感串聯的電阻。

將(7-30)與(7-31)的結果帶入模型中，就可以將介質損耗引入整個模型。

7-4 連通柱效應之電感推導

在前個小節中推導出將電源接地平面模型化的一些重要參數，然而這些推導
是基於理想情形-無連通柱的假設下得到的結果。在真實情形下，饋入點或觀察
點(無論是 IC 接腳和去耦合電容等其他會產生穿層情形的結構)皆會利用連通柱
穿層或是連接層與層，而連通柱穿層將會產生徑向電磁波，此效應將會對觀察埠
周圍的電壓產生影響，本小節將針對此效應作推導。

當一個頻率為 的交變電流 I 流經位於電源層與接地層間的連通柱時，會產

生一個以連通柱為中心向外輻射的電磁波，其電場與磁場可以表示成[47]：

k2
Ez A H 0(2) (k ) I (7-32)
j

104
 H AkH1(2) (k ) I (7-33)

其中，

1
A
2akH1(2) (ka )

k 為波數， 為距離連通柱中心的長度，a 為連通柱的半徑， H 0 與 H1 分別表

(2) (2)

示階數為 0 與 1 的第二種型式之 Hankel 函數。

如圖 7.12 所示，當一個頻率為 的交變電流 I 流經連通柱時，連通柱(第 n

個節點)邊緣以及第 i 點之間的電壓差可以利用(7-32)表示出來：

k 2h
Vn Vi ( En Ei )h A ( H 0(2) (ka ) H 0(2) (kd ni )) I (7-34)
j

電壓的參考平面為接地面(下層平面)。再利用 Hankel 函數在 k 趨近於零的近似

將(7-34)化簡：

k 2h 2 ka 2 kd ni
Vn Vi A (1 j ln 1 j ln )I
j  2  2
(7-35)
2
k h 2 d ni
A ( ln ) I
  a

接著，如同(7-14)將磁場的旋度作面積分以求得電流，再利用史托克定理，
將等號磁場旋度作面積分改成磁場對圍繞該區域的線積分，其積分路徑為
abcde.....a：


     


  
  
 1
  
(2)
H d s H dl AkH ( k ) I dl (7-36)
s l l

相同的，利用 Hankel 函數在 k 趨近於零的近似，將(7-36)化簡：

   2 
 
1 2
l
Akj
k 
I 
d l AI l
j

dl
(7-37)
2 1  2 K 1  
jAI   lni  l
 i 
 
d l jAI  d
l 

105
故由連通柱流向第 i 點的電流可以表示成：

2 1  


I ni jAI  
dl (7-38)
lni  ni

將連通柱與第 i 點之間的電壓差除以連通柱流向第 i 點的電流，即可得到兩點間

的阻抗：

k 2 h 2 d ni d
A ( ln ) ln ni
Vn Vi
   a  jh a
 
 (7-39)
2
jA  
1 1

I ni  dlni  dl
 lni  lni  ni

其中(7-39)，積分的部分在經過運算後，會變成只與角度有關的型式，而角度的
大小則與外心連線的張開角度有關，可以參考圖 7.13，所以可以把(7-39)進一步
改寫成：

d ni d
ln ln ni
jh a jh a
Lni ,via effect 

 (7-40)
1  ni

lni


dlni

Lni,via-effect 表示的是觀察埠與觀察埠周圍的第 i 個接點之間考量連通柱效應的路徑

電感。需注意(7-40)中的 ni ，其單位為弧度。

可以觀察出(7-40)是一個電感的型式，並且與(7-24)都有一個正比於 h 的項

存在，差別就在於(7-40)還是一個連通柱半徑，兩點間距與該點所佔夾角的函數。
在使用時需要注意(7-40)只適用於觀察埠(有連通柱)對其附近的接點才成立，若
是單純的虛擬接點與虛擬接點之間的路徑電感，仍需使用(7-24)與(7-27)才正確。

106
 a

dni1 dni4

Ini1 a e Ini4 Vi4

Vi1 b d
lni1 Vn lni4
c
Vi2 Vi3

圖 7.12 連通柱穿層之電壓電流分析

2a

Via
i6 i5
lni5
lni6
ni6 ni5
ni4 lni4
i1 ni1 i4
lni1
ni2 ni3

lni3
lni2
i3
i2
圖 7.13 Lni,via-effect 考量之夾角

7-5 模擬及實驗結果比較

利用前面幾個小節討論出來的結果，本節將針對不同的饋入位置以及不同的
網格切割來做設計，分成的四個例子來做說明。

範例(1)為一對厚度 1.6 mm 之電源接地平面，長與寬均為 50 mm，介電常數

107
為 4.2，介質損耗為 0.02，觀察埠設在(20, 20)與(30, 30)兩點，而兩埠的直徑皆為
1.3 mm，網格的切割方法如同圖 7.14 所示。

範例(2)與範例(1)的結構參數相同，不同點在於網格的切割方法。此例中網
格的切割方法，將針對兩個觀察埠附近作密集的切割，靠近板邊的網格則是與範
例(1)類似，如圖 7.15 所示。

範例(3)與範例(1)、範例(2)的結構參數皆相同，但網格的切割方法則著重於
整個電源接地平面，也就是將點與點之間最長的距離縮短，並與範例(1)、範例(2)
比較其準確度的差異性，網格切法如圖 7.16 所示。

範例(4)一對厚度為 1.6 mm 之電源接地平面，長與寬均為 50 mm，介電常數

為 4.2，介質損耗為 0.02，但觀察埠設在(10, 10)與(14, 11)兩點。此例將可以看出
當觀察埠距離很接近時，傳統方格式網狀等效網路須將整片電源接地平面做細密
的分割，而吾人提出的方法只要在觀察點密集的地方做細密分割即可，網格切法
如圖 7.17 所示，兩者在模擬時間上的差異性將會相當明顯。

圖 7.18(a)與圖 7.18(b)分別表示在範例(1)網格切割下，模型的輸入阻抗與轉
換阻抗結果。其中此模型的觀察埠和四周虛擬接點，考量連通柱下的路徑電感，
可以經由(7-39)計算出約為 3.4987 nH (若無考慮連通柱效應，使用(7-24)計算出的
路徑電感只有 2.0106 nH)。模擬結果和全波模擬軟體 Zeland IE3D 在第一個共振
模態(TM10，1.46 GHz)有著不錯的一致性，第二個共振模態(TM11，2.07 GHz)已
很接近但是仍舊有偏差。

接下來，吾人採用範例(2)網格切割方法，將觀察埠周圍分割較為細密，其
模型的輸入阻抗與轉換阻抗模擬結果分別如圖 7.19(a)與圖 7.19(b)所示。在虛擬
接點變密集的情形下，範例(2)網格切法明顯比範例(1)網格切法在準確度上有著
明顯的改善，第二個共振模態已經非常接近了，並且把準確度一口氣提升至第二
個共振模態以及第三個共振模態之間(約 2.3 GHz 左右)。而在範例(2)網格切法
中，觀察埠與四周虛擬接點，考量連通柱效應產生的路徑電感經計算出來約為
2.6115 nH 左右。

而範例(3)網格切法延續範例(1)網格切法，將觀察埠附近的網格細密度推廣

108
到整個電源接地平面，其模型的輸入阻抗與轉換阻抗模擬結果分別如圖 7.20(a)
與圖 7.20(b)所示。比較起前兩種網格切法，此種切法的準確度，無論在輸入阻
抗或是轉換阻抗，皆可以到達第三個共振模態(TM20，2.86 GHz)，甚至趨近於 3
GHz，對於一般的電源完整度問題而言，套用此網格切法去對於整片電源接地平
面做分割，已經很足夠。在範例(3)網格切法中，觀察埠與四周虛擬接點，考量
連通柱效應產生的路徑電感經計算出來約為 3.0551 nH 左右。

而在實驗方面，因以上三種結構的觀察埠皆相同，故實驗皆為同一種，並利
用中心直徑為 1.3 mm 的 SMA 接頭作為與網路分析儀的橋樑，實際洗出的電路
板如圖 7.21 所示。在扣除掉 SMA 的接頭效應後，可以發現圖 7.18~圖 7.20 中模
擬的結果和實驗的結果相當的一致。美中不足的是實驗結果在低頻的零點會有相
當些微的偏移(較模擬的低)，這是可能是由於接頭效應扣除不完全。造成電容電
感值較大一些，使得共振點比較低。

從以上三個不同網格切法的模擬結果來看，網格的粗細會直接影響模型的準
確度，網格越細密，則模型準確的頻率會越高。而局部細密的網格雖然可以提升
準確性以及頻寬，但是效果有限。真正要將準確性有效率的往高頻推移，則要從
整片電源接地平面中最大的網格下手(或點與點間最長的距離)。因為從物理機制
的角度來看，共振的頻率是與電源接地平面的尺寸有著直接的關係，而且當共振
出現時，是整片電源接地平面在共振，不是侷限於某些部分共振，所以要用整片
的角度來分析網格，而不是局部。

所以當要對一個電源接地平面作模型化時，需要將點與點之間的最長邊控制
在某個範圍，一旦有某一段距離特別長時，可能就會造成模型的結果有偏差。以
波長的角度來看：

 c 1
dlongest  0  (4-41)
N r f 0 N

dlongest 為點與點之間最長距離， 0 與 f 0 分別表示在觀察範圍裡的最小波長與最

高頻率，N 則表示要將最小波長作 N 等份作為點與點之間的最長距離。在經驗

上， N 4 就可以達到不錯的效果；換句話說，點與點的距離至少要在四分之

109
一波長以下才能符合基本要求。

關於最後一種結構，其模型的輸入阻抗與轉換阻抗模擬結果分別如圖 7.22(a)
- 7.22(c)所示。此種結構中，點與點之間最長的距離為 15.8 mm，而範例(3)結構
則為 14.1 mm，故兩者能夠達成的準確度是差不多的。而在範例(4)的結構中，若
是以方格式網狀等效電路來分析，因為兩個觀察埠相當接近的緣故，所以需要將
x 軸做 50 等份(1 mm/格)，y 軸做 50 等份(1 mm/格)，才能精確的分割到觀察埠，
若以一台 Pentium4 3GHz，記憶體 2 Gigabytes 的電腦，使用電路模擬軟體
Microwave Office 來作計算，方格式網狀等效電路需要花費約 1 分鐘，而吾人的
方法只需要花費約 2 秒，若是要模擬更大或是切割更細密的結構，則兩者在計算
時間上差距會更加明顯。在範例(4)網格切法中，觀察埠與四周虛擬接點，考量
連通柱效應產生的路徑電感皆不相同，經計算出來的值如表 7-1 所示。

而在量測方面，實際洗出的電路板如圖 7.23 所示。量測的結果也與模擬的

結果相當吻合，而連通柱產生影響也一併的可以在量測的結果中看到。

最後，吾人將幾種常見用來分析電源接地平面的方法，包括全波模擬 Ansoft
HFSS、Zeland IE3D、FDTD[48]、空腔模型、方格式網狀等效電路以及本章探討
的方法，針對頻域響應、時域響應、SPICE 相容性、準確度、計算時間以及適用
之結構形狀，作一比較，結果如表 7-2 所示。各種方法都有其優缺點，最重要的
兩個關鍵即在於模擬時間以及準確度，而本章探討的方法則是在符合限制的情形
下，於模擬時間和準確度中間取得了一個良好的平衡點，也是其他幾種方法無法
達成的。

110
 50
(0,50) (20,50) (50,50)
17 20
18 19

15 6 1.3 2 7 16

50
13 4 1 1.3 5 14

10 11
9 12
(0,0) (20,0) (30,0) (50,0)
: The ports of pin/decoupling capacitors
: The virtual ports Unit:mm

圖 7.14 範例(1)網格分割圖

50
(0,50) (15,50) (30,50) (50,50)
30 33
31 32

29

26 27 28
25
21 22 23
2 24
17 18 19 20
50

16

12 1
13 14 15
11
8 9 10
7

4 5
3 6
(0,0) (20,0) (35,0) (50,0)
: The ports of pin/decoupling capacitors
: The virtual ports Unit:mm

圖 7.15 範例(2)網格分割圖

111
 50
(0,50) (10,50) (30,50) (50,50)
38 43
39 40 41 42

32 37
33 34 35 36

30 31
25 2 29
26 27 28
50 22
23 24
17 1 21
18 19 20

15 16
9 14
10 11 12 13

5 7
3 8
4
(0,0) (20,0) 6 (40,0) (50,0)
: The ports of pin/decoupling capacitors
: The virtual ports Unit:mm

圖 7.16 範例(3)網格分割圖

50
(0,50) (15,50) 37 38 (50,50)
35 39
36

29 34
30 31 32 33

24 26 28
25 27
50

23
20 21
22
7 6
17 18 19
2
15 1 5 16
8

3 4
12
9 14
(0,0) 10 11 (30,0) 13 (50,0)
: The ports of pin/decoupling capacitors
: The virtual ports Unit:mm

圖 7.17 範例(4)網格分割圖

112
 1000

100
Self-impedance (Ohm)

10

1
Z11, Equivalent model result
(Without correction term of via)
Z11, Equivalent model result
0.1 (With correction term of via)
Z11, Full-wave simulation result (IE3D)
Z11, Measurement
0.01
0 1 2 3
Frequency (GHz)

圖 7.18(a) 範例(1)網格分割下，輸入阻抗模擬結果與量測比較

1000
Z12, Equivalent model result
(Without correction term of via)
Z12, Equivalent model result
Transfer-impedance (Ohm)

(With correction term of via)

Z12, Full-wave simulation result (IE3D)

100 Z12, Measurement

10

1
0 1 2 3
Frequency (GHz)

圖 7.18(b) 範例(1)網格分割下，轉換阻抗模擬結果與量測比較

113
 1000

Self-impedance (Ohm) 100

10

1
Z11, Equivalent model result
(Without correction term of via)
Z11, Equivalent model result
0.1 (With correction term of via)
Z11, Full-wave simulation result (IE3D)
Z11, Measurement
0.01
0 1 2 3
Frequency (GHz)

圖 7.19(a) 範例(2)網格分割下，輸入阻抗模擬結果與量測比較

1000
Z12, Equivalent model result
(Without correction term of via)
Z12, Equivalent model result
Transfer-impedance (Ohm)

(With correction term of via)

100 Z12, Full-wave simulation result (IE3D)
Z12, Measurement

10

0.1
0 1 2 3
Frequency (GHz)

圖 7.19(b) 範例(2)網格分割下，轉換阻抗模擬結果與量測比較

114
 1000

100
Self-impedance (Ohm)

10

1
Z11, Equivalent model result
(Without correction term of via)
Z11, Equivalent model result
0.1 (With correction term of via)
Z11, Full-wave simulation result (IE3D)
Z11, Measurement
0.01
0 1 2 3
Frequency (GHz)

圖 7.20(a) 範例(3)網格分割下，輸入阻抗模擬結果與量測比較

1000
Z12, Equivalent model result
(Without correction term of via)
Z12, Equivalent model result
Transfer-impedance (Ohm)

(With correction term of via)

Z12, Full-wave simulation result (IE3D)

100 Z12, Measurement

10

1
0 1 2 3
Frequency (GHz)

圖 7.20(b) 範例(3)網格分割下，轉換阻抗模擬結果與量測比較

115
 圖 7.21 範例(1)~範例(3)實驗示意圖

Z11, Equivalent model result

(Without correction term of via)
Z11, Equivalent model result
1000 (With correction term of via)
Z11, Full-wave simulation result (IE3D)
Z11, Measurement

100
Self-impedance (Ohm)

10

0.1
0 1 2 3
Frequency (GHz)

圖 7.22(a) 範例(4)網格分割下，輸入阻抗模擬結果與量測比較

116
 1000

Transfer-impedance (Ohm) 100

10

1
Z12, Equivalent model result
(Without correction term of via)
Z12, Equivalent model result
0.1 (With correction term of via)
Z12, Full-wave simulation result (IE3D)
Z12, Measurement
0.01
0 1 2 3
Frequency (GHz)

圖 7.22(b) 範例(4)網格分割下，轉換阻抗模擬結果與量測比較

Z22, Equivalent model result

(Without correction term of via)
Z22, Equivalent model result
1000 (With correction term of via)
Z22, Full-wave simulation result (IE3D)
Z22, Measurement

100
Self-impedance (Ohm)

10

0.1
0 1 2 3
Frequency (GHz)

圖 7.22(c) 範例(4)網格分割下，輸入阻抗模擬結果與量測比較

117
 表 7-1 範例(4)網格分割產生的路徑電感(連通柱周圍)

L12 L13 L14 L17 L18

Inductance
(nH) 2.158 2.6115 60.1141 3.0939 2.6115

L24 L25 L26 L27

Inductance
(nH) 3.8739 3.8739 2.1397 8.8796

圖 7.23 範例(4)實驗示意圖

表 7-2 各種模型方法之優劣比較圖
Full-wave Proposed
(HFSS, IE3D) FDTD Cavity model Lump- circuit method
Freq.-domain
Response Yes Yes*1 Yes Yes Yes
Time-domain
Response No Yes No Yes Yes
SPICE
compatibility No*2 No*2 No*2 Yes Yes
Accuracy
Excellent Excellent Good Good Good
Time
consumption Large Large Large Medium Small
Shape Any Rectangular Rectangular
(2-dimension) Any shape shape*3 shape shape Any shape

*1：富立葉轉換。
*2：部分商用軟體可直接讀取 S 參數作 SPICE 模擬，如 HSPICE。
*3：需利用方格作近似。

118
7-6 模型化之設計準則

在利用本章之方法對一個電源接地平面作模型化時，有下列幾點準則需要注
意：

1)點與點之間最長的距離需滿足(7-41)中頻率與波長的關係，另外 N 值大小
會在準確度與計算時間上有著互易的關係，取捨時需注意。

2)在做三角網格分割時，避免鈍角三角形的情形出現，因為鈍角三角形的外
心會落在三角形之外，會造成真實情形與推導中的近似關係間的誤差量加大，造
成準確度不佳。

3)虛擬接點的擺置，除了讓點與點之間的距離縮短外，在結構的轉角處也需
要擺放，才能充分的將原本結構透過模型表現出來。

119
 第八章 接地雜訊之模擬及抑制

8-1 應用於破碎電源接地平面之模型化

在上一章中，本文探討了對於規則形狀(矩形)之電源接地平面的模型化。但
在實際上，尤其是在產業界中，設計的多層金屬板中結構的電源接地平面，常常
是不規則形狀，而破壞電源層與接地層的來源有相當多，其中比較常見的像是：

1)穿層連通柱產生的清潔環(anti-pad)：在多層金屬板結構中，因線路數量與
金屬板面積的緣故，在佈線上為了避免信號線在同一層產生交錯，就必須仰賴著
連通柱穿層至另一信號層，而連通柱又為了不和電源層或接地層接觸，便會在電
源層或接地層上產生一個環形之清潔環，造成電源接地平面的破壞。

2)區分不同位準之直流電源：由於電路中許多元件需要的直流驅動電壓不
同，導致此電路需要提供多種不同的直流偏壓，但因成本的考量，在設計多層金
屬板結構時層數通常是越少越好，故造成會有多種不同的直流偏壓共存同一電源
層，此時，便需要破壞電壓層的金屬結構使兩種不同直流偏壓的電源分離。

3)隔離島(Isolation island)：在整個電源層及接地層中，必定會有某些區塊的
雜訊成份比較高，為了不讓這些雜訊透過電源層及接地層傳播到整個電路，故要
使用隔離島破壞電源接地平面將雜訊較多的區塊獨立出來。

除了以上幾種為比較常見破壞電源接地平面完整性的結構外，仍有許多情形
會造成電源層與接地層的不完整，本文不多做贅述。而上一個章節使用的模型不
單單能夠使用在矩形電源接地平面，更可以將不完整的電源接地平面模型化。以
圖 8.1 為例，這樣的一個電源接地平面除了外圍右上角被破壞之外，內部更是被
挖出一個洞，其參數分別為：厚度為 1.6 mm 之電源接地平面，其餘尺寸則需參
考圖 8.1，介電常數為 4.2，介質損耗為 0.02，觀察埠設在(20, 35)與(40, 10)兩點，
兩觀察埠的直徑皆為 1.3 mm。將前一章的理論方法套用到圖 8.1 的結構上，並且
經過連通柱效應補償之後，得到的模擬結果如圖 8.2(a)-(c)，從這三張結果的全波
模擬部分可以看出，當電源接地層受到破壞，共振的頻率開始改變，像是原先第

120
一個共振模態(TM10，1.46 GHz)，已經降到 1.25 GHz 左右，而在 1.5 GHz 附近，
也多出了一個非矩形共振模態的共振效應。也說明了當電源接地層受到破壞後，
其共振頻率點無法再以公式有效的推估出來，使得要抑制此電路的接地雜訊會更
加棘手。

此外，從圖 8.2(a)-(c)也可以驗證先前推導的理論，是適用在圖 8.1 這種破碎

的結構。在 2 GHz 之前的共振模態，不但可以描述出來，而且頻率點也相當的
精準；在 2 ~ 3 GHz 共振模態雖然也有描述出來，但在準確性上就相對的比較差。
若要改善此現象，需要將(7-39)中的 N 值提高或是將頻率加高。

而在實驗方面，利用 FR-4 以及網路分析儀量測，在扣掉 SMA 接頭效應後，

可以看出量測與模擬的結果以及連通柱補償後的模型在 2 GHz 前也是相當穩合
的，實驗電路板如圖 8.3 所示。

30mm
(0,50) 33 34 (30,50)
32 35

30 31
5 6
1

v
3 4
50mm

29 28
23
24 25 26 27
22

18
20mm

19 20 21 9 10
2 17

7 8
12
11 16
(0,0) (15,0) 13 14 15 (50,0)

: The ports of pin/decoupling capacitors

: The virtual ports Unit:mm

圖 8.1 破碎不完整平面之網格分割圖

121
 Z11, Equivalent model result
(Without correction term of via)
1000 Z11, Equivalent model result
(With correction term of via)
Z11, Full-wave simulation result (IE3D)
Z11, Measurement
100
Self-impedance (Ohm)

10

0.1
0 1 2 3
Frequency (GHz)

圖 8.2(a) 破碎不完整平面之輸入阻抗模擬結果與量測比較

1000

100
Transfer-impedance (Ohm)

10

1
Z12, Equivalent model result
(Without correction term of via)
Z12, Equivalent model result
0.1 (With correction term of via)
Z12, Full-wave simulation result (IE3D)
Z12, Measurement
0.01
0 1 2 3
Frequency (GHz)

圖 8.2(b) 破碎不完整平面之轉換阻抗模擬結果與量測比較

122
 Z22, Equivalent model result
(Without correction term of via)
Z22, Equivalent model result
1000 (With correction term of via)
Z22, Full-wave simulation result (IE3D)
Z22, Measurement

100
Self-impedance (Ohm)

10

0.1
0 1 2 3
Frequency (GHz)

圖 8.2(c) 破碎不完整平面之輸入阻抗模擬結果與量測比較

圖 8.3 破碎不完整平面之實驗圖

123
8-2 結合基因演算法最佳化及等效電路之接地雜訊抑制

在本節中，吾人將利用第七章建立的模擬與第六章的基因演算法做一個整
合，針對一個破碎不完整的電源接地平面做去耦合電容位置的最佳化。

以前一節的結構為例：厚度為 1.6 mm 之電源接地平面，其餘尺寸則需參考

圖 8.1，介電常數為 4.2，介質損耗為 0.02，觀察埠設在(20, 35)與(40, 10)兩點，
兩觀察埠的直徑皆為 1.3 mm。在做了適當的網格切割後，運用基因演算法使去
耦合電容位置達到最佳化。

圖 8.4(a)與(b)分別表示觀察埠(20, 35)的輸入阻抗與兩觀察埠間的轉換阻抗
曲線，從圖 8.4 中可以發現無論是在輸入阻抗或是轉換阻抗皆有明顯的下降，分

別 4.57 與 2 左右。而圖 8.5 也表示了去耦合電容使用的情形，主要使用的電

容還是集中在寄生電感較小的兩種去耦合電容，與第六章的結果相同。

5
Z11, Self-impedance after optimization
Z11, Full-wave simulation result (SIwave)
4
Self-impedance (Ohm)

0
0 0.4 0.8 1.2 1.6 2
Frequency (GHz)

圖 8.4(a) 破碎平面之去耦合電容最佳化輸入阻抗結果

124
 10
Z12, Transfer-impedance after optimization
1
Z12, Full-wave simulation result (SIwave)
Transfer-impedance (Ohm) 0.1
0.01
0.001
0.0001
1E-005
1E-006
1E-007
1E-008
1E-009
1E-010
0 0.4 0.8 1.2 1.6 2
Frequency (GHz)

圖 8.4(b) 破碎平面之去耦合電容最佳化轉換阻抗結果

表 8-1 破碎平面之去耦合電容之使用數量

Type of Capacitor Capacitance(F) ESL(H) ESR(Ohm) Amount

1 470n 600p 4m 0

2 220n 400p 20m 0

3 22n 260p 69m 8

4 1n 260p 44m 40

5 470p 450p 102m 0

125
 14 17 20 23 26
x
4 4 4 4 4 41
12th 11th 10th 9th 24th
3 4 4 4 4 38
13th 2nd 1st 8th 23th
feeding point 4 4 4 4 35
14th 3rd 7th 22th
y 4 4 4 4 3 32
15th 4th 5th 6th 21th
z b 3 4 4 4 3 29
16th 17th 18th 19th 20th
y

16 3 4 4 4 4
12th 11th 10th 9th 24th
h 13 3 4 4 4 4
e x 13th 2nd 1st 8th 23th
10 4 4 4 4
a 14th 3rd 7th 22th
7 4 4 4 4 3
15th 4th 5th 6th 21th
:feeding point 4 4 4 4 3 4
16th 17th 18th 19th 20th
:possible decap point x
y 34 37 40 43 46

圖 8.5 破碎平面之去耦合電容分布圖

126
 第九章 結論

現今，隨著高速數位電路設計的趨勢愈來愈往高頻、低電壓、電路高密集度
發展，訊號切換的暫態時間愈來愈短以及系統位元數也愈來愈高，因此在層板內
部的接地雜訊效應由低頻至數 GHz 的影響已不能再被忽略，因此吾人才針對接
地雜訊抑制的相關議題，進行完整地理論分析與提出抑制設計。

首先在第二章針對接地雜訊產生的原因以及現階段相關的抑制方法作了一
些基本的介紹，並且更進一步介紹了近幾年在國際各大研討會相當熱門的共平面
式與嵌入式的電磁能隙結構，同時討論並比較其於接地雜訊抑制上的工作原理與
相關運作機制。

對於內嵌式電磁能隙結構的設計，在第三章提出一實用性高的單位結構之等
效模型設計公式，並對於完整頻帶的設計以及縮小化的螺旋型 EBG 架構皆發展
出一有效且實用的設計方法與流程，同時藉由實際結構尺寸的改變來驗證其準確
性。

在第四章則是對於內嵌式電磁能隙結構完整的佈局方式提出了有效面積設
計的準則以及針對實際結構不同參數的改變，以及一些等效模型所忽略的參數
(ex.連通柱饋入點與穿孔連通柱)等的影響作相關分析與討論，來分析等效電路模
型的可適用範圍，並且透過頻域的分析來觀察整個止帶的變化是否符合關係式所
預期。

第五章則將論文中前半部份所提出內嵌式電磁能隙結構相關的設計方法與
技術實際應用於高速數位電路系統的設計整合上，提出一系統化的分析方法，結
合現有電路板常見的抑制接地雜訊的方法，像是開槽線與去耦合電容，來達到一
由 DC 至數 GHz 的寬頻(Wide-Band)雜訊抑制效果。最後藉由實驗結果，驗證吾
人在第三章與第四章所提出之 EBG 結構與設計和佈局方法與模擬所得到的結論
符合，並且藉由頻域的量測，可以確信藉由適當地設計 EBG 結構以及結合開槽
線架構，可得到一由低頻至 5GHz 的寬頻雜訊抑制的效果。

在第六章為探討去耦合電容的最佳化，吾人利用了快速空腔模型與基因演算
法，得到了有效抑制雜訊以降低目標阻抗的結果。也比較了去耦合電容有無寄生

127
效應的差別，使模擬的結果能夠與真實的設計結果更加吻合。

接下來在第七章對於電源接地平面的模型化的問題，提供了一個具有彈性且
適用性佳的模型，可以針對任意二維電源接地層結構做模型化；且在計算速度
上，也大幅改善至其他方法達不到的高效能，對於講求效率的設計者與分析者來
說，是一項相當有創新性的模型。此外，在連通柱的修正項方面，將連通柱的效
應準確的以解析解的方式提出，對於佈滿連通柱的印刷電路板中，更是能將原模
型修正到與真實情況相同。對於不同網格甚至是破碎不完整之電源接地平面，無
論是在本文提出的模型、全波模擬軟體與實驗中，結果均相當一致，更顯示了本
計畫所提出之模型的準確度。

在第八章將在第七章所提出之模型與第六章提出之基因演算法作結合，達成
了在破碎不完整之電源接地平面的接地雜訊抑制，進一步的將本計畫案的研究成
果與產業界的實際結構做一有效的連接，更突顯出此模型在設計及分析中的價
值。

吾人該計畫，從分析接地雜訊的成因原理探討開始，針對目前學界熱門討論
的電磁能隙結構提出完整頻帶的設計方法與縮小化的螺旋型 EBG 架構，並且藉
由結合目前高速數位電路板中常見的雜訊抑制機制，可有效達到一 DC 至數 GHz
的寬頻雜訊抑制效果。另外，對於電源接地平面的模型化問題，成功地提出一相
當有創新性的模型，能夠有效率且準確地分析接地雜訊的問題。對於現在與未來
高速數位信號傳送的需求，以期能夠提供一個穩定且乾淨的電氣分佈系統(power
distribution system)，確保整個電路在高速數位電磁的系統中依然維持訊號與電源
的完整性。

128
 參考文獻
[1] 2003 International Technology Roadmap for Semiconductors (ITRS),
http://www.itrs.net/
[2] C. W. Ho, D. A. Chance, C. H. Bajorek, and R. E. Ac ost
a ,“Thethin-film module
as a high- pe r
for ma nces emi conduc t
orpa c kage,
”IBM J. Res. Develop., vol. 26,
pp. 286-296, May 1982.
[3] G.A.Ka topis,“ De lt
a-I noise specification for a high-performance computing
ma c hine,”Proc. IEEE, vol. 73, pp. 1405-1415, Sept. 1985.
[4] Y.Che n,Z.Wu,A.Ag rawa l,Y.Li u,a ndJ .Fang ,“Mode l
ingofde lta-I noise in
dig i
ta le l
e ct
roni cs pa ckaging ,
” 1994 IEEE Multi-Chip Module Conf., pp.
126-131, Santa Cruz, CA, March 1994.
[5] S. Van den Berghe, F. Olyslager, D. De Zutter, J. De Moerloose, and W.
Te mme rma n,“ Studyofg r
oundbounc ec ausedbypowe rplaner e sona nces,”
IEEE Trans. Electromagn. Compat., vol. 40, pp. 111-119, May 1998.
[6] C.T.Wu,G.H.Shi ue ,S.M.Li n,a ndR.B.Wu,“ Compos it
ee f
fec t
son
reflections and groundbounc ef orsigna llinethroug has plitpowerpl a ne,”IEEE
Trans. Adv. Packag., vol. 25, pp.297-301, 2002.
[7] J.Choi ,S.Chun,N.Na ,M.Swa mi natha n,andL.Smi th,“ Ame thodol ogyf or
the placement and optimization of decoupling capacitors for Gigahertz
sys t
e ms ,
”13t hI nt’Conf .VLS IDe s
ign, pp. 156-161, 2000.
[8] R. K. Ulrich and L. W. Schaper, Integrated Passive Component Technology.
New York：IEEE and Wiley Intersci., 2003
[9] J. M. Hobbs, H. Windlass, V. Sindaram, S. Chun, G. E. White, M. Swaminathan,
andR.Tumma l
a,“ Simul t
ane ouss wi t
chi ngnoi s
es uppress i
onf orhi ghs peed
syst
e msus inge mbe ddedde coupling,”Proc. 51st Electronic Comp. Technol.
Conf., 2001, pp.339-343.
[10] C.T.Wua ndR.B.Wu,“ Two-dimensional finite-difference time-domain method
combined with open boundary for signal integrity issues between isolation
isl
ands ,”IEEE 11th Topical Meeting Elect. Perform. Electron. Packag., pp.
283–286. 2002.
[11] Y.Je ong ,H.Ki m,J .Ki m,J .Pa rk,a ndJ .Kim,“ Analysisofnoi sei solat
ion
methods on split power/ground plane of multi-layer package and PCB for low
ji
ttermi xe dmodes ystem,”2003 IEEE Proc. Topical Meeting Elect. Perform.
Electron. Packag., pp.199-202. Oct. 2003.
[12] J.S.Pa k,J .Le e ,H.Ki m,a nd J .Ki m,“ Pre dic
tion a nd verif
ication of
power/ground plane edge radiation excited by through-hole signal via based on
balanc edTLM a ndvi ac ouplingmode l,
”2003 IEEE Proc. Topical Meeting Elect.
Perform. Electron. Packag., pp.181-184. Oct. 2003.

129
[13] R.Abha ria ndG.V.El eft
heri
ades ,“Me t
allo-dielectric electromagnetic bandgap
structures for suppression and isolation of parallel-plate noise in high-speed
circuits,
”IEEE Trans. Microwave Theory Tech., vol. 51, pp. 1629-1639, June
2003.
[14] T.Ka mg aing and O.M.Ra ma hi,“ A nove lpowe rpl ane with integrated
simultaneous switching noise mitigation capability using high impedance
surface,”IEEE Microw. Comp. Lett., vol. 13, pp. 21-23, Jan. 2003
[15] T.L.Wu,Y.H.Li n,a ndS.T.Che n,“ Anove lpowe rpla neswi t
hl ow r adiat
ion
and broadband suppression of ground bounce noise using photonic band-gap
structures,”IEEE Microw. Compon. Lett., vol. 14, no. 7, pp. 337–339, Jul. 2004.
[16] T.L.Wu,C.C.Wa ng,Y.H.Li n,T.K.Wa ng ,a ndGe orgeCha ng ,”A novel
power plane with super-wideband elimination of ground bounce noise on high
speed circuits,
”IEEE Microw. Compon. Lett., vol.. 15, no. 3, March 2005
[17] T.L.Wu,T.K.Wa ng ,,”Embe dde dpowe rpl anewi thul tr
a-wide stop-band for
simultaneously switching noise on high-s peedc i
rcuit
s,”Electron. Lett., vol. 42,
pp:213 –214, Feb. 2006
[18] K.S.Ye e,“ Nume ricalsolution of initial boundary value problems involving
Ma xwe ll
’sequations in isotropic me
dia ,
”IEEE Trans. Antennas Propagat., vol.
14, pp. 302-307, May 1966.
[19] 張恆嘉，接地時域雜訊的量測與模擬，國立臺灣大學碩士論文，民國九十
一年六月.
[20] L.D.Smi th,R.Ande rson,a nd T.Roy ,“ Powerpl a neSPI CE mode lsa nd
simul atedpe r
forma ncef orma ter
ialsa ndg eome t
ri
es,”IEEE Trans. Adv. Packag.,
vol. 24, pp. 277-287, Aug. 2001.
[21] I.Nova k,“ Re ducings imul t
a neouss wit
c hingnoisea ndEMIon ground/power
pl anesbydi ssipat
ivee dget e rmination,”IEEE Trans. Adv. Packag., vol. 22, pp.
274-283, Aug. 1999.
[22] G. T. Lei, R.W. Techentin, P. R. Hayes, D. J. Schwab,a ndB.K.Gi lber
t,“ Wa ve
\model solution to the ground/power plane noise problem, ”IEEE Trans. Instrum.
Meas., vol. 44, pp. 300-303, Apr. 1995.
[23] G.T.Le i,R.W.Te chentin,a ndB.K.Gi lbe rt
,“High-Frequency Characterization
of Power/Ground-Pl aneSt ruc t
ures,”IEEE Trans. Microwave Theory Tech., vol.
47, pp. 562-569, May 1999.
[24] M.Xua ndT.H.Hubi ng ,“ Es t
ima ti
ngt hePowe rBusI mpeda nceofPr i
nt ed
Ci rcuitBoa rdswi thEmbe dd edCa pac i
tanc e,
”IEEE Trans. Adv. Packag., vol. 25,
pp. 424-432, Aug. 2002.
[25] Y.-J. Kim, H.-S. Yoon, S. Lee, G. Moon, J. Kim, and J.-K.We e,“Anefficient
path-based equivalent circuit model for design, synthesis, and optimization of

130
 power distribution networks in multilayer printed circuit boards,”IEEE Trans.
Adv. Packag., vol. 27, pp. 97-106, Feb. 2004.
[26] H.Che n,J .Fa ng,a nd W.Sh i
,“ Eff ec
tivedecoupling radius of decoupling
capa ci
tor.”IEEE 9th Topical Meeting Elect. Perform. Electro. Packag., pp.
277-280, Oct. 2001
[27] B.Ar cha mbe aulta ndS.Connor ,“Theeffect of decoupling capacitor distance on
printed circuit boards using both frequency and time domain ana lysi
s ,
”IEEE
13th Topical Meeting Elect. Perform. Electro. Packag., pp. 650-654, Oct. 2005.
[28] D. Pozar, Microwave Engineering, 2nd ed., New York: Wiley, 1998.
[29] S.V. den Berghe, F. Olyslager, D. De Zutter, J De Moerloose, and W.
Te mme r ma n,“ Studyoft heg roundbounc ec a
usedbypowe rplanesr esonanc e,”
IEEE Trans. Electromagn. Compat., vol. 40, no.2, pp.111-119, May 1998.
[30] Ansoft, High Frequency Structure Simulator Version 9.1 (www.ansoft.com).
[31] K. -B. Wu, A. -S. Liu, G. -H. Shiue, C. -M. Lin, R. -B. Wu, "Optimization for the
locations of decoupling capacitors in suppressing the ground bounce by Genetic
Algorithm", Progress Electromagn. Res. Symp. (PIERS), Hangzhou, China
2005.
[32] L. Yang, Z. Feng, F. Chen, and M. Fan, “ A nove lc ompa c telect
roma gne t
ic
band-gap (EBG) structures and its application in microstrip antenna arrays,”
IEEE Trans. Microwave Theory Tech., vol 53, pp183-190, Jan 2005.
[33] S.Sha hpa r
ni aa ndO.M.Ra ma hi,“ Si mplea nda cc uratecircuit models for high-
impe danc es urfac
e se mbedde di n pr int
e dc i
rc ui
tboa rds,” IEEE Antenna
Propagat. Symp., 2004.
[34] H. W. Johnson, High-Speed Signal Propagation: Advanced Black Magic,
Prentice Hall, 2003, ch.5
[35] 孫瑞伯，多層連通柱結構的等效模型擷取與時域分析，國立台灣大學碩士
論文, 2004 年 6 月
[36] S. Shahparnia a nd O.M.Ra ma hi,”A s impl ea nd e ff
ective mode lf or
electroma g neti
cba ndga ps t
ructurese mbe dde dinpr i
nte dcir
cuitboa rds”IEEE
Microw. Wireless Comp. Lett., vol. 15, no. 10, Oct. 2005.
[37] J.Le e ,H.Ki m,a nd J .Ki m,“ High di electric constant thin flim EBG
power/ground network for broadband suppression of SSN and radiation
emi ssions,”IEEE Microw. Wireless Comp. Lett., vol. 15, pp. 505-507, Aug.
2005,.
[38] S.Sha hpar ni
aa nd O.M.Ra ma hi,“ Mi ni
a tur
iz ede lect
roma gneti
c ba ndg ap
structures for ultra-wide band switching noise mitigation in high-speed printed
circuitboa rdsa nd pa ckages,” IEEE 13th Topical Meeting Elect. Perform.
Electro. Packag., pp. 211-214, Oct. 2004

131
[39] Microwave Studio Version CST 5.1, (www.cst.com)
[40] G.Che n,K.Me l
de,J .Pr inc e“ The Appl i
cations ofEBG s t
ruc ture
si n
Powe r/
Gr oundpl anepa irSSN s uppressi
on”IEEE 13th Topical Meeting Elect.
Perform. Electro. Packag., pp. 207-210, Oct. 25-27 2004
[41] R.L.Ha upt,“ Anintroduction to genetic algorithms for ele ctr
oma gneti
cs ,
”IEEE
Antennas Propagat. Mag., vol.37, pp. 7-15, April 1995.
[42] J. M. Johnson and Y. Rahmat-Sa mii,” Ge netic algorithms in engineering
electr
oma gne t
ics,”IEEE Antennas Propagat. Mag., vol. 39, pp. 7-21, Aug.
1997.
[43] SIwave, Ansoft Corporation. (www.ansoft.com).
[44] A.Be nall
a,a ndK.C.Gupt a,“ Fastercomputation of Z-matrices for rectangular
segments in planar microstrip ci rcui
ts,
”IEEE Trans. Microwave Theory Tech.,
vol. MTT-34, pp. 733-736, June 1986
[45] Microwave Office, Applied Wave Research, Inc. (web.appwave.com).
[46] IE3D, Zeland Software, Inc. (www.zeland.com)
[47] R. F. Harrington, Time-Harmonic Electromagnetic Fields, McGraw-Hill. 1961,
Ch. 5.
[48] ApsimFDTD, Applied Simulation Technology, Inc. (www.apsimtech.com).
[49] D. Sievenpiper, L. Zhang, R. F. J. Broas, N. G. Alexopolous, and E. Yablonovitch,
“Hig h-impedance electroma gne tics urfaceswi t
haf orbi
dde nf reque ncyba nd,”
IEEE Trans. Microwave Theory Tech., vol. 47, pp. 2059–2074, Nov. 1999.
[50] Sha hpa r
nia,S. ,Ra ma hi,a nd O. M. ,“ Electromag net
ici nter
fe r
ence( EMI )
reduction from printed circuit boards (PCB) using electromagnetic bandgap
str
uc tures
,”IEEE Trans. Electromagn. Compat., vol. 46, pp. 580–587, Nov.
2003.

132
 參加亞洲微波會議出國報告書
撰寫人：沈澤旻
民國九十七年九月十一日

參加會議經過及與會心得

本 次 出 國 是 參 加 2007 亞 太 微 波 會 議 (2007 Asia-Pacific Microwave

Conference)，主要是進行投稿論文的口頭報告。

這次的會議是在泰國曼谷舉行，會議的地點在曼谷市區的 Grant Hyatt 舉

行，會議的時間由 12/11~12/14，其中 12/11 為註冊日，正式的論文發表是

12/12~12/14。

去程於 12/9 的上午，由桃園中正國際機場出發，經過三四個小時的航程，

班機直達泰國，一出機場大門即可搭乘計程車前往市區的旅館，約略半個多小時

即可抵達，曼谷市區內有三條捷運線，由所住宿的旅館到會議現場，只要一次轉

乘就可以到達，還算方便。

參加研討會情形

這次會議，我們所投稿的論文需進行口頭報告，大會安排我們報告的場次為

12/13，上午 10:20 進行的 waveguide device 議程來報告，一早就由旅館出發，

前往會場做準備。這次報告的內容主要是利用低溫共燒陶瓷所合成的矩形波導共

振腔結構，來設計 30GHz 的帶通濾波器，濾波器彼此是使用槽線耦合的，我們於

此結構再加上一連通柱耦合結構，不但能增加濾波器的頻率選擇度，亦能縮小電

路面積，符合電子產品輕薄短小與高品質的目標。由於之前已經參加會議口頭報

告的經驗，所以並不會太緊張，回答了幾個問題之後，就順利完成這次的報告了。
 這次除了我們自己的口頭報告以外，也參加了其他的議程，像是平面微波濾

波器、超寬頻濾波器、耦合器、被動電路與天線等。另外，也參加論文海報張貼

的會場，面對面直接與論文作者溝通，不但可以更瞭解論文的細節，也能藉此練

習英文口說的能力。經由參與這次的會議，讓我們可以瞭解目前世界各國在微波

領域的研究趨勢，以及面對各個問題的解決方案，這對我們之後的研究方向與方

法會有很大的助益。

然而這次會議舉辦於 Grant Hyatt 裡頭，會場的空間並不是很大，比較熱門

的場次，一下子就充滿了人，很難再擠進去，是比較可惜的地方。

其他活動

除此之外，亦參加了大會的歡迎會以及晚宴，看到大會所安排的一些傳統的

泰國表演，以及泰國古代的故事，可以讓我們更瞭解這個古國的歷史，十分有趣，

大會所安排的泰國菜也很和胃口。

另外，在會議之外的時間，我們也抽空到昭坡耶河附近的景點晃晃，其中大

皇宮最令人印象深刻，每棟建築都十分富麗堂皇。

攜回資料

論文光碟一份。
 APMC 心得報告
電波組 R95942082 錢鴻億
這次有機會參加 APMC 出國報告，還蠻高興的！這次是我第一次出國報告，
心情雖然緊張，但也多了一股興奮。因為沒有經驗以及要在大家面前用英語報
告，我在事前不斷的演練以及修改講稿，不禁讓我想到專題討論的預演真的很有
用，因為真正在泰國上台報告時，台下的人還比較少，心情上也因為有了預演的
經驗而比較輕鬆，有預演過真的有差！
這次 APMC 是在泰國舉辦，會場是在凱悅飯店。在會議的期間，看到不少
原本只是 PAPER 上看過或者是聽說過的名人，這種近距離的接觸讓我多了份真
實感，真正感覺到我要在這種國際場合下報告。在正式報告時，因為多了預演的
經驗，報告也多了份自信，過程還算順利，報告後的發問也還在預料當中，加上
主席也人很好的幫忙回答，一場二十分鐘的報告順利完成！
因為機會難得，除了自己報告外，也聽了許多場不同主題的報告。報告人除
了來自台灣、大陸外，還包括日本、韓國、泰國等不同國家，這讓我想到雖然國
家不同母語不同，卻藉著國際上的通用語言—英文—使不同國籍的人能夠溝通，
著實神奇！出國的這幾天，深深領悟到英文真的很重要，重要性不是在於會多少
單字文法，而是在於可以與人溝通！幾場報告聽下來，發現報告人回答不出問
題，通常都是聽不懂問題或者是不知道如何用英文回答，而這些問題其實都蠻基
本的，這現象凸顯出英文的重要性！
除了語言的體悟之外，也看到許多報告提出不一樣的觀點跟設計方法，讓我
在看問題的角度上寬廣了許多，這次參加 APMC 實在是獲益良多！
 參加亞太微波會議(APMC)心得

陳柏均

本次出國主要是為了在亞太微波會議上發表本實驗室投稿之兩

篇論文。亞太微波會議一直是亞太地區微波領域規模最大的研討會，

涵蓋內容廣泛，參加人數眾多，主要與會者來自台灣、日本、南韓、

中國、新加坡等等。而此次舉辦會場在泰國曼谷市中心的凱悅飯店。

這次去參加亞太微波會議，主要心得來自三個方面：

一、 見到了一些所讀過的論文作者，以及一些微波領域方面的名

人，比如說這次有看到 Itoh、KeWu、Leizhu，都是在論文上看

到的人物，能親眼見到本人，感覺滿新奇的。

二、 這次討論主題非常多，我也挑了自己感興趣的去參加，可以

看到自式自樣有趣的想法，並知道最新的技術，以及大家研究

的現況等等，感覺到很有收穫。

三、 出國開會讓我感覺到語言的重要，面對不同國家的人，要溝

通還是只得用英文，雖然台灣人的英文聽起來應該還是比日韓

的人清楚，但是想要很流利的和別人溝通想法的話我卻還有困

難，所以英文的確是必須好好唸才行。

總而言之，這次出國開會讓我深深感到了自己的不足，激發了我努

力向上的動力，我感到很有收穫。也感謝國科會的補助讓我有這次出

國學習的機會。
 參加國際微波會議(IMS)報告

陳柏均

本次出國主要是為了協助台灣大學電信所在 2008 國際微波會議參

與展出的攤位。而此次舉辦會場在美國喬治亞州亞特蘭大市(Atlanta,

GA)中心的世界會議中心(World Congress Center)。

去程時由桃園國際機場先飛香港，於香港轉機至紐約，再由紐約轉

至亞特蘭大。回程時則反過來。這次的航程也見識到了美國國內航空

的誤點狀況。日後若要在美國境內轉機，需多加一些緩衝時間才保險。

第一天(6/16)下午就先到達展場進行布置的工作。此次為了展場攜

帶去的有十二張成果展示的全開海報，若干電路實品，以及成果展示

手冊數百本。由於展場並無提供布告欄，我們只能將海報以膠帶黏在

攤位後的布幕上，花了數小時才告佈置完成。

第二天展場開始後就見識到了 IMS 的盛況，全世界作微波的大公

司都參與了展出，人數眾多，場面相當的熱鬧。而在參與展出的學校

方面，喬治亞理工學院，伊利諾大學，麻省大學，佛羅里達大學等等。

在學校的展示部分，我個人是覺得台灣大學在這次的成果展示上是最

充實的，並且詢問度也很高，準備的手冊很快就發完了，之後可以多

印一些。

這次的參展，感覺台大在微波領域的成果的確是相當的豐碩，不過
卻是比較偏向各個元件的設計研究，在整合系統方面略顯不足，我想

也許可以將一部份的心力轉移至系統的整合上，台灣的製程能力是有

目共睹，如 MMIC，LTCC，這些都是很好的利器，可以幫助我們開

發出強大的系統。我想若能朝這方向發展，可預期有可觀的成果。