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연결선의 Signal Integrity 테스트 시간 감소를 위한

새로운 패턴 생성기
(A Novel Pattern Generator to Reduce Testing Time
for Signal Integrity on Interconnects)
이근수 김용준 박현태 손현욱 강성호
연세대학교 전기전자공학부

Abstract

As more cores and modules are integrated in a single chip with advanced chip manufacturing technology, testing signal
integrity on the chip interconnects needs much effort due to complicate coupling capacitances and mutual inductances. In
this paper, a new test pattern generator based on multiple transition(MT) fault model is proposed for testing signal
integrity. The proposed pattern generator reduces the test application time dramatically without loss of test quality.
Keywords : signal integrity, multiple transition fault model, pattern generator

Ⅰ. 서 론 는 표준 경계 주사 셀을 수정하여 MT 테스트 패턴의

생성시간을 줄여서 효율적인 signal integrity 테스트 수
최근에 반도체 제조 기술이 발전하면서 많은 코어와 행 방법을 제시하지만, 경계 주사의 특성상 테스트 시
모듈을 하나의 칩에 집적하는 것이 가능해졌다. 이에 간이 상대적으로 오래 걸린다는 단점을 가진다. 반면
따라 칩 내부의 연결선이 많아지면서 연결선의 신호 간 BIST 기반의 연구는 MT 테스트 패턴의 중복 패턴을
의 복잡한 간섭 효과와 상호 유도에 따른 signal 크게 줄여 효율적인 테스트 방법을 제시하지만, 같은
integrity(SI) 문제가 점차 설계 및 테스트 분야에서 대 테스트 벡터가 여러 번 생성된다는 단점을 가진다.
두되었다. Signal integrity는 회로에서 연결선의 신호가 본 논문은 MT 고장 모델을 기반으로 signal
올바른 값을 보전하는 정도를 나타내는 척도이다[1]. integrity 테스트 패턴을 최적화한다. 이 논문에서는 먼
Signal integrity 손실이 일정 허용범위를 넘어서면 에 저 MT 고장 모델 기반의 테스트 패턴 분석을 통해 패
러나 성능저하를 일으켜서 칩의 신뢰도를 떨어뜨리므로 턴이 천이하는 일정한 규칙을 발견한다. 그리고 그것을
최근에 signal integrity에 대한 활발한 연구가 이루어지 이용하여 패턴을 최적화하고 최적화된 테스트 패턴을
고 있다[2][3][4]. 생성하는 새로운 SI 테스트 패턴 생성기를 제안한다.
현재까지 signal integrity를 테스트하는 많은 기법들
이 연구되어 왔다. 이들 중에는 간섭 현상과 상호 유도
를 고려하여 최대 신호 손실을 일으키는 multiple Ⅱ. 제안하는 MT 테스트 패턴 생성기
transition(MT) 고장 모델을 기반으로 하는 것들이 있
는데 이 중에서 MT 테스트 패턴의 특성을 이용하여 1. 제안하는 MT 패턴 생성기법
각각 경계 주사 기반[2]과 BIST 기반[3]으로 SI 테스트 MT 테스트 패턴은 victim line과 aggressor line에
방법을 제시한 두 연구가 있다. 경계 주사 기반의 연구
2

대해 모든 가능한 천이를 고려하는 패턴이다[2]. m이

연결선의 수라고 할 때, victim의 가지 수와 victim의 4
가지 천이 양상 그리고 모든 aggressor의 경우를 곱한
수인  ×  ×  개의 패턴이 필요하다. 또 각 패턴


은 2개의 테스트 벡터로 이루어지므로 총

××× 개의 테스트 벡터가 필요하다. 그림


1은 세 연결선 시스템의 MT 테스트 패턴을 보여준다.

이 경우 m은 3 이므로 총 96개의 테스트 벡터가 필요
하다.

그림 2. 제안하는 MT 테스트 패턴 (세 연결선 시스템)

Fig. 2. Proposed MT test patterns (3 interconnect system)
칸 마다 하나의 테스트 벡터가 있고 위아래의 두 테
스트 벡터를 연달아서 내보내면 하나의 테스트 패턴이
된다. 이 때 총  개의 seed가 필요하므로 이 경우에


는 4개의 seed가 필요하다. 각 seed에서 모든 비트의

천이와 서로 다른 1 비트를 제외한 천이가 전반부에서
한 번, 후반부에서 또 한 번, 차례로 두 번 연달아서 일
어나면 모든 테스트 패턴이 만들어 진다. 그래서 기존
의 방법으로는 중복을 제외하고도 총 32개의 패턴과 64
개의 테스트 벡터가 필요했던 것이 각각의 테스트 벡터
를 이어서 사용하기 때문에       ·  = 

  ·  에 의해서 36개의 테스트 벡터만으로



32개의 테스트 패턴을 모두 만들어 낼 수 있다.

그림 1. MT 모델이 제시하는 세 연결선 시스템에서의 모
든 테스트 패턴
Fig. 1. All test patterns on a three interconnect system 2. MT 테스트 패턴 생성기
that the MT models provide
그림 1의 패턴을 분석해보면 각 victim에서 음영이
된 부분의 패턴이 중복되는 것을 알 수 있다. 그것은 그
패턴들이 victim과 상관없이 모든 비트를 천이시키는
패턴이기 때문이다. 또한 음영이 되지 않은 부분의 경
우에는 천이되지 않는 비트가 하나씩 존재한다. 이 경
우에는 1 비트가 천이되지 않는 패턴이 victim에 따라
각각 8개씩 세 쌍이 있고 중복되는 패턴을 제외하면 모
든 비트가 천이하는 패턴도 8개라는 사실을 유념하며
패턴을 보면 이들을 합칠 수 있다는 사실을 알 수 있다.
각 패턴들을 최대한 합하여 중복되는 테스트 벡터를 최 그림 3. 제안하는 MT 테스트 패턴 생성기
소화하면 그림 2와 같은 테스트 패턴을 얻을 수 있다. Fig. 3. Proposed MT test pattern generator
 3

그림 3은 제안하는 MT 테스트 패턴 생성기의 구조 표 2. 하드웨어 overhead의 비교

를 나타낸다. 테스트 패턴 생성기는 m-1 비트 카운터 Table 2. Comparisons of hardware overheads
와 m+2 비트 쉬프트 레지스터 그리고 직접 테스트 패 # of Lines Hardware overhead (# of NAND gate)
턴을 만드는 출력부분 이렇게 크게 세 부분으로 나눌 n m [2] [3] Proposed method
수 있다. 그 중에서 m-1 비트 카운터는 seed를 만들고 4 424 134 145
m+2 비트 쉬프트 레지스터는 천이방법을 결정한다. 패 8 56 424
424
165
196
177
209
턴 생성기는 다음과 같은 방식으로 동작한다. 7 424 227 241
먼저  개의 seed는 그림 왼쪽 아래의 카운터에 4 848 134 145
16 56 848 165 177


서 생성된다. 이 seed는 Bm+1 비트가 0이 될 때 MUX를 848 196 209

통해 입력이 된다. 그리고 각 패턴에서 각 비트를 천이 7 848 227 241
시킬 것인가 시키지 않을 것인가는 XOR게이트를 이용 4 1696 134 145
하여 각 비트의 쉬프트 레지스터의 값에 따라서 결정한 32 56 1696
1696
165
196
177
209
다. 1이면 천이가 일어나고 0이면 일어나지 않는다. 7 1696 227 241
패턴 생성기의 동작은 쉬프트 레지스터의 출력에 의 여기서는 n은 전체 연결선 수를 의미하고 m은 앞에
해 결정된다. Bm+1 비트가 0일 때 seed가 들어오고 어떤 서와 같이 SI 테스트를 하는 연결선 수를 의미한다. 표
비트의 쉬프트 레지스터의 값이 0이면 그 비트는 천이 2에서 확인할 수 있듯이 경계 주사 기반의 연구에서 제
하지 않는다. 그리고 하나의 seed에 대해서 m+1번의 시된 방법은 n에 비례하여 하드웨어가 증가하는 반면에
천이형태가 2번 반복되면 카운터가 업데이트 되면서 다 기존 BIST 기반 연구와 제안하는 MT 테스트 패턴 생
음 seed가 들어가게 된다. 표 1에 쉬프트 레지스터의 성기는 오직 m에 비례하는 것을 확인할 수 있다. 제안
출력에 따른 패턴 생성기의 동작이 정리되어 있다. 하는 패턴 생성기는 경계 주사 기반의 연구보다 훨씬
표 1. shift register의 출력에 따른 패턴 생성기의 동작 적은 하드웨어 오버헤드가 요구되고, BIST 기반의 연
Table 1. Operations according to each shift register output 구에 대해서는 약간의 하드웨어가 추가된다. 여기서 연
Shift register outputs 결선의 오버헤드는 고려하지 않는다.
bm+1 bm bm-1 ～ b0 Operations
0 1 111…111 Seed update 표 3. MT 테스트 패턴 생성 시간 비교
1 0 111…111 Transitions on all bits Table 3. Comparisons of MT test pattern generation time
1 1 ～011…111 Transitions except the
111…110 bit specified as 0
# of Lines MT pattern generation time (cycle)
n m [2] [3] Proposed method
4 896 160 14
이 논문에서 제안한 패턴 생성기가 생성해낸 패턴들 8 56 2560 384 36
의 테스트 결과를 확인하기 위해서 이를 지원하는 테스 6912 889 88
트 패턴 관찰 하드웨어 구조의 제시가 필요하다. 제안 7 17920 2048 208
4 1408 160 14
한 테스트 패턴 생성기는 기존 연구[5]에서 제시된 16 56 3840 384 36
response compactor를 함께 사용하여 구현이 가능하다. 9984 889 88
7 25088 2048 208
4 2432 160 14
32 56 6400
16128
384
889
36
88
Ⅲ. 실험 결과 및 성능 비교
7 39424 2048 208
제안하는 MT 테스트 패턴 생성기의 유효성을 검증 각 테스트 방식의 패턴 생성 시간 비교는 표 3에 제
하기 위해서 하드웨어 오버헤드와 테스트 패턴 생성시 시된다. 패턴 생성시간을 비교하기 위해서는 기존의 SI
간을 기존 방식과 비교하였다. 하드웨어 오버헤드를 비 테스트 방법에서 패턴이 생성되는 시간을 각각 고려해
교하기 위해서 Synopsis Design Analyzer를 사용하였 보아야 한다. 기존의 패턴 생성시간을 구하기 위한 식
고, 그 결과가 표 2에 제시되고 있다. 은 아래와 같다[2][3]. 그리고 제안하는 패턴 생성기의
4

패턴 생성시간을 구하기 위한 식도 그 아래에 제시된 Signal Integrity," IEEE Circuit and Devices
다. Magazine, pp. 7-10, November, 1999.
(1) [2] M. Tehranipour, N. Ahmed and M. Nourani,
      ·     ·   
"Multiple Transition Model and Enhanced
     ·    (2) Boundary Scan Architecture to Test
(3) Interconnects for Signal Integrity," Proceedings
of 21st International Conference on Computer
       ·   

표 3에 정리된 결과처럼 제안하는 MT 테스트 패턴 Design, pp. 554- 559, October, 2003.
생성기를 사용함으로써 패턴 생성시간을 현격하게 줄일 [3] Y. Kim, M. Yang, "An Effective Test Pattern
수 있다. 경계 주사 구조는 m 뿐만이 아니라 n의 영향 Generation for Testing Signal Integrity," 15th
을 크게 받기 때문에 n이 증가하면서 패턴 생성 시간이 Asian Test Symposium, pp. 279-286, November,
급격하게 증가한다. BIST 구조도 패턴 생성 시간을 줄 2006.
이기는 하지만 제안하는 MT 패턴 생성기의 약 10배에 [4] M. Attarha, M. Nourani, "Test Pattern
Generation for Signal Integrity Faults on Long
해당하는 시간이 걸린다. 따라서 실제 칩에서와 같이 Interconnects," Proceedings of 20th IEEE VLSI
더 많은 수의 연결선에서 테스트 패턴 생성시간을 고려 Test Symposium, pp. 307-312, May, 2002.
한다면 그 차이는 훨씬 커질 것이라 예상한다. [5] Mohammad H. Tehranipour, "Testing SoC
Interconnects for Signal Integrity Using
Extended JTAG Architecture", IEEE
Transactions on Computer-aided Design of
Ⅳ. 결 론 Integrated Circuits and Systems, Volume 23,
Issue 5, pp. 800- 811, 2004.
SI 테스트는 연결선 사이의 영향을 테스트하기 때문
에 집적도가 매우 높아진 최근에는 특히 중요한 연구
분야 중의 하나이다. 본 논문에서는 SI 테스트를 효율
적으로 하기 위한 MT 테스트 패턴 생성기법을 제안하
고 이 패턴을 생성할 수 있는 MT 테스트 패턴 생성기
의 구조를 제안하였다. 실험 결과에서 알 수 있듯이 제
안한 MT 테스트 패턴 생성기는 기존의 경계 주사 방
식에 비해서는 훨씬 적은 하드웨어 오버헤드와 테스트
시간만을 사용하여 SI 테스트를 수행할 수 있다는 것을
확인할 수 있다. 그리고 BIST 방식에 비해서는 하드웨
어 오버헤드는 약간 커졌지만 테스트 패턴 생성 속도가
기존 방식의 10배에 달하므로 기존 방식보다 좋은 성능
을 낸다고 말할 수 있다.

Acknowledgement

본 논문은 IDEC(IC Design Education Center)의

CAD tool 지원을 받은 것임.

참고문헌

[1] Green, L., "Understanding the Importance of