01 Uvod

Arhitektura i organizacija
namenskih računara
Katedra za elektroniku
Arhitektura i organizacija namenskih računara- 2022/23 1
prof dr Lazar Saranovac
K1.
J.L. Hennessy, D.A. Patterson
Computer Architecture, A quantitative approach,
Sixth Edition, 2019 Elsevier Inc.
K2.
D.A. Patterson, J.L. Hennessy
Computer Organization and Design, The Hardware/Software Interface: RISC-V Edition,
2018 Elsevier Inc.
K3.
Sarah Harris, David Harris
Digital Design and Computer Architecture RISC-V Edition,
2022 Elsevier Inc.
1
K1 – Chapter 1
Zadatak sa kojim se projektant računara suočava je složen:

1. odrediti koji parametri su važni za novi računar
2. projektovanje računara kako bi se maksimalno iskoristile performanse i energetska efikasnost
uz zadržavanje troškova, snage i dostupnosti.
Ovaj zadatak ima mnogo aspekata, uključujući dizajn skupa instrukcija, funkcionalnu
organizacija, logički dizajn i implementaciju.
Implementacija može obuhvatiti dizajn integrisanih kola, pakovanje, napajanje i hlađenje.

Optimizacija dizajna zahteva poznavanje veoma širokog spektra tehnologija, od kompajlera
i operativnih sistema do logičkog dizajna i pakovanja.
Pre nekoliko decenija, termin arhitektura računara generalno se odnosio samo na dizajn skupa
instrukcija. Drugi aspekti kompjuterskog dizajna su se zvali implementacija, često insinuirajući da
je implementacija nezanimljiva ili manje izazovna.
Posao arhitekte ili dizajnera je mnogo više od dizajna seta instrukcija.
Tehničke, tehnološke, prepreke u drugim aspektima projekta mogu biti, i verovatno su izazovniji
od onih u dizajnu samog ISA – Instruction Set Architecture
Koristimo termin arhitektura skupa instrukcija (ISA) za programerski vidljivi skup instrukcija.
ISA služi kao granica između softvera i hardvera.
RISC-V („RISC Five“) je moderan skup RISC instrukcija razvijen na Univerzitetu Kalifornije, Berkli,
koji je postao besplatan i otvoren. Projektovan i usvojen kao odgovor na zahteve industrije.
Pored kompletnog softverskog paketa (kompajleri, operativni sistemi i simulatori), postoji nekoliko
hardverskih implementacija RISC-V slobodno dostupnih za upotrebu u ASIC ili FPGA čipovima
2
Implementacija računara ima dve komponente: organizaciju i hardver.
Termin organizacija uključuje aspekte računara na visokom nivou dizajna, kao što su memorijski
sistem, memorijska interkonekcija i dizajn procesora ili CPU.
CPU (Central Processing Unit) - centralna procesorska jedinica, gde su aritmetika, logika,
grananje i koja realizuje i kontroliše prenos podataka.
Termin mikroarhitektura se takođe koristi umesto organizacije.

Na primer, dva procesora sa istom ISA, ali različite organizacije su AMD Opteron i Intel Core i7.
Oba procesora implementiraju skup instrukcija 80x86, ali imaju veoma različite organizacije
paralelizma izvođenja instrukcija i keša.
Hardver se odnosi na specifičnosti računara, uključujući detaljni dizajn logike kao i

tehnologiju pakovanja računara.
Često niz računara sadrži računare sa identičnom ISA i sa veoma sličnom

organizacijom, ali se razlikuju po detaljnoj implementaciji hardvera.
Na primer, Intel Core i7 i Intel Kseon E7 su skoro identični, ali nude različite taktove i
različite memorijske sisteme, čineći Kseon E7 efikasnijim za serverske računare.
3
Arhitekte računara moraju dizajnirati računar tako da ispuni funkcionalne zahteve
kao i ciljeve cene, snage, performansi i dostupnosti.
Često arhitekte moraju odrediti i koji su to funkcionalni zahtevi, što može biti veliki
zadatak. Zahtevi mogu biti specifične karakteristike inspirisane tržištem.
Aplikacioni softver obično definiše izbor određenih funkcionalnih zahteva

određujući kako će se računar koristiti.
Ako postoji veliki broj programa za određenu ISA, arhitekta može odlučiti da novi
računar treba da implementira postojeći skup instrukcija.
Prisustvo velikog tržišta za određenu klasa aplikacija može podstaći dizajnere da

ugrade odgovarajuće zahteve kako bi računar učinilo konkurentnim na tom tržištu.
Arhitektura Organizacija
Šta radi računar Kako radi računar
Veza između hardvera i softvera Komponente koje čine vezu
Funkcionalnost sistema Kako su tačno povezani delovi sistema

da bi se ostvarila funkcionalnost
Instrukcije, načini adresiranja, registri … Realizacija arhitekture
Prvo se definiše Realizuje na osnovu arhitekture
Apstrakcija na visokom nivou Dizajn na niskom nivou, komponenti
Logika Fizičke komponente
Von-Neumann Architecture
Harvard Architecture Organization of a single Accumulator.
Instruction Set Architecture Organization of general registers
Micro-architecture Stack organization
System Design
4
Organizacija i arhitektura računara je proučavanje unutrašnjeg rada, strukture i implementacije
računarskog sistema.
Arhitektura u računarskom sistemu, kao i bilo gde drugde, odnosi se na spoljašnje vizuelne atribute
sistema.
Spoljašnji vizuelni atributi, u kompjuterskoj nauci, znače način na koji je sistem vidljiv logici
programa (ne ljudskim očima!).
Organizacija računarskog sistema je način praktične implementacije koji rezultira realizacijom

arhitektonskih specifikacija računarskog sistema.
Uopštenije rečeno, arhitektura računarskog sistema se može smatrati katalogom alata dostupnih
svakom operateru koji koristi sistem, dok će organizacija biti način na koji je sistem strukturiran
tako da se svi ti katalogizirani alati mogu koristiti i efikasno.
Da se podsetimo
Digitalna elektronika 1 i 2
0
t0 t
U trenutku t0 desila se promena sa 0 na 1
Uzlazna ivica
0
t0 t
U trenutku t0 desila se promena sa 1 na 0
Silazna ivica
0
t0 t
U trenutku t0 desila se promena
Ne interesuje nas koja, bitna je sama promena
Arhitektura i organizacija namenskih računara - 2022/23 10
10
5
Da se podsetimo
1 1
Z Z
0 0
t0 t t0 t
U trenutku t0 desila se promena sa 0 U trenutku t0 desila se promena iz
u stanje visoke impedanse na liniji stanje visoke impedanse na liniji u 0
1 1
Z Z
0 0
t0 t t0 t
U trenutku t0 desila se promena sa 1 U trenutku t0 desila se promena iz
u stanje visoke impedanse na liniji stanje visoke impedanse na liniji u 1
1 1
Z Z
0 0
t0 t t0 t
U trenutku t0 linija prelazi u stanje visoke impedanse U trenutku t0 linija izlazi iz stanje visoke impedanse
11
Da se podsetimo
I I I
1 1 1
0 0 0
t t t
Promena signala I izaziva
promenu signala O Promena signala I izaziva Promena signala I izaziva
promenu signala O promenu signala O
O O O
1 1 1
0 0 0
tp t tp t tp t
Promena signala O kasni u odnosu na promenu
signala I za vreme tp Promena signala O kasni u odnosu na promenu Promena signala O kasni u odnosu na promenu
signala I za vreme tp signala I za vreme tp
ITD…
12
6
Da se podsetimo
I I I
1 1 1
0 0 0
t t t
Stanje, nivo, signala I
definiše stanje signala O Stanje, nivo, signala I Stanje, nivo, signala I
definiše stanje signala O definiše stanje signala O
O O O
1 1 1
0 0 0
tp t tp t tp t
Promena signala O kasni u odnosu na promenu
signala I za vreme tp ako postoji promena Promena signala O kasni u odnosu na promenu Promena signala O kasni u odnosu na promenu
signala I za vreme tp ako postoji promena signala I za vreme tp ako postoji promena
ITD…
13
Da se podsetimo - stanje visoke impedanse, otvoreni drejn, …
Zajednička
linija
Zajednička
D1
linija
VDD VDD
D2 P P
2 4
. „KRATAK SPOJ“
. D1 D2
.
1 3
N N
Dn
Crveno D1=0 (radi 2), D2=1 (radi 3)

Zabranjeno
Plavo D1=1 (radi 1), D2=0 (radi 4)
14
7
Zajednička MASTER Zajednička

linija ... linija
D1
D1
VDD
P
D2
E D2
A E Y
A E Y A Y
A 0 Z
A 1 A
. .
. .
N . .
Dn
Trostatičko kolo Dn
Kola sa stanjem visoke impedanse na izlazu
Lokalna kontrola Globalna kontrola
MORAJU SE ZNATI PRAVILA!!!
15
Zajednička
linija
VDD D1
A Y D2
A Y OD
0 Z A Y
1 0 .
OD = OC
.
N
.
Dn
Kolo sa otvorenim drejnom R
Kolo sa otvorenim kolektorom Vdd
Pull up
otpornik
16
8
Z -> 1 Vdd
Pull up
Zajednička RPU otpornik Zajednička
linija linija
Z -> 0 RPD Pull down

otpornik
Vdd
Zajednička Pull up
RPU
linija otpornik
Terminacija linija
RPD Pull down
otpornik
17
Još jedna mogućnost izlaska na zajedničku liniju
MASTER Zajednička
linija
MUX
D1
D2 Primenljivo unutar SoC-a

Blisko rastojanje
. Trostatički baferi spori
.
.
Dn Naši budući primeri preko trostatičkih kola i Z

Ideje i principi su isti
Globalna kontrola Samo je realizacija drugačija
18
9
Da se podsetimo
x(t) y(t)
x(t) x(t)
=1 =1
=0 =0
t t
Uočiti
y(t) y(t)
=1 =1 p – propagation
H – high
=0 =0
L – low
t1 t2 t tpHL tpLH t
tpHL - kašnjenje izlaznog signala u odnosu na promenu ulaznog signala prilikom prelaska IZLAZNOG signala sa „nivoa“ H na L
tpLH - kašnjenje izlaznog signala u odnosu na promenu ulaznog signala prilikom prelaska IZLAZNOG signala sa „nivoa“ L na H
H = 1, L = 0
19
Zapamtiti 𝑡𝑝𝐻𝐿 ≠ 𝑡𝑝𝐿𝐻
Uvešćemo pojam i srednjeg kašnjenja = kašnjenje logičkog kola

𝑡𝑝𝐻𝐿 + 𝑡𝑝𝐿𝐻
𝑡𝑝 =
2
i radi jednostavnosti posmatranja nekih pojava smatrati
𝑡𝑝𝐻𝐿 = 𝑡𝑝𝐿𝐻 = 𝑡𝑝
A onda često pogrešno razmišljanje za sve slučajeve
x(t)
=1
Signal na izlazu će biti isti samo zakašnjen?

=0
GLIČ y(t)
t
Dolazi do promene izlaznog signala, trajanja,
=1 a moguće da se neće ni pojaviti!
Zavisi od
Trajanje signala PREMA kašnjenjima
=0
tp t
20
10
Šta su u stvari inženjerski vremena tpHL i tpLH
x(t)
=1
=0
t
0 ili 1
y(t) Promena izlaznog signala može da se desi i ranije
=1 ali se SIGURNO dešava posle vremena tpHL odnosno tpLH
=0
tpHL tpLH t
Sigurno 0 Sigurno 1
Znači ovo su MAKSIMALNA vremena posle kojih smo sigurni u stanje izlaznog signala
Stvarno kašnjenje logičkog kola će zavisti od napajanja, temperature, starosti komponente, …
ali neće biti veće od tpHL odnosno tpLH .
Za isto logičko kolo stvarna kašnjenja su promenljiva!
Proizvođač ova vremena specificira za TIP logičkog kola.
Znači invertori koje je neki proizvođač napravio imaće ova MAKSIMALNA kašnjenja. SVI.
Ali svaki pojedinačno može da ima realna kašnjenja koja su različita od primerka do primerka.
21
Da se podsetimo
D(t)
tsu – setup time
koliko mora da su signali na D ulazu
stabilni pre pojave aktivne ivice takta
NA PRIMER – min 20ns
D Q t
Može da bude i duže ali ne sme kraće
CLK(t)
th – hold time
koliko mora da su signali na D ulazu
CLK stabilni posle pojave aktivne ivice takta
tsu th t NA PRIMER – min 10ns
Q(t) Može da bude i duže ali ne sme kraće
tp – propagation time
koliko je kašnjenje izlaznog signala Q
t
tp posle pojave aktivne ivice takta
NA PRIMER – max 5ns
Može da bude i kraće ali sigurno nije duže
22
11
Da se podsetimo
Sinhrono sa …
U istom trenutku?
CLK CLK
=1 =1
=0 =0
t t
X X
=1 =1
=0 =0
t1 t2 t tp1max tp2max t
NEMOGUĆE CLK „prouzrokuje promenu“ signala X i

znamo maksimalno vreme za koje će se ta
promena desiti u odnosu na CLK
23
Paralelni registar
InputD0 InputD1 InputD2 InputDn-1
D Q D Q D Q D Q
CLK CLK CLK CLK
Write
OutputD0 OutputD1 OutputD2 OutputDn-1
InputD0 InputD1 InputD2 InputDn-1
Write
OutputD0 OutputD1 OutputD2 OutputDn-1
24
12

01 Uvod

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

01 Uvod

Uploaded by

Copyright:

Available Formats

Arhitektura i organizacija

Zadatak sa kojim se projektant računara suočava je složen:

Implementacija može obuhvatiti dizajn integrisanih kola, pakovanje, napajanje i hlađenje.

ISA služi kao granica između softvera i hardvera.

Termin mikroarhitektura se takođe koristi umesto organizacije.

Hardver se odnosi na specifičnosti računara, uključujući detaljni dizajn logike kao i

Često niz računara sadrži računare sa identičnom ISA i sa veoma sličnom

Aplikacioni softver obično definiše izbor određenih funkcionalnih zahteva

Prisustvo velikog tržišta za određenu klasa aplikacija može podstaći dizajnere da

Veza između hardvera i softvera Komponente koje čine vezu

Funkcionalnost sistema Kako su tačno povezani delovi sistema

Prvo se definiše Realizuje na osnovu arhitekture

Apstrakcija na visokom nivou Dizajn na niskom nivou, komponenti

Logika Fizičke komponente

Organizacija računarskog sistema je način praktične implementacije koji rezultira realizacijom

Da se podsetimo - stanje visoke impedanse, otvoreni drejn, …

Crveno D1=0 (radi 2), D2=1 (radi 3)

Zajednička MASTER Zajednička

MORAJU SE ZNATI PRAVILA!!!

Da se podsetimo - stanje visoke impedanse, otvoreni drejn, …

Z -> 0 RPD Pull down

Još jedna mogućnost izlaska na zajedničku liniju

D2 Primenljivo unutar SoC-a

Dn Naši budući primeri preko trostatičkih kola i Z

Zapamtiti 𝑡𝑝𝐻𝐿 ≠ 𝑡𝑝𝐿𝐻

Uvešćemo pojam i srednjeg kašnjenja = kašnjenje logičkog kola

A onda često pogrešno razmišljanje za sve slučajeve

Signal na izlazu će biti isti samo zakašnjen?

NEMOGUĆE CLK „prouzrokuje promenu“ signala X i

InputD0 InputD1 InputD2 InputDn-1

CLK CLK CLK CLK

OutputD0 OutputD1 OutputD2 OutputDn-1

InputD0 InputD1 InputD2 InputDn-1

OutputD0 OutputD1 OutputD2 OutputDn-1

You might also like