11:16 21/11/2023 [21/11] BÀI THU HOẠCH CUỐI GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ MẠCH TÍCH HỢP"

P" CÙNG ADTECHNOLOGY & SNST…

[21/11] BÀI THU HOẠCH CUỐI

GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ
MẠCH TÍCH HỢP"
CÙNG ADTECHNOLOGY & SNST
VIETNAM
Thân chào các bạn Sinh viên,

Để làm cơ sở tính điểm chuyên đề, các bạn sinh viên khi tham gia chương trình cần phải
thực hiện bài thu hoạch cuối giờ đầy đủ. Ban tổ chức sẽ giúp tổng hợp câu trả lời, kết quả
và gửi lại cho Khoa, thầy cô bộ môn để làm cơ sở đánh giá học phần chuyên đề doanh
nghiệp của các bạn.

Lưu ý:

Thời gian hoàn thành bài thu hoạch: 1 tiếng tính từ khi chương trình kết thúc.

💌 Mọi thắc mắc về chương trình vui lòng liên hệ qua email:
workshopero@hcmute.edu.vn hoặc page ERO: https://www.facebook.com/erohcmute

🌐 Cảm ơn các bạn. Chúc các bạn hoàn thành bài thu hoạch thật tốt.

Trân trọng./.

Email *

21161190@student.hcmute.edu.vn

https://docs.google.com/forms/d/e/1FAIpQLSdXR5KLcLxKw7GCsBhB40hKZEqH4CnmSb_Wg3b8EzjivG_sZw/viewscore?viewscore=AE0zAgAtJnaY… 1/6
11:16 21/11/2023 [21/11] BÀI THU HOẠCH CUỐI GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ MẠCH TÍCH HỢP" CÙNG ADTECHNOLOGY & SNST…

PHẦN 1: THÔNG TIN SINH VIÊN

1. Họ và tên *

Lê Trần Thái

2. MSSV *

Các bạn lưu ý, chỉ những bạn có điểm danh đầu giờ mới thực hiện được form bài thu hoạch
này. Trong trường hợp các bạn không điểm danh vui lòng thực hiện bài thu hoạch theo link
sau: https://forms.gle/oq62NnaPc5oYTuCv6

21161190

PHẦN 2: BÀI THU HOẠCH CUỐI CHUYÊN ĐỀ

Kết quả của bài thu hoạch sẽ được gửi cùng với giấy chứng nhận tham gia chuyên đề được
sau khi chương trình kết thúc

Câu 1: Which part in IC advantaged nodes cost much investment? *

a. Design.

b. Embedded software.

c. Mask.

d. Yield ramp-up.

https://docs.google.com/forms/d/e/1FAIpQLSdXR5KLcLxKw7GCsBhB40hKZEqH4CnmSb_Wg3b8EzjivG_sZw/viewscore?viewscore=AE0zAgAtJnaY… 2/6
11:16 21/11/2023 [21/11] BÀI THU HOẠCH CUỐI GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ MẠCH TÍCH HỢP" CÙNG ADTECHNOLOGY & SNST…

Câu 2: Which part in IC design that Vietnam’ Engineer well-participated in? *

a. RTL design, System Specification, Synthesis, PnR, STA, Testing&Packaging.

b. RTL design, Synthesis, DFT, PnR, STA, PV, IP design, Testing & Packaging.

c. Architecture design, RTL design, System specifications, Synthesis, DFT, PnR, STA,
PV, IP design, Testing & Packaging, Fabrication.

d. Architecture design, RTL design, System specifications, Synthesis, DFT, PnR, STA,
PV, IP design, Testing & Packaging.

Câu 3: What is Synthesis? *

a. Synthesis transforms the simple RTL design into gate level netlist.

b. Synthesis helps to specify all constraints to gate level netlist.

c. Synthesis supports testing chip before fabrication.

d. Synthesis transforms the simple RTL design into gate level netlist with all the
constraints as specified by the designer.

Câu 4: Which explanation about DFT is correct? *

a. DFT (Design For Testability) is IC design technique that add testability features to
a hardware product design.

b. DFT is validated that the product hardware contains no manufacturing defects

that could adversely affect the product's correct functioning.

c. DFT has an important role in the development of test programs and as an

interface for test application and diagnostics.

d. Both a & b & c.

https://docs.google.com/forms/d/e/1FAIpQLSdXR5KLcLxKw7GCsBhB40hKZEqH4CnmSb_Wg3b8EzjivG_sZw/viewscore?viewscore=AE0zAgAtJnaY… 3/6
11:16 21/11/2023 [21/11] BÀI THU HOẠCH CUỐI GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ MẠCH TÍCH HỢP" CÙNG ADTECHNOLOGY & SNST…

Câu 5: Which is the IP design flow? *

a. Design Schematic -> Layout -> Simulation -> QA & Release.

b. Specification -> Layout -> Testing -> QA & Release.

c. Specification -> Design Schematic -> Layout -> Simulation -> QA & Release.

d. Design Schematic -> Layout -> Characterization & Simulation -> QA & Release.

*
Câu 6: Which is compact PnR flow?

a. Floorplan -> Power Plan -> Placement -> CTS -> Routing -> Chipfinish (Route opt)

b. Floorplan -> Placement -> CTS -> Routing.

c. Floorplan -> Placement -> Routing.

d. Floorplan -> Placement -> CTS -> Chipfinish (Route opt)

Câu 7: Which is the first step in PnR flow *

a. FloorPlan

b. Placement

c. CTS

d. Route opt

https://docs.google.com/forms/d/e/1FAIpQLSdXR5KLcLxKw7GCsBhB40hKZEqH4CnmSb_Wg3b8EzjivG_sZw/viewscore?viewscore=AE0zAgAtJnaY… 4/6
11:16 21/11/2023 [21/11] BÀI THU HOẠCH CUỐI GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ MẠCH TÍCH HỢP" CÙNG ADTECHNOLOGY & SNST…

Câu 8: Which answer is correct for STA (Static timing analysis) – Please choose *
multiple answer.

a. STA is a method of validating the timing performance of a design by checking all

possible paths for timing violations.

b. STA is method of validation the timing performance of design by checking SETUP

/ HOLD timing.

c. STA applied from Synthesis to PnR.

d. STA applied from Synthesis to Packaging.

Câu 9: Which answer is correct for PV (Physical verification) – Please chose *

multiple answer.

a. PV uses EDA tool to ensure an IC design works as intended (meet the physical
requirements)

b. PV uses DFT tool to ensure an IC design works as intended (meet the physical
requirements)

c. PV includes LVS, DRC and DFM.

d. PV is one step of IC design flow.

Biểu mẫu này đã được tạo ra bên trong Ho Chi Minh City University of Technology and Education.

Biểu mẫu

https://docs.google.com/forms/d/e/1FAIpQLSdXR5KLcLxKw7GCsBhB40hKZEqH4CnmSb_Wg3b8EzjivG_sZw/viewscore?viewscore=AE0zAgAtJnaY… 5/6
11:16 21/11/2023 [21/11] BÀI THU HOẠCH CUỐI GIỜ CHUYÊN ĐỀ "QUY TRÌNH THIẾT KẾ MẠCH TÍCH HỢP" CÙNG ADTECHNOLOGY & SNST…

https://docs.google.com/forms/d/e/1FAIpQLSdXR5KLcLxKw7GCsBhB40hKZEqH4CnmSb_Wg3b8EzjivG_sZw/viewscore?viewscore=AE0zAgAtJnaY… 6/6