Ariadna Montes Lage Grau en Tecnologies Marines

Treball Dirigit 2: Verificació de Sist. Seqüencials

Nota: Podeu respondre els exercicis proposats en aquest mateix document. No oblideu de
convertir el document a pdf abans de pujar-lo a la tasca d’Atenea.

Introducció

Després d’implementar un sistema, cal verificar-lo per tal de poder garantir que funciona
correctament. Així, cal realitzar totes les proves que siguin necessàries per tal de poder
localitzar els possibles errors que s’hagin pogut cometre en el seu disseny o
implementació.

Per a realitzar les proves cal introduir valors al sistema i verificar que aquest respon de la
manera prevista en les seves especificacions. El conjunt de proves que cal realitzar a un
sistema s’haurà d’estudiar i dissenyar d’acord amb les característiques del propi sistema.

En aquest treball s’estudien quines proves son necessàries realitzar en un sistema

seqüencial per tal de garantir el seu correcte funcionament

Per tal de verificar que el sistema funciona correctament cal veure que quan al
sistema se li introdueixen les dades adients l’estat intern d’aquest evoluciona
d’acord amb l’indicat en el graf d’estats, per tant és necessari visualitzar l’estat
intern del sistema.

A l’exemple de la figura 1, quan el sistema està a l’estat 0, si les entrades tenen el valors:
A = 0 i B = 0, el sistema ha d’evolucionar a l’estat 1 (tal com s’indica en el graf d’estats
del sistema) i les sortides prendran els valors corresponents a l’estat 1. Cal recordar que
aquesta evolució es realitza en el moment en que el senyal de rellotge del sistema passa
de valer “0” a valer “1”. Per tal de poder verificar això cal visualitzar el valor de l’estat
actual i de les sortides mitjançant probes.

Figura 1. Graf d’estats on es descriu el comportament d’un sistema seqüencial.

FNB-ESAII. Informàtica 1
 TD2: Verificació de Sistemes Seqüencials

Verificació d’un sistema seqüencial

En aquest treball volem verificar el sistema seqüencial de la sessió de pràctiques 2, el qual
presenta el següent graf d’estats:

Figura 2. Graf d’estats objecte d’estudi.

Tanmateix, a la pràctica 2 vam implementar un sistema (circuits electrònics) amb errors

ja que la taula de transicions contenia errors.

Taula 1.Taula de transicions amb errors.

FNB-ESAII. Informàtica 2
 TD2: Verificació de Sistemes Seqüencials

En un sistema seqüencial cal verificar que el seu comportament es correspon amb el

descrit en el seu graf d’estats, és a dir, que el sistema evoluciona de la forma descrita en
el graf d’estats i que les sortides, corresponents a cada estat, són les correctes.

Per tal de realitzar aquestes verificacions caldrà visualitzar:

• Els valors que s’introdueixen en el sistema.
• L’estat intern del sistema.
• Els valors que tenen les sortides.

Així doncs, es demana:

1. Omplir la següent taula de transicions per tots el casos pel sistema proposat a la
sessió pràctica 2 (afegir les files que calguin). Baseu-vos en el graf d’estats de la
figura 2 d’aquest document.

Estat actual Entrades Estat següent

Q1 Q0 P/B Fcc Fcm Q1’ Q0’
0 0 1 1 0 1 1
0 1 0 0 0
0 1 0 0 1 1 0
1 0 1 0 1
1 0 0 0 0 1 0
0 0 1 1 1
0 1 0 0 0
1 0 0 1 1
1 0 1 1 0
1 1 0 0 1
1 1 0 0 0 1 1
0 0 1 0 1
0 1 0 1 1
1 0 0 1 1
1 0 1 0 1
1 1 0 1 0

Taula 2. Taula d’excitacions en la que s’han programar les diverses transicions.

FNB-ESAII. Informàtica 3
 TD2: Verificació de Sistemes Seqüencials

2. Construir el graf d’estats associat a la taula de transicions (Taula 1).

3. Quines diferències hi ha entre el graf que has construït a l’apartat 2 i el graf de

la Figura 2?

En primer lloc, el graf d’estats de l’apartat 2 i el graf d’estats de la figura 2 tenen en comú:
- Tenen el mateix nombre d’estats. Aquest nombre d’estats és 4.El nombre de
sortides és el mateix. Aquest nombre de sortides és 4. Aquestes sortides són
00,01,10,11.
Les diferències que hi ha entre el graf de l’apartat 2 i el graf de la figura 2 són els següents:
- Al estat 0 no hi trobem cap diferència.
- Al estat 1 en canvi si hi en trobem. Al graf que he construït a l’apartat 2, l’entrada
101 surt per la sortida 00 i es manté al estat 1, en canvi, al graf d’estats de la figura
dos, l’entrada 101 surt cap al estat 2.
- Al estat 2, al graf de la figura 2, les entrades 000,001,100,101 surten per la sortida
01 i es mantenen al estat 2. Les entrades que surten de l’estat 2 són 010,110 i
surten cap a l’estat 0. En canvi, al graf que he construït a l’apartat 2, les entrades
000,101 surten per la sortida 01 i es mantenen al estat 2. Les entrades que surten
de l’estat 2 són 010 que surt cap al estat 0 i les entrades 001,100 que surten cap al
estat 3 i finalment l’entrada 110 que surt cap al estat 1.
- Al estat 3, al graf de la figura 3, les entrades 000,010,100,110 surten per la sortida
10 i es mantenen al estat 3. Les entrades que surten de l’estat 3 són 001,101 i van
cap al estat 1. En canvi, al graf d’estats que he construït a l’apartat 2, les entrades
000,010,100 surten per la sortida 10 i es mantenen al estat 3. La entrada 110, surt
de l’estat 3 i va cap al estat 2.

FNB-ESAII. Informàtica 4
 TD2: Verificació de Sistemes Seqüencials

4. Indicar quins casos de la Taula 1 són erronis comparats amb el graf de la Figura
2.
- Quan el estat actual és 1
• Entrades (0,0,1) segons graf de estat segueix en estat 1,quan en la taula
ha passat al estat 2.
• Entrada (1,0,1) segons la taula segueix en l’estat 1, quan en el gra
d’estats pasa al estat 2.
- Quan estat actual és 2
• Entrades (0,0,1) segons el graf d’estats es queda al estat 3, quan en la
taula pasa al estat 2.
• Entrada (0,1,1) segons el graf d’estats es queda al estat 3, quan en la
taula pasa al estat 2.

• Entrada (1,1,0) segons la taula pasa al estat 1 quan en el graf d’estats

es queda al estat 2.
- Quan al estat actual és 3
• Entrada (1,1,0) segons la taula pasa al estat 2, quan el graf d’estats
es queda al estat 3.

FNB-ESAII. Informàtica 5
 TD2: Verificació de Sistemes Seqüencials

5. Explicar el funcionament dels biestables que formen el bloc de memòria del

sistema seqüencial. Posar un exemple fent algunes captures de pantalla del
funcionament del sistema seqüencial.

El funcionament dels biestables és el següent; Els biestables són els encarregats

d’emmagatzemar memòria al estat intern del sistema.

La necessitat d’establir en els instants de temps en un circuir seqüencial basat en un

biestable ens porta a la introducció de senyals de rellotge que ens marquen aquests
instants. Per tant, una senyal de rellotge que estableix els instants en els que es modifiquen
els estats dels circuits s’anomena circuit síncron.

En aquest cas la funció dels biestables anomenats U15 i U42 és la funció de determinar
els estats en funció de les entrades i els estats interns, a més d’interrelacionar-se en aquest
cas amb un rellotge.

FNB-ESAII. Informàtica 6