TREBALL PREVI 4:

Introducció als sistemes digitals

Najlae Rammou El Hami

Grau en Enginyeria de Sistemes TIC

IntSisDi

Curs 2023-24, Grup 10, G12 de pràctiques

Previ 1. Dissenyeu un comptador BCD asíıncron fent servir quatre flip-flops de tipus D
com els que incorpora el circuit integrat 74HCT74 (és a dir, fent servir dos circuits
integrats) i portes lògiques de dues entrades. Feu un cronograma del circuit suposant
que els retards son despreciables davant el perıode de clock i un altre mostrant que
passa quan els retards son importants per`o sense arribar a invalidar la funció del
circuit.

1.Comptador BCD
Un comptador BCD asíncron és un dispositiu digital que compta en base 10 utilitzant un codi
binari per representar cada dígit decimal. Cada dígit decimal es representa amb quatre bits.
La principal característica d'un comptador BCD asíncron és que no utilitza un rellotge comú
per sincronitzar les seves etapes de comptador.
A diferència dels comptadors síncrons que utilitzen una senyal de rellotge per coordenar les
seves operacions, un comptador asincrònic no té una senyal de rellotge centralitzada. En
lloc d'això, les etapes del comptador canvien el seu estat quan es compleixen certes
condicions, com ara canvis a les entrades.

1.2.Funcionament
A continuació tenim el funcionament del comptador BCD:
Entrades (Inputs):
-Polsos de Rellotge (CLK): Els polsos de rellotge són la senyal d'entrada que indica quan
s'ha de realitzar l'operació de comptar.
-Preset: Permet establir un valor inicial al comptador.
-Clear (CLR): S'utilitza per restablir el comptador a zero.
Sortides (Outputs):
-Sortida BCD: Les sortides BCD són els bits que representen els dígits decimal actuals del
comptador.
-Carry Out: Una sortida que indica quan el comptador ha arribat al seu valor màxim i ha
reiniciat a zero (overflow).
Operació de Comptar:
En cada pols de rellotge, el comptador incrementa el seu valor en una unitat. Quan es
detecta un overflow, el comptador es reinicia al valor inicial si la entrada de Clear està
activada o es pot prendre altres accions, com ara ignorar l'increment.
Preset i Clear:
Amb la entrada de Preset, es pot carregar un valor inicial al comptador.
Amb la entrada de Clear, es pot restablir el comptador a zero.
2.Disseny circuit
Un cop coneixem millor com funciona un comptador BCD, passem a dissenyar el circuit. Per
fer-ho utilitzarem 2 circuits integrats. A continuació, tenim el datasheet de l’integrat
74HCT74.

2.1.Esquema
Per tal de muntar el circuit, cal conèixer bé com es el seu disseny esquemàtic. A
continuació, tenim el dibuix del circuit.

Tal i com es pot observar, la sortida Q’ de tots els flip flop, va a parar al clock del següent i
aquesta mateixa sortida Q’, va fins l’entrada D del mateix flip flop. El reset s’activarà quan a
la sortida hi hagi un 0, mentrestant, es mantindrà a 1. Per tant, el reset es produirà quan les
sortides Q1 i Q3 valguin 11, aleshores quan R’=0 les Q es posaran totes a 0.

Per tal de saber quan hem d’activar el reset, s’ha fet la taula de veritat amb les Q com a
entrades i el reset com a sortida. Tenint en compte tot lo explicat fins ara, s’ha omplert la
taula de veritat i després s’ha simplificat l’expressió amb Karnaugh i el Teorema de Morgan.
D’aquesta manera, hem tingut com a resultat que R’ s’ha d’activar segons una porta Nand
de les sortides Q1 i Q3.
A continuació, tenim la taula de la veritat del circuit:

Q3 Q2 Q1 Q0 R

0 0 0 0 0 1

1 0 0 0 1 1

2 0 0 1 0 1

3 0 0 1 1 1

4 0 1 0 0 1

5 0 1 0 1 1

6 0 1 1 0 1

7 0 1 1 1 1

8 1 0 0 0 1

9 1 0 0 1 1

10 1 0 1 0 1

2.2.Cronograma ideal i cronograma amb retards

Cronograma ideal:
Cronograma amb retards:

Com podem veure, hem suposat que totes les sortides estan a 0, per tant, suposem que
abans de començar el clock s’ha produït un reset.
Totes les Q canvien quan es produeix un flanc de pujada. Fixem-nos en el primer flanc de
pujada. Tal i com sabem, un flip-flop de tipus D passa el valor de l’entrada D a la sortida Q
on el valor de D és el que es troba a Q’. En el primer flanc de pujada, a Q0’ val 1, aquest
valor passa a D(D=1) i de D0 passa Q0(Q0=1), que és el que veiem al cronograma. Per
tant, en el cronograma veurem 0001d.Ara, la seva negada pren el valor 0(Q0’=0).
El valor de Q0 passa al següent clock(Q0=clk2=1) de manera que es produeix un nou flanc
de pujada. En aquest cas, mirem el flip-flop 2, on es produirà exactament el mateix que en
el flip-flop 1, Q1’ val 1, aquest valor passa a D1(D1=1) i de D1 passa Q1(Q1=1).
Es produirà el mateix en els altres flips-flops.

El reset, es produeix quan Q1 i Q3 vale 1 i 1, que seria 10 en decimal. Després del reset, el
circuit tornaria a començar.

En el cronogram amb retard podem observar els glichos que hi apareixen. Recordem que
un glitch és un valor no desitjat provocat pels retards. Com podem veure hi ha varis però
donat que duraran nanosegons, al laboratori en teoria no es veuran.
Previ 5. Escolliu dos enters arbitraris, (això vol dir que cadascú pot triar els que
vulgui i no cal que siguin com els del company/a) N i M, amb 0 < N < M < 15 i M − N >
3. Fent servir el circuit integrat 74HCT163 mes les portes de dues entrades que siguin
necessàries, dissenyeu un circuit que compti entre N i M.

1.L’integrat 74HCT163

El circuit integrat 74HCT163 és un comptador binari síncron de 4 bits amb entrada síncrona
i aclariment asíncron. Aquest integrat és part de la família 74HCT, la qual combina
tecnologia de transistor de sostracció de carrega d'alt rendiment amb la compatibilitat
CMOS. El 74HCT163 compta fins a 15 en format binari de 4 bits. Les seves sortides (Q0,
Q1, Q2, Q3) representen els bits més baixos als bits més alts.

1.1.Parts de l’integrat
-Entrada Síncrona (CP):
El 74HCT163 compta quan rep un pols de rellotge (Clock, CP). La transició del pols de
rellotge fa que el comptador incrementi el seu valor.
-Entrada de Càrrega Síncrona (LD):
Aquesta entrada permet carregar un valor específic al comptador de manera síncrona quan
hi ha un pols de rellotge.
-Entrada de Càrrega Asíncrona (MR):
Aclariment (Clear). Quan aquesta entrada està activada baix, es neteja el comptador
(estableix totes les sortides a baix).
-Sortida de Càrrega Completa (TC):
Aquesta sortida indica quan el comptador ha arribat al seu valor màxim (15 en aquest cas).
-Entrada de Càrrega en Paral·lel (P0, P1, P2, P3):
Aquestes entrades permeten carregar un valor específic al comptador quan la línia de
Càrrega Paral·lela (PL) està activada.
-Entrada de Càrrega Síncrona Asíncrona (PE):
Aquesta entrada permet carregar el comptador amb el valor del bus de dades quan la línia
d'habilitació de càrrega síncrona (CEP) està activada.
-Mode de Comptatge Ascendent/Descendent (UP/DN):
Aquesta entrada determina si el comptador compta cap amunt o cap avall.
-Sortides de Comptador (Q0, Q1, Q2, Q3):
Les sortides del comptador que representen els bits individuals del comptador binari.
-Entrada d'Aclariment Asíncron (MR):
Aquesta entrada permet netejar el comptador de manera asíncrona, independentment del
pols de rellotge.
-Entrada de Restauració (R):
Quan aquesta entrada està activada, el comptador es restaura al seu valor inicial.

A continuació tenim el datasheet de l’integrat:

2.Disseny circuit.
En aquest cas, s’ha triat un comptador del 0100 al 1000. Per tant, s’ha escollit començar
des del número 4(0100) fins al número 8(1000). De manera que N=4 i M=8.
Una vegada fet això, hem de fer la taula de veritat per saber quins valor li hem de donar a D,
els quals posteriorment passaran a Q.

Q3 Q2 Q1 Q0 D3 D2 D1 D0

0 0 0 0 X X X X
0 0 0 1 X X X X
0 0 1 0 X X X X
0 0 1 1 X X X X
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 0 1 0 0
 1 0 0 1 X X X X
1 0 1 0 X X X X
1 0 1 1 X X X X
1 1 0 0 X X X X
1 1 0 1 X X X X
1 1 1 0 X X X X
1 1 1 1 X X X X

Per últim, hem de fer la circuiteria corresponent. En aquest cas, tenim 7 portes lògiques de
les quals 6 son diferents una de les altres i només una(la porta Nand) és repeteix.