Treball Dirigit 1: Verificació de Sistemes

Seqüencials

Introducció

Després d’implementar un sistema, cal verificar-lo per tal de poder garantir que
funciona correctament. Així, cal realitzar totes les proves que siguin necessàries per tal
de poder localitzar els possibles errors que s’hagin pogut cometre en el seu disseny o
implementació.

Per a realitzar les proves cal introduir valors al sistema i verificar que aquest respon de
la manera prevista en les seves especificacions. El conjunt de proves que cal realitzar a
un sistema s’haurà d’estudiar i dissenyar d’acord amb les característiques del propi
sistema.

En aquest treball s’estudien quines proves són necessàries realitzar en un sistema

seqüencial per tal de garantir el seu correcte funcionament

Per tal de verificar que el sistema funciona correctament cal veure que quan al
sistema se li introdueixen les dades adients l’estat intern d’aquest evoluciona
d’acord amb l’indicat en el graf d’estats, per tant és necessari visualitzar l’estat
intern del sistema.

A l’exemple de la figura 1, quan el sistema està l’estat 0, si les entrades tenen el valors:
A = 0 i B = 0, el sistema ha d’evolucionar a l’estat 1 (tal com s’indica en el graf d’estats
del sistema) i les sortides prendran els valors corresponents a l’estat 1. Cal recordar que
aquesta evolució es realitza en el moment en que el senyal de rellotge del sistema passa
de valer “0” a valer “1”. Per tal de poder verificar això cal visualitzar el valor de l’estat
actual i de les sortides mitjançant probes.

FNB-ESAII. Informàtica 1
 TD1: Verificació de Sistemes Seqüencials

Figura 1. Graf d’estats on es descriu el comportament d’un sistema seqüencial

Verificació d’un sistema seqüencial

En aquest treball volem verificar el sistema seqüencial de la sessió de pràctiques 2, el
qual presenta el següent graf d’estats:

Figura 2. Graf d’estats objecte d’estudi

Tanmateix, a la pràctica 2 vam implementar un sistema (circuits electrònics) amb errors

ja que la taula de transicions contenia errors.
Estat Actual Entrades Estat Següent Estat Actual Entrades Estat Següent
Q1 Q0 P/B Fcc Fcm Q’1 Q’0 Q1 Q0 P/B Fcc Fcm Q’1 Q’0
0 0 0 0 0 X X 1 0 0 0 0 1 0
0 0 1 X X 0 0 1 1 1
0 1 0 0 0 0 1 0 0 0
0 1 1 X X 0 1 1 X X
1 0 0 X X 1 0 0 1 1
1 0 1 X X 1 0 1 1 0
1 1 0 1 1 1 1 0 0 1
1 1 1 X X 1 1 1 X X
0 1 0 0 0 X X 1 1 0 0 0 1 1
0 0 1 1 0 0 0 1 0 1
0 1 0 X X 0 1 0 1 1
0 1 1 X X 0 1 1 X X
1 0 0 X X 1 0 0 1 1
1 0 1 0 1 1 0 1 0 1
1 1 0 X X 1 1 0 1 0
1 1 1 X X 1 1 1 X X

Taula 1.Taula de transicions amb errors.

FNB-ESAII. Informàtica 2
 TD1: Verificació de Sistemes Seqüencials

En un sistema seqüencial cal verificar que el seu comportament es correspon amb el

descrit en el seu graf d’estats, és a dir, que el sistema evoluciona de la forma descrita en
el graf d’estats i que les sortides, corresponents a cada estat, són les correctes.

Per tal de realitzar aquestes verificacions caldrà visualitzar:

 Els valors que s’introdueixen en el sistema.
 L’estat intern del sistema.
 Els valors que tenen les sortides.

Així doncs, es demana:

1. Omplir la següent taula de verificació per a tots el casos amb el sistema

implementat a la sessió pràctica 2 (afegir les files que calguin).

Estat actual Entrades Estat següent

Q1 Q0 P/B Fcc Fcm Q’1 Q’0

Taula 2. Taula de Verificació.

2. Construir el graf d’estats associat a la taula de transicions (Taula 1).

3. Quines diferències hi ha entre el graf que has construït a l’apartat 2 i el graf de

la Figura 2 (el correcte, de pràctiques)?

4. Indicar els errors de la Taula 2.

5. Explicar el funcionament dels biestables D que formen el bloc de memòria del

sistema seqüencial. Posar un exemple fent algunes captures de pantalla del
funcionament del sistema seqüencial.

FNB-ESAII. Informàtica 3