Dodatkowe materiay >>

Generator DDS (1)

Czasy, w ktrych zakup
sprztu pomiarowego by dla
amatorw marzeniem citej
gowy mamy ju za sob.
Aktualnie a roi si od ofert
rnych producentw. Moemy
wybiera w mniej lub bardziej
zaawansowanej technologicznie
aparaturze. Nadal pewn barier
pozostaje cena, a wtedy sigamy
do sprawdzonych metod zrb to
sam.
Rekomendacje:
W warunkach amatorskich
mona wykona generator
o parametrach sprztu
profesjonalnego. Przyda si
bardzo w warsztacie kadego
elektronika.

AVT5155

Generator sygnaowy obok miernika uniwersalnego i oscyloskopu jest chyba jednym

z podstawowych przyrzdw pomiarowych
w warsztacie kadego elektronika. Przebiegi
elektryczne mona generowa na wiele sposobw, jest z tym zwizana do obszerna teoria.
Podstawowym konguracjom nadano nazwy
pochodzce od nazwisk ich autorw. O generatorach wykorzystujcych obwody LC mwimy,
e s to ukady Meissnera, Hartleya, Colpittsa,
W ofercie AVT:
AVT5155A pytka drukowana
AVT5155B pytka + elementy

PODSTAWOWE PARAMETRY

Pytka o wymiarach 122x37 mm (pytka

generatora), 48x34 mm (pytka regulatora)
Zakres generowanych czstotliwoci:
1 Hz...25 MHz
Uyteczny zakres czstotliwoci
25 Hz...25 MHz
Programowany krok przestrajania:
1...999999 Hz

PROJEKTY POKREWNE

Ustawianie czstotliwoci: impulsator lub

klawiatura numeryczna
Regulowany sygna wyjciowy: sinus lub
trjkt
Regulacja amplitudy cyfrowo w 72 krokach
Wyjcie cyfrowe TTL
Funkcja prostego wobulatora
Funkcja pomiaru czstotliwoci

wymienione artykuy s w caoci dostpne na CD

Tytu artykuu
Wielokanaowy generator sygnaw programowalnych

Nr EP/EdW
EP 6/2005

Kit
AVT-456

Tani generator funkcyjny

EP 9/1999

AVT-823

Mini-generator funkcyjny

EP 10/2001

AVT-1327

Generator fali prostoktnej o regulowanym wspczynniku wypenienia

Uniwersalny generator
Generator impulsw

EP 8/2008

AVT-1474

EdW 7/2001

AVT-2495

EdW 6/2002

AVT-2633

Komputerowy generator funkcyjny

EdW 11/2005

AVT-2771

Generator funkcyjny 0,1 Hz...20 MHz

EdW 11/2007

AVT-2846

EdW 7/2008

AVT-2869

Generator DDS
Generator funkcyjny DDS

EP 2/2008

AVT-5124

Generator zegarowy 1 kHz...30 MHz

EP 8/2006

AVT-1436

Czstociomierz & generator na PC

EdW 9/2005

AVT-2764

Generator DDS

EP 3/2007

---

Generator DDS

EdW 3/2007

---

24

Clappa. S te generatory RC z przesuwnikiem

fazowym lub z mostkiem Wiena. Jeeli do tych
wymienionych generatorw ze sprzeniem
zwrotnym dodamy generatory z ujemn rezystancj, to wida, e generowanie sygnaw sinusoidalnych nie jest sprawa prost. Zaprojektowanie oraz zbudowanie klasycznego generatora
z sinusoidalnym przebiegiem wyjciowym wymaga wiedzy i dowiadczenia, szczeglnie jeeli ma by to generator przestrajany w szerokim
zakresie, jego amplituda ma by staa w funkcji
czstotliwoci, a sygna wyjciowy musi mie
mae znieksztacenia. W przeszoci konstruktorzy i producenci takich przyrzdw pomiarowych dzielili zakres generowanych czstotliwoci
na podzakresy i stosowali rozbudowane ukady
stabilizacji amplitudy sygnau wyjciowego. Powstaway w ten sposb generatory o bardzo
dobrych parametrach, ale rozbudowane i co za
tym idzie bardzo drogie.
Duym uatwieniem dla konstruktorw byo pojawienie si scalonych generatorw funkcji. Chyba
najbardziej znanym jest ukad MAX038. Trzeba
jednak pamita, e w takich ukadach generowania s stosowane elementy RC podlegajce procesom starzenia i zmianom parametrw w funkcji
temperatury. Niezbdne jest rwnie dzielenie generowanych czstotliwoci na podzakresy i skalowanie elementw regulacyjnych. Mimo to, nawet
mniej zaawansowani amatorzy mog zbudowa
generator o bardzo przyzwoitych parametrach,
opierajc si na dokumentacji ukadu MAX038
lub na gotowych opisach konstrukcji dostpnych
w Internecie.
Rozwj technik cyfrowego przetwarzania sygnaw analogowych spowodowa, e konstruktorzy ukadw scalonych zaprojektowali i wykonali wiele szybkich i dokadnych przetwornikw
analogowo-cyfrowych i cyfrowo-analogowych.
Kto kiedy wpad na pomys, e skoro potramy
ELEKTRONIKA PRAKTYCZNA 10/2008

Generator DDS

Rys. 1. Prosty generator DDS

Rys. 2. DDS z akumulatorem fazy

za pomoc przetwornika cyfrowo-analogowego
dokadnie odtworzy rzeczywisty analogowy
sygna zapisany w formie cyfrowej (np. sygna
audio), to mona wygenerowa cyfrowy sygna analogowy i przeksztaci go na rzeczywisty
sygna analogowy za pomoc przetwornika.
Wydaje si, e szczeglnie atwo bdzie mona
w ten sposb generowa przebiegi okresowe,
na przykad sinusoidalny. Ma to wiele zalet praktycznych: szeroki zakres generowanych czstotliwoci i jej stabilno gwarantowana stabilizacj kwarcow, stabilno amplitudy w funkcji
czstotliwoci, moliwo prostego sterowania
za pomoc sterownikw mikroprocesorowych.
Dziaanie prostego syntezatora nie jest trudne
do zrozumienia. Wyobramy sobie, e mierzymy
amplitud sygnau sinusoidalnego w odstpach
czasu rwnych T/n, gdzie T okres sygnau sinusoidalnego, a n liczba prbek. Amplitudy te nazwiemy prbkami i zapiszemy w pamici ROM. Tablica z prbkami nazywana jest sine lookup table.
Wystarczy cyklicznie pobiera prbki z tablicy
i podawa je na wejcie przetwornika cyfrowoanalogowego. Na wyjciu przetwornika pojawi
si analogowy sygna sinusoidalny. Wyjciowy
sygna jest generowany w sposb cakowicie cyfrowy i nie ma nic wsplnego z klasycznymi analogowymi metodami. Taka metoda generowania
sygnau analogowego nazywa si bezporedni
syntez cyfrow, czyli DDS (Direct Digital Synthesis). Schemat dziaania prostego generatora DDS
pokazano na rys. 1.
N-bitowy licznik adresowy zlicza impulsy zegarowe o czstotliwoci fwe. Wyjcia licznika
adresuj pami ROM, w ktrej jest zapisanych 2n prbek sygnau sinusoidalnego. Kada
z prbek jest podawana na wejcie przetwornika cyfrowo-analogowego, na wyjciu ktrego
pojawiaj si poziomy napicia tworzce sygna
sinusoidalny. eby wytworzy w ten sposb
jeden okres sinusoidy potrzeba wystawi na wejcie przetwornika 2n prbek (gdzie n jest liczb
bitw licznika adresujcego pami prbek sine
look up table). Poniewa licznik adresowy jest
taktowany przebiegiem o czstotliwoci fwe, to
czstotliwo wyjciowa generowanego sinusa
jest rwna:

wy

we
2n

wy

I out =

Mf

we
n
2

18Vref
R

(2)

Opis budowy
W opisywanym projekcie zastosowano scalony generator DDS AD9834 rmy Analog Devices.
Jego schemat blokowy pokazano na rys. 3. Bez
problemu mona tu zidentykowa podstawowe bloki DDS: 28-bitowy akumulator fazy, tablic z prbkami (BIN ROM), dwa 28-bitowe rejestry przestrajania (28-bit freq reg) i 10-bitowy
przetwornik analogowo-cyfrowy. Ukad ma te
moliwo modulacji fazy sygnau wyjciowego.
Do tego celu s wbudowane dwa 12-bitowe rejestry 12-BIT PHASE REG.
Ukad moe te generowa przebieg cyfrowy
z wejcia przetwornika. Wykorzystywany jest do
tego celu komparator. Sygna z wyjcia IOUT lub
IOUTB czy si z wejciem VIN. Sygna prostoktny TTL jest dostpny na wyjciu SIGN BIT OUT.
Takie poczenie jest moliwe, gdy bit SIGNPIB
w rejestrze kontrolnym jest ustawiony.
Schemat kompletnego generatora DDS pokazano na rys. 4. Zasadniczym elementem
jest ukad AD9834. Maksymalna czstotliwo
sygnau fwe podawanego na wejcie MCLK wynosi 50 MHz. rdem tego sygnau jest scalony generator kwarcowy 50 MHz umieszczony
w plastikowej obudowie DIP (X1). Wejcia F_SEL
i P_SEL s wykorzystywane do wyboru aktywnego rejestru czstotliwoci i rejestru fazy (rys. 3).

(3)

(1)

ELEKTRONIKA PRAKTYCZNA 10/2008

Mf

Dla staej liczby prbek w tablicy, czstotliwo wyjciowa zaley tylko od czstotliwoci
sygnau wejciowego fwe. Jest to powana wada
tego rozwizania. eby w miar pynnie i precyzyjnie zmienia czstotliwo generatora, trzeba
zmienia czstotliwo sygnau wejciowego fwe.
Jeeli zaoymy, e chcemy zmienia fwy o 1 Hz,
to dla np. n=8 czstotliwo wejciowa musi si
zmienia z krokiem 256 Hz. S to bardzo powane ograniczenia i dlatego taka idea DDS nie
ma praktycznego znaczenia.
W praktycznych ukadach DDS stosowane
jest rozwizanie z akumulatorem fazy (phase
accumulator) pokazane na rys. 2.
Pami prbek i przetwornik cyfrowo-analogowy s takie same jak na rys. 1, zmieniona jest
tylko cz adresujca tablic pamici prbek.
Na wejcie rejestru akumulatora fazy podawane s impulsy zegarowe o staej czstotliwoci.
Wyjcie rejestru adresuje pami prbek tak, jak
na rys. 1. Istotna zmiana wie si ze sposobem
zliczania impulsw przez rejestr akumulatora
fazy. Po kadym zliczeniu jednego impulsu przez
rejestr akumulatora jest wyliczana suma wartof
ci wyjciowej tego rejestru
we (adresujcej pami
(1)
f
=
prbek) i warto
zapisana
wy
n w sowie przestra2
jania (tuning word). Ta suma adresuje kolejn
prbk i tak dalej. Czstotliwo wyjciowa
przebiegu z generatora jest wtedy rwna:

Dla M=1 generator pracuje wedug zasady

z rys. 1. Prbki s kolejno adresowane i pobierane z tablicy. Dla M=2 pobierana jest co druga prbka przy tej samej prdkoci wybierania
okrelonej przez fwe. Czstotliwo wyjciowa
si zwikszy. Zwikszajc warto M mona
w prosty i wygodny sposb regulowa czstotliwo sygnau wyjciowego, ale nie moe by
ona wiksza od czstotliwoci fwe/2.
Oczywicie, zbudowanie takiego generatora
na piechot byoby kopotliwe, ale pojawiy si
ukady scalone, ktre zawieraj w swojej strukturze wszystkie niezbdne elementy generatora
DDS. Wykorzystanie gotowego ukadu scalonego pozwala nawet mniej zaawansowanym elektronikom zbudowa wasny generator DDS.

Rys. 3. Schemat blokowy ukadu AD9834

25

Rys. 4. Schemat generatora DDS

26

ELEKTRONIKA PRAKTYCZNA 10/2008

Generator DDS
wy
rejestry

we
mog
2 n by

(1)

Aktywne
wybierane alternatywnie przez zaprogramowanie bitw rejestrw
sterujcych ukadu. Rezystory R3 i R4 wymuszaj
aktywny poziom niski na tych wejciach, gdy wyMf
br rejestrw jest wykonywany
we programowo.
(2) rezystor
f
=
Do wejciawy
FS_ADJ musi by doczony
n
okrelajcy maksymalny2 prd wyjciowy dla samych jedynek na wejciu przetwornika. Prd ten
jest wyliczany z zalenoci:

I out =

18Vref
R

(3)

Rys. 5. Klawiatura generatora

lowym generatorze zastosowano standardow
12-przyciskow klawiatur telefoniczn.
Alfanumeryczny wywietlacz 2x16 znakw,
ze sterownikiem HD44780, jest podczony
do linii ekspandera PCF8574. Stan linii wyjciowych ekspandera jest ustawiany przez
mikrokontroler przez magistral I2C. Rezystory R16 i R17 podcigaj linie SDA i SCL do
plusa zasilania.
Z linii DATA_V, CLK_V i EINN_V poczonych
do linii portu PORTA jest zbudowana szeregowa magistrala sterujca ukadem regulatora poziomu wyjciowego AD8321. Ukad
ten ma za zadanie wzmocnienie amplitudy
rnicowego sygnau wyjciowego z wyj
IOUT i IOUTB. Pary kondensatorw C19, C21
i C24, C26 usuwaj skadow sta z sygnau
wyjciowego ukadu DDS. Para kondensatorw C16 i C17 usuwa skadow sta z sygnau wyjciowego AD8321.
Cay ukad jest zasilany trzema napiciami: +5 VD, +5 VA i +9 V. rdem napicia
+5 VD jest wyjcie standardowego stabilizatora
7805 (U4). Zasila ono mikrokontroler, wywietlacz, ekspander i cz cyfrow ukadu AD9834.
Napicie to ma swoj mas cyfrow oznaczon na schemacie jako DGND. Cz analogowa
AD9834 ma swj wasny stabilizator 7805 (U6).
Ukad ten jest rdem napicia wzgldem analogowej masy AGND prowadzonej oddzielnie na
pytce drukowanej. Obie masy cz si w pobliu ujemnego bieguna kondensatora C32. Napicie wyjciowe +9 V z wyjcia stabilizatora 7809
zasila ukad AD8321.
Generator zosta wykonany na dwch pytkach. Na gwnej pytce zostay umieszczone
wszystkie ukady poza regulatorem poziomu
sygnau i zasilajcego go stabilizatora. Ukad
DDS generuje sygna analogowy metod konwersji cyfrowo-analogowej. Sygna wyjciowy, oprcz sygnau o czstotliwoci podstawowej fwy generowanej przez przetwornik,
zwiera te skadniki o czstotliwociach fwe
(a czstotliwo podawana na wejcie MCLK

Nominalnie Vref=1,2 V, a R=6,8 kV. Napicie Vref jest podawane na wyprowadzenie RF_
OUT i musi by zablokowane kondensatorem
100 nF (C3).
Przetwornik cyfrowo-analogowy ma symetryczne wyjcie prdowe IOUT i IOUTB. Prd
wypywajcy z tych wyj powoduje spadek napicia na rezystorach R2 i R6 (konwersja prd/
napicie). Sygna z wyjcia IOUT jest podawany
przez rezystor R6 na wejcie komparatora VIN.
Na wyjciu S_BIT_O jest dostpny przebieg prostoktny o czstotliwoci rwnej czstotliwoci
wyjciowego sygnau sinusoidalnego i o poziomach TTL.
Linie FSYNC, SCLK, i DATA tworz szeregow
magistral sterujc prac generatora. Sterownik zbudowany w oparciu o mikrokontroler
PIC18F2580 zapisuje przez t magistral rejestry: sterujcy, dwa alternatywne rejestry czstotliwoci i dwa alternatywne rejestry fazy ukadu
AD9834.
Do linii portw mikrokontrolera oprcz magistrali sterujcej ukadem DDS, doczona jest
klawiatura numeryczna od telefonu, 2 linie obsugujce obrotowy enkoder (impulsator), wejcie czstociomierza, wyjcie ukadu PWM sterujcego jasnoci podwietlania wywietlacza
i magistrala I2C.
Elementy C27, C28, R9...R12 maj za zadanie tumienie drga stykw enkodera w trakcie
jego pracy. Sygna PWM z wyjcia JW jest podawany przez rezystor R14 na baz tranzystora T1
speniajcego rol klucza zaczajcego zasilanie
diod LED podwietlenia wywietlacza. Rezystor
R8 wymusza stan wysoki na wejciu zerowania
mikrokontrolera. eby zerowanie mikrokontrolera po wczeniu zasilania byo prawidowe,
musi by wczony ukad POR (bity konguracyjne mikrokontrolera).
Na rys. 5 pokazano schemat klawiatury matrycowej doczonej do sterownika. Linie RB1...
RB3 s poczone z kolumnami klawiatury, a linie RB4...RB7 z wierszami klawiatury. W modeR

WYKAZ ELEMENTW
Rezystory
R2, R6, R13: 75 V 0,25 W
R5: 300 V 0,25 W
R14: 3,3 kV (1206)
R8: 4,7 kV (1206)
R1: 6,8 kV 0,25 W
R3, R4, R9...R12, R16, R17: 10 kV (1206)
PR: 4,7 kV potencjometr
R7: 86,2 V
R13: 43,2 V
R15: 0 V zwora
Kondensatory
C33, C34: 33 pF ceramiczne
C11, C12, C27, C28: 10 nF foliowe
C2, C3, C15, C18, C21, C24: 100 nF foliowe
C5, C9, C10, C22, C23, C30, C31, C36, C38,
C40, C41: 100 nF (1206) ceramiczne
C8, C29, C39: 1 mF/35 V tanatalowe
C35, C37: 10 mF/16 V
C16, C19, C26: 22 mF/26 V
C32: 4700 mF/25 V
Pprzewodniki
M1: mostek prostowniczy 1 A/100 V
U7: AD8321
U1: AD9834
U5: PCF8574
U3: PIC18F2580 zaprogramowany
U4, U6: 7805
U2: 7809
T1: BD137
Inne
Klawiatura 12-przyciskowa
Wywietlacz LCD 2x16 znakw HD44760
Enkoder Burns ECW1-B24
Rezonator kwarcowy 20 MHz
Scalony generator kwarcowy 50 MHz obudowa DIL
Listwa goldpinw dwu- i jednorzdowych

AD9834), fwe fwy oraz powielone wartoci

tych czstotliwoci. eby sygna wyjciowy
by pozbawiony tych zakcajcych skadnikw, to powinien by odltrowany dolnoprzepustowo. Jeeli maksymalna czstotliwo wyjciowa ma warto 25 MHz, to ltr
powinien przenosi bez znieksztace sygna
w pamie uytecznym, a tumi przynajmniej
na poziomie 50 dB czstotliwoci wysze od
35 MHz. Filtr powinien by symetryczny, bo
sygna z wyjcia przetwornika jest symetryczny. Zbudowanie ltru aktywnego wymagaoby odpowiednich elementw, trudno dostpnych i wymagajcych duego dowiadczenia.
Wydaje si, e najodpowiedniejszym byby
tutaj ltr RLC, jednak i w tej dziedzinie moje
dowiadczenie byo zbyt mae, eby taki ltr
zaprojektowa, zbudowa i przede wszystkim
zwerykowa poprawno jego dziaania.

Tomasz Jaboski, EP
tomasz.jablonski@ep.com.pl

Nie przeoczysz adnej nowoci ledzc serwisy aktualnoci na

www.elektronikaB2B.pl
www.automatykaB2B.pl

ELEKTRONIKA PRAKTYCZNA 10/2008

27

Na CD karty katalogowe i noty aplikacyjne elementw oznaczonych kolorem czerwonym

Generator DDS (2)

Po starannym wykonaniu
montau sprawdzamy
poprawno dziaania ukadu
i przechodzimy do fazy
uruchamiania, regulacji
parametrw i ustawiania funkcji.
To przyjemna faza prac nad
generatorem, gdy urzdzenie
sygnalizuje na wywietlaczu
posuszne reakcjie na komendy
wprowadzane przez klawiatur.

Monta i uruchomienie

Gwn pytk generatora pokazano na rys. 6. Monta naley

rozpocz od przylutowania ukadu
AD9834, mikrokontrolera, ekspandera PCF8574, rezystorw i kondensatorw SMD. Zcza WYS, KLAW, J2
i J3 to dwurzdowe listwy goldpin.

AVT5155

W ofercie AVT:
AVT5155A pytka drukowana
AVT5155B pytka + elementy

PODSTAWOWE PARAMETRY

Pytka o wymiarach 122x37 mm (pytka

generatora), 48x34 mm (pytka regulatora)
Zakres generowanych czstotliwoci:
1 Hz...25 MHz
Uyteczny zakres czstotliwoci
25 Hz...25 MHz
Programowany krok przestrajania:
1...999999 Hz

PROJEKTY POKREWNE

Ustawianie czstotliwoci: impulsator lub

klawiatura numeryczna
Regulowany sygna wyjciowy: sinus lub
trjkt
Regulacja amplitudy cyfrowo w 72 krokach
Wyjcie cyfrowe TTL
Funkcja prostego wobulatora
Funkcja pomiaru czstotliwoci

wymienione artykuy s w caoci dostpne na CD

Tytu artykuu
Wielokanaowy generator sygnaw programowalnych

Nr EP/EdW
EP 6/2005

Kit
AVT-456

Tani generator funkcyjny

EP 9/1999

AVT-823

Mini-generator funkcyjny

EP 10/2001

AVT-1327

Generator fali prostoktnej o regulowanym wspczynniku wypenienia

Uniwersalny generator
Generator impulsw

EP 8/2008

AVT-1474

EdW 7/2001

AVT-2495

EdW 6/2002

AVT-2633

Komputerowy generator funkcyjny

EdW 11/2005

AVT-2771

Generator funkcyjny 0,1 Hz...20 MHz

EdW 11/2007

AVT-2846

EdW 7/2008

AVT-2869

Generator DDS
Generator funkcyjny DDS

EP 2/2008

AVT-5124

Generator zegarowy 1 kHz...30 MHz

EP 8/2006

AVT-1436

Czstociomierz & generator na PC

EdW 9/2005

AVT-2764

Generator DDS

EP 3/2007

---

Generator DDS

EdW 3/2007

---

56

Monta pytki regulatora amplitudy

trzeba rozpocz od przylutowania
ukadu AD8321 (rys. 7). Monta
pozostaych elementw nie wymaga
komentarza.
Zmontowany ukad trzeba zasili
napiciem staym lub przemiennym
o wartoci minimalnej 12...14 V,
podanym na zcze ZL_Z. Napicie w punkcie VA powinno mie
warto minimum +12 V, poniewa
jest podawane rwnie na wejcie
stabilizatora U2 (7809). Zbyt niskie
VA spowoduje, e napicie zasilajce ukad AD8321 nie bdzie stabilizowane i ukad nie bdzie pracowa
prawidowo. Przy napiciu zasilania
poniej +8 V we wzmacnianym
sygnale pojawiaj si widoczne
znieksztacenia. Ukad AD8321 pobiera ok. 1 W mocy i z tego powodu w czasie pracy jest do ciepy.
Jeeli napicie VA jest wiksze od
+12 V, moe si okaza, e niezbdny bdzie niewielki radiator
dla ukadu stabilizatora U2.
Pobr prdu przez cay ukad
przy wczonym podwietlaniu
wywietlacza wynosi ok. 150 mA.
Po sprawdzeniu wszystkich napi
zasilajcych trzeba zaprogramowa
mikrokontroler. Poniewa mikrokontroler ma obudow SMD, to najwygodniej jest go zaprogramowa
w ukadzie. Do tego celu zostao
umieszczone zcze ICP. Mikrokontroler w modelowym generatorze
by programowany programatorem/
ELEKTRONIKA PRAKTYCZNA 11/2008

Generator DDS

Rys. 6. Pytka generatora

debugerem ICD2 umoliwiajcym

oprcz zaprogramowania mikrokontrolera rwnie debugowanie
programu (praca krokowa, puapki
programowe, podgldanie zmiennych itp.).
Do zmontowanych pytek z zaprogramowanym mikrokontrolerem
trzeba podczy klawiatur, impulsator i wywietlacz LCD. W modelowym rozwizaniu klawiatura
i wywietlacz zostay podczone do
pytki generatora za pomoc kabla
zaciskanego na 10-pinowym zczu
IDC. Pytk regulatora sygnau wyjciowego czy si rwnie z pytk
gwn za pomoc 2 zczy IDC10
zacinitych na 10-przewodowym
kablu. Kabel czcy powinien by
tak krtki, jak tylko jest to moliwe. Do zcza IMP jest doczony trzema przewodami impulsator
ECW1-B24 rmy Bourns.
Kompletnie zmontowany generator z zaprogramowanym mikrokontrolerem mona zasili i rozpocz
sprawdzanie poprawnoci dziaania.
Po wczeniu zasilania, na ekranie
wywietlacza pojawia si na kilka
sekund tekst powitalny, a potem pojawia si ekran, na ktrym w grnej
linijce jest wywietlony ksztat sygnau wyjciowego (sinus lub trjkt)
i jego poziom. W dolnej linijce jest
wywietlana czstotliwo generowanego przebiegu. Czstotliwo mona zmienia z ustawionym krokiem
krcc ok impulsatora: w lewo
zmniejszanie wartoci, w prawo jej
zwikszanie.
Oprcz ustawiania czstotliwoci
w tym momencie mona:
ELEKTRONIKA PRAKTYCZNA 11/2008

przej do ustawiania poziomu

sygnau wyjciowego naciskajc
klawisz [*],
przej do menu funkcyjnego
naciskajc klawisz [0],
przej do ustawiania czstotliwoci naciskajc klawisz [#].
Po naciniciu klawisza [*] program wchodzi do funkcji regulacji
amplitudy sygnau wyjciowego. Na
ekranie pojawia si, w grnej linijce, warto wzmocnienia ustawiana
w zakresie 0...71.
Regulacja sygnau wyjciowego
celowo nie zostaa wyskalowana
w adnych jednostkach (np. Vpp),
poniewa sygna wejciowy regulatora mona zmienia przez dobr rezystorw R2 i R6 na wyjciu
przetwornika (od 75 V do 50 V).
W trakcie uruchamiania urzdzen i a s p r a w d z a m y o s c y l o s ko p e m
sygna na wyjciu regulatora. Dla
R2=R6=75 V maksymalna amplituda powinna mie warto 5 Vpp.
Po ustawieniu amplitudy naciskamy klawisz [*], funkcja regulacji
koczy dziaanie, a program wraca
do menu gwnego, gdzie nastawiona warto jest wywietlana w grnej linijce wywietlacza.
Regulacja czstotliwoci, oprcz
poziomu menu gwnego, moe si
odbywa po naciniciu klawisza
[#]. Nastawiona czstotliwo jest
wywietlana w grnej linijce wywietlacza i moliwe s dwa sposoby dziaania. Jeeli teraz pokrcimy
osi impulsatora, to program wejdzie w funkcj regulacji czstotliwoci z nastawionym krokiem, tak
jak w menu gwnym. Nacinie-

cie klawisza [*] koczy regulacj,

ustawiona warto jest zapisywana
w pamici EEPROM i program wraca do menu gwnego, a ustawiona czstotliwo jest wywietlana
w dolnej linijce wywietlacza. Jeeli jednak po naciniciu klawisza
[#] w menu gwnym naciniemy
jeden z klawiszy numerycznych,
to program wejdzie do ustawiania
czstotliwoci za pomoc klawiszy
numerycznych. Warto jest ustawiana od najbardziej do najmniej
znaczcej cyfry. Wprowadzanie
mona przerwa w dolnym momencie przez naciniecie klawisza [#].
Po naciniciu klawisza [*] kasowana jest ostatnio wprowadzona
cyfra. Po naciniciu klawisza [#]
wpisana warto jest wprowadzana do ukadu AD9834 i zapamitywana w pamici EEPROM. Takie
samo dziaanie zostanie wykonane
po wprowadzeniu wszystkich omiu
cyfr czstotliwoci. Jeeli za pomoc klawiatury numerycznej zostanie
wprowadzona warto wiksza od
25 MHz (maksymalna czstotliwo
generatora), to program j skoryguje
do 25 MHz.
Nacinicie klawisza [0], gdy
program jest w menu gwnym (wywietlanie poziomu sygnau w grnej linijce i czstotliwoci w dolnej)
powoduje wejcie do menu funkcyjnego. Do wyboru s funkcje:
set step,
set sin/triangle,
wobulator,
f meter.
Funkcja set step ustawia krok,
z jakim bdzie zmieniana czstotliwo przy regulacji impulsatorem.
Krok mona zmienia w zakresie
od 1 Hz do 999,999 kHz. Ustawian warto wpisuje si z klawiatury numerycznej i akceptuje przez
nacinicie klawisza [#]. Korekcja
jest moliwa po naciniciu klawisza [*]. Powtrne nacinicie klawisza [#] koczy wprowadzanie
kroku. Jego warto jest zapisywana
w pamici EEPROM i funkcja koczy dziaanie.
Funkcja set sin/triangle ustawia
ksztat sygnau wyjciowego. Wybiera si j za pomoc impulsatora,
a zatwierdza wybr naciniciem
klawisza [#]. Sygna trjktny jest
generowany, gdy w trakcie ksztatowania sygnau wyjciowego zostanie
pominita tablica ROM sine lookup
table. Po ustawieniu, ksztat generowanego sygnau jest wywietlany

57

w menu gwnym w grnej linijce,

cznie z jego poziomem.
Funkcja wobulator umoliwia automatyczn zmian czstotliwoci od
czstotliwoci pocztkowej do kocowej z zadanym krokiem. Dodatkowym parametrem dziaania tej funkcji jest ustawiany czas pomidzy
kolejnymi zmianami czstotliwoci.
W pierwszym zamierzeniu funkcja
ta miaa by uywana do badania
torw audio i dlatego zakresy ustawianych parametrw s ograniczone.
Jest to tylko ograniczenie programowe i mona je zmieni. Po wybraniu funkcji jako pierwszy ustawiany
jest krok. W tej wersji oprogramowania krok jest zmieniany impulsatorem od 10 Hz do 100 Hz co
10 Hz. Ustawiana warto jest akceptowana po naciniciu [#]. Nastpnie jest ustawiany impulsatorem
czas przerwy pomidzy kolejnymi
zmianami czstotliwoci w zakresie
od 0 ms (brak przerwy) do 900 ms
z krokiem 100 ms.
C z s t o t l i w o c i : p o c z t ko w a
i kocowa s ustawiane klawiszami
numerycznymi w zakresie od 1 Hz
do 999,999 kHz. Czstotliwo Fstart
musi by mniejsza przynajmniej
o wielko kroku od czstotliwoci kocowej Fstop. Po zaakceptowaniu czstotliwoci Fstop, na ekranie
s wywietlane obie czstotliwoci
i wykonywane jest przemiatanie.
Przed wywoaniem tej funkcji musi
by ustawiony poziom sygnau, bo
w trakcie jej dziaania nie ma moliwoci zmiany.
R

58

Nacinicie klawisza [#] koczy

dziaanie funkcji, program przechodzi do menu gwnego, a rejestr
czstotliwoci jest programowany
wartoci zapamitan przed wywoaniem funkcji wobulator.
Ostatni funkcj jest funkcja
czstociomierza f-meter. Po jej wybraniu mikrokontroler mierzy czstotliwo sygnau cyfrowego TTL,
podawanego na pin 4 zcza Z_FC.
Pomiar jest wykonywany przez zliczanie impulsw przez licznik T1
(tryb zliczania asynchronicznego).
Czas bramkowania o dugoci 1 sekundy jest odmierzany przez licznik T0.

Uwagi kocowe

Rys. 7. Pytka regulatora

Prezentowany generator DDS

zosta zaprojektowany, wykonany
i praktycznie przetestowany. Model
zosta umieszczony w prowizorycznej obudowie wykonanej z proli
i blachy aluminiowej. Sygna wyjciowy z wyjcia regulatora poczono do izolowanego gniazda BNC
umieszczonego na pycie czoowej.
Drugie gniazdo BNC zostao poczone przez przecznik do wejcia
czstociomierza (pin 4 Z_FC) lub
do wyjcia generowanego sygnau
TTL dostpnego na pinie 3 zcza Z_FC. Oba sygnay s buforowane bramkami ukadu 74HCT04
umieszczonego na dodatkowej pytce uniwersalnej. Ukad jest zasilany
z wtyczkowego zasilacza napicia
przemiennego o wartoci skutecznej
ok. 14 V.

Obie pytki generatora i regulatora nie byy projektowane zgodnie z zasadami projektowania ukadw wielkiej czstotliwoci. By
moe naleaoby zmieni projekt
pytek, tak by podzieli ukad na
bloki funkcyjne z moliwoci ich
ekranowania, oraz zaprojektowa
i umieci na pytkach ltr dolnoprzepustowy, o ktrym bya ju
mowa wczeniej. Nie zmienia to
faktu, e cae urzdzenie z ukadowego i programowego punktu widzenia dziaa poprawnie. Umoliwia
generowanie sygnau sinusoidalnego
z regulacj poziomu sygnau wyjciowego w szerokim zakresie.
Tomasz Jaboski, EP
tomasz.jablonski@ep.com.pl
M

ELEKTRONIKA PRAKTYCZNA 11/2008