Percobaan III
RANGKAIAN LOGIKA KOMBINASIONAL
GOMGOM SILALAHI (14S16048)
Tanggal Percobaan : 09/OKTOBER/2017
[ELS2104][SISTEM DIGITAL]
[Laboratorium Sistem DIgital] Teknik Elektro
AbstrakIn this practicum praktikan tried to design a
simple combinational circuit and BCD-to-7-segment decoder
to be implemented in FPGA. After the design is made, the
function verification circuit uses functional simulation and
also identified the worst case delay path using time analysis
and simulation. Praktikan can also see the effect of the
maximum delay time in the circuit. If the simulation results
obtained are appropriate, the design is downloaded to the
FPGA and can be tested for the truth of its function by
giving its input on the flex switch. Practice is also expected
to recognize the level of abstraction in digital design. In this
practicum praktikan will use software Xilink or Quartus and
modelsim
KEYWORD ;rangkaian logika kombinasional,worst case
delay ,BCD-to-7-Segment
I. PENDAHULUAN
In this lab we will learn about Combinasonal Logic Circuits.
Implementation of logic gate function in circuit can be done in
various ways, one of them is a series of combinational logic.
Combinational logic circuits only look at inputs received
without being affected by the output of the previous logic gate
functions, so it can be said that this circuit is one of the
simplest ways of working.
This experiment will implement BCD-to-7-Segment,one of the
combinational sequences, and will identify the worst case
delay path in this circuit. Two different methods will be used,
ie with the structural abstraction level and the level of
behavioral abstraction.
The purpose of this lab is:
1. Design a simple circuit for see the effect of time
cancel.
2. Designing a combinational circuit in the form of
BCD-to-7-segment decoder for implemented inside
FPGA
3. Using functional simulation to verify the function
circuit.
4. Using the timing analysis and simulation to identify
the worst case delay path.
5. Perform measurement of propagation delay time at
level circuit.
6. Know the level of abstraction in digital design.
II. LANDASAN TEORETIS
1. IMPLEMENTASI FPGA DAN WAKTU TUNDA
Dalam teknologi Altera Cyclone yang kita gunakan, fungsi
logika diuraikan oleh software implementasi kedalam
bentuk subfungsi 4masukan. Setiap subfungsi
kemudian diimplementasikan oleh tabel kebenaran yang
bekerja seperti multiplexer dan dibuat dengan
memprogram SRAM yang mendefinisikan fungsionalitas dari
FPGA. Setiap tabel kebenaran memiliki waktu tunda
yang berkontribusi ke waktu tunda keseluruhan.
Sedangkan untuk membedakan antara rangkaian
kombinasional dan sekuensial, dalam subfungsi juga diberikan
sebuah D flipflop.
Estimasi worst case delay ditentukan dengan menambahkan
delay perkiraan maksimum kedalam rangkaian kombinasional
termasuk logika dan interkoneksi. Karena ketidakpastian
ini,worst case delay hanya bisa ditentukan setelah proses
implementasi selesai termasuk penguraian menjadi subfungsi
dan routing interkoneksi.Dalam percobaan ini, kita akan
membangun dua rangkaian. Dengan rangkaian pertama
kitaakan melihat beberapa tipe dari simulasi yang dapat kita
gunakan dan melihat kemungkinan efek dari proses
penguraian yang mengimplementasikan rangkaian sebenarnya
secara fisik.Kemudian dengan rangkaian kedua, selain
memverifikasi fungsionalitasnya, kita juga akan mencari worst
case delay dari setiap masukan ke setiap keluaran dan akan
menggunakan metode simulasi yang hanya dapat di
aplikasikan pada rangkaian sederhana untk mencari
jalursebenarnya yang ditempuh dimana delay ditemukan.
Dengan Mengetahui jalur dari worst case delay kita kemudian
bisa mengukur delay pada setiap titik jalur tersebut di lab.
Delay yang terukur ini bukanlah worst case delay tetapi lebih
kepada waktu tunda rata-rata.
 2. BCD-TO-7-SEGMENT CODE CONVERTER

Gambar 12 Code AND gate

BCD-to-7-Segment adalah rangkaiankombinasional yang
library IEEE; use IEEE.STD_LOGIC_1164.ALL;
menerima 4 buah masukan (4 bit) dan menghasilkan keluaran
berupa gambarvisual yang merepresentasikan angka entity RAngkaianGerbangAnd is
binertersebut dalam basis desimal.
Rangkaian ini digunakan untuk mengkonversikan suatu nilai Port ( a : in STD_LOGIC;
desimal terkode biner(BCD) ke pola segmen yang sesuai pada
display 7segmen. Karena nilai BCD adalah angka 4bit pada b : in STD_LOGIC;
jangkauan 09, bagaimana kita memperlakukan nilai
1015(dont care atau tidak) akan berpengaruh pada desain c : out STD_LOGIC);
kita.7-segmen biasanya diidentifikasi dalam industri
menggunakan huruf a-g end RAngkaianGerbangAnd;
III. HASIL DAN ANALISIS architecture Behavioral of RAngkaianGerbangAnd is begin
Pada praktikum ini kita akan melakukan dua percobaan yaitu c <= a and b;
yang pertama untuk membuktikan gerbang logika AND dan
yang kedua kita akan mengoperasikan BCD-to-7-segment end Behavioral;
untuk menghasilkan data yang diinginkan.
A. Percobaan 3A : Membuat Rangkaian Sederhana
Pada percobaan ini kita akan melakukan uji coba pada gerbang Ini adalah codingan untuk gerbang logika AND dengan 2 inputan
logika AND yang dimana hasil dari input switch atau push dimana codingan tersebut menggunakan bahasa VHDL.
button adalah output LED yang menyala
Tabel Kebenaran AND
SW 1 SW 2 LED
0 0 0
0 1 0
1 0 0
1 1 1

Tabel 1 Tabel kebenaran AND

Ini adalah tabel kebenaran AND dimana tabel kebenaran ini
digunakan untuk mencocokan hasil output dari gerbang logika
,sekaligus membuktikan apakah percobaan kita sudah benar
atau belum.

Gambar 11 Schematik AND gate

Gambar diatas dapat menunjukkan bahwa nantinya akan ada 2

input dari gerbang logika tersebut yang mana 2 input tersebut
adalah dari dua push button

Kita memakai KitXilink untuk menghasilkan gerbang logika AND

dimana kita harus memberikan dua input agar lampu LED menyala
sebagai tanda bahwa percobaan kita berhasil .Gambar diatas
menunjukkan bahwa kita akan menginisialisasi PIN pada tiap
inputan.

B. Percobaan 3B: Implementasi BCD-to-7-segment

TABEL KEBENARAN BCD-to-7-segment

D3 D2 D1 D0 A B C D E F G
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
Gambar 15 Code VHDL
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1 Maksud dari code ini adalah persamaan untuk variable
0 1 0 0 0 1 1 0 0 1 1 NOL , SATU , DUA, TIGA , EMPAT , LIMA , ENAM ,
0 1 0 1 1 0 1 1 0 1 1 TUJUH, DELAPAN dan SEMBILAN dalam
0 1 1 0 1 0 1 1 1 1 1 STD_LOGIC_VECTOR dengan array 4 (3 DOWNTO 0).
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Tabel diata merupakan implementasi untuk menguji
kebenaran dari persamaan logika (SOP/POS) dengan
menggunakan persamaan functional sekaligus menjadi arahan
kita untuk membuat nilai pada BCD-to-7-segment.

Gambar 16 Code VHDL

Code ini adalah kondisionla dari output BCD dimana

dipengaruhi oleh input switch

Gambar 13 BCD-to-7-segment

Rangkai rangkaian berikut pada project Board dan Xilinx.

Lalu dengan VHDL kita gunakan untuk membuat gerbang
logika AND.

Gambar 14 Code VHDL

Maksud dari codingan ini adalah mendeklarasikan variabel

input (SW) dengan array sebanyak 4 (3 DOWNTO 0) dan
output (BDC) dengan array 8 (7 DOWNTO 0).
 IV. KESIMPULAN
Dari praktikum ini dapat kami ambil kesimpulan bahwa Setiap
rangkaian gerbang logika memiliki waktu tunda (delay time)
pada implementasinya di dunia nyata. Secara keseluruhan,
waktu tunda paling lama yang terdapat dalam suatu rangkaian
dapat disimulasikan dengan mengidentifikasi worst case delay
path.
Peracangan rangkaian digital dapat dilakukan dengan
pendekatan skematik maupun VHDL. Hasil perancangan
dapat disimulasikan baik dengan simulasi fungsional
dan simulasi timing. Dengan simulasi timing kita dapat
menghitung worst case delay path suatu rangkaian.
Pada percobaan ini kita dituntut untuk dapat teliti membuat
rangkaian karena jika tidak hanya akan menghasilkan ouput
yang error.

V. REFERENSI
1. Stephen Brown and Zvonko Vranesic,Fundamentals
of Digital Logic with VHDL Design Third
Edition,McGraw-Hill, San Francisco,2009
2. R.H. Katz,Contemporary Logic Design
Second Edition , Pearson Prentince-Hall, NJ, 2005
3. Frank Vahid, Digital Design, Hal. 165-170, John
Wiley & Sons Inc., California,2007
4. Z. Vranesic, Fundamentals of Digital Logic, Hal. 271-
278, McGraw-Hill, New York,2005
 Lampiran
1. Percobaan Rangkaian Gerbang And menggunakan BCD
Buatlah kembali folder baru sama caranya seperti sebelumnya. Kemudian buatlah new source seperti sebelumnya .

Kemudian pilih VHDL Module.

Lalu masukkan inputannya seperti berikut.

Lalu akan muncul tampilan seperti berikut :

 Ubahlah kodenya seperti berikut ini :

Kemudian manage konfigurasinya maka akan muncul seperti berikut jika programnya sudah benar.

 Setelah itu save. Kemudian lalukakan manage konfigurasi kodingan sebelumnya. Maka akan tampil seperti berikut ini :

Kemudian pilih initialize chain. Kemudian akan muncul suatu gambar kemudian lakukakan langkah berikut:

 Pilihlah no. Kemudian :

Selanjutnya pilih bypass.

Lalu pilihlah ok.

Jika sudah selesai, akan muncul seperti ini :

Setelah itu pilihlah program. Maka lampu bisa berfungsi.

2. Membuat Rangkaian Sederhana

Buat lah sebuah proyek Quartus baru dengan nama RangkaianSederhana
Buatlah file VHDL baru dengan nama seederhana.bdf

Pilih next lalu finish

 Lalu pilih new source kemudian pilih VHDL module.

Ubahlah kodingan tersebut sesuai dengan yang akan di praktikkan

 Lalu akan muncul tampilan kosong. Isilah seperti berikut :
Setelah itu save. Kemudian lalukakan manage konfigurasi kodingan sebelumnya. Maka akan tampil seperti berikut ini

Kemudian pilih initialize chain. Kemudian akan muncul suatu gambar kemudian lakukakn langkah berikut:
 Pilihlah no. Kemudian :
Selanjutnya pilih bypass.

Lalu pilihlah ok.

Jika sudah selesai, akan muncul seperti ini :

Setelah itu pilihlah program. Maka lampu bisa berfungsi.