CÂU 1: TRÌNH BÀY MẶT CẮT NGANG VÀ QUY TRÌNH CHẾ TẠO CỔNG ĐẢO CMOS?.. .

2
CÂU 2: NÊU QUY TRÌNH CHẾ TẠO TRANSISTOR CMOS VỚI CHẤT NỀN BÁN DẪN
LOẠI N.....................................................................................................................................................3
CÂU 3: NÊU QUY TRÌNH CHẾ TẠO CÁC TRANSISTOR CMOS VỚI CHẤT NỀN BÁN DẪN
LOẠI P?..................................................................................................................................................11
CÂU 4: NÊU QUY TRÌNH CHẾ TẠO CÁC TRANSISTOR NMOS?............................................17
CÂU 5: NÊU QUY TRÌNH CHẾ TẠO CÁC TRANSISTOR PMOS?.............................................21
CÂU 6: TRÌNH BÀY CÁC CHẾ ĐỘ LÀM VIỆC CỦA MOS TRANSISTOR?.............................24
CÂU 7: TRÌNH BÀY CÁC CHẾ ĐỘ LÀM VIỆC CỦA NMOS TRANSISTOR?..........................26
CÂU 8: TRÌNH BÀY CÁC CHẾ ĐỘ LÀM VIỆC CỦA PMOS TRANSISTOR?..........................27
CÂU 9: TRÌNH BÀY BIỂU THỨC DÒNG ĐIỆN VÀ VẼ ĐẶC TUYẾN I – V ĐỐI VỚI
TRANSISTOR MOS GIẢI THÍCH CÁC VÙNG KHÁC NHAU?...................................................29
CÂU 10: Trong quá trình xử lý 0,6 µm của Transistor PMOS với W/L = 4/2 λ, bề dày oxide là
100 Å, hằng số điện môi của chân không 8.85 x 10-14 F/cm, độ linh động của điện tử là 175
cm2/V.s. Điện áp ngưỡng là - 0.7 V. Vẽ đặc tuyến I-V với |Vgs| = 0; 1; 2; 3; 4; và 5 V...................33
CÂU 11: Trong quá trình xử lý 0,6 µm của Transistor NMOS với W/L = 4/2 λ, bề dày oxide là
100 Å, hằng số điện môi của chân không 8.85 x 10-14 F/cm, độ linh động của điện tử là 350
cm2/V.s. Điện áp ngưỡng là 0.7 V. Vẽ đặc tuyến I-V với Vgs = 0; 1; 2; 3; 4; và 5 V.........................34
CÂU 12: TRÌNH BÀY CÁC QUY TRÌNH XỬ LÝ CƠ BẢN TRONG QUÁ TRÌNH SẢN XUẤT
CHIP THEO CÔNG NGHỆ MOS?.....................................................................................................35
CÂU 13: TRÌNH BÀY QUY TRÌNH SẢN XUẤT IC THEO CÔNG NGHỆ BÁN DẪN MOS.....45
CÂU 14: GIẢI THÍCH CÁC CÂU LỆNH SAU:................................................................................47
CÂU 15: PHÁC THẢO CỔNG NOR 2 ĐẦU VÀO VỚI ĐỘ RỘNG TRANSISTOR ĐƯỢC
CHỌN ĐỂ ĐẠT ĐƯỢC ĐIỆN TRỞ MẠNG KÉO LÊN VÀ KÉO XUỐNG LÀ ĐIỆN TRỞ ĐƠN
VỊ R. TÍNH TOÁN ĐỘ TRỄ MẠCH KÉO LÊN VÀ KÉO XUỐNG CỦA CỔNG NOR ĐIỀU
KHIỂN H CỔNG NOR GIỐNG HỆT NHAU BẰNG CÁCH SỬ DỤNG MÔ HÌNH TRỄ
ELMORE................................................................................................................................................47
CÂU 16: TÌM ĐỘ TRỄ KÝ SINH ELMORE TRONG TRƯỜNG HỢP XẤU NHẤT CỦA CỔNG
NOR N ĐẦU VÀO.................................................................................................................................49
CÂU 17: PHÁC THẢO CỔNG NAND 4 ĐẦU VÀO VỚI ĐỘ RỘNG TRANSISTOR ĐƯỢC
CHỌN ĐỂ ĐẠT ĐƯỢC ĐIỆN TRỞ MẠNG KÉO LÊN VÀ KÉO XUỐNG BẰNG ĐIỆN TRỞ
ĐƠN VỊ R. TÍNH NỖ LỰC LOGIC MẠCH ĐIỆN...........................................................................51
CÂU 18: PHÁC THẢO CÁC CỔNG LOGIC CƠ BẢN CÓ N-NGÕ VÀO CÓ BỀ RỘNG CÁC
TRANSISTOR ĐƯỢC CHỌN ĐỂ NHẬN ĐƯỢC ĐIỆN TRỞ HIỆU DỤNG KHI Ở TRẠNG
THÁI KÉO LÊN HOẶC KÉO XUỐNG ĐỀU BẰNG VỚI ĐIỆN TRỞ HIỆU DỤNG CỦA CỔNG
ĐẢO ĐƠN VỊ (R)...................................................................................................................................52

1
CÂU 1: TRÌNH BÀY MẶT CẮT NGANG VÀ QUY TRÌNH CHẾ TẠO CỔNG
ĐẢO CMOS?
Trong sơ đồ này, cổng đảo được tạo ra trên substrate loại p.

Transistor NMOS có miền nguồn và miền máng loại n và miền cổng polysilicon
bên trên một lớp mỏng silicon dioxide SiO2 (nên còn được gọi là oxide cổng).

Transistor PMOS có cấu trúc tương tự với miền nguồn và miền máng loại p.

Transistor PMOS yêu cầu miền thân (body) loại n nên n-well được khuếch tán
vào substrate trong vùng lân cận.

Các miền polysilicon của hai Transistor được nối với nhau tạo thành ngõ vào A.

Miền nguồn Transistor NMOS được nối với đường kim loại GND, còn miền
nguồn của Transistor PMOS được nối với đường kim loại VDD.

Các miền máng của hai Transistor được nối bằng kim loại để tạo thành ngõ ra Y.

2
 Một lớp SiO2 dày hơn gọi là oxide trường (field oxide) ngăn ngừa không cho kim
loại nối tắt với những lớp khác, ngoại trừ nơi mà các tiếp xúc được khắc acid.

Substrate phải được nối với điện áp thấp để tránh, không phân cực thuận tiếp giáp
p – n giữa substrate loại p và nguồn máng loại n + của NMOS. Tương tự, n-well phải
được nối với điện áp cao

CÂU 2: NÊU QUY TRÌNH CHẾ TẠO TRANSISTOR CMOS VỚI CHẤT NỀN
BÁN DẪN LOẠI N
Cổng đảo được xác định bởi một tập gồm 6 mặt nạ: n-well, polysilicon, khuếch
tán n+ (n+ diffusion), khuếch tán p+ (p+ diffusion), các tiếp xúc và kim loại. Các mặt nạ
là khuôn mẫu tạo ra những thành phần trên chip.

Việc chế tạo CMOS có thể đạt được bằng cách tích hợp cả hai transistor NMOS
và PMOS trên cùng một đế chip. Để tích hợp các thiết bị NMOS và PMOS này trên
cùng một chip, cần có các vùng đặc biệt được gọi là giếng (well), trong đó loại bán dẫn
và loại chất nền đối nghịch nhau. Tức là p-well phải được tạo ra trên substrate loại n
ngược lại n-well phải được tạo ra trên substrate loại p.

Cụ thể, ta xét quy trình thực hiện chế tạo CMOS trên một đế wafer bán dẫn loại n,
trong đó transistor PMOS được chế tạo trên chất nền loại n và transistor NMOS được
chế tạo trong miền giếng p (p-well). Quy trình chế tạo thiết bị này được thực hiện theo
công nghệ xử lý p-well. Quy trình này được thực hiện gồm các bước cơ bản như sau:

Bước 1: Chuẩn bị wafer với chất nền loại p (p-substrate)

Quá trình được thực hiện bắt đầu bằng wafer với chất nền loại p

Bước 2: Quá trình Oxi hóa wafer

3
 Trước tiên Wafer được oxi hóa trong lò nung ở nhiệt độ cao (thường từ 900 oC đến
1200oC) làm cho Si và O2 phản ứng với nhau tạo thành SiO2 trên bề mặt của Wafer.

Bước 3: Phủ chất cản quang (photoresist)

Chất cản quang (photoresist) làm mềm Oxide nơi được phơi ra ánh sáng, sẽ được
phủ lên trên Wafer.

Bước 4: Sử dụng phương pháp quang khắc theo mặt nạ n-well

Chiếu tia UV vào chất cản quang qua mặt nạ n-well để hình thành miền khuếch
tán.

Bước 5: Loại bỏ photoresist

4
 Theo mặt nạ p-well vùng chất cản quang nơi anh sáng trực tiếp chiếu vào sẽ bị
loại bỏ để phô ra lớp Oxide.

Bước 6: Loại bỏ SiO2

Phần Oxide nơi không được bảo vệ bởi chất cản quang sẽ bị loại bỏ theo kỹ thuật
khắc acid hydrofloruoric (HF)

Bước 7: Loại bỏ toàn bộ chất cản quang

Phần chất cản quang còn lại sẽ được lột bỏ bằng cách sử dụng một hỗn hợp acid
được gọi là khắc acid piranha.

Bước 8: Hình thành p-well.

p-well được tạo thành ở nơi mà substrate không được phủ bởi oxide. Hai phương
pháp này để đưa vào chất kích tạp là khuếch tán (diffusion) và cấy ion (ion
implantation). Trong quá trình khuếch tán, Wafer được đặt vào trong một lò nung cùng

5
với khí chứa chất kích tạp. Khi được nung nóng, các nguyên tử chất kích tạp sẽ khuếch
tán vào trong substrate.

Bước 9: Loại bỏ lớp oxide còn lại

Dùng axit (HF) loại bỏ SiO2 còn lại.

Bước 10: Hình thành Polysilicon

Tiếp theo, miền cổng của các Transistor được tạo thành. Những miền này bao
gồm Silicon đa tinh thể, thường được gọi là polysilicon, bên trên lớp oxide mỏng. Quá
trình lắng đọng hơi hóa học (CVD) được sử dụng để lắng đọng một lớp oxide cổng rất
mỏng. Kế đến, Wafer được đặt vào trong lò phản ứng cùng với khí silane (SiH 4) và được
nung nóng một lần nữa để phát triển lớp Polysilicon được kích tạp nhiều (nặng) để tạo
thành chất dẫn điện đủ tốt.

Bước 11: Hình thành các miền cực cổng.

Wafer được định khuôn mẫu bằng chất cản quang và mặt nạ Polysilicon để lại
những miền cổng Polysilicon.

6
 Bước 12: Lặp lại quy trình oxi hóa để hình thành các miền n-diffusion.

Lớp oxide bảo vệ được tạo thành và được khuôn mẫu bằng mặt nạ n-diffusion

Bước 13: Lặp lại quy trình quang khắc theo mặt nạ p-diffusion.

Hình thành các miền khuếch tán bằng mặt nạ p-diffusion, phơi bày những miền ở
đó chất kích tạp được cấy ion hoặc khuếch tán.

Chất pha tạp loại p (p +) được khuếch tán hoặc cấy ion, và ba miền p + được hình
thành để tạo ra các cực của PMOS và tiếp xúc với p-well. Lưu ý rằng miền cổng
Polysilicon bên trên Transistor NMOS sẽ ngăn chặn sự khuếch tán nên miền nguồn và
miền máng được cách ly bởi một kênh bên dưới miền cổng. Điều này được gọi là quá
trình tự sắp hàng (self alifned process).

7
 Bước 14: Tiếp tục loại bỏ oxide

Lớp oxide bảo vệ còn lại được lột bỏ

Bước 15: Hình thành n-diffusion

Quá trình được lặp lại đối với mặt nạ n-diffusion tương tự như quá trình p-
diffusion ở trên, các vùng n-diffusion được hình thành để tạo các cực của NMOS và tiếp
xúc n-substrate.

Bước 16: Phủ lớp oxide trường

Oxide trường dày được phủ lên chip để cách ly Wafer khỏi kim loại và được định
khuôn mẫu bằng mặt nạ tiếp xúc. Lớp oxide trường dày được hình thành ở tất cả các
vùng trừ các cực của PMOS và NMOS, nơi muốn kết nối với kim loại.

8
 Bước 17: Phủ kim loại

Aluminium (kim loại nhôm) sẽ được thổi lên trên toàn bộ Wafer, lấp đầy các
đường cắt tiếp xúc (contacts).

Bước 18: Loại bỏ kim loại thừa

Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc acid thể
plasma để loại bỏ kim loại thừa.

Bước 19: Hình thành các miền cực

Các cực của transistor PMOS và NMOS được tạo ra từ các khoảng trống tương
ứng.

9
 Bước 20: Gán tên các cực của NMOS và PMOS.

Những quá trình xử lý tiên tiến cũng có thể có 5 lớp kim loại hoặc nhiều hơn nữa,
do vậy các kim loại và tiếp xúc phải được lặp lại cho từng lớp.

10
CÂU 3: NÊU QUY TRÌNH CHẾ TẠO CÁC TRANSISTOR CMOS VỚI CHẤT
NỀN BÁN DẪN LOẠI P?
Cổng đảo được xác định bởi một tập gồm 6 mặt nạ: n-well, polysilicon, khuếch
tán n+ (n+ diffusion), khuếch tán p+ (p+ diffusion), các tiếp xúc và kim loại. Các mặt nạ
là khuôn mẫu tạo ra những thành phần trên chip.

Việc chế tạo CMOS có thể đạt được bằng cách tích hợp cả hai transistor NMOS
và PMOS trên cùng một đế chip. Để tích hợp các thiết bị NMOS và PMOS này trên
cùng một chip, cần có các vùng đặc biệt được gọi là giếng (well), trong đó loại bán dẫn
và loại chất nền đối nghịch nhau. Tức là p-well phải được tạo ra trên substrate loại n
ngược lại n-well phải được tạo ra trên substrate loại p.

Cụ thể, ta xét quy trình thực hiện chế tạo CMOS trên một đế wafer bán dẫn loại p,
trong đó transistor NMOS được chế tạo trên chất nền loại p và transistor PMOS được
chế tạo trong miền giếng n (n-well). Quy trình chế tạo thiết bị này được thực hiện theo
công nghệ xử lý n-well. Quy trình này được thực hiện gồm các bước cơ bản như sau:

Bước 1: Chuẩn bị wafer với chất nền loại p (p-substrate)

Quá trình được thực hiện bắt đầu bằng wafer với chất nền loại p

Bước 2: Quá trình Oxi hóa wafer

Trước tiên Wafer được oxi hóa trong lò nung ở nhiệt độ cao (thường từ 900 oC đến
1200oC) làm cho Si và O2 phản ứng với nhau tạo thành SiO2 trên bề mặt của Wafer.

11
 Bước 3: Phủ chất cản quang (photoresist)

Chất cản quang (photoresist) làm mềm Oxide nơi được phơi ra ánh sáng, sẽ được
phủ lên trên Wafer.

Bước 4: Sử dụng phương pháp quang khắc theo mặt nạ n-well

Chiếu tia UV vào chất cản quang qua mặt nạ n-well để hình thành miền khuếch
tán.

Bước 5: Loại bỏ photoresist

Theo mặt nạ n-well vùng chất cản quang nơi anh sáng trực tiếp chiếu vào sẽ bị
loại bỏ để phô ra lớp Oxide.

12
 Bước 6: Loại bỏ SiO2

Phần Oxide nơi không được bảo vệ bởi chất cản quang sẽ bị loại bỏ theo kỹ thuật
khắc acid hydrofloruoric (HF)

Bước 7: Loại bỏ toàn bộ chất cản quang

Phần chất cản quang còn lại sẽ được lột bỏ bằng cách sử dụng một hỗn hợp acid
được gọi là khắc acid piranha.

Bước 8: Hình thành n-well.

n-well được tạo thành ở nơi mà substrate không được phủ bởi oxide. Hai phương
pháp này để đưa vào chất kích tạp là khuếch tán (diffusion) và cấy ion (ion
implantation). Trong quá trình khuếch tán, Wafer được đặt vào trong một lò nung cùng
với khí chứa chất kích tạp. Khi được nung nóng, các nguyên tử chất kích tạp sẽ khuếch
tán vào trong substrate.

Bước 9: Loại bỏ lớp oxide còn lại

13
 Dùng axit (HF) loại bỏ SiO2 còn lại.

Bước 10: Hình thành Polysilicon

Tiếp theo, miền cổng của các Transistor được tạo thành. Những miền này bao
gồm Silicon đa tinh thể, thường được gọi là polysilicon, bên trên lớp oxide mỏng. Quá
trình lắng đọng hơi hóa học (CVD) được sử dụng để lắng đọng một lớp oxide cổng rất
mỏng. Kế đến, Wafer được đặt vào trong lò phản ứng cùng với khí silane (SiH 4) và được
nung nóng một lần nữa để phát triển lớp Polysilicon được kích tạp nhiều (nặng) để tạo
thành chất dẫn điện đủ tốt.

Bước 11: Hình thành các miền cực cổng.

Wafer được định khuôn mẫu bằng chất cản quang và mặt nạ Polysilicon để lại
những miền cổng Polysilicon.

Bước 12: Lặp lại quy trình oxi hóa để hình thành các miền n-diffusion.

Lớp oxide bảo vệ được tạo thành và được khuôn mẫu bằng mặt nạ n-diffusion

14
 Bước 13: Lặp lại quy trình quang khắc theo mặt nạ n-diffusion.

Hình thành các miền khuếch tán bằng mặt nạ n-diffusion, phơi bày những miền ở
đó chất kích tạp được cấy ion hoặc khuếch tán.

Chất pha tạp loại n (n +) được khuếch tán hoặc cấy ion, và ba miền n + được hình
thành để tạo ra các cực của NMOS và tiếp xúc với n-well. Lưu ý rằng miền cổng
Polysilicon bên trên Transistor NMOS sẽ ngăn chặn sự khuếch tán nên miền nguồn và
miền máng được cách ly bởi một kênh bên dưới miền cổng. Điều này được gọi là quá
trình tự sắp hàng (self alifned process).

Bước 14: Tiếp tục loại bỏ oxide

Lớp oxide bảo vệ còn lại được lột bỏ

15
 Bước 15: Hình thành p-diffusion

Quá trình được lặp lại đối với mặt nạ p-diffusion tương tự như quá trình n-
diffusion ở trên, các vùng p-diffusion được hình thành để tạo các cực của PMOS và tiếp
xúc p-substrate.

Bước 16: Phủ lớp oxide trường

Oxide trường dày được phủ lên chip để cách ly Wafer khỏi kim loại và được định
khuôn mẫu bằng mặt nạ tiếp xúc. Lớp oxide trường dày được hình thành ở tất cả các
vùng trừ các cực của PMOS và NMOS, nơi muốn kết nối với kim loại.

Bước 17: Phủ kim loại

Aluminium (kim loại nhôm) sẽ được thổi lên trên toàn bộ Wafer, lấp đầy các
đường cắt tiếp xúc (contacts).

Bước 18: Loại bỏ kim loại thừa

16
 Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc acid thể
plasma để loại bỏ kim loại thừa.

Bước 19: Hình thành các miền cực

Các cực của transistor PMOS và NMOS được tạo ra từ các khoảng trống tương
ứng.

Bước 20: Gán tên các cực của NMOS và PMOS.

Những quá trình xử lý tiên tiến cũng có thể có 5 lớp kim loại hoặc nhiều hơn nữa,
do vậy các kim loại và tiếp xúc phải được lặp lại cho từng lớp.

CÂU 4: NÊU QUY TRÌNH CHẾ TẠO CÁC TRANSISTOR NMOS?

Theo cấu tạo cấu trúc Transistor NMOS, các bước chế tạo Transistor NMOS cơ
bản được thực hiện theo các bước sau:
17
 (1) Bắt đầu trên một Silicon Wafer chất nền loại p.

(2) Đầu tiên là quá trình oxy hóa đế silicon. Một lớp silicon dioxide SiO 2 tương
đối dày, được tạo ra trên bề mặt của chất nền.

(3) Sau đó, ôxít trường được khắc một cách chọn lọc để lộ ra bề mặt silicon nơi
miền cổng Polysilicon cần tạo của Transistor NMOS.

(4) Tiếp theo là phủ lên trên một lớp oxide mỏng, lớp oxide này cuối cùng để tạo
thành oxide cổng của Transistor MOS như minh họa trong hình 1.9 (d).

(5) Trên lớp oxide mỏng, một lớp polysilicon (silic đa tinh thể) được lắng đọng.
Polysilicon được sử dụng làm vật liệu điện cực cổng cho Transistor MOS. Polysilicon

18
không pha tạp có điện trở suất tương đối cao. Tuy nhiên, có thể làm giảm điện trở suất
của polysilicon bằng cách pha tạp chất đó với các nguyên tử tạp chất.

(6) Sau khi lắng đọng, lớp polysilicon được định khuôn và khắc axit để tạo thành
các miền khuếch tán loại n (n diffusion).

(7) Ôxít cổng mỏng không được bao phủ bởi polysilicon cũng được loại bỏ, làm
lộ ra bề mặt wafer nơi tạo thành miền khuếch tán n để hình thành 2 cực nguồn và máng.

(9) Toàn bộ bề mặt silicon sau đó được pha tạp với nồng độ tạp chất cao, thông
qua khuếch tán hoặc cấy ion để tạo vùng n diffusion. Sự pha tạp tại các vùng tiếp xúc
trên bề mặt wafer tạo ra hai vùng khuếch tán loại n (tiếp giáp nguồn và máng) trong chất
nền loại p. Sự pha tạp tạp chất cũng xâm nhập vào polysilicon trên bề mặt, làm giảm
điện trở suất của nó.

19
 (10) Sau khi hoàn thành các cực nguồn và máng, toàn bộ bề mặt lại được bao phủ
bởi một lớp silicon dioxide cách điện.

(11) Sau đó, lớp oxide cách điện được tạo hình nơi cần hình thành các miền tiếp
xúc (contact) cho các tiếp xúc nguồn và máng, như minh họa trong Hình 1.9 (j).

(12) Sau cùng, aluminium (kim loại nhôm) sẽ được thổi lên trên toàn bộ Wafer,
lấp đầy các đường cắt tiếp xúc.

20
 Việc thổi sẽ kéo theo việc bắn phá aluminium ở dạng hơi sẽ phủ đồng đều Wafer.
Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc acid thể plasma để
loại bỏ kim loại ở mọi nơi ngoại trừ nơi những dây dẫn cần được giữ nguyên. Điều này
sẽ hoàn tất quá trình chế tạo đơn giản.

CÂU 5: NÊU QUY TRÌNH CHẾ TẠO CÁC TRANSISTOR PMOS?

Theo cấu tạo cấu trúc Transistor NMOS, các bước chế tạo Transistor NMOS cơ
bản được thực hiện theo các bước sau:

(1) Bắt đầu trên một Silicon Wafer chất nền loại n.

(2) Đầu tiên là quá trình oxy hóa đế silicon. Một lớp silicon dioxide SiO 2 tương
đối dày, được tạo ra trên bề mặt của chất nền.

(3) Sau đó, ôxít trường được khắc một cách chọn lọc để lộ ra bề mặt silicon nơi
miền cổng Polysilicon cần tạo của Transistor NMOS.

(4) Tiếp theo là phủ lên trên một lớp oxide mỏng, lớp oxide này cuối cùng để tạo
thành oxide cổng của Transistor MOS như minh họa trong hình 1.9 (d).

21
 (5) Trên lớp oxide mỏng, một lớp polysilicon (silic đa tinh thể) được lắng đọng.
Polysilicon được sử dụng làm vật liệu điện cực cổng cho Transistor MOS. Polysilicon
không pha tạp có điện trở suất tương đối cao. Tuy nhiên, có thể làm giảm điện trở suất
của polysilicon bằng cách pha tạp chất đó với các nguyên tử tạp chất.

(6) Sau khi lắng đọng, lớp polysilicon được định khuôn và khắc axit để tạo thành
các miền khuếch tán loại p (p diffusion).

(7) Ôxít cổng mỏng không được bao phủ bởi polysilicon cũng được loại bỏ, làm
lộ ra bề mặt wafer nơi tạo thành miền khuếch tán n để hình thành 2 cực nguồn và máng.

22
 (9) Toàn bộ bề mặt silicon sau đó được pha tạp với nồng độ tạp chất cao, thông
qua khuếch tán hoặc cấy ion để tạo vùng p diffusion. Sự pha tạp tại các vùng tiếp xúc
trên bề mặt wafer tạo ra hai vùng khuếch tán loại p (tiếp giáp nguồn và máng) trong chất
nền loại p. Sự pha tạp tạp chất cũng xâm nhập vào polysilicon trên bề mặt, làm giảm
điện trở suất của nó.

(10) Sau khi hoàn thành các cực nguồn và máng, toàn bộ bề mặt lại được bao phủ
bởi một lớp silicon dioxide cách điện.

(11) Sau đó, lớp oxide cách điện được tạo hình nơi cần hình thành các miền tiếp
xúc (contact) cho các tiếp xúc nguồn và máng, như minh họa trong.

(12) Sau cùng, aluminium (kim loại nhôm) sẽ được thổi lên trên toàn bộ Wafer,
lấp đầy các đường cắt tiếp xúc.

23
 Việc thổi sẽ kéo theo việc bắn phá aluminium ở dạng hơi sẽ phủ đồng đều Wafer.
Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc acid thể plasma để
loại bỏ kim loại ở mọi nơi ngoại trừ nơi những dây dẫn cần được giữ nguyên. Điều này
sẽ hoàn tất quá trình chế tạo đơn giản.

CÂU 6: TRÌNH BÀY CÁC CHẾ ĐỘ LÀM VIỆC CỦA MOS TRANSISTOR?
Để xem khả năng làm việc của transistor MOS trước tiên ta xem xét các cấu trúc
MOS ở dạng cách ly giữa cổng với thân và chưa hình thành nguồn, máng hay còn biết
đến với tên gọi tụ điện MOS được biểu diễn trên hình vẽ.

Giả sử thân của MOS Transistor loại p với hạt mang điện là lỗ trống. Thân được
nối đất và ta đặt một điện áp vào cổng. Oxide cổng là chất cách điện tốt nên hầu như
không có dòng điện nào di chuyển từ cổng đến thân.

Chúng ta có thể hiểu hoạt động của tụ điện MOS trong các điều kiện phân cực
khác nhau các chế độ này được minh họa và giải thích như các hình dưới đây.

24
 Điện áp âm được đặt vào cổng nên có điện tích âm trên cổng. Lỗ linh động mang
điện dương bị thu hút đến miền bên dưới cổng. Điều này được gọi là chế độ tích lũy
(accumulation mode).

Điện áp dương nhỏ được đặt vào cổng, dẫn đến điện tích dương trên cổng. Lỗ trên
thân bị đẩy ra xa khỏi miền ngay bên dưới cổng, dẫn đến miền suy biến hay nghèo hạt
mang điện (depletion region) được hình thành bên dưới cổng.

Điện áp dương cao hơn vượt quá điện áp ngưỡng (threshold voltage) tới hạn V t
đặt vào cổng, thu hút nhiều điện tích dương hơn đến cổng. Lỗ bị đẩy ra xa thêm nữa và
một lượng nhỏ điện tử tự do trong thân bị thu hút đến miền bên dưới cổng. Lớp điện tử
dẫn điện này trong thân loại p được gọi là lớp nghịch chuyển (inversion layer).

Điện áp ngưỡng phụ thuộc vào lượng chất kích tạp trong thân và bề dày t ox của
oxide. Điện áp ngưỡng thường dương như trong thí dụ này nhưng có thể được sắp đặt để
có giá trị âm.

25
CÂU 7: TRÌNH BÀY CÁC CHẾ ĐỘ LÀM VIỆC CỦA NMOS TRANSISTOR?
Transistor NMOS với cực nguồn nối đất. Nếu đặt điện áp cổng-nguồn V gs nhỏ hơn
điện áp ngưỡng Vt. Nguồn và máng có điện tử tự do. Thân có lỗ trống, không có điện tử
tự do. Các tiếp giáp (junction) giữa thân và nguồn hoặc thân và máng được phân cực
nghịch nên hầu như không có dòng điện chạy qua. Chế độ hoạt động này gọi là ngưng
(cutoff).

Vgs = 0 Vgd
+ g +
- -
s d
n+ n+

p-type Body
b

Đặt điện áp cổng – nguồn Vgs lớn hơn điện áp ngưỡng V t. Lúc này, miền nghịch
chuyển điện tử tự do được gọi là kênh (channel) sẽ nối nguồn với máng, tạo ra đường
dẫn điện. Số hạt mang điện và độ dẫn điện tăng theo điện áp cổng.

Vgs > V t Vgd = V gs

+ g +
- -
s d
n+ n+ Vds = 0
p-type Body
b

Sai biệt điện áp giữa máng và nguồn là V ds = Vgs –Vgd. Nếu Vds = 0 (nghĩa là Vgs =
Vgd) không có trường điện nào có khuynh hương đẩy dòng điện từ máng đến nguồn. (Có
kênh dẫn nhưng chưa có dòng dẫn)

Khi có điện áp dương nhỏ Vds đặt vào máng dòng điện Ids chạy ngang qua kênh từ
máng đến nguồn. Chế độ hoạt động này được đặt tên là tuyến tính (linear), có tính điện

26
trở (resistive), không bão hòa (unsaturated nonsaturated), dòng điện tăng theo điện áp
máng lẫn điện áp cổng.

Nếu Vds trở nên đủ lớn dẫn đến V gd < Vt, không còn kênh nghịch chuyển vá bị thắt
ở gần máng (pinched-off).

Vgs > V t Vgs > V gd > V t

+ g +
- -
s d Ids
n+ n+ 0 < Vds < V gs - Vt
p-type Body
b

Tuy nhiên, sự dẫn điện vẫn được tạo ra bởi sự trôi điện tử dưới ảnh hưởng của
điện áp máng dương. Khi điện tử đạt đến đầu cuối của kênh, điện tử bị tiêm vào trong
miền nghèo hạt mang điện gần máng và được gia tốc đến hướng máng. Lúc này, dòng
điện Ids chỉ bị điều khiển bởi điện áp cổng và không còn bị ảnh hưởng bởi máng. Chế độ
này được gọi là bão hòa (saturation).

Tóm lại, Transistor NMOS có 3 chế độ hoạt động. Nếu V gs< Vt Transistor ngưng
dẫn (hay tắt) (cutoff) và không có dòng điện. Nếu V gs > Vt và Vds nhỏ, Transistor hoạt
động như một điện trở tuyến tính trong đó dòng điện tỷ lệ với V ds. Nếu Vgs> Vt và Vds
lớn, Transistor hoạt động như một nguồn dòng điện (current source) trong đó dòng điện
trở nên độc lập với Vds.

CÂU 8: TRÌNH BÀY CÁC CHẾ ĐỘ LÀM VIỆC CỦA PMOS TRANSISTOR?
Transistor PMOS hoạt động theo cách ngược lại. Thân loại n được nối với điện áp
cao nên các tiếp giáp với nguồn và máng loại p bình thường được phân cực ngược. Khi
cổng cũng có điện áp cao, không có dòng điện nào giữa máng và nguồn. Khi điện áp
cổng giảm xuống khoảng điện áp ngưỡng V t, lỗ bị hút để hình thành kênh loại p ngay
bên dưới cổng, cho phép dòng điện chạy giữa máng đến nguồn. Điện áp ngưỡng của hai

27
loại transistor không nhất thiết phải bằng nhau, nên ta sử dụng thuật ngữ V tn và Vtp để
phân biệt điện áp ngưỡng của transistor NMOS và transistor PMOS.

Tương tự, Transistor NMOS ta có các chế độ làm việc của Transistor PMOS theo
các hình vẽ dưới đây:

28
CÂU 9: TRÌNH BÀY BIỂU THỨC DÒNG ĐIỆN VÀ VẼ ĐẶC TUYẾN I – V ĐỐI
VỚI TRANSISTOR MOS GIẢI THÍCH CÁC VÙNG KHÁC NHAU?
Như đã giới thiệu ở trên, Transistor MOS có 3 miền hoạt động:

- Miền ngưng (cutoff) hoặc dưới ngưỡng (subthreshold).

- Miền tuyến tính hoặc không bão hòa.

- Miền bão hòa.

Trong miền cutoff (Vgs< Vt) không có kênh và hầu như dòng điện từ máng đến
nguồn bằng 0. Trong những miền khác, cổng thu hút hạt mang điện (điện tử) để tạo
thành kênh. Điện tử trôi từ nguồn đến máng ở tốc độ tỉ lệ với trường điện giữa các miền
này. Vậy thì ta có thể tính dòng điện nếu ta biết lượng điện tích trong kênh và tốc độ ở
đó hạt mang điện di chuyển.

Ta biết rằng điện tích trên mỗi bản tụ điện là Q = CV. Như vậy, điện tích trong
kênh Qchannel là:

Trong đó:

Cg là điện dung của cổng đến kênh.

29
 Vgc -Vt là lượng điện áp thu hút điện tích đến kênh vượt quá mức tối thiểu
cần có để nghịch chuyển từ p thành n.

Điện áp cổng được tham chiếu đối với kênh, kênh không nối đất. Nếu nguồn có
điện áp là Vs và máng là Vd, giá trị trung bình là Vc

Sai biệt trung bình giữa các điện áp cổng và kênh Vgc là:

Như vậy, điện tích trong kênh Qchannel là:

Ta có thể mô hình cổng như là một tụ điện bản cực song song có điện dung tỉ lệ
với diện tích trên bề dày. Nếu cổng có chiều dài L, bề rộng W và bề dày oxide là t ox như
được trình bày ở hình 2.8, điện dung là:

Trong đó hằng số điện môi εox đối với SIO2 và ε0 là hằng số điện môi của chân
không, 8.85 x 10-14 F/cm.
30
 Thông thường số hạng εox/tox được gọi là Cox, điện dung mỗi đơn vị diện tích của
oxide cổng.

Mỗi hạt mang điện trong kênh được tăng tốc đến vận tốc trung bình tỉ lệ với
trường điện biên (lateral electric field), chẳng hạn trường điện giữa nguồn và máng.
Hằng số tỉ lệ µ được gọi là độ linh động (mobility)

v = µE

Trường điện E là sai biệt giữa điện áp nguồn và máng Vds chia cho chiều dài kênh.

Thời gian cần có để hạt mang điện đi ngang qua kênh bằng chiều dài kênh chia
cho vận tốc của hạt mang điện L/v. Do vậy, dòng điện giữa nguồn và máng là lượng
tổng điện tích trong kênh chia cho thời gian cần có để đi ngang qua kênh.

Trong đó

31
 Phương trình trên mô tả miền hoạt động tuyến tính với V gs > Vt, nhưng Vds tương
đối nhỏ. Miền này được gọi là tuyến tính hoặc có tính điện trở là do V ds/2 < Vgs - Vt hầu
như tăng tuyến tính theo Vds, giống như một điện trở lý tưởng. Các thông số phụ thuộc
vào hình học và công nghệ đôi khi được gom chung thành hệ số duy nhất β. Không nên
nhầm lẫn công dụng này của β với cùng ký hiệu được sử dụng cho tỉ số dòng điện cực
thu trên dòng điện cực nên trong Transistor lưỡng cực (biporlar Transistor).

Một số sách gộp các thông số phụ thuộc công nghệ thành một hằng có tên là k’

k' = µCox

Tuy nhiên, nếu kênh không còn bị nghịch chuyển trong vùng
lân cận của máng, ta bảo kênh bị thắt (pinched-off). Vượt qua điểm này, được gọi là
điện áp máng bão hòa, việc tăng điện áp máng không còn ảnh hưởng đến dòng điện nữa.
Thay thế Vds ở điểm dòng điện cực đại, ta tìm được biểu thức của dòng điện bão hòa độc

lập với Vds. Biểu thức này hợp lệ với và .

Phương trình tóm tắt dòng điện trong 3 miền.

Đặc tính I-V của Transistor MOS

32
CÂU 10: Trong quá trình xử lý 0,6 µm của Transistor PMOS với W/L = 4/2 λ, bề
dày oxide là 100 Å, hằng số điện môi của chân không 8.85 x 10-14 F/cm, độ linh
động của điện tử là 175 cm2/V.s. Điện áp ngưỡng là - 0.7 V. Vẽ đặc tuyến I-V với |
Vgs| = 0; 1; 2; 3; 4; và 5 V.
Giải:
Đặc tuyến I-V hay mối quan hệ dòng điện và điện áp trong Transistor mos:

Theo phương trình dòng điện trên thì Ids phụ thuộc vào Vgs với 3 miền hoạt động chính.
Áp dụng công thức trên lần lượt ta tính Ids theo Vgs đưa vào.
Ta có:

với

33
Với:

 |Vgs| ≤ |Vt|. Ta có: Ids = 0

 |Vgs| = 0 ≤ |Vt|. Ta có: Ids = 0
 Vgs = -1. Ta có: Vdsat = -1 + 0,7 = -0,3 (V)

 Vgs = -2. Ta có: Vdsat = -2 + 0,7 = - 1,3 (V)

…
Đặc tuyến có dạng:

CÂU 11: Trong quá trình xử lý 0,6 µm của Transistor NMOS với W/L = 4/2 λ, bề
dày oxide là 100 Å, hằng số điện môi của chân không 8.85 x 10-14 F/cm, độ linh động
của điện tử là 350 cm2/V.s. Điện áp ngưỡng là 0.7 V. Vẽ đặc tuyến I-V với Vgs = 0;
1; 2; 3; 4; và 5 V.
Tính:

với

34
Với: (1)

 Vgs = 0. Ta có: Ids = 0

 Vgs = 1. Ta có: Vdsat = 1 - 0,7 = 0,3 (V)

 Vgs = 2. Ta có: Vdsat = 2 - 0,7 = 1,3 (V)

…
Vẽ đặc tuyến:

CÂU 12: TRÌNH BÀY CÁC QUY TRÌNH XỬ LÝ CƠ BẢN TRONG QUÁ TRÌNH
SẢN XUẤT CHIP THEO CÔNG NGHỆ MOS?
Hình thành wafer
Vật liệu thô sơ cơ bản được sử dụng trong các xưởng chế tạo (fabrication facility) vi
mạch bán dẫn hiện đại là Wafer hay đĩa Silicon (Silicon disk), hiện nay có đường kính thay đổi
từ khoảng 75 nm đến 300 nm và bề dày nhở hơn 1 mm. Các Wafer được cắt từ thỏi Silicon đơn
tinh thể (single-crystal silicon), thỏi này được kéo từ lò nấu chảy Silicon tinh khiết (phương
pháp Czochralski).
Đây là bước tinh chế (xử lý hóa học) cát (SiO2) thành Silic nguyên chất (99.9999%).
Silic đã tinh lọc được nung chảy và trở thành thỏi hình trụ.
Silic nguyên chất sẽ được pha thêm tạp chất là các nguyên tố nhóm 3 hoặc nhóm 5. Ví
dụ pha B sẽ được wafer loại p, pha P sẽ ra wafer loại n.

35
 Những thỏi silic đó sẽ được cắt thành các tấm tròn đường kính 200mm (8 inch) hoặc
300mm (12 inch) với bề dày cỡ 750um và được đánh bóng cho đến khi chúng có bề mặt hoàn
hảo, nhẵn bóng như gương.

Kỹ thuật in ảnh litô

Nhắc lại rằng những miền chất kích tạp, polysilicon. Kim loại, và tiếp xúc (contact)
được xác định bằng cách sử dụng các mặt nạ. Thí dụ, ở những nơi được che phủ bởi mặt nạ,
việc cấy ion không xảy ra, lớp điện môi hoặc kim loại vẫn còn nguyên vẹn. Những bề mặt
không được che, việc cấy ion có thể xảy ra, lớp điện môi hoặc kim loại có thể được khắc acid
bỏ đi.
Việc định khuôn mẫu nhận được thông qua quá trình xử lý có tên là kỹ thuật in ảnh litô
(photolithography), từ tiếng Hy lạp photo (nghĩa là ánh sáng), lithos (nghĩa là đá) và graphe
(nghĩa là ảnh), từ này theo từng chữ có nghĩa là “nghê thuật khắc hình trên đá sử dụng ánh
sáng”. Phương pháp quan trọng này dùng để xác định những bề mặt cần quan tâm (chẳng hạn
nơi ta muốn vật liệu hiện diện hoặc không hiện diện) trên Wafer thông qua việc sử dụng những
chất cản quang (photoresist). Wafer được phủ bằng chất cản quang và phải chịu chiếu ánh sáng
có lựa chọn thông qua mặt nạ quang (photomask).
Sau việc định khuôn mẫu ban đầu của chất cản quang, những lớp rào cản (barrier) khác
như là silicon đa tinh thể (polysilicon). Silicon dioxide hoặc silicon nitride có thể được sử dụng
như là các mặt nạ vật lý trên chip. Sự phân biệt này sẽ trở nên rõ ràng hơn khi chương này tiến
triển.
Mặt nạ quang được cấu trúc bằng chrome được phủ thủy tinh silic kết tinh. Nguồn sáng
UV được sử dụng để phơi chất cản quang. Hình 3.1, minh họa quá trình xử lý kỹ thuật in litô.
Mặt nạ quang có chrome ở nơi ánh sáng sẽ bị chặn lại. Ánh sáng UV tràn ngập mặt nạ từ phía

36
sau và đi qua những phần trong (thông suốt) của mặt nạ để phơi chất cản quang hữu cơ PR
(organic photoresist) đã được phủ trên wafer.

Hình 3. 1 Lập mặt nạ quang với chất cản âm.

UV light floods backside of mask: ánh sáng UV tràn ngập từ phía sau vủa mặt nạ.
Photomask: mặt nạ quang.
Quartz pattern: Thủy tinh silic kết tinh.
Chrome pattern: khuôn mẫu chrome.
Gaps in chrome allow UV through: các khoảng hở trong chrome cho phép UV đi qua.
Unexposed photoresist is eventually removed by an appropriate solvent leaving the
island of exposed photoresist: chất cản quang không được phơi sau cùng bị loại bỏ bởi dung
môi, để lại những “hòn đảo” chất cản quang bị phơi.
Photoresist is exposed where UV illuminates it: chất cản quang bị phơi ở nơi UV chiếu
sáng chất này.
Wafer: đĩa silicon.
Kế đến, dung môi (thuốc tráng phim) được sử dụng để làm tan chất cản quang không
được phơi hòa tan được, để lại những “hòn đảo” chất cản quang được phơi không hòa tan được.
Chất cản quang này được đặt tên là chất cản quang âm (negative). Ban đầu, chất cản quang
dương (positive) sẽ không hòa tan được và khi được phơi dưới UV sẽ trở thành hòa tan được.
Chất cản quang dương cho ta độ phân giải cao hơn so với chất cản quang âm nhưng ít nhạy hơn
đối với ánh sáng. Khi kích thước đặc trưng của transistor trở nên nhỏ hơn, các lớp cản quang
37
phải được thực hiện mỏng hơn. Điều này làm cho các lớp cản quang kém mạnh hơn và dễ bị
thất bại hơn, do vậy, có thể ảnh hưởng đến tổng sản lượng của quá trình xử lý và chi phí sản
xuất chip.
Hình thành well và kênh
Sự thay đổi tỷ lệ của các tạp chất cho và nhận có thể đạt được bằng cách sử dụng sự
móc ghép (epitaxy), lắng đọng (deposition) hoặc cấy (implantation). Sự mọc ghép bao gồm
viêc phát triển màng màng đơn tinh thể trên bề mặt Silicon có khuyết điểm ít hơn so với về mặt
của Wafer tự nhiên và cũng có thể ngăn chặn được hiện tượng lathchup. Các xưởng chế tạo vi
mạch thường cung cấp khả năng lựa chọn Wafer có lớp mọc ghép (epi wafer) hoặc Wafer
không có lớp mọc ghép (non-epi wafer). Những người thiết kế bộ vi xử lý thường thích sử
dụng Wafer có lớp mọc ghép hơn để có tính đồng đều hiệu suất của linh kiện.
Sự lắng đọng bao gồm việc đặt chất kích tạp trên bề mặt Silicon và kế đến đẩy chất
kích tạp này vào trong bulk bằng cach sử dụng bước khuếch tán nhiệt (thermal dif step). Điều
này có thể được sử dụng để xây dựng các tiếp giáp sâu (deep junction). Một bước có tên là lắng
đọng hơi (dạng khí của một số chất lỏng hoặc rắn bị đốt nóng biến đổi thành) hóa học CVD
(chermical vapor deposition) có thể được sử dụng cho việc lắng đọng. Như tên gọi, CVD xảy ra
khi các khí được nung nóng phản ứng trong vùng lân cận của Wafer và tạo ra sản phẩm (hợp
chất hóa học mới) được lắng đọng trên bề mặt Silicon. CVD cũng được sử dụng để sắp đặt
những màng mỏng vật liệu sau này trong quá trình CMOS.
Sự cấy ion bao gồm việc đưa vào Silicon substrate các nguyên tử chất cho hoặc chất
nhận đã có năng lượng cao. Khi những nguyên tử này chạm đến bề mặt Silicon, chúng sẽ di
chuyển bên dưới bề mặt Silicon tạo thành những miền có nồng độ kích tạp thay đổi. Ở nhiệt độ

cao ( ), sự khuếch tán xảy ra giữa các miền Silicon có mật độ tạp chất khác nhau, với tạp
chất có khuynh hướng khuếch tán từ miền có nồng độ tạp chất cao đến miền có nồng độ tạp
chất thấp. Do vậy, điều quan trọng là suy trì những bước còn lại của quá trình xử lý ở nhiệt độ
thấp hơn có thể được, một khi các miền đã kích tạp được đặt vào vị trí của chúng. Tuy nhiên,
bước tới ở nhiệt độ cao (high-temperature anealing step) thường được thực hiện sau khi cấy ion
để phân phối lại những chất kích tạp đồng đều hơn. Cấy ion là phương pháp cấy well và
nguồn/máng chuẩn được sử dụng hiện nay.
Bước đầu tiên trong hầu hết các quá trình xử lý CMOS là xác định những miền well.
Trong quá trình xử lý triple-well, trước tiên một n-well sâu (deep n-well) được đẩy vào trong
substrate loại p, thường bằng cách sử dụng cấy ion năng lượng cao (MeV – các mức mega
electron volt) tương phản với hoạt động khuếch tán bằng nhiệt. Điều này tránh được chu trình
38
nhiệt (nghĩa là Wafer không cần phải làm tăng nhiệt độ đáng kể), cải thiện thông lượng (số
lượng vật liệu đưa vào một quá trình) (throughput) và độ tin cậy.
Việc cấy ở 2 đến 3 MeV có thể sinh ra n-well sâu từ 2.5 đến 3 µm. Một well như vậy có
nồng độ kích tạp tối đa ngay bên dưới bề mặt và với lý do này, được gọi là well nghịch (theo
chiều ngược lại) (retrogade well). Well này có thể nâng cao hiệu suất linh kiện bằng cách cung
cấp các đặc tính lathchup cải tiến và làm giảm tính dễ bị xuyên qua (punch-through) theo chiều
dọc. Chất cản (resist) dày (từ 3.5 đến 5.5 µm) phải được sử dụng để ngăn chặn việc cấy năng
lượng cao ở nơi không cần có well hình thành. Các chất cản dày và mô cấy (implant) sâu tất
yếu dẫn đến các kích thước đặc trưng khá thô cho các well so với kích thước đặc trưng tối
thiểu.
Kế đến, các miền n-well và p-well cạn hơn được cấy. Sau khi các well đã được hình
thành, các mức kích tạp có thể được điều chỉnh (được gọi là mô cấy ngưỡng [threshold
implant]) để thiết lập những điện áp ngưỡng (threshold voltage) mong muốn cho cả hai loại
Transistor NMOS và PMOS.
Với vật liệu cổng và substrate đã cho, điện áp ngưỡng (V t) phụ thuộc vào mức kích tạp
trong substrate (NA), bề dày Oxide (tox) và điện tích trạng thái bề mặt Q fc. Mô cấy có thể ảnh
hưởng đến cả hai NA và Qfc, do vậy ảnh hưởng đến Vt. Hình 3.1 trình bày cấu trúc triple-well
điển hình. Như đã được đề cập, các Transistor NMOS được đặt tên trong p-well nằm trong n-
well sâu. Các Transistor PMOS nằm trong n-well cạn hơn (hay bình thường). Hình 3.2 trình
bày mặt cắt ngang của cổng đảo.

Hình 3. 2 Cấu trúc well trong quá trình xử lý triple-well

3.1.4 Silicon dioxide (SiO2)
Nhiều cấu trúc và kỹ thuật chế tạo được sử dụng để chế tạo vi mạch Silicon dựa trên
các tính chất của SiO2. Do vây, việc chế tạo tin cậy SiO 2 là rất quan trọng. Trên thực tế, không
giống như các vật liệu cạnh tranh, Silicon đã chi phối công nghiệp do có Oxide có thể gia công

39
(thí dụ có thể được phát triển và khắc acid) dễ dàng. Những bề dày khác nhau của SiO 2 có thể
được cần đến, phụ thuộc vào quá trình xử lý cụ thể. Oxide mỏng được cần cho cổng của
Transistor, Oxide này dày hơn có thể cần cho các linh kiện điện áp cao hơn trong khi đó, các
lớp Oxide thậm chí còn dày hơn có thể đảm bảo Transistor không được hình thành một cách vô
ý trong Silicon bên dưới những dây dẫn polysilicon.
Oxy hóa (oxidation) Silicon nhận được bằng cách nung nóng Silicon Wafer trong
không khí oxy hóa. Một số phương pháp thường gặp là:

- Oxy hóa ướt – khi không khí oxy hóa chứa hơi nước. Nhiệt độ thường ở giữa

và . Phương pháp này còn được gọi là oxy hóa tạo nhiệt (pyrogenic oxidation) khi hỗn
hợp 2:1 hydrogen và oxygen được sử dụng. Oxy hóa là quá trình xử lý nhanh.

- Oxy hóa khô – Khi không khi oxy hóa là oxy thuần túy. Nhiệt độ ở trong tầm
để đạt được tốc độ phát triển chấp nhận được. oxy hóa khô sẽ hình thành Oxide chất lượng tốt
hơn so với oxy hóa ướt. Phương pháp này được sử dụng để hình thành Oxide cổng mỏng, được
điều khiển cao trong khi oxy hóa ướt có thể được sử dụng để hình thành Oxide trường này.
- Lắng đọng lớp nguyên tử ALD (atomic layer deposition)- một quá trình xử lý trong đó
lớp hóa chất mỏng (vật liệu A) được tiếp xúc với bề mặt và kế đến hóa chất (vật liệu B) được
đưa vào để tạo ra lớp mỏng của lớp mong muốn (thí dụ, SiO 2 - phương pháp này cũng được sử
dụng cho nhiều điện môi và kim loại khác). Quá trình này kế đến được lặp lại và lớp mong
muốn được xây dựng theo từng lớp. Hiện nay, đây là quá trình xử lý R&D nổi bật.
Quá trình oxy hóa thường phá hủy Silicon (lắng đọng hoặc ALD thì không). Vì SiO 2 có
khối lượng lớn xấp xỉ hai lần Silicon nên lớp SiO 2 phát triển hầu hết như đều nhau theo cả hai
hướng dọc. Do vậy sau khi xử lý, lớp SiO 2 nhô ra bên trên và bên dưới bề mặt Silicon nguyên
thủy chưa oxy hóa.
3.1.5 Oxide cổng
Bước kế tiếp trong quá trình xử lý là hình thành Oxide cổng cho các Transistor. Như đã
được đề cập, Oxide cổng phổ biến nhất là Silicon dioxide SiO 2. Trong trường hợp các miền
nguồn/máng được xác định bằng STI, Oxide cổng được phát triển bên trên cấu trúc đã làm
phẳng, cấu trúc này xuất hiện ở giai đoạn được trình bày trong hình 3.3(d).
Oxide cổng được trình bày ở hình 3.4. Cấu trúc Oxide này được gọi là chồng cổng
(gate stack). Thuật ngữ này phát sinh do các quá trình xử lý hiện đại hiếm khi sử dụng Oxide
cổng SiO2 thuần mà thích tạo ra một chồng bao gồm vài lớp nguyên tử SiO 2 để đáng tin cậy,

40
mỗi lớp dày từ 3 đến 4 được phủ bằng vài lớp oxynitrided oxide (Oxide có nitrogen thêm
vào). Sự hiện diện của nitrogen làm tăng hằng số điện môi, điều này làm giảm bề dày hiệu
dụng Oxide EOT (effective oxide thickness). Điều này có nghĩa là với bề dày Oxide đã cho,
Oxide này hoạt động như là Oxide mỏng hơn.

Gate oxide: oxide cổng.

Nhiều quá trình xử lý ở thế hệ 180 nm và muộn hơn cung cấp tối thiểu hai bề dày
Oxide (mỏng cho các Transistor logic và dày hơn cho các Transistor I/O phải chịu đựng điện
áp cao hơn).
Hình thành cổng và máng/nguồn
Theo những ghi chép lịch sử, những quá trình xử lý cổng kim loại ban đầu trước tiên
khuếch tán các miền nguồn và máng, kế đến hình thành cổng kim loại. Nếu cổng không thẳng
hàng, cổng có thể thất bại trong việc phủ toàn bộ kênh và dẫn đến Transistor sẽ không bao giờ
dẫn (ON). Để chặn điều này, cổng kim loại phải nhô ra trên nguồn và máng nhiều hơn dung sai
thẳng hàng của quá trình xử lý. Điều này tạo ra các điện dung chồng lấp (overlap capacitance)
ký sinh cổng-nguồn và cổng-máng lớn hơn làm giảm sút tốc độ chuyển trạng thái.
Khi Silicon được lắng đọng trên SiO2 hoặc các bề mặt kim loại khác mà không định
hướng tinh thể, Silicon đa tinh thể được hình thành, thường được gọi là polysilicon hay đơn
giản là poly. Quá trình tôi (annealing process) được sử dụng để điều khiển kích thước của các
miền đơn tinh thể này và cải thiện chất lượng của polysilicon. Polysilicon không được kích tạp
có suất điện trở (resistivity) cao. Điện trở này có thể được giảm bằng cách cấy polysilicon bằng
những chất kích tạp và/hoặc kết hợp với kim loại chịu nhiệt. Cổng polysilicon dùng làm mặt nạ
để cho phép sự sắp hàng chính xác của nguồn và máng với cổng. Quá trình này được gọi là quá
trình cổng polysilicon sự sắp hàng (self-aligned polysilicon gate process). Aluminum có thể

41
không được sử dụng do kim loại này có thể nóng chảy trong thời gian hình thành nguồn và
máng.
Các bước xác định cổng, nguồn và máng trong cổng polysilicon tự sắp hàng như sau:
- Phát triển Oxide cổng ở nơi mà các Transistor được cấp điện (điện tích = nguồn +
cổng + máng) – nơi khác sẽ có Oxide dày (hình 3.5(a)).
- Lắng đọng polysilicon trên chip (hình 3.5(b)).
- Tạo khuôn mẫu polysilicon (cả các cổng lẫn liên kết nối) (hình 3.5(c)).
- Khắc acid Oxide cổng đã được phơi – nghĩa là miền Oxide cổng đã không được phủ
bởi polysilicon. Ở giai đoạn này, chip có các cửa sổ xuống đến well hoặc substrate ở nơi mà
diffusion nguồn/máng được cần đến (hình 3.5(d)).
- Cấy ion các miền nguồn và máng của Transistor NMOS và PMOS (hình 3.5(e)).
Do vậy, các mô cấy nguồn/máng kích tạp nhiều hơn và sâu hơn được cần đến để cung
cấp những linh kiện kết hợp ngăn chặn điện tử nóng cùng với điện trở nguồn/máng thấp.
Khoảng cách để (spacer) Silicon nitride (Si3N4) dọc theo cạnh của cổng dùng làm mặt nạ để sơ
đồ vị trí của diffusion sâu hơn này, như được trình bày ở hình 3.6(a).
Như đã được đề cập, cổng polysilicon và diffusion nguồn/máng có điện trở do suất điện
trở của Silicon và kích thước cực nhỏ của chúng. Các quá trình xử lý hiện đại hình thành lớp
kim loại chịu nhiệt bề mặt trên Silicon để làm giảm điện trở. Kim loại chịu nhiệt là kim loại có
điểm nóng chảy sẽ không bị hư hại trong quá trình xử lý theo sau. Tantalum, molybdenum,
titanium hoặc cobalt thường được sử dụng. Kim loại này được lắng đọng trên Silicon (đặc biệt
trên polysilicon cổng và/hoặc các miền nguồn/máng). Lớp silcide (silic hóa) được hình thành
khi hai chất này phản ứng ở nhiệt độ cao.

42
 Gate oxide: oxide cổng.
Implantation: cấy (ion).
Poly gate: cổng đa tinh thể.
Shallow n-source/drain: nguồn/máng cạn loại n.
Trong quá trình xử lý polycide, chỉ có polysilicon được silic hóa. Trong quá trình
silicide (silic hóa), cả hai polysilicon cổng và các miền nguồn/máng được silic hóa. Quá trình
này làm giảm thấp điện trở của liên kết nối polysilicon và/hoặc máng và nguồn. Hình 3.6(b)
trình bày cấu trúc kết quả với cổng và các miền nguồn/máng được silic hóa. Thêm vào đó, SiO 2
hoặc một chất điện môi khác đã được sử dụng để phủ tất cả miền trước khi tiến hành các bước
xử lý tiếp theo. Hình này trình bày cấu trúc kết quả với topo dọc điển hình của các quá trình xử
lý cũ hơn.
Hình 3.6(c) trình bày cấu trúc trong đó CMP được áp dụng. Việc nhận được sự hoàn tất
rất phẳng cho phép các lớp được xếp chồng theo chiều dọc mà không phải chịu những vấn đề
của việc có kim loại làm trở ngại các chuyển trạng thái nhanh trong chiều cao của bề mặt (như
được trình bày ở hình 3.6 (b)), điều này có thể dẫn đến những gián đoạn và sự thừa thải các quy
luật thiết kế liên quan đến các cạnh kim loại. Polysilicon bên trên diffusion bình thường tạo
thành cổng của Transistor nên dây dẫn metal1 ngắn là cần thiết để nối nút ngõ ra diffusion với
ngõ vào polysilicon. Một quá trình xử lý thêm miền tiếp xúc vào quá trình này để mà lớp
polysilicon có thể nối trực tiếp với diffusion. Các dây dẫn polysilicon như vậy được gọi là linh

43
kiện nối cục bộ. Linh kiện nối cục bộ cho ta các layout cell dày đặc hơn, đặc biệt trong RAM
tĩnh.

Deep source/drain diffusion: khuếch tán nguồn/máng sâu.

Spacer: khoảng để cách.
Dielectric: điện môi.
Silicon: silic hóa.
Tiếp xúc và tạo kim loại
Tạo kim loại là quá trình xây dựng những dây dẫn để kết nối các linh kiện. Như đã
được đề cập trước đây, việc tạo kim loại truyền thống sử dụng aluminum. Aluminum có thể
được lắng đọng bằng sự bốc hơi (evaporation) hoặc thổi (sputtering). Bốc hơi được thực hiện
bằng cách truyền dòng điện cao ngang quan dây dẫn aluminum dày trong phòng chân không.
Một số nguyên tử aluminum được làm cho bôc hơi và lắng đọng trên Wafer. Dạng bốc hơi cải
tiến (chịu ít ô nhiễm hơn) tập trung chùm tia điện tử ở vật chứa aluminum để làm bốc hơi kim
loại này. Thổi nhận được qua việc tạo ra một plasma khí bằng các ion hóa khí trơ sử dụng
trường điện RF hoặc DC. Các ion này được tập trung trên bia aluminum va plasma đánh bật
những nguyên tử kim loại, kế đến những nguyên tử kim loại này được lắng đọng trên Wafer.
Khắc acid ướt hoặc khô được sử dụng để loại bỏ kim loại không mong muốn. Dung
dịch Pirhanha là hỗn hợp từ 3:1 đến 5:1 của sulphuric acid và hydrogen peroxide được sử dụng
để rửa sạch khỏi Wafer những chất gây ô nhiễm kim loại và hữu cơ hoặc chất cản quang sau
khi tạp khuôn mẫu kim loại. Khăc acid plasma là quá trình khắc acid khô với khi foluorine
hoặc chlorine được sử dụng cho các bước tạo kim loại. Plasma nạp điện các ion khí khắc acid,
44
các ion này được thu hút đến bề mặt Silicon được nạp điện tích thích hợp. Các mặt nghiêng
khắc acid rất sắc nét có thể đạt được bằng cách sử dụng khắc acid plasma. Kết quả của các
bước tạo khuôn mẫu tiếp xúc và tạo kim loại được trình bày trên ở hình 3.7.
Các đường xuyên qua liên kim loại (via) theo sau và việc tạo kim loại kể đến được áp
dụng. Một số quá trình xử lý thử sử dụng sơ đồ tạo kim loại đồng nhất từ ít nhất mức 2 đến
mức n – 1, trong đó n là mức kim loại đỉnh. Mức đỉnh thường là lớp dày hơn để sử dụng trong
việc phân bố nguồn cấp điện và được hiểu theo cách thông thường, nới lỏng các rãnh buộc bề
rộng và khoảng cách. Mặt cắt ngang tạo kim loại như vậy được trình bày ở hình 3.8.

Aluminum tracks: các đường nhôm.

45
CÂU 13: TRÌNH BÀY QUY TRÌNH SẢN XUẤT IC THEO CÔNG NGHỆ BÁN
DẪN MOS.

Quá trình thiết kế và sản xuất chip có thể tóm tắt như sau:

Không phải bản thiết kế chip nào cũng có thể sản xuất được. Mỗi bản thiết kế được
gửi cần tiến hành kiểm tra khả năng thiết kế (manufacturability) phải tuân thủ theo quy
tắc thiết kế (design rule check – DRC) đảm bảo về khả năng sản xuất.

 Sản xuất ingot và wafer:

Vật liệu thô sơ cơ bản được sử dụng trong các xưởng chế tạo (fabrication
facility) vi mạch bán dẫn hiện đại là Wafer hay đĩa Silicon (Silicon disk),
hiện nay có đường kính thay đổi từ khoảng 75 nm đến 300 nm và bề dày
nhở hơn 1 mm. Các Wafer được cắt từ thỏi Silicon đơn tinh thể (single-
crystal silicon), thỏi này được kéo từ lò nấu chảy Silicon tinh khiết

 In thiết kế chip lên wafer:

o Deposition: sử dụng phương pháp vật lý (physical vapored deposition –

PVD) hoặc hoá học (chemical vapored deposition – CVD) để hình thành
một lớp mỏng vật liệu lên bề mặt wafer.

o Photolithography: sử dụng ánh sáng để chuyển (transfer) thiết kế hình mẫu

(pattern) từ lớp có sẵn (mask) xuống bề mặt wafer, còn gọi là quang khắc.

46
 o Etch: khắc lớp mỏng vật liệu theo hình mẫu có sẵn

o Clean: làm sạch bề mặt wafer khỏi các sản phẩm phụ và tạp chất

o Chemical mechanical polishing – CMP: làm phẳng bề mặt wafer

o Diffusion: dùng nhiệt độ cao để thay đổi tính chất của vật liệu trên bề mặt
wafer

o Implant: bắn các tia ion chứa các hạt nhằm thay đổi tính chất dẫn điện của
silicon

 Kiểm tra - Đóng gói - Xuất xưởng

o Đo đạc và khảo sát thông số công nghệ:

Cần xác định các đặc tuyến I-V, C-V hoặc điện trở (R), dòng rò, chế độ làm
việc.…của linh kiện. Lúc này, các chíp vẫn nằm trên tấm wafer. Để có thể
tiến hành các bước tiếp sau, cần cắt rời các chíp trên tấm silicon, và ở giai
đoạn này chíp còn được gọi là “die”.

o Đóng gói và kiểm tra: Packaging and Final test

Cuối cùng là đóng vỏ, kiểm tra độ ổn định của chíp và một số công đoạn
thử nghiệm khác trước khi đưa vào sử dụng.

CÂU 14: GIẢI THÍCH CÁC CÂU LỆNH SAU:

NOT all nwell → substrate
AND nwell active → nwell-active
NOT nwell active → pwell-active
AND nwell-active p-select → pdiff
AND nwell-active n-select → vddn
47
 AND pwell-active n-select → ndiff
AND pwell-active p-select → gndp

CÂU 15: PHÁC THẢO CỔNG NOR 2 ĐẦU VÀO VỚI ĐỘ RỘNG TRANSISTOR
ĐƯỢC CHỌN ĐỂ ĐẠT ĐƯỢC ĐIỆN TRỞ MẠNG KÉO LÊN VÀ KÉO XUỐNG
LÀ ĐIỆN TRỞ ĐƠN VỊ R. TÍNH TOÁN ĐỘ TRỄ MẠCH KÉO LÊN VÀ KÉO
XUỐNG CỦA CỔNG NOR ĐIỀU KHIỂN H CỔNG NOR GIỐNG HỆT NHAU
BẰNG CÁCH SỬ DỤNG MÔ HÌNH TRỄ ELMORE.
- Thiết kế cổng NOR 2 ngõ vào theo yêu cầu đề bài:

Mô tả:

48
+ Mạch gồm 2 PMOS mắc song song và 2 NMOS mắc nối tiếp.

+ Tổng trở trên mạch PMOS trong trường hợp xấu nhất là R.

+ Tổng trở trên NMOS là:

- Tính độ trễ mạch kéo lên và kéo xuống

Vẽ lại mạch:

Mạch trên tương với mạch sau:

Mỗi đầu vào mạch NOR 2 ngõ vào có điện dung là 5C, nếu mạch trên kết nối với h cổng
NOR như vậy thì đầy ra Y sẽ kết nối với điện dung là 5hC.

Mạch RC cho độ trễ mạng kéo lên là:

Mạch RC cho trì hoãn kéo xuống là:

49
CÂU 16: TÌM ĐỘ TRỄ KÝ SINH ELMORE TRONG TRƯỜNG HỢP XẤU
NHẤT CỦA CỔNG NOR N ĐẦU VÀO.
- Vẽ cổng NOR n-ngõ vào.

- Xác định kích thước cho các transistor NMOS và PMOS

50
 - Điện trở hiệu dụng toàn mạch là R, trong trường hợp xấu nhất:
+ Với n PMOS nối tiếp mỗi cổng sẽ có điện trở là R/n vì vậy mỗi cổng sẽ
có kích thước là 2n.
+ Với n NMOS mắc song song mỗi cổng sẽ có điện trở là R, mỗi cổng sẽ
có kích thước là 1.
- Xác định tổng điện dung tại đầu ra
Tổng điện dung mạch NMOS = nC.
Điện dung mạch PMOS ảnh hưởng đến đầu ra: = 2nC
Tổng điện dung tại đầu ra: 3nC.
Độ trễ ký sinh đối với các cổng có số đầu vào hữu hạn thường được ước tính với
mô hình trì hoãn RC hay có thể coi như là một hàm tăng tuyến tính.
Tuy nhiên, độ trễ ký sinh tăng nhiều hơn so với hàm tuyến tính theo số ngõ vào
trong các mạch NAND hoặc NOR.
Theo mô hình độ trễ Elmore ta có trì hoãn ký sinh là:

- Trì hoãn ký sinh:

CÂU 17: PHÁC THẢO CỔNG NAND 4 ĐẦU VÀO VỚI ĐỘ RỘNG
TRANSISTOR ĐƯỢC CHỌN ĐỂ ĐẠT ĐƯỢC ĐIỆN TRỞ MẠNG KÉO LÊN VÀ
KÉO XUỐNG BẰNG ĐIỆN TRỞ ĐƠN VỊ R. TÍNH NỖ LỰC LOGIC MẠCH
ĐIỆN.
- Vẽ hình và định kích thước cổng

51
- Mạch thể hiện điện dung cổng và điện dung khuếch tán

- Mạch rút gọn cho các cổng vào ra

NỖ LỰC LOGIC CỦA MẠCH:

CÂU 18: PHÁC THẢO CÁC CỔNG LOGIC CƠ BẢN CÓ N-NGÕ VÀO CÓ BỀ
RỘNG CÁC TRANSISTOR ĐƯỢC CHỌN ĐỂ NHẬN ĐƯỢC ĐIỆN TRỞ HIỆU
DỤNG KHI Ở TRẠNG THÁI KÉO LÊN HOẶC KÉO XUỐNG ĐỀU BẰNG VỚI
ĐIỆN TRỞ HIỆU DỤNG CỦA CỔNG ĐẢO ĐƠN VỊ (R).
Với trường hợp tổng quát ta xem xét cho cổng NOR và NAND n-ngõ vào từ n
ngõ ta áp dụng các bài toàn liên quan đến n = 2, 3, 4, …
Mạch kéo lên và kéo xuống cơ bản là mạch song song và nối tiếp, do đó cần xác
định R đơn vị cho các mạch tương ứng như sau:

52
 Mạch song song tương ứng với R đơn vị khi chỉ 1 phần tử hoạt động, nếu là
NMOS thì kích thước cổng là 1, còn PMOS thì kich thước cổng là 2
Mạch nối tiếp tương ứng với R đơn vị khi tất cả các phẩn tử hoạt động, nếu là
NMOS thì kích thước mỗi cổng là n, còn đối với PMOS thì kích thước sẽ là 2n.
Cổng NAND n - ngõ vào:

Cổng NOR n - ngõ vào:

53