CMP 的超越技術 – 台灣主導全球半導體 159

製造的契機 (上) 材
料
與
The Excelled Technology for CMP-Taiwan's Opportunity to 技
術
Lead the World in the Manufacture of Semiconductors (I) 專
欄
宋健民 C. M. Sung
中國砂輪企業股份有限公司(Kinik Company Ltd.) 總經理

半導體積體電路(IC)的生產必須使用化學機械平坦化(CMP)，而CMP則需使用鑽石碟才能維持
拋光的速率及提昇晶圓的良率。中國砂輪的DiaGrid® 鑽石碟是全球生產IC的利器，也是台積
電晶圓拋光的重要耗材。中砂推出的下一世代鑽石碟( A D D ) 已成美商應用材料發展電解
(Electrolytic) CMP (eCMP)不可或缺的 BKM (Best Known Method)。台積電若和中砂聯手開發
低應力拋光的 CMP 技術，可在 32 nm 及 22 nm 的製程上領先 IBM 及 Intel 。

Chemical Mechanical Planarization (CMP) is an indispensable process for making integrated circuits
(IC) of semiconductors. With the IC becoming more and more delicate following the trend of Moore's
Law, the CMP process must be less and less brutal lest the soft copper be eroded or the fragile
dielectric be ruptured. CMP is proceeded by polishing the IC with a rotating pad. The polishing is
achieved by brushing the abrasive perched asperities of the pad against the thicketed areas on the
wafer surface. The size and distribution of the asperities are therefore critical in controlling the polish-
ing uniformity and wafer defectivity.
Advanced diamond disks (ADD) are manufactured by wire-EDM cutting of sintered blank of polycrys-
talline diamond (PCD). The sculptured pattern is much more regular compared to attached grits so
the cutting tips are increased by one order of magnitude. ADD is capable to dress conductive pads for
electrolytic CMP (eCMP) with exceptional uniformity. ADD can also dress conventional polyurethane
pads to even out the individual contact pressure between IC and asperities. As a result, CMP can
proceed with high average pressure to achieve fast removal rate, but with low contact stress to avoid
polishing defects. Moreover, ADD's uniform dressing can reduce the over cutting of pads, and the
runoff of slurry. Hence, it can improve the longevity of both pad and disk, and at the same time reduce
the slurry consumption. In addition, the IC wafers polished has a uniform thickness and with a re-
duced amount of defectivity.

關鍵詞 / Key Words

化學機械平坦化(Chemical Mechanical Planarization; CMP)、 eCMP 、鑽石碟(Diamond Disk)、
PCD 、半導體(Semicoductor)、 32 nm 、摩爾定律(Moore's Law)

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業卻是世界第一。晶圓代工拱起了上游的
160 半導體產業的現況
IC 設計及下游的封裝測試，成為台灣的兆
類科技文明的代表作為電腦、電 元企業（2007 年超過 1.5 兆元）（表二）。
材
料
與
人 視、手機、相機、遊戲機、隨身
半導體製造的三國時代
技 聽、 GPS 、 LED 及其他光電產品。這些產
術
品的心臟晶片（芯片）就是半導體的積體 製造未來半導體的投資越來越大，技
專
欄 電路（即集成電路或 IC）（圖一、圖二）。 術的門檻更不斷提高。除了半導體的一哥
台灣半導體的生產正是推動經濟成長 Intel 之外，許多大公司已宣佈不再投資晶圓
的火車頭，其產值已在世界掌足輕重（表
一）。 ▼表一 2006 年台灣 IC 產業規模
半導體的主要產出國家包括美、日、
NT
韓及歐盟。台灣在全球半導體的價值比重
IC 13,933
雖僅約 1/10 ，但在晶圓代工(Foundry)的行 IC 3,234
IC 7,667
4,378
17.0% IC 2,108
7.0%
IC 924
7.3%

7.8%
▼表二 2007 年全球半導體公司排名
17.2%
($M)
PC/NB 1 (Intel) 33973
43.7% 2 (Samsung) 20137
3 (Toshiba) 12590
4 (TI) 12172
▲圖一 半導體的諸多應用，其總產值在2006年約
5 (TSMC) 10896
為 $1,400 B (B=Billion)
6 (ST) 9991
7 (Hynix) 9614
8 (Renesas) 8137
70 9 (Sony) 8040
60 MOS Logic 10 (NXP) 6038
50 MOS Microprocessors 11 (Infineon) 5864
40 12 (AMD) 5792
Analog
30
MOS DRAM Flash EEPROM 13 (Qualcomm) 5603
20 Discrete 14 (NEC) 5555
10 Optoelectronics
MOS Microcontrollers MOS DSP 15 (Feescale) 5349
0
0 5 10 15 20 16 (Micron) 4943
Compound Annual Growth Rate (%) 17 (Qimonda) 4186
18 (Matsushita) 3946
▲圖二 半導體的各種設計，其總產值在2006年約 19 (Elpida) 3836
為 $250 B 20 (Broadcom) 3731
▼表三 IC 晶圓生產的投資規模 ▼表四 IC 晶片製程的開發費用
161
(mm) ($B) (mm) ($B)
200 1 130 10
材
300 5 65 50 料
450 30 45 200 與
技
術
專
廠，而改以策略聯盟或委外代工方式生產 22 nm 的技術主導權（圖三）。 Intel 已先行 欄
次世代的 IC（表三、表四）。 宣 佈 成 功 地 開 發 出 High K Metal Gate 的 技
世界半導體技術的先知者 IBM（CMP 術並成功地在 45nm IC 上量產。
的發明者）已組成 45 nm 聯盟，包括日本 在 IBM 全 球 集 結 及 Intel 整 軍 經 武 之
的 Toshiba 、 Sony ，韓國的 Samsung ，歐盟 際，台灣的晶圓雙雄－「台聯」（台積電 +
的 ST Micro 、 Infineon 、 NXP ， 美 國 的 聯電）應避免兄弟鬩牆並聯合對抗國外壓
Freescale 、 AMD 及 新 加 坡 的 晶 圓 代 工 廠 境的強敵。台積電已宣佈成功的製造 32nm
Chartered 都已加入為成員。這個 IBM 半導 的 SRAM（未用 High K Metal Gate）並和比
體聯盟將和 Intel 分庭抗禮，爭奪 32 nm 及 利時的奈米研究中心 IMEC 合作開發以 HfC
High K Metal Gate 試 製 32nm 的 CMOS 。
IMEC 研究聯盟的其化成員包括 Infineon 、
Qimonda、Intel、Micron、NXP、Panasonic、
Samsung 、 ST Micro 及 TI 。 在 日 本 ，
Toshiba 也和 NEC 合作開發 32nm 製程。
Intel 及 TSMC 更 計 畫 在 2012 年 建 立
450nm（18 吋）的晶圓廠，冀圖以擴大面積
來降低芯片的製造成本（圖四、圖五）。
▲圖三 2 0 0 7 年底， I B M 技術聯盟展示開發以
High K Metal Gate 試製 32nm SRAM 的技術成果
Transistor
c t
ne t
on cui
Cir
rc

ic
Inte

lectr
Die

Tungsten

▲圖五 Intel 發展未來的 450mm 晶圓及其內病毒

大電晶體（電流開關）的示意。這種新科技製造的
▲圖四 晶圓加大的三大階段。台積電及Intel都準 晶圓比線寬(32nm)大過千萬倍(107 x)。一片晶圓上
備開發 450 mm 晶圓的 IC 製造技術 的電晶體總數將超過全球人口總數的百倍

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晶圓大戰的局勢有如三國演義漢末天
162 下即將三分的前奏。那時曹操統合北方各
路梟雄冀圖統一天下，有如 IBM 盤算建立
材
料 半導體的新生態。孫權則偏安江南準備鞏
與
技 固既有江山，有如 Intel 將深化半導體的製
術
程技術以深溝高壘拒敵。諸葛亮則隆中獻
專
欄 策叫劉備和劉表聯合並向西發展，建立第
三勢力，這樣天下三分成為鼎立之局。這
段歷史典故應啟發「台聯」向中國延伸做
為腹地，有如劉漢收服巴蜀。
台積電雖和聯電搶單並和中芯在法庭
互控，但這三個華人山頭將面對晶圓代工
特許(Chartered)及 Samsung 藉 IBM 聯盟乘機
坐大爭食未來委外代工的大餅。台積電最
近公佈將開發 450 mm 晶圓並在 2012 年試
產，這是甩開中芯避免直接競爭的好方法。
台積電若放中芯一馬，效法諸葛亮七擒七
縱孟獲，則可讓中芯成為「台聯」的後勤
大隊。若「台聯中」的第三勢力可成形，中
芯可輔佐「台聯」製造低階產品並佔領中
國市場。中國的半導體市場現已佔世界的
1/4 ，未來更將超越 1/2 。「台聯」若和中
芯分進合擊可壟斷華人圈的芯片，這樣就
可在未來對抗「外侮」時，立於不敗之地。
▲圖六 IC 線路外觀的一例
台灣的 CMP 優勢
IC 晶圓的製造已進入病毒尺寸(90~22
nm)。一個不及 1 公分見方的 CPU 芯片可佈
滿超過人類總數（65 億）的電晶體（0 或 1
的電路開關）（圖六、圖七）。
IC 的線路乃以微影顯像及光阻蝕刻的
方法製造。但是線路的厚度卻必須藉由拋
光的方式控制，這就是所謂的化學機械平
坦 化 (Chemical Mechanical Planarization;
CMP)。 CMP 在製造 32 nm 或更細的線路時
必須改弦更張，才能避免電流的電阻太大
及電路靠近致彼此干擾（圖八）。
半導體大戶的製程能力相若， Intel 、
IBM 及台積電都將在 2007 年底試產 45 nm
IC 。然而未來 CMP 的關鍵技術卻可能被台
灣的中國砂輪公司（以下簡稱中砂）影響。
中砂現為全球鑽石碟(Diamond Disk)的主要
供應者，鑽石碟為 CMP 不可或缺的工具。
台積電及聯電的 CMP 已長期使用中砂鑽石
碟，若「台聯」可和中砂技術合作，未來
450 mm 晶圓上密佈 32 或 22 nm 線路的生產
良率將可超越 IBM 及 Intel ，這樣「台聯」
Technology Roadmap
200
Resolution (nm)
100 DRAM
80
60 NAND
40
Logic
2000 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 2011 2012
▲圖七 半導體芯片乃依摩爾定律(Moore's Law)每
18 個月電晶體的數目加倍， IC 線路的線寬乃急速
變窄，使製程的困難度大幅提高
就可成為晶圓製造規格的制定者，乃至全 大(450 mm)晶圓，良率將決定供應鏈的歸
球未來芯片設計的領導者。 屬（圖十）。
163
在 DRAM 的領域裏，韓國 Samsung 當
CMP 的良率 材
年 就 是 以 200 mm 製 程 良 率 打 敗 日 本 的 料
與
CMP 要使若大的晶圓平坦，同時使超 Hitachi ， 成 為 全 球 的 霸 主 。 現 在 日 本 的 技
術
微的電路平滑，其技術的困難程將越來越 Elpida 已 和 台 灣 的 力 晶 聯 手 ， 準 備 以 300
專
大（圖九）。 mm 製程的良率擊倒 Samsung ，日本就可扳 欄
產品的良率決定了製造業的虧盈，良 回一城（圖十一）。
率高的公司不僅毛利高，而且可以降低價 「 台 聯」 在 200 mm 及 300 mm 的 晶 圓
格佔領市場。台灣的晶圓代工賺的正是良 代工良率稱王。但未來 450 mm 搭配 32 nm
率高的錢，未來製造內含小(32 nm)線路的 線寬，其 CMP 的平坦化難度遠甚於既往，
「台聯」若沒有中砂相助可能優勢不再，有
如下述。

化學機械平坦化(CMP)
在生產 IC 晶圓時，除了微影顯像(Pho-

100
90
(%)

80
70
60
50
Wafers
▲圖八 IC線路極小、厚薄稍有差異時，電流信號
(Signal)與亂流雜訊(Noise)就難以區分。圖示為 45 ▲圖十 晶圓的良率決定代工業的優勝劣敗
nm IC 線路的一角

1998 (64M) R&D 20 Years 2004 (265M) R&D 5 Years

Ta2O5, Al2O3/HfO2
HSG ALD

DRAM

▲圖九 病毒尺寸IC疊床架屋的線路，其表面的平 ▲圖十一 Samsung 引進 DRAM 技術再改進後，

滑程度決定了電晶體的功能及可靠度 後來居上超越 Hitachi 成為全球 DRAM 製造的一哥

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tolithography)之外，最重要的製程為化學機 面接觸以免打滑，所以拋光墊的表面必須
164 械平坦化。 CMP 係將每層 IC 的薄膜磨平及 先行「開刃」(Dressing)。開刃可提高接觸點
擦亮，如此，微影顯像的光線才能在光罩 的壓力，這樣就可以增加拋光的速率。開
材
料 上聚焦，奈米級的精密線路才能被蝕刻成 刃時晶圓的磨屑、拋光墊的切屑及磨漿的
與
技 形。 廢料所凝結的硬質層(Glazing)也同時剔除。
術
在 CMP 的過程中，晶圓 IC 的沈積層必 CMP 要能持續，必須使用鑽石碟或調理器
專
欄 須輪流研磨拋光。其方法乃將晶圓壓在一 (Pad Conditioner)來不斷調整拋光墊（圖十
塗佈磨漿(Slurry)的旋轉拋光墊(Pad)上，磨 三）。
漿內的奈米磨粒(Abrasive)會逐漸磨除 IC 表 CMP 的普及率隨 IC 的線寬縮小而提高
面的突出處，使其平坦及光滑（圖十二）。 （圖十四）。
在 CMP 過程中，晶圓和拋光墊不能全
CMP 的走勢
CMP 的成長速率是半導體的數倍， IC
Diamond 的層數越來越多， CMP 的需求就越來越大
Dresser
Slurry （圖十五、圖十六）。
Wafer Carrier

Wafer
0.6
Diamond Conditioning
0.5
Removal Rate (µm/min)

Polishing Pad Platen 0.4

Brush Conditioning

0.3
Slurry Polishing
Wafer Carrier Pad 0.2
Wafer 0.1
Cushion No Conditioning

0
0 10 20 30 40 50
Wafer Platen Wafer Number

▲圖十三 維持晶圓的拋光速率要靠鑽石碟

160
Wafer Demand, Millions of

140
120
8″ Equiv. Wafers

100 >0.25µm
80 59% 60%
57% 58%
60 54%
40 49% 50%
45%
20 37% 41% CMP
0
2001 2002 2003 2004 2005 2006 2007 2008 2009 2010

▲圖十二 CMP 的示意圖及實物外觀 ▲圖十四 CMP 為拋光精密(<0.25 µm) IC 所必須

 100
Average
Polishing
1995
—— 2001
—— 2005
—— 165
65nm Steps for Oxide (SiO2) Oxide (SiO2) Oxide (SiO2)
Millions of 8″ Equiv. Wafers

90 a Logic Device Tungsten (W) Tungsten (W) Tungsten (W)

80
90nm 25 Copper (Cu) Copper (Cu) 材
70
STI STI 料
60 與
130nm 23 PolySi Capacitors PolySi Capacitors
50 技
40 20 Cap Ultra Low k
250nm 180nm
Metal Gates 術
30
20
15 More CMP Steps Gate Insulators 專
10 10 High k Capacitors
欄
0
1999 2000 2001 2002 2003 2004 2005 2006 2007 2008 2009 2010

▲圖十五 晶圓上 CMP 的次數乃隨線寬的減少而快速增加， IC 的磨層數及種類將越來越多

Millions of CMP Operations

Millions of CMP Operations

350
Low-k
300 300 Polysilicon
Logic 250 Copper
200 200 Aluminum
Memory
Other 150 Tungsten
100 100
Oxide
50
0 0
2000 2001 2002 2003 2004 2005 2000 2001 2002 2003 2004 2005

▲圖十六 CMP 的使用次數逐年加多，其種類有隨 IC 的設計而改變的趨勢

$18 B $16 B $15 B Direct

100% Materials
Deposition Silicon $7.1, 19%
CMP Liquid Crystals
$9.5, 26%
Lithography Indirect
80 Substrates
Chemical Materials
LM Films $5,4, 14%
Gases Packaging
60 and Test
$15.1, 41% Wet
Deposition Chemicals
40 Liothography Lead Frames & Wires 12%
Chemicals
Wafers Photoresist Targets Specialty
Gases Ancillaries 6% Precursors
20 Chemicals and Gases 11% 3%
Substrates ECD
Polymerics Photoresist 1%
0 15%
Semiconductor LCD Packaging SOG/SOD
Gases 2%
% Total Electronic Chemicals 33% CMP
17%

▲圖十七 半導體的耗材內容及其成本與 LCD 及封裝產業的比較

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CMP 的成本 在 其 介 面 進 行 。 CMP 製 程 的 效 率 （ 如

166 Throughput） 及 晶 圓 平 坦 化 的 品 質 （ 如
半導體製造成本的大宗為矽晶圓及其
Uniformity）乃 至 影 響 IC 成 品 的 良 率 （如
材 他耗材（圖十七）。
料 Defectivity） 都 取 決 於 介 面 的 接 觸 分 佈 狀
與 CMP 的耗材為半導體材料的一環，其
技 態，而決定這個分佈的正是鑽石碟。 CMP
術 中的主項即為磨漿、拋光墊及鑽石碟（圖
耗材中鑽石碟的成本不高，但卻控制了磨
專 十八）。
欄 漿及拋光墊的使用效率。傳統鑽石碟乃以
CMP 耗材包括有主要供應商美國 Cabat
加法製造，即在平坦的基材（如不銹鋼）上
製造的磨漿及 Rohm Haas Electromic Materi-
排列鑽石磨粒（如 100 mm）。附著磨粒的
als (RHEM)的 CMPT（前 Rodel）所製造的
拋光墊。台灣的中砂則為鑽石碟的領先製
造者。（圖十九、圖廿） STI
Barrier $70
$110
鑽石碟的設計
Copper Oxide
$150 $215
晶圓及拋光墊為二維的平面， CMP 乃
Tungsten
$145
2,000
Consumables Revenues ($M)

Hitachi
1,500 onditio
ner 3% Other
11%
Pad C JSR
Pad 5%
1,000 Rohm & Cabot
Hass 60%
10%
500 Slurry
Fujimi
11%
0
2006 2007 2008 2009 2010
Colloidal

6.6% 6.5%
Alumina Fumed Silica
r

1.0%
he
Ot

2005 $520M
41.5%
5.1% Japan China
Europe 3% 2% Korea
13.5% 6% 1%
Simgapore
8% USA
45%
25.8%
Taiwan
35% Cu Slurry (2005)

▲圖十八 CMP 的耗材及其成長趨勢（上圖）及

2006 年耗材佔總成本的比率（下圖） ▲圖十九 2005 年磨漿的種類及市場佔有率
 ABT Shinhan 167
Asbhi Daimond
RHEM 95% Saesal Mitsubishi Materials
材
Noritake EHWA
TWI Cabot SKC 料
Read Opetech
JSR Praxair (DuroPad) 3M 與
Diamonex
ITV PPG NeoPad Kinik 技
InnoPad Toyobo 術
專
欄
(a) Polishing Pad (b) Diamond Disk

▲圖廿 2006 年(a)拋光墊；(b)鑽石碟的市場分配

方 法 包 括 電 鍍 （ 如 Ni） 、 燒 結 （ 如 Ni- 大增(> 80%)，鑽石碟的壽命可以延長數倍

Cr）、硬銲（如 Ni-Cr-B）及披覆（如 CVD （圖廿一、圖廿二、圖廿三）。
鑽石膜）。由於磨粒的大小不一，而且形
狀各異，其頂點高低的差別很大（約 100
mm），因此只有約 5% 的鑽石可以刺入拋
光墊。這些鑽石的頂點磨平後，鑽石碟必
須更換，因此它們的使用壽命偏短。
2006 年筆者發明以超高壓製造的多晶
鑽石燒結體為基材，再在其上以 EDM 火花
放電的方法切割成對稱的金字塔。這種以
減法製造的鑽石碟其尖點的高度差異很小
(< 20 mm)，因此刺入拋光墊尖錐的頂比率

▲圖廿二 鑽石的附著方法，單晶鑽石出現不規則
形狀

▲圖廿一 以加法附著的單晶鑽石碟及以減法雕刻
的多晶鑽石碟的外觀對比。筆者為 D i a G r i d ® 及
DDTM 產品的發明人 ▲圖廿三 多晶鑽石的對稱金字塔

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168 S (20hr) 25 G (11hr)

Proportion of Worn Crystal

20
材
料 15
與
技
10
術
專
欄 5

Kinik DiaGrid 0
5.88 lbf

1
50µm
SEM
Optical

▲圖廿四 單晶鑽石碟的磨粒使用率少，而且分佈不均

mm µm
1.8 60
0.4
1.6 50
1.4 40
0.2 30
1.2
Y (Inches)

20
0 1.0 10
0.8 0
0.6 -10
-0.2
0.4 -20
A Few of the Idrrews -30
-0.4 0.2
-44
0.0 mm
2.6 2.8 3 3.2 3.4
0.0 0.5 1.0 1.5 2.0 2.4
X (Inches)

▲圖廿五 拋光墊內的氣孔分佈（上圖）及鑽石碟在其表面的刻痕分佈（下圖）
 mm µm mm µm
169
1.8 58 1.8 25
1.6 40 1.6 10
1.4 1.4 0 材
20 料
1.2 1.2 -10
1.0
0
1.0 -20 與
0.8 -20 0.8
-30 技
-40 術
0.6 -40 0.6 -50
-60
專
0.4 -60 0.4
欄
0.2 -84 0.2
-79
0.0 mm 0.0
0.0 0.5 1.0 1.5 2.0 2.4 0.0 0.5 1.0 1.5 2.0 2.4

▲圖廿六 拋光墊經鑽石碟修整後（左圖）及晶圓研磨後（右圖）接觸面積的對比。上圖為高處的面分佈，下
圖為剖面的高低差異（RHEM 文獻）

紋路。刺入鑽石的角度不同，所擠出聚合
單晶鑽石碟的缺點
物的高度也不一樣，晶圓在其上的磨擦受
單晶鑽石碟不僅磨粒的使用率偏低， 到的應力就大小有別。 IC 表面的薄膜有些
而且磨粒的工作分佈更不對稱（圖廿四）。 地方會磨過頭，產生所謂淺碟(Dishing)或侵
拋光墊內含有多量（如體積的 1/3）的 蝕(Erosion)的缺陷；另有些地方磨不到位，
氣孔（如 30 mm 大）。拋光墊的表面被鑽 必須在下一階段（如 P2）加工補足。
石開刃時暴露的氣孔可以儲存磨漿。氣孔 晶圓被拋光時，拋光墊也被晶圓拋光。
之間的聚合物（Polymer ，如 Polyurethare） 當拋光墊的隆起處被磨平時，介面的接觸壓
也被鑽石的尖點刻劃出許多溝槽。溝槽之 力 大 降 。 根 據 CMP 的 拋 光 理 論 Preston
間的聚合物更被擠壓隆起。這些隆起處上 Equation ， 晶 圓 的 磨 除 速 率 (Removal Rate;
沾滿磨漿就可以拋光晶圓的披覆層（如銅） RR)與接觸壓力(Contact Pressure; P)成正比，
（圖廿五）。 即 RR=KP ，其中 K 代表受壓力以外（如接
由於鑽石的頂點不在同一高度，少數 觸點的相對速度）的影響（圖廿六）。
較高的鑽石刺入拋光墊，刻出深淺不一的 （待續）

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