Giáo Trình Kỹ Thuật Số - Nguyễn Đình Phú

BOÄ GIAÙO DUÏC VAØ ÑAØO TAÏO
TRÖÔØNG ÑAÏI HOÏC SÖ PHAÏM KYÕ THUAÄT THAØNH PHOÁ HOÀ CHÍ MINH
NGUYỄN ĐÌNH PHÚ - NGUYỄN TRƯỜNG DUY
GIÁO TRÌNH
KỸ THUẬT SỐ
NHAØ XUAÁT BAÛN

ÑAÏI HOÏC QUOÁC GIA TP. HOÀ CHÍ MINH
BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH
*******************
NGUYỄN ĐÌNH PHÚ

NGUYỄN TRƢỜNG DUY
GIÁO TRÌNH
NHÀ XUẤT BẢN ĐẠI HỌC QUỐC GIA

THÀNH PHỐ HỒ CHÍ MINH
2
LỜI NÓI ĐẦU
Kỹ thuật số là môn học cung cấp các kiến thức cơ bản, nền tảng để
sinh viên ngành kỹ thuật điện, điện tử có thể tiếp cận các môn học tiếp theo
như vi xử lý, vi điều khiển, điều khiển bằng máy tính, thiết bị điều khiển lập
trình PLC và nhiều môn học khác.
Nội dung giáo trình này trình bày các khái niệm cơ bản của kỹ thuật
số, các hệ thống số, các cổng logic, các mạch tổ hợp, các mạch tuần tự, cấu
trúc vi mạch số họ TTL và CMOS, các định lý đại số Bool, bìa Karnaugh và
các phương pháp thiết kế mạch cơ bản, cấu trúc các vi mạch nhớ, các bộ
chuyển đổi ADC và DAC, các mạch dao động.
Cùng với tài liệu thực hành số sẽ giúp các bạn có thể thiết kế các mạch
điều khiển số đơn giản. Giáo trình biên soạn chia thành 13 chương để giúp
các bạn dễ tiếp cận và học theo chương trình đại học trong 15 tuần.
Chương 1: Trình bày các khái niệm, các hệ thống, các loại mã.
Chương 2: Trình bày các cổng logic, các định lý, thiết kế mạch.
Chương 3: Trình bày mạch mã hóa và mạch giải mã.
Chương 4: Trình bày mạch đa hợp, mạch giải đa hợp, mạch so sánh,
ghép mạch.
Chương 5: Trình bày mạch cộng trừ nhận chia số nhị phân số hex số BCD.
Chương 6: Trình bày các loại flip flop để dùng cho các mạch tổ hợp.
Chương 7: Trình bày các loại mạch đếm không đồng bộ, đồng bộ, mod N.
Chương 8: Trình bày cách thiết kế mạch đếm đồng bộ theo yêu cầu.
Chương 9: Trình bày thanh ghi dịch.
Chương 10: Trình bày cấu trúc vi mạch họ TTL và CMOS.
Chương 11: Trình bày các mạch dao động dùng cổng logic.
Chương 12: Trình bày nguyên lý chuyển đổi số sang tương tự.
Chương 13: Trình bày nguyên lý chuyển đổi tương tự sang số.
Trong quá trình biên soạn không thể tránh được các sai sót nên rất
mong các bạn đọc đóng góp xây dựng và xin hãy gởi về tác giả theo địa chỉ
phu_nd@yahoo.com.
3
Tác giả xin cảm ơn các bạn bè đồng nghiệp đã đóng góp nhiều ý kiến,
xin cảm ơn người thân trong gia đình cho phép tác giả có nhiều thời gian
thực hiện biên soạn giáo trình này.
Các tác giả
4
MỤC LỤC
Chƣơng 1: CÁC KHÁI NIỆM – HỆ THỐNG SỐ - CÁC LOẠI

MÃ ............................................................................................ 17
I. GIỚI THIỆU ..................................................................................... 19
II. CÁC ĐẠI LƢỢNG SỐ VÀ TƢƠNG TỰ ....................................... 19
1. Hệ thống điện tử tương tự................................................................... 20
2. Hệ thống điện tử số ............................................................................. 20
3. Hệ thống điện tử tổng hợp gồm cả số và tương tự ............................. 21
4. Ưu điểm của hệ thống số so với hệ thống tương tự ............................ 21
III. SỐ NHỊ PHÂN, MỨC LOGIC VÀ DẠNG SÓNG TÍN
HIỆU SỐ............................................................................................ 23
1. Số nhị phân ......................................................................................... 23
2. Các mức logic ..................................................................................... 23
3. Dạng sóng tín hiệu số ......................................................................... 24
IV. CÁC HỆ THỐNG SỐ....................................................................... 25
1. Hệ thống số thập phân – decimal system ........................................... 25
2. Hệ thống số nhị phân – binary system ................................................ 25
3. Hệ thống số thập lục phân – hexadecimal system .............................. 27
4. Chuyển đổi giữa các hệ thống số – nhị phân, thập phân, thập
lục phân............................................................................................... 29
V. CÁC LOẠI MÃ ................................................................................. 31
1. Mã BCD (binary coded decimal)........................................................ 31
2. Mã Gray ............................................................................................. 33
3. Chuyển mã nhị phân sang mã Gray .................................................... 34
4. Chuyển mã Gray sang mã nhị phân ................................................... 35
5. Mã ASCII – AMERICAN STANDARD CODE FOR
INFORMATION INTERCHANGE ................................................... 35
VI. BÀI TẬP ............................................................................................ 36
5
Chương 2: CỔNG LOGIC – CÁC ĐỊNH LÝ – THIẾT KẾ
MẠCH ...................................................................................... 39
I. GIỚI THIỆU ..................................................................................... 41
II. CÁC CỔNG LOGIC ........................................................................ 41
1. Phép toán OR – cổng OR ................................................................... 41
2. Phép toán AND – cổng AND ............................................................. 42
3. Phép toán NOT – cổng NOT hay cổng INVERTER .......................... 43
4. Phép toán OR – cổng NOR = cổng OR + cổng NOT ......................... 43
5. Phép toán NAND – cổng NAND = cổng AND + cổng NOT ............ 44
6. Phép toán EX-OR – cổng EX-OR hay còn gọi là XOR ..................... 44
7. Phép toán EX-NOR – cổng EX-NOR hay còn gọi là XNOR ............ 45
III. BIỂU DIỄN CÁC MẠCH ĐIỆN LOGIC – TÍNH TOÁN
GIÁ TRỊ NGÕ RA ............................................................................ 46
1. Biểu diễn các mạch điện ..................................................................... 46
2. Tính toán giá trị ngõ ra của mạch điện số........................................... 48
IV. CÁC ĐỊNH LÝ LOGIC ................................................................... 48
1. Các định lý .......................................................................................... 48
2. Ứng dụng để đơn giản các biểu thức .................................................. 51
3. Định lý Demorgan .............................................................................. 51
4. Ứng dụng định lý Demorgan ............................................................. 51
V. SỰ ĐA NĂNG CỦA CỔNG NAND, CỔNG NOR ........................ 53
VI. THIẾT KẾ MẠCH TỔ HỢP........................................................... 54
VII. BÌA KARNAUGH ............................................................................ 57
1. Xây dựng bìa Karnaugh ...................................................................... 57
2. Cách đơn giản bìa Karnaugh theo hàm sop ........................................ 62
3. Đơn giản bìa Karnaugh ....................................................................... 63
4. Cách đơn giản bìa Karnaugh theo hàm pos ........................................ 70
5. Đơn giản bìa Karnaugh theo hàm pos ................................................ 70
VIII. BÀI TẬP ............................................................................................ 71
6
Chương 3: MẠCH MÃ HÓA – MẠCH GIẢI MÃ .................................. 83
I. GIỚI THIỆU ..................................................................................... 84
II. MẠCH MÃ HÓA .............................................................................. 84
1. Khảo sát mạch mã hoá 4 sang 2 với ngõ vào tích cực mức 1 ............. 85
2. Khảo sát mạch mã hoá 8 sang 3 với ngõ vào tích cực mức
thấp ..................................................................................................... 86
3. Khảo sát vi mạch mã hoá 10 đường sang 4 đường 74LS148 ............ 87
III. MẠCH GIẢI MÃ .............................................................................. 88
1. Khảo sát mạch giải mã 2 sang 4 với ngõ ra tích cực mức 1 ............... 89
2. Khảo sát mạch giải mã 2 sang 4 với ngõ ra tích cực mức 1, có
1 tín hiệu cho phép E .......................................................................... 90
2 tín hiệu cho phép E1 và E 2 ............................................................ 91
2 tín hiệu cho phép E1 và E 2 ............................................................ 93
IV. MẠCH GIẢI MÃ LED 7 ĐOẠN ..................................................... 94
1. Giới thiệu ............................................................................................ 94
2. Cấu tạo led 7 đoạn .............................................................................. 94
3. Hình ảnh led 7 đoạn ............................................................................ 95
4. Tên các đoạn ....................................................................................... 96
5. Mạch giải mã led 7 đoạn loại anode chung ........................................ 96
V. BÀI TẬP ............................................................................................ 99
Chương 4: MẠCH ĐA HỢP – MẠCH GIẢI ĐA HỢP – MẠCH

SO SÁNH............................................................................................ 103
I. GIỚI THIỆU ................................................................................... 105
II. MẠCH ĐA HỢP ............................................................................. 105
1. Khảo sát mạch đa hợp 2 kênh ngõ vào ............................................. 106
2. Khảo sát mạch đa hợp 4 kênh ngõ vào ............................................. 107
7
III. MẠCH GIẢI ĐA HỢP ................................................................... 108
1. Khảo sát mạch giải đa hợp 2 kênh ra ................................................ 109
2. Khảo sát mạch giải đa hợp 4 kênh ngõ ra ......................................... 110
IV. GHÉP CÁC MẠCH GIẢI, ĐA HỢP ............................................ 111
1. Yêu cầu số 1 ..................................................................................... 112
2. Yêu cầu số 2 ..................................................................................... 114
3. Yêu cầu số 3 ..................................................................................... 116
V. MẠCH SO SÁNH ........................................................................... 118
1. Khảo sát mạch so sánh 2 số nhị phân 2 bit ....................................... 118
2. Khảo sát mạch so sánh 2 số nhị phân 2 bit có chức năng mở
rộng ............................................................................................ 121
VI. KIỂM TRA CHẴN LẺ - PARITY ................................................ 123
1. Máy phát (máy tính) tạo bit kiểm tra chẵn ....................................... 125
2. Máy thu (modem hoặc máy in) tạo bit kiểm tra chẵn ....................... 126
VII. BÀI TẬP .......................................................................................... 128
Chương 5: MẠCH CỘNG TRỪ NHÂN CHIA SỐ NHỊ PHÂN,

BCD ........................................................................................ 133
I. GIỚI THIỆU ................................................................................... 134
II. MẠCH CỘNG TRỪ NHÂN CHIA SỐ NHỊ PHÂN ................... 134
1. Mạch cộng số nhị phân không dấu ................................................... 134
2. Cộng số nhị phân có dấu................................................................... 139
3. Mạch trừ số nhị phân ....................................................................... 144
4. Mạch nhân hai số nhị phân .............................................................. 147
5. Mạch chia hai số nhị phân ............................................................... 152
III. CHUYỂN ĐỔI GIỮA SỐ NHỊ PHÂN VÀ SỐ BCD ................... 153
1. Phương pháp chia cho 10 lấy số dư .................................................. 153
2. Phương pháp dịch trái ....................................................................... 154
3. Chuyển số BCD sang số nhị phân .................................................... 156
8
IV. CỘNG TRỪ SỐ THẬP LỤC PHÂN ............................................ 156
1. Cộng số thập lục phân ...................................................................... 156
2. Trừ số thập lục phân ......................................................................... 157
V. MẠCH CỘNG TRỪ SỐ BCD ....................................................... 158
1. Cộng hai số BCD .............................................................................. 158
2. Xây dựng mạch cộng hai số BCD .................................................... 159
3. Trừ hai số BCD ................................................................................. 161
VI. BÀI TẬP .......................................................................................... 163
Chương 6: FLIP FLOP ............................................................................ 167

I. GIỚI THIỆU ................................................................................... 168
II. FLIP FLOP RS ............................................................................... 168
1. Flip flop R'S' sử dụng cổng NAND .................................................. 168
2. Flip flop RS có tín hiệu điều khiển cho phép/cấm đổi trạng
thái.. .................................................................................................. 170
3. Flip flop RS hoạt động với xung CK ................................................ 174
III. FLIP FLOP JK .............................................................................. 175
1. Flip flop JK ...................................................................................... 175
2. Flip flop JK có các tín hiệu không đồng bộ ...................................... 178
3. Các dạng khác của các tín hiệu không đồng bộ ................................ 180
4. Thiết lập phương trình đặc tích cho flip flop JK ............................. 182
IV. FLIP FLOP T .................................................................................. 185
1. Flip flop T ......................................................................................... 185
2. Phương trình đặc tính flip flop T ...................................................... 186
V. FLIP FLOP D.................................................................................. 186
1. Flip flop D ........................................................................................ 186
2. Thiết lập phương trình đặc tính cho flip flop D................................ 187
VI. MẠCH CHỐT ................................................................................. 187
VII. BÀI TẬP .......................................................................................... 189
9
Chương 7: MẠCH ĐẾM .......................................................................... 195
I. GIỚI THIỆU ................................................................................... 197
II. MẠCH ĐẾM NHỊ PHÂN KHÔNG ĐỒNG BỘ .......................... 197
1. Khảo sát mạch đếm nhị phân 4 bit, KĐB, đếm lên sử dụng
FFT với CK tích cực cạnh xuống ..................................................... 197
2. Khảo sát mạch đếm nhị phân 4 bit, KĐB, đếm xuống sử dụng
III. MẠCH ĐẾM KHÔNG ĐỒNG BỘ MOD M................................ 203
1. Khảo sát mạch đếm lên, KĐB, mod 10: sử dụng FFT với CK
tích cực cạnh xuống .......................................................................... 204
2. Khảo sát mạch đếm lên, KĐB, mod 20: sử dụng FFT với CK
IV. MẠCH TỰ ĐỘNG RESET............................................................ 205
1. Mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT với
CK tích cực cạnh xuống .................................................................. 206
2. Mạch đếm nhị phân 4 bit, KĐB, đếm xuống: sử dụng FFT
với CK tích cực cạnh xuống ............................................................ 206
3. Mạch đếm lên, KĐB, mod 10: sử dụng FFT với CK tích cực
cạnh xuống ....................................................................................... 207
4. Mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT với
CK tích cực cạnh xuống .................................................................. 207
5. Mạch đếm nhị phân 4 bit, KĐB, đếm lên: có trạng thái bắt
đầu khi cấp điện là 1000b ............................................................... 208
V. MẠCH ĐẾM ĐỒNG BỘ ............................................................... 208
1. Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm lên: sử dụng
2. Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm xuống: sử dụng
FFT với CK tích cực cạnh xuống .................................................... 216
3. Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm lên/xuống: có
tín hiệu chọn UD - sử dụng FFT với CK tích cực cạnh xuống ........ 217
VI. MẠCH ĐẾM ĐẶT TRƢỚC SỐ ĐẾM ......................................... 218
1. Khảo sát mạch đếm đặt trước số đếm - đếm lên .............................. 218
2. Khảo sát mạch đếm đặt trước số đếm - đếm xuống ......................... 221
VII. BÀI TẬP .......................................................................................... 223
10
Chương 8: THIẾT KẾ MẠCH ĐẾM ..................................................... 233
I. GIỚI THIỆU ................................................................................... 234
II. THIẾT KẾ MẠCH ĐẾM .............................................................. 234
1. Thiết kế mạch đếm nhị phân 4 bit, ĐB, đếm lên, dùng FFT -
CK tích cực cạnh xuống ................................................................... 234
2. Thiết kế mạch đếm nhị phân 4 bit, ĐB, đếm xuống, dùng FFT
- CK tích cực cạnh xuống ................................................................. 238
3. Thiết kế mạch đếm mod 10, ĐB, đếm lên, dùng FFT - CK
4. Thiết kế mạch đếm nhị phân 3 bit, ĐB, đếm lên, dùng FFD -
CK tích cực cạnh xuống ................................................................... 245
III. BÀI TẬP .......................................................................................... 248
Chương 9: THANH GHI DỊCH .............................................................. 249

I. GIỚI THIỆU ................................................................................... 250
II. CÁC CHỨC NĂNG CƠ BẢN CỦA THANH GHI DỊCH .......... 250
III. THANH GHI VÀO NỐI TIẾP - RA NỐI TIẾP .......................... 251
IV. THANH GHI VÀO NỐI TIẾP - RA SONG SONG .................... 256
V. THANH GHI VÀO SONG SONG - RA NỐI TIẾP .................... 257
VI. THANH GHI VÀO SONG SONG - RA SONG SONG .............. 258
VII. THANH GHI DỊCH HAI CHIỀU................................................. 259
1. Mạch đếm Johnson ........................................................................... 260
2. Mạch đếm vòng - Ring counter ........................................................ 262
VIII. BÀI TẬP .......................................................................................... 264
Chương 10: ĐẶC TÍNH IC SỐ HỌ TTL, CMOS VÀ CÁC

MẠCH GIAO TIẾP .............................................................. 271
I. GIỚI THIỆU ................................................................................... 272
II. CÁC THÔNG SỐ VÀ ĐẶC TÍNH HOẠT ĐỘNG CƠ
BẢN .................................................................................................. 272
1. Nguồn cung cấp DC ......................................................................... 272
11
2. Các mức điện áp logic họ CMOS ..................................................... 274
3. Các mức điện áp logic họ TTL ......................................................... 275
4. Miễn nhiễu ........................................................................................ 275
5. Lề nhiễu ............................................................................................ 276
6. Công suất tiêu tán ............................................................................. 277
7. Thời gian trì hoãn truyền .................................................................. 279
8. Tích công suất và tốc độ ................................................................... 280
9. Tải và hệ số tải .................................................................................. 281
III. CÁC MẠCH ĐIỆN HỌ CMOS ..................................................... 283
1. Transistor MOSFET ......................................................................... 283
2. Cổng NOT dùng transistor MOSFET ............................................... 284
3. Cổng NAND dùng transistor MOSFET ........................................... 285
4. Cổng NOR dùng transistor MOSFET .............................................. 286
5. Cổng với cực máng để hở ................................................................. 286
6. Cổng CMOS ba trạng thái ................................................................ 287
7. Các tình huống phòng ngừa khi sử dụng CMOS .............................. 288
IV. CÁC MẠCH ĐIỆN HỌ TTL......................................................... 289
1. Transistor BJT .................................................................................. 289
2. Cổng NOT họ TTL ........................................................................... 290
3. Cổng NAND họ TTL ........................................................................ 291
4. Các cổng họ TTL cực thu để hở ....................................................... 293
5. Các cổng họ TTL ba trạng thái ......................................................... 293
6. Họ TTL Schottkky ............................................................................ 294
V. CÁC VẤN ĐỀ THỰC TẾ KHI SỬ DỤNG IC HỌ TTL ............ 295
1. Dòng vào và dòng ra ......................................................................... 295
2. Sử dụng cổng cực thu để hở nối mạch theo hàm AND .................... 297
3. Kết nối các ngõ ra Totem-pole ......................................................... 300
4. Mạch đệm/thúc cực thu để hở .......................................................... 300
5. Các ngõ vào TTL không sử dụng ..................................................... 302
12
VI. SO SÁNH HIỆU SUẤT HỌ CMOS VÀ TTL .............................. 304
VII. HỌ IC ECL ..................................................................................... 305
VIII. HỌ IC PMOS, NMOS VÀ E2CMOS ............................................ 306
1. Họ PMOS ......................................................................................... 306
2. Họ NMOS ......................................................................................... 307
3. Học E2CMOS ................................................................................... 308
IX. BÀI TẬP .......................................................................................... 309
Chương 11: MẠCH ĐỊNH THỜI, MẠCH DAO ĐỘNG,

MẠCH ĐƠN ỔN .......................................................... 317
I. GIỚI THIỆU ................................................................................... 318
II. MẠCH DAO ĐỘNG LOGIC ........................................................ 318
1. Khảo sát mạch dao động tạo hai tín hiệu đối xứng dùng cổng
NAND ............................................................................................... 318
2. Khảo sát mạch dao động dùng cổng NOT Schmitt trigger............... 320
3. Khảo sát mạch dao động dùng cổng NAND .................................... 324
4. Khảo sát mạch dao động vòng tròn dùng cổng NOT ....................... 325
5. Khảo sát mạch dao động dùng thạch anh ......................................... 327
III. MẠCH ĐƠN ỔN – MONOSTABLE ............................................ 327
1. Khảo sát mạch đơn ổn dùng cổng NAND ........................................ 327
2. Khảo sát mạch đơn ổn dùng cổng NOR ........................................... 329
3. Khảo sát mạch đơn ổn dùng cổng IC 74LS121 ................................ 331
IV. KHẢO SÁT VI MẠCH 555 ........................................................... 331
1. Cấu trúc vi mạch 555 ........................................................................ 331
2. Mạch dao động dùng vi mạch 555.................................................... 333
3. Mạch đơn ổn dùng vi mạch 555 ....................................................... 339
V. BÀI TẬP .......................................................................................... 343
Chương 12: BỘ NHỚ ............................................................................... 345

I. BỘ NHỚ BÁN DẪN ....................................................................... 347
1. Ma trận bộ nhớ bán dẫn .................................................................... 347
13
2. Địa chỉ và dung lượng bộ nhớ .......................................................... 348
3. Hoạt động cơ bản của bộ nhớ ........................................................... 348
4. Bộ nhớ RAM và ROM ..................................................................... 351
II. BỘ NHỚ RAM ................................................................................ 351
1. Họ bộ nhớ RAM ............................................................................... 351
2. RAM tĩnh – SRAM........................................................................... 353
3. Tổ chức của bộ nhớ SRAM không đồng bộ ..................................... 357
4. Tổ chức cơ bản bộ nhớ SRAM đồng bộ ........................................... 361
5. Tăng địa chỉ bộ nhớ SRAM đồng bộ ................................................ 362
6. Bộ nhớ cache .................................................................................... 363
7. Các tế bào bộ nhớ RAM động (DRAM) .......................................... 364
8. Các loại bộ nhớ DRAM .................................................................... 369
III. BỘ NHỚ ROM................................................................................ 370
1. Họ ROM ........................................................................................... 370
2. ROM mặt nạ ..................................................................................... 381
3. ROM đơn giản .................................................................................. 381
4. Tổ chức bên trong của ROM ............................................................ 384
5. Thời gian truy xuất ROM ................................................................. 385
6. ROM có thể lập trình - PROM ......................................................... 376
7. Bộ nhớ EPROM ................................................................................ 378
IV. BỘ NHỚ FLASH ............................................................................ 380
1. Tế bào nhớ của bộ nhớ flash ............................................................. 381
2. Hoạt động cơ bản của bộ nhớ flash .................................................. 381
3. Ma trận của bộ nhớ flash .................................................................. 383
4. So sánh bộ nhớ flash với các bộ nhớ ROM, EPROM,
EEPROM .......................................................................................... 383
5. So sánh bộ nhớ flash với các bộ nhớ SRAM .................................... 384
6. So sánh bộ nhớ flash với các bộ nhớ DRAM ................................... 384
V. MỞ RỘNG BỘ NHỚ ..................................................................... 385
14
1. Mở rộng từ dữ liệu ............................................................................ 385
2. Mở rộng từ dung lượng bộ nhớ ........................................................ 387
VI. BÀI TẬP .......................................................................................... 389
Chương 13: MẠCH CHUYỂN ĐỔI SỐ SANG TƢƠNG TỰ -

DAC ........................................................................................ 395
I. GIỚI THIỆU ................................................................................... 396
II. MẠCH CHUYỂN ĐỔI TÍN HIỆU SỐ SANG TƢƠNG
TỰ .................................................................................................... 396
1. Khảo sát mạch DAC có trị số điện trở khác nhau ............................ 396
2. Khảo sát mạch DAC có trị số điện trở R/2R .................................... 398
3. Khảo sát vi mạch DAC MC1408 ...................................................... 402
4. Ứng dụng DAC MC1408 làm mạch tạo xung răng cưa ................... 405
5. Hoạt động DAC MC1408 ở vùng điện áp lưỡng cực (âm và
dương) .............................................................................................. 407
6. Các thông số hoạt động của DAC .................................................... 410
III. BÀI TẬP .......................................................................................... 414
Chương 14: MẠCH CHUYỂN ĐỔI TƢƠNG TỰ SANG SỐ -

ADC ........................................................................................ 415
I. GIỚI THIỆU .................................................................................. 416
II. MẠCH CHUYỂN ĐỔI TÍN HIỆU SANG SỐ ............................. 420
1. ADC bậc thang – (stair-step ramp ADC) ........................................ 420
2. ADC xấp xỉ liên tiếp – (Successive approximation ADC) .............. 422
3. ADC hai độ dốc – (Dual Slop ADC) ................................................ 424
4. ADC Flash ........................................................................................ 428
III. BÀI TẬP .......................................................................................... 429
TÀI LIỆU THAM KHẢO ....................................................................... 431
15
16
GIÁO TRÌNH KỸ THUẬT SỐ CHƢƠNG 1
Chƣơng 1
CÁC KHÁI NIỆM - HỆ THỐNG SỐ - CÁC LOẠI MÃ
 GIỚI THIỆU
 CÁC ĐẠI LƢỢNG SỐ VÀ TƢƠNG TỰ
 Hệ thống điện tử tương tự
 Hệ thống điện tử số
 Hệ thống điện tử tổng hợp gồm cả số và tương tự
 Ưu điểm của hệ thống số so với hệ thống tương tự
 SỐ NHỊ PHÂN, MỨC LOGIC VÀ DẠNG SÓNG TÍN HIỆU SỐ
 Số nhị phân
 Các mức logic
 Dạng sóng tín hiệu số
 CÁC HỆ THỐNG SỐ
 Hệ thống số thập phân – decimal system
 Hệ thống số nhị phân – binary system
 Hệ thống số thập lục phân – hexadecimal system
 Chuyển đổi giữa các hệ thống số – nhị phân, thập phân, thập lục
phân
 CÁC LOẠI MÃ
 Mã BCD (binary coded decimal)
17
CHƢƠNG 1 GIÁO TRÌNH KỸ THUẬT SỐ
 Mã Gray
 Chuyển mã nhị phân sang mã Gray
 Chuyển mã Gray sang mã nhị phân
 Mã ASCII – AMERICAN STANDARD CODE FOR
INFORMATION INTERCHANGE
 BÀI TẬP
18
I. GIỚI THIỆU
Chương này giới thiệu về các khái niệm cơ bản về số, phân biệt tín
hiệu số với tín hiệu tương tự, các hệ thống ứng dụng dùng tín hiệu tương tự
và dùng tín hiệu số, các ưu nhược điểm của hệ thống số, các hệ thống số,
các loại mã dùng trong mạch điện tử số, mức điện áp tín hiệu số và dạng
sóng của tín hiệu số.
Sau khi kết thúc chương này các bạn có thể:
̶ Phân loại tín hiệu tương tự với tín hiệu số.
̶ Biết ưu điểm của các hệ thống số, nhận dạng được các khối hoặc các
hệ thống dùng số hay tương tự.
̶ Biết các hệ thống số, các loại mã sử dụng trong các mạch điện tử số.
̶ Phần câu hỏi trắc nghiệm và bài tập giúp các bạn cũng cố kiến thức
II. ĐẠI LƢỢNG SỐ VÀ TƢƠNG TỰ – TÍN HIỆU SỐ VÀ TÍN

HIỆU TƢƠNG TỰ
Các mạch điện tử có thể phân chia làm hai loại: tương tự và số. Mạch
điện tử số xử lý các tín hiệu hay giá trị rời rạc theo thời gian, mạch điện tử
tương tự xử lý các tín hiệu có giá trị biến thiên liên tục theo thời gian.
Tín hiệu tương tự (analog) có biên độ biến thiên liên tục theo thời gian ví
dụ như nhiệt độ đun sôi của nước sẽ biến thiên liên tục từ nhiệt độ môi trường
tăng dần cho đến nhiệt độ sôi rồi sau đó giảm dần về nhiệt độ môi trường –
nhiệt độ của nước không thể nhảy từ nhiệt độ môi trường lên nhiệt độ sôi. Hình
1-1 cho thấy giản đồ biến thiên nhiệt độ F theo thời gian trong ngày.
Hình 1-1: Nhiệt độ biến thiên trong ngày.
19
1. Hệ thống điện tử tƣơng tự

Một hệ thống tương tự khá phổ biến là hệ thống khuếch đại âm thanh
(ampli) có sơ đồ như hình 1-2.
Hình 1-2: Hệ thống điện tử tương tự.

Trong hệ thống này tín hiệu từ micro sẽ qua mạch khuếch đại tạo ra
tín hiệu có biên độ điện áp lớn hơn để điều khiển loa tạo ra âm thanh lớn
hơn. Tín hiệu trong hệ thống này có biên độ điện áp và tần số biến thiên liên
tục theo thời gian.
2. Hệ thống điện tử số
Tín hiệu số là biến hiệu biến thiên rời rạc theo thời gian, chỉ có 2 trạng
thái 0 và 1 hay cao và thấp (high và low) như hình 1-3.
V,I
t
0
Hình 1-3: Dạng sóng lý tưởng tín hiệu số.
Một hệ thống số khá phổ biến là hệ thống điều khiển đèn giao thông
cho một giao lộ như hình 1-4.
20
Hình 1-4: Hệ thống điện tử số điều khiển đèn giao thông.

Trong hệ thống điều khiển đèn giao thông, mạch điện tử số điều khiển
các đèn sáng tắt theo thời gian, các đối tượng điều khiển là các đèn làm việc
chỉ có hai trạng thái là "sáng" và "tắt".
3. Hệ thống điện tử tổng hợp gồm cả số và tƣơng tự

Có nhiều hệ thống sử dụng cả hai tương tự và số như compact disk có
cấu trúc như hình 1-5.
Hình 1-5: Hệ thống điện tử số và tương tự.

Tín hiệu nhạc dạng số đã lưu trữ trong đĩa compact, hệ thống diode
phát và thu laser sẽ đọc dữ liệu số từ đĩa và đưa đến bộ chuyển đổi tín hiệu
số thành tín hiệu tương tự (DAC - digital to analog converter). Bộ DAC sẽ
chuyển đổi dữ liệu số thành tín hiệu tương tự để tái tạo lại tín hiệu nhạc gốc.
Tín hiệu tương tự được khuếch đại và gởi đến loa để thưởng thức. Quá
trình tín hiệu nhạc thu được và chuyển thành tín hiệu số để lưu trữ được
thực hiện bằng mạch chuyển đổi tương tự sang số gọi là ADC (analog to
digital converter).
4. Ƣu điểm của hệ thống số so với hệ thống tƣơng tự

Phần lớn các ứng dụng trong điện tử cũng như hầu hết các kỹ thuật
điều khiển khác đều sử dụng hệ thống số để thực hiện các hoạt động với yêu
21
cầu thực hiện hoàn hảo hơn so với hệ thống điều khiển dùng kỹ thuật tương
tự với những lý do sau:
̶ Hệ thống số dễ thiết kế hơn: bởi vì các mạch điện hoạt động với giá
trị chính xác của điện áp hoặc dòng điện không quan trọng, chỉ quan
tâm đến dãy điện áp (High hay Low).
̶ Thông tin đƣợc lƣu trữ dễ dàng: có thể chốt và giữ nguyên thông tin
trong khoảng thời gian theo yêu cầu.
̶ Độ chính xác cao hơn: trong các hệ thống số có thể điều khiển nhiều
con số để tăng thêm độ chính xác khi có yêu cầu - bằng cách kết nối
thêm nhiều mạch điện. Còn trong hệ thống tương tự độ chính xác
thường bị giới hạn nằm trong khoảng 3 số hoặc 4 số bởi vì giá trị của
điện áp và dòng điện phụ thuộc trực tiếp vào các giá trị của phần tử
mạch điện.
̶ Các hoạt động có thể lập trình dễ dàng: rất dễ dàng thiết kế các hệ
thống số mà các hoạt động của hệ thống được điều khiển bởi một tập
lệnh gọi là chương trình. Hệ thống tương tự cũng có thể lập trình được
nhưng sự đa dạng và sự phức tạp của các thao tác bị giới hạn.
̶ Các mạch điện tử số ít bị ảnh hƣởng nhiễu: vì mức điện áp của hệ
thống số không quan trọng và tín hiệu nhiễu không đủ lớn để gây ảnh
hưởng đến sự phân biệt mức High và Low.
̶ Nhiều mạch điện có thể tích hợp trên một IC: thực ra vẫn có IC
tương tự tích hợp nhiều mạch điện nhưng độ phức tạp tương đối và lý
do chính là không thể tích hợp các tụ điện giá trị cao, các điện trở
chính xác, các cuộn dây, các biến áp.
Những hạn chế của kỹ thuật số: hầu hết các đại lượng vật lý trong tự
nhiên là các tín hiệu tương tự. Các đại lượng này được đưa vào và xuất ra,
được kiểm tra, quan sát và được điều khiển bởi hệ thống. Ví dụ như nhiệt
độ, áp suất, vị trí, vận tốc, mực chất lỏng, tốc độ bay,…
Để sử dụng kỹ thuật số điều khiển các đại lượng này với tín hiệu vào
và tín hiệu ra đều là tương tự cần thực hiện ba bước sau:
 Chuyển đổi các tín hiệu vào tương tự sang dạng tín hiệu số.
 Xử lý dữ liệu số theo yêu cầu.
 Chuyển đổi dữ liệu số sang dạng tín hiệu tương tự.
22
III. SỐ NHỊ PHÂN, MỨC LOGIC VÀ DẠNG SÓNG TÍN HIỆU SỐ

Các mạch điện tử số chỉ có hai trạng thái tương ứng với hai mức điện
áp khác nhau là mức "HIGH" và mức "LOW". Hai trạng thái này cũng có
thể biểu diễn bằng dòng điện, hay trạng thái của contact là "mở" hay "đóng",
hay trạng thái của đèn là "sáng" hay "tắt", …
Trong các hệ thống số như máy vi tính thì tổ hợp của hai trạng thái
được gọi là mã (codes) dùng để biểu diễn các con số, các kí hiệu, các kí tự
alpha và các loại thông tin khác.
Hệ thống số có hai trạng thái được gọi là hệ thống nhị phân gồm có
hai con số là 0 và 1. Một số nhị phân gọi là 1 bit.
1. Số nhị phân
Hai số nhị phân trong hệ thống số là 1 và 0 được gọi là các bit. Trong
các mạch điện tử số thì hai số nhị phân 0 và 1 được phân biệt bằng hai cấp
điện áp: bit 1 tương ứng với cấp điện áp cao (HIGH), bit 0 tương ứng với
cấp điện áp thấp (LOW).
2. Các mức logic

Điện áp dùng để phân biệt các con số 0 và 1 được gọi là mức logic.
VHmax
HIGH
(số nhị phân 1)
VHmin
`
KHÔNG
XÁC ĐỊNH
VLmax
LOW
(số nhị phân 0)
VLmax
Hình 1-6: Các mức điện áp High và Low.
Trường hợp lý tưởng, mức điện áp cao là 5V còn mức điện áp thấp là
0V nhưng trong các mạch điện thực tế thì mức điện áp cao và thấp nằm
trong 1 vùng giới hạn như hình 1-6.
23
Mức điện áp cao nằm trong vùng điện áp từ VHmin đến VHmax. Mức
điện áp thấp nằm trong vùng điện áp từ VLmin đến VLmax. Các giá trị điện áp
này sẽ phụ thuộc vào loại vi mạch TTL hay CMOS sẽ có các giá trị chi tiết
ở các chương sau.
3. Dạng sóng tín hiệu số

Dạng sóng tín hiệu số gồm các mức điện áp thay đổi lên xuống giữa
hai mức High và Low.
Hình 1-7(a) trình bày dạng sóng xung thay đổi dương: thay đổi từ mức
Low lên mức High và sau đó trở lại mức Low. Hình 1-7(b) trình bày dạng
sóng xung thay đổi âm: thay đổi từ mức High xuống mức Low và sau đó trở
lại mức High.
HIGH HIGH
Cạnh
Cạnh Cạnh Cạnh lên
lên xuống xuống
LOW LOW
t0 t1 t0 t1
(a) Xung dương. (b) Xung âm.
Hình 1-7: Các xung lý tưởng.

 Các xung
Ở hình 1-7 thì xung thay đổi dương có cạnh lên ở thời điểm t0 và
cạnh xuống ở thời điểm t1, còn xung thay đổi âm thì ngược lại. Các xung
thay đổi trong hình 1-7 là lý tưởng bởi vì các xung chuyển trạng thái ngay
lập tức hay thời gian chuyển trạng thái gần như bằng 0, tuy nhiên các mạch
điện trong thực tế thì thời gian chuyển khác không.
Hình 1-8: Đặc tính xung không lý tưởng.
24
Hình 1-8 trình bày dạng xung thực tế. Thời gian yêu cầu cho xung đi
từ mức Low lên mức High được gọi là thời gian lên (rise time tr) và thời
gian yêu cầu chuyển trạng thái từ High sang Low được gọi là thời gian
xuống (fall time tf). Trong thực tế thì thời gian được đo bắt đầu từ 10% cho
đến 90% của biên độ xung như trong hình 1-8.
Dưới 10% và trên 10% của xung không được tính vào thời gian lên và
thời gian xuống bởi vì các đoạn này không tuyến tính. Độ rộng xung (pulse
width - tw) được đo khoảng giữa 50% của xung như trong hình 1-8.
IV. CÁC HỆ THỐNG SỐ

Có rất nhiều hệ thống số được sử dụng trong kỹ thuật số. Các hệ thống
số thông dụng nhất là hệ thống số thập phân (decimal), nhị phân (binary),
bát phân (octal) và hệ thống số thập lục phân (hexadecimal).
1. Hệ thống số thập phân – Decimal system

Gồm 10 chữ số: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 (mỗi con số còn được gọi là
digit). Cơ số là 10.
Trọng số của mỗi chữ số trong 1 số thập phân như sau:
…105 104 103 102 101 100. 10-1 10-2 10-3… Trong đó “.” là dấu chấm
thập phân.
Ví dụ 1-1: Cho một số thập phân: 125.7D
= 100 + 20 + 5 + 0,7
= 1102 + 2101 + 5100 + 710-1
Trong hệ thống số thập phân:
 Số tận cùng bên trái là số có trọng số lớn nhất MSD (Most
Significant Digit).
 Số tận cùng bên phải là số có trọng số nhỏ nhất LSD (Least
Significant Digit).
Đối với ví dụ trên thì MSD = 1 và LSD = 7.
2. Hệ thống số nhị phân – Binary system

Số thập phân không thể sử dụng trong các hệ thống mạch điện số vì
rất khó chế tạo các mạch điện có thể làm việc với 10 cấp điện áp khác nhau
(mỗi cấp tương ứng với một con số thập phân). Ngược lại rất dễ dàng thiết
25
kế các mạch điện có thể làm việc với hai mức điện áp. Chính vì lý do này
hầu hết các mạch điện số đều sử dụng hệ thống số nhị phân.
Hệ thống số nhị phân gồm hai chữ số 1 và 0, cơ số 2.
Ví dụ 1-2: Cho một số nhị phân: 1011.101B và được minh họa như
hình 1-9:
23 22 21 20 2-1 2-2 2-3
1 0 1 1, 1 0 1
MSB LSB
Dấu chấm nhị phân
Hình 1-9: Số nhị phân.
 Giá trị tương đương với số thập phân là:
1011.101B = 123 + 022 + 121 + 120 +12-1 + 02-2 + 12-3
= 23 + 21 + 20 + 2-1 + 2-3
= 8 + 2 + 1 + 0.5 + 0.125
= 11.625D
Kết quả sau khi tính toán là 11.625 chính là giá trị thập phân tương
ứng với số nhị phân 1011.101B. Quá trình này được xem là chuyển đổi số
nhị phân sang số thập phân. Chữ B sau cùng trong số nhị phân để cho biết là
số nhị phân.
 Các tính chất của số nhị phân:
̶ Mỗi con số (0 hoặc 1) được gọi là bit (0 hay 1).
̶ Bit tận cùng bên trái là bit có trọng số lớn nhất MSB (Most
Significant Bit).
̶ Bit tận cùng bên phải là bit có trọng số nhỏ nhất LSB (Least
Significant Bit).
 Cách biểu diễn trạng thái và đếm số nhị phân:
Để minh họa cách biểu diễn và đếm ta dùng 1 số nhị phân 4 bit được
trình bày như bảng 1-1.
26
Bảng 1-1: 16 trạng thái của số nhị phân 4 bit tương đương với số thập phân.
23= 8 22= 4 21= 2 20 = 1 Thập phân tương ứng
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
Với số nhị phân 4 bit như trên có 24 = 16 trạng thái khác nhau và số
thập phân tương đương lớn nhất là 24-1=15. Vậy với 1 số nhị phân gồm n
bit thì:
 Số trạng thái là 2n.
 Số thập phân tương ứng lớn nhất là: 2n – 1.
Cách đọc số nhị phân ta đọc từ bên trái sang bên phải, ví dụ số nhị
phân 1110B thì đọc là một, một, một, không.
3. Hệ thống số thập lục phân – Hexadecimal system

Gồm 16 chữ số: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, a, b, c, d, e, f (các con số từ a
đến f không phân biệt chữ thường hay chữ hoa). Cơ số là 16.
Trọng số của mỗi chữ số trong 1 số thập lục phân như sau:
27
…165 164 163 162 161 160. 16-1 16-2 16-3… Trong đó “.” là dấu
chấm thập lục phân.
Ví dụ 1-3: Cho một số thập lục phân: 12C.7H = 1162 + 2161 +
C16 + 716-1
0
Giá trị tương đương với số thập phân là:

12C.7H = 1162 + 2161 + C160 + 716-1
= 256 + 32 + 12 + 0,4375 = 300.4375D
Kết quả sau khi tính toán là 300.4375 chính là giá trị thập phân tương
ứng với số thập lục phân 12C.7H. Quá trình này được xem là chuyển đổi số
thập lục phân sang số thập phân. Chữ H sau cùng trong số nhị phân để cho
biết là số thập lục phân.
Số thập phân có 10 con số không được sử dụng thì số thập lục phân
cũng không được sử dụng vậy câu hỏi đặt ra là nghiên cứu số thập lục
phân để làm gì?
Để trả lời, ta xem bảng tương đương ba hệ thống số: thập phân, nhị
phân và thập lục phân.
Bảng 1-2: Tương đương ba hệ thống số:
Thập phân tương ứng Nhị phân Thập lục
3 2 1 0 phân
2 2 2 2
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 0 1 0 1 5
6 0 1 1 0 6
7 0 1 1 1 7
8 1 0 0 0 8
9 1 0 0 1 9
10 1 0 1 0 A
28
11 1 0 1 1 B
12 1 1 0 0 C
13 1 1 0 1 D
14 1 1 1 0 E
15 1 1 1 1 F
Trong bảng cho thấy 1 số thập lục phân tương đương 1 số nhị phân 4 bit.
Trong các hệ thống số ví dụ như máy vi tính, sau khi xử lý bằng số nhị
phân nếu hiển thị số nhị phân trên màn hình thì các con số nhị phân sẽ
chiếm nhiều không gian trên màn hình, để tiết kiệm không gian hiển thị thì
thay vì hiển thị số nhị phân 4 bit chiếm bốn không gian thì người ta sẽ cho
hiển thị một số thập lục phân tương đương chỉ chiếm một vị trí không gian –
tiết kiệm được ba vị trí không gian – khi đó sẽ hiển thị được nhiều thông tin
trên màn hình.
Vậy số hex chỉ được dùng để hiển thị cho tiết kiệm không gian và khi
đọc 1 số nhị phân 4 bit thì ta đọc bằng số hex sẽ ngắn gọn hơn.
4. Chuyển đổi giữa các hệ thống số – nhị phân, thập phân, thập lục phân
 Chuyển từ thập phân sang nhị phân
Nguyên lý: số thập phân cần chuyển đổi sang số nhị phân được thực
hiện bằng cách chia số thập phân cho 2 và lấy số dư, chia cho đến khi kết
quả bằng 0.
Ví dụ 1-4: Chuyển số thập phân sau sang số nhị phân: (a) 19 (b) 45
Giải:
Số thập phân 19 chia cho 2 được 9 dư 1 – là số nhị phân có trọng số
nhỏ nhất – LSB.
 Lấy kết quả trên là 9 chia tiếp cho 2 được 4 dư 1.
 Lấy kết quả trên là 1chia tiếp cho 2 được 0 dư 1 – là số nhị phân
có trọng số lớn nhất – MSB.
 Vậy kết quả cuối cùng ta có số nhị phân là 10011B = 19D.
Thực hiện tương tự cho số còn lại.
29
(a) (b)
Số dư Số dư
19 = 9 1 45 = 22 1
2 2
9 =4 1 22 = 11 0
2 2
4 =2 0 11 = 5 1
2 2
2 =1 0 5 =2 1
2 2
1 =0 1 2 =1 0
2 2
10011 1 =0
1
MSB LSB 2
101101
MSB LSB
Hình 1-10: Chuyển số thập phân sang số nhị phân.

Kết quả của quá trình chuyển từ số thập phân sang số nhị phân như
hình 1-10.
 Chuyển từ thập phân sang thập lục phân
Nguyên lý: số thập phân cần chuyển đổi sang số thập lục phân được
thực hiện bằng cách chia số thập phân cho 16 và lấy số dư, chia cho đến khi
kết quả bằng 0.
Ví dụ 1-5: Chuyển số thập phân 260D sau sang số thập lục phân.
Giải: Kết quả của quá trình chuyển từ số thập phân sang số thập lục
phân như hình 1-11.
Lấy 260 chia cho 16 được 16 dư 4, lấy 16 chia cho 16 được 1 dư 0, lấy
1 chia cho 16 được 0 dư 1.
Vậy số thập phân 260D bằng 104H
Số dư
260 = 16 4
16
16 0
=1
16
1 =0 1
16
1 0 4
Hình 1-11: Chuyển số thập phân sang số thập lục phân.
30
 Chuyển từ thập lục phân sang số nhị phân

Nguyên lý: số thập lục phân bằng số nhị phân 4 bit, việc chuyển đổi
chỉ thực hiện bằng cách thay thế tương đương.
Ví dụ 1-6: Chuyển số thập lục phân 7CF8H sang số nhị phân
Giải: 7CF8H = 0111 1100 1111 1000B
 Chuyển từ nhị phân sang thập lục phân
Nguyên lý: nhóm 4 bit nhị phân từ bên phải sang rồi thay bằng số thập
lục phân tương ứng.
Ví dụ 1-7: Chuyển số nhị phân 110011110101010b sang số nhị phân
Giải: 110011110101010B = 67AAH
V. CÁC LOẠI MÃ
Các loại mã được sử dụng trong các mạch điện tử số như mã BCD,
mã Gray, mã ASCII, mã vạch để nhận biết sản phẩm, …
1. Mã BCD - Binary coded decimal)

Các dữ liệu sau khi xử lý xong ở dạng số nhị phân cần phải chuyển
thành số thập phân hiển thị trên led 7 đoạn cho mọi người ai cũng có thể đọc
được. Để làm được điều này thì phải chuyển số nhị phân sang mã BCD rồi gởi
đến mạch giải mã điều khiển led 7 đoạn sẽ sáng đúng số thập phân tương ứng.
Bảng 1-3: Trình bày mã BCD của 10 con số thập phân:
Thập phân tương ứng Mã BCD
23 22 21 20
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
31
Mã BCD chính là số nhị phân 4 bit có 16 trạng thái nhưng chỉ dùng
10 trạng thái đầu tiên tương ứng với 10 số thập phân, 6 trạng thái còn lại
không sử dụng.
Bảng 1-4: Mã BCD của các số thập phân từ 00 đến 99 như bảng 1-4.
Số thập phân BCD
BCD Chục BCD đơn vị
0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 1
2 0 0 0 0 0 0 1 0
3 0 0 0 0 0 0 1 1
4 0 0 0 0 0 1 0 0
5 0 0 0 0 0 1 0 1
6 0 0 0 0 0 1 1 0
7 0 0 0 0 0 1 1 1
8 0 0 0 0 1 0 0 0
9 0 0 0 0 1 0 0 1
10 0 0 0 1 0 0 0 0
11 0 0 0 1 0 0 0 1
12 0 0 0 1 0 0 1 0
…
19 0 0 0 1 1 0 0 1
20 0 0 1 0 0 0 0 0
…
99 1 0 0 1 1 0 0 1
Tương tự có thể mở rộng cho nhiều số.
Ví dụ 1-8: Số nhị phân sau khi xử lý xong là 1111_1111B có giá trị
thập phân là 255. Muốn điều khiển 3 led 7 đoạn sáng để hiển thị 3 con số
255 thì số nhị phân trên cần phải chuyển sang số BCD là
0010_0101_0101B.
32
Chú ý dấu “_” dùng trong số BCD hay nhị phân chỉ với mục đích cách
ly cho dễ nhìn.
Các hệ thống số có thể xử lý số nhị phân hoặc có thể xử lý dưới dạng
mã BCD.
Ví dụ 1-9: Một bộ đếm có thể đếm dạng số nhị phân rồi chuyển thành
số BCD để giải mã hiển thị trên led hoặc có thể đếm dưới dạng số BCD và
giải mã hiển thị trên led – không cần qua mạch giải mã.
Ví dụ 1-10: Một số thập phân 178 có mã BCD là 0001_0111_1000B.
Ví dụ 1-11: Một số BCD là 1001_0101_0110B sẽ có giá trị thập phân
là 956.
2. Mã Gray
Mã Gray là mã không có trọng số và cũng không phải là mã dùng để
tính toán, mã Gray là mã chỉ có 1 bit thay đổi khi chuyển từ trạng thái này
sang trạng thái kế trong một trình tự nào đó ví dụ như trình tự đếm lên hoặc
đếm xuống của số nhị phân. Tính chất này đóng vai trò quan trọng trong
nhiều ứng dụng như bộ mã hóa vị trí của trục xoay.
Bảng 1-5: Trình bày mã GRAY, số nhị phân và số thập phân.
Thập phân tương ứng Nhị phân Mã Gray
23 22 21 20
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
33
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0
Trong bảng trạng thái trên thì mã Gray khi chuyển từ trạng thái này
sang trạng thái kế thì chỉ có 1 bit thay đổi còn mã nhị phân sẽ có nhiều bit
thay đổi hơn ví dụ trạng thái từ 7 = 0111B chuyển sang 8 = 1000B thì số nhị
phân có 4 bit thay đổi. Trong 4 bit thay đổi có 3 bit thay đổi từ 1 về 0 và 1
bit thay đổi từ 0 lên 1. Do thời gian thay đổi các bit không bằng nhau sẽ làm
phát sinh mã trung gian. Ví dụ thời gian thay đổi từ 0 lên 1 nhanh hơn từ 1
về 0 thì khi đó trình tự thay đổi là “0111” sang mã trung gian “1111” sau đó
thì mới chuyển sang “1000”.
Mã trung gian sẽ làm mạch tiếp nhận mã này hiểu sai và thực hiện
không đúng cho đến khi có mã đúng. Thời gian xuất hiện mã trung gian rất
ngắn hàng nano giây.
3. Chuyển mã nhị phân sang mã Gray

 Nguyên lý chuyển đổi:
̶ Bit có trọng số lớn nhất (tận cùng bên trái) trong mã Gray cũng là bit
MSB của số nhị phân.
̶ Cộng 2 bit liền kề bắt đầu từ bit bên trái sang bên phải để tạo ra bit kế
của mã Gray và cứ thế cho đến bit cuối cùng – bỏ đi bit tràn.
Ví dụ 1-12: Đổi số nhị phân 0111 thành mã Gray.
0 1 1 1
+ + +
0 1 0 0
Mã Gray của số nhị phân 0111B là 0100.
Ví dụ 1-13: Đổi số nhị phân 10111 thành mã Gray.
34
1 0 1 1 1
+ + + +
1 1 1 0 0
Mã Gray của số nhị phân 10111B là 11100.
4. Chuyển mã Gray sang mã nhị phân

Nguyên lý chuyển đổi:
̶ Bit có trọng số lớn nhất (tận cùng bên trái) trong mã Gray cũng là bit
MSB của số nhị phân.
̶ Cộng bit MSB của số nhị phân với bit kế của mã Gray để tạo ra bit kế
của số nhị phân, rồi thực hiện tiếp cho đến bit cuối cùng.
Ví dụ 1-14: Đổi số nhị phân mã Gray 1000 thành số nhị phân.
1 0 0 0
+ + +
1 1 1 1
Số nhị phân của mã Gray 1000 là 1111B.
5. Mã ASCII – AMERICAN STANDARD CODE FOR

INFORMATION INTERCHANGE
Mã ASCII là bộ mã kí tự alpha đa năng được sử dụng trong máy tính và
các thiết bị điện tử khác dùng để trao đổi dữ liệu hay truyền dữ liệu với nhau.
Hầu hết các bàn phím của máy vi tính được chuẩn hóa theo mã ASCII,
khi một phím kí tự, một phím số hay phím lệnh được nhấn thì mã ASCII
tương ứng sẽ truyền từ bàn phím đến máy tính.
Mã ASCII dùng số nhị phân 8 bit, bit thứ 7 luôn bằng 0, 7 bit còn lại
từ thứ 6 đến thứ 0 dùng để xây dựng mã cho 128 ký tự.
Sau này, người ta dùng luôn bit thứ 7 để xây dựng thêm 128 mã mở
rộng và được gọi là mã ASCII mở rộng.
35
Bảng 1-6: Bảng mã ASCII
VI. BÀI TẬP

1. TRẢ LỜI CÁC CÂU HỎI TRẮC NGHIỆM
Câu 1-1: Phương trình y  2 101  8 100 có giá trị
(a) 10 (b) 280 (c) 2.8 (d) 28
Câu 1-2: Số nhị phân 1101 tương ứng với số thập phân
(a) 13 (b) 49 (c) 11 (d) 14
Câu 1-3: Số nhị phân 11011101 tương ứng với số thập phân
(a) 212 (b) 221 (c) 121 (d) 112
Câu 1-4: Số thập phân 17 tương ứng với số nhị phân
(a) 10010B (b) 11000B (c) 10001B (d) 01001B
Câu 1-5: Số thập phân 175 tương ứng với số nhị phân
(a) 11001111B (b) 10101110B
(c) 10101111B (d) 11101111B
36
Câu 1-6: Số nhị phân 10001101010001101111 tương ứng với số thập lục phân
(a) AD467H (b) 8C46FH (c) 8D46FH (d) AE46FH
Câu 1-7: Số thập lục phân F7A9H tương ứng với số nhị phân
(a) 1111011110101001B
(b) 1110111110101001B
(c) 1111111010110001B
(d) 1111011010101001B
Câu 1-8: Số BCD của số thập phân 473
(a) 111011010B (b) 1100011110011B
(c) 010001110011B (d) 1111011010101B
Câu 1-9: Bit MSB là
(a) Bit có trọng số lớn nhất (b) Bit lẻ
(c) Bit có trọng số nhỏ nhất (d) Bit chẵn
Câu 1-10: Bit LSB là
(a) Bit có trọng số lớn nhất (b) Bit lẻ
(c) Bit có trọng số nhỏ nhất (d) Bit chẵn
Câu 1-11: Mã nào không phải là mã BCD
(a) 1001B (b) 1010B (c) 0010B (d) 0001B
Câu 1-12: Mã nào là mã BCD
(a) 1101B (b) 1110B (c) 0111B (d) 1101B
Câu 1-13: Mã BCD là số nhị phân 4 bit bỏ đi
(a) 6 trạng thái cuối (b) 5 trạng thái cuối
(c) 6 trạng thái đầu (d) 5 trạng thái đầu
Câu 1-14: Hai số BCD là số nhị phân 8 bit bỏ đi
(a) 32 trạng thái cuối (b) 156 trạng thái cuối
(c)100 trạng thái (d) 156 trạng thái
Câu 1-15: Mã Gray là mã khi chuyển từ trạng thái này sang trạng thái kế sẽ có
(a) 4 bit thay đổi (b) 1 bit thay đổi
(c) 3 bit thay đổi (d) 2 bit thay đổi
37
Câu 1-16: Máy tính sử dụng mã nào

(a) BCD (b) Gray (c) Mã quá 3 (d) ASCII
2. BÀI TẬP
Bài tập 1-1: Chuyển các số nhị phân sau sang số thập phân
(a) 11B (b) 100B (c) 111B (d) 1000B
(e) 1001B (f) 1100B (g) 1011B (h) 1111B
(a) 1110B (b) 1010B (c) 11100B (d) 10000B
(e) 10101B (f) 11101B (g) 10111B (h) 11111B
(a) 110011.11B (b) 101010.01B
(c) 1000001.111B (d) 1111000.101B
(e) 1011100.10101B (f) 1110001.0001B
(g) 1011010.1010B (h) 1111111.11111B
Bài tập 1-4: Số nhị phân bao nhiêu bit tương ứng với số thập phân
(a) 17 (b) 35 (c) 49 (d) 68
(e) 81 (f) 114 (g) 132 (h) 205
Bài tập 1-5: Hãy viết chuỗi số nhị phân liên tiếp tương ứng với dãy số thập phân
(a) 0 đến 7 (b) 8 đến 15 (c) 16 đến 31 (d) 32 đến 63
(e) 64 đến 75
Bài tập1- 6: Chuyển các số thập phân sau sang số nhị phân dùng phương
pháp tổng các trọng số
(a) 10 (b) 17 (c) 24 (d) 48
(e) 61 (f) 93 (g) 125 (h) 186
Bài tập 1-7: Chuyển phần thập phân sau sang số nhị phân dùng phương
pháp tổng các trọng số
(a) 0.32 (b) 0.246 (c) 0.0981
Bài tập 1-8: Chuyển số nhị phân 11000110 sang mã Gray
Bài tập 1-9: Chuyển mã Gray 10101111 sang số nhị phân
38
Chƣơng 2
CỔNG LOGIC – CÁC ĐỊNH LÝ – THIẾT KẾ MẠCH
C B A
AB BA
Y 00 01 11 10
0 1 3 2
00 1 1 1
AC
4 5 7 6
01 1 1
Y DC 12 13 15 14
BC 11 1 1
8 9 11 10
10 1 1 1
 GIỚI THIỆU
 CÁC CỔNG LOGIC
 Phép toán or – cổng or
 Phép toán and – cổng and
 Phép toán not – cổng not hay cổng inverter
 Phép toán or – cổng nor = cổng or + cổng not
 Phép toán Nand – cổng Nand = cổng and + cổng not
 Phép toán ex-or – cổng ex-or hay còn gọi là xor
 Phép toán ex-nor – cổng ex-nor hay còn gọi là xnor
 BIỂU DIỄN CÁC MẠCH ĐIỆN LOGIC – TÍNH TOÁN GIÁ TRỊ
NGÕ RA
 Biểu diễn các mạch điện
 Tính toán giá trị ngõ ra của mạch điện số
 THIẾT KẾ CÁC MẠCH ĐIỆN TỪ CÁC BIỂU THỨC LOGIC
 CÁC ĐỊNH LÝ LOGIC
 Các định lý
 Ứng dụng để đơn giản các biểu thức
 Định lý Demorgan
 Ứng dụng định lý Demorgan
39
 SỰ ĐA NĂNG CỦA CỔNG NAND, CỔNG NOR

 THIẾT KẾ MẠCH TỔ HỢP
 BÌA KARNAUGH
 Xây dựng bìa Karnaugh
 Cách đơn giản bìa Karnaugh theo hàm sop
 Đơn giản bìa Karnaugh
 Cách đơn giản bìa Karnaugh theo hàm pos
 Đơn giản bìa Karnaugh theo hàm pos
 BÀI TẬP
40
I. GIỚI THIỆU
Chương này trình bày các phương trình, các cổng logic And, Or, Not,
Nand, Nor, Ex-or, Ex-nor, cách vẽ mạch điện từ phương trình, cách thiết lập
phương trình từ mạch điện, các định lý đại số logic dùng để đơn giản các
biểu thức, tính đa năng của cổng Nand, Nor, cách thiết kế mạch tổ hợp và
cách đơn giản hàm dùng bìa Karnaugh.
̶ Biết ký hiệu, phương trình, bảng trạng thái của các cổng logic
̶ Biết cách xây dựng mạch điện từ phương trình và cách tìm phương
trình từ mạch điện.
̶ Biết các định lý đại số logic để đơn giản các phương trình và biết tính
chất đa năng của cổng Nand và cổng Nor.
̶ Biết trình tự thực hiện bài thiết kế mạch tổ hợp.
̶ Biết xây dựng bìa Karnaugh và đơn giản hay xây dựng phương trình
dùng bìa Karnaugh.
II. CÁC CỔNG LOGIC

1. Phép toán OR – cổng OR
Kí hiệu cổng OR:
A
Y
B
Hình 2-1: Cổng OR.

̶ Phương trình cổng OR 2 ngõ vào: Y  A  B
̶ Trong biểu thức dấu “+” không phải tượng trưng cho phép toán cộng
bình thường mà nó tượng trưng cho phép toán OR.
Bảng 2-1: Bảng trạng thái cổng OR:
Inputs output
A B Y= A+B
0 0 0
41
0 1 1
1 0 1
1 1 1
Tóm tắt: Các điểm quan trọng cần nhớ của phép toán OR và cổng OR là:
̶ Phép toán OR cho kết quả bằng 1 khi chỉ có một biến ngõ vào bất kỳ
bằng 1.
̶ Phép toán OR cho kết quả bằng 0 chỉ khi tất cả các ngõ vào bằng 0.
2. Phép toán AND – cổng AND

Kí hiệu cổng AND:
A
Y
B
Hình 2-2: Cổng AND.

Phương trình cổng AND có hai ngõ vào: Y  A.B
Trong biểu thức dấu “.” không phải tượng trưng cho phép toán nhân
bình thường mà nó tượng trưng cho phép toán AND – đôi khi bỏ luôn dấu
chấm “.”.
Bảng 2-2: Bảng trạng thái cổng AND:
Inputs output
A B Y= A.B
0 0 0
0 1 0
1 0 0
1 1 1
Tóm tắt: các điểm quan trọng cần nhớ của phép toán AND và cổng
AND là:
̶ Phép toán AND cho kết quả bằng 0 khi chỉ có một biến ngõ vào bất kỳ
bằng 0.
42
̶ Phép toán AND cho kết quả bằng 1 chỉ khi tất cả các ngõ vào bằng 1.
3. Phép toán NOT – cổng NOT hay cổng INVERTER

Kí hiệu cổng NOT:
A Y
Hình 2-3: Cổng NOT.

Phương trình cổng NOT: YA
Bảng 2-3:Ttrạng thái cổng NOT:
Input Output
A YA
0 1
1 0
4. Phép toán NOR – cổng NOR = cổng OR + cổng NOT

Kí hiệu cổng NOR:
A
Y
B
Hình 2-4: Cổng NOR.

Phương trình cổng NOR hai ngõ vào: Y  A B
Bảng 2-4: Bảng trạng thái cổng NOR:
Inputs output
A B Y  A B
0 0 1
0 1 0
1 0 0
1 1 0
43
Tóm tắt: các điểm quan trọng cần nhớ của phép toán NOR và cổng
NOR là:
̶ Phép toán NOR cho kết quả bằng 0 khi chỉ có 1 biến ngõ vào bất kỳ
bằng 1.
̶ Phép toán NOR cho kết quả bằng 1 chỉ khi tất cả các ngõ vào bằng 0.
5. Phép toán NAND – Cổng NAND = cổng AND + cổng NOT

Kí hiệu cổng NAND:
A
Y
B
Hình 2-5: Cổng NAND.

Phương trình cổng NAND có hai ngõ vào: Y  A.B
Bảng 2-5: Bảng trạng thái cổng NAND:
Inputs Output
A B Y  A.B
0 0 1
0 1 1
1 0 1
1 1 0
Tóm tắt: các điểm quan trọng cần nhớ của phép toán NAND và cổng
NAND là:
̶ Phép toán NAND cho kết quả bằng 1 khi chỉ có một biến ngõ vào bất
kỳ bằng 0.
̶ Phép toán NAND cho kết quả bằng 0 chỉ khi tất cả các ngõ vào bằng 1.
6. Phép toán EX-OR – cổng EX-OR hay còn gọi là XOR

Kí hiệu cổng EX-OR:
44
A
Y
B
Hình 2-6: Cổng Ex-OR.
Phương trình cổng EX-OR hai ngõ vào: Y  A  B  AB  AB

Bảng 2-6: Bảng trạng thái cổng EX-OR:
Inputs Output
A B Y  A B
0 0 0
0 1 1
1 0 1
1 1 0
Tóm tắt: các điểm quan trọng cần nhớ của phép toán EX-OR và cổng
EX-OR là:
̶ Phép toán EX-OR cho kết quả bằng 0 khi hai ngõ vào cùng trạng thái.
̶ Phép toán EX-OR cho kết quả bằng 1 khi hai ngõ vào khác trạng thái.
7. Phép toán EX-NOR – cổng EX-NOR hay còn gọi là XNOR

Kí hiệu cổng EX-NOR:
A
Y
B
Hình 2-7: Cổng Ex-NOR.

Phương trình cổng EX-NOR 2 ngõ vào: Y  A  B  AB  AB
45
Bảng 2-7: Bảng trạng thái cổng EX-NOR:

Inputs Output
A B Y  A B
0 0 1
0 1 0
1 0 0
1 1 1
Tóm tắt: các điểm quan trọng cần nhớ của phép toán EX-NOR và
cổng EX-NOR là:
̶ Phép toán EX-NOR cho kết quả bằng 1 khi hai ngõ vào cùng trạng thái.
̶ Phép toán EX-NOR cho kết quả bằng 0 khi hai ngõ vào khác trạng thái.
III. BIỂU DIỄN CÁC MẠCH ĐIỆN LOGIC – TÍNH TOÁN GIÁ TRỊ
NGÕ RA
1. Biểu diễn các mạch điện
 Tìm phương trình từ mạch điện
Bất kỳ mạch điện nào dù phức tạp cũng có thể biểu diễn đầy đủ bằng
các phép toán logic bởi vì cổng OR, cổng AND, cổng NOT là các khối cơ
bản để xây dựng các hệ thống số.
Ví dụ 2-1: Hãy tìm phương trình của mạch điện hình 2-8(a), mạch
điện có 3 ngõ vào A, B, C và có 1 ngõ ra Y.
A A AB
B Y B Y=AB+C
C C
(a) (b)
Hình 2-8: Mạch điện minh họa cho ví dụ.
Tiến hành viết phương trình cho từng ngõ ra của cổng logic trong sơ
đồ mạch như hình 2-8(b).
Phương trình ngõ ra như sau: Y  AB  C
Ví dụ 2-2: Hãy tìm phương trình của mạch điện hình 2-9(a).
46
C
Y
(a)
A
A
ABC
B
Y=ABC.(A+D)
C
A+D A+D
D
(b)
Tiến hành viết phương trình cho từng ngõ ra của cổng logic trong sơ
đồ mạch như hình 2-9(b).
Phương trình ngõ ra như sau: Y  ABC.( A  D)
 Vẽ mạch điện từ phương trình
Ở phần trên, ta đã tìm được phương trình từ mạch điện thì ở phần này
ta sẽ vẽ được mạch điện từ phương trình.
Ví dụ 2-3: Cho phương trình Y  ABC  AC D , hãy vẽ mạch điện.
Giải: từ phương trình, ta phân tích số loại cổng sử dụng bắt đầu từ
cổng NOT: có hai cổng đảo của hai tín hiệu A và D.
Tiếp theo là cổng NAND có ba ngõ vào và cổng AND cũng có ba ngõ
vào và sau cùng là cổng OR có hai ngõ vào. Kết quả mạch điện được xây
dựng như hình 2-10.
47
C
Y
Hình 2-10: Mạch điện được xây dựng từ phương trình.
2. Tính toán giá trị ngõ ra của mạch điện số

Mỗi mạch điện logic đều có thể tìm được phương trình ngõ ra, mức logic
ngõ ra cũng có thể xác định được với bất kỳ giá trị nào của các ngõ vào.
Ví dụ 2-4: Xác định mức logic ngõ ra Y của mạch hình 2-11 khi biết
A = 0, B = 1, C = 1 và D = 1.
A
A
ABC
B
Y=ABC.(A+D)
C
A+D A+D
D

Khi đó Y được tính: Y  ABC.( A  D)  0.1.1.(0  1)  1.1.1.(1)  0
IV. CÁC ĐỊNH LÝ LOGIC

1. Các định lý
Các định lý đại số logic dùng để đơn giản các biểu thức logic – làm
cho biểu thức tối giản để khi thực hiện ráp mạch sẽ tốn ít cổng logic.
Trong mỗi định lý, A là biến logic có thể là 0 hay 1.
Mỗi định lý được minh họa bằng một sơ đồ logic kèm theo.
48
 Định lý 1: A.0  0
A A
Y = A.0 = 0 Y = A.0 = 0
B=0
Hình 2-12: Minh họa cho định lý 1.

Là định lý của cổng AND: A and với 0 thì bằng 0 – ngõ vào B nối với
mass hoặc nối đất.
 Định lý 2: A.1  A
A Y = A.1 = A A
Y = A.1 = A
B=1
VCC

Là định lý của cổng AND: A and với 1 thì bằng A. Ngõ vào B nối với
nguồn Vcc bằng 5V.
 Định lý 3: A. A  A
A Y = A.A = A A Y = A.A = A
B=A

Là định lý của cổng AND: A and với A thì bằng A. Ngõ vào B nối
chung với A.
 Định lý 4: A. A  0
Là định lý của cổng AND: A and với A thì bằng 0.
 Định lý 5: A0  A
A A
B=0 Y = A+0 = A Y = A+0 = A
49
Là định lý của cổng OR: A or với 0 thì bằng A – ngõ vào B nối với
mass hoặc nối đất.
 Định lý 6: A 1  1
A A
B=1 Y = A+1 = 1 Y = A+1 = 1
VCC

Là định lý của cổng OR: A or với 1 thì bằng 1. Ngõ vào B nối với
nguồn Vcc bằng 5V.
 Định lý 7: A A  A
A A
B=A Y = A+A = A Y = A+A = A

Là định lý của cổng OR: A or với A thì bằng A. Ngõ vào B nối chung
với A.
 Định lý 8: A A 1
Là định lý của cổng OR: A or với A thì bằng 1.
 Định lý 9: A B  B  A
 Định lý 10: A.B  B. A
 Định lý 11: A  ( B  C )  ( A  B)  C
 Định lý 12: A.( B.C )  ( A.B).C
 Định lý 13: A.( B  C )  A.B  A.C
( A  B).(C  D)  A.C  A.D  B.C  B.D
 Định lý 14: A  AB  A
 Định lý 15: A  AB  A  B
 Định lý 16: A A
50
2. Ứng dụng để đơn giản các biểu thức

Ví dụ 2-5: Đơn giản biểu thức: Y  ABD  AB D
Giải:
Y  ABD  AB D  AB( D  D)  AB
Ví dụ 2-6: Đơn giản biểu thức:  

Y  A  B . A  B 
Giải:
 
Y  A  B . A  B  AA  AB  AB  BB  B( A  A  1)  B
Ví dụ 2-7: Đơn giản biểu thức: Y  ACD  ABCD

Giải:
Y  ACD  ABCD  CD( A  AB)  CD( A  B)  ACD  BCD
3. Định lý Demorgan
Hai định lý quan trọng nhất của đại số logic được thiết lập bởi nhà
toán học Demorgan dùng để đơn giản các biểu thức rất hữu ích, các định lý
như sau:
Phủ định của 1 tổng thì bằng tích các phủ định:
( A  B  C  ...)  A.B.C...
Phủ định của 1 tích thì bằng tổng các phủ định:
( A.B.C...)  A  B  C  ...
Ví dụ 2-8: Đơn giản biểu thức: Y  ( A  C ).( B  D)

Giải:
Áp dụng định lý Demorgan:
Y  ( A  C ).( B  D)  ( A  C )  ( B  D)
 AC  BD
4. Ứng dụng định lý Demorgan

Với định lý thứ nhất chỉ dùng cho hai biến A và B: ( A  B)  A.B
51
Thì vế bên trái là phương trình của cổng NOR, còn vế bên phải là
phương trình của cổng AND với hai tín hiệu vào bị đảo, vậy ta có sơ đồ
mạch tương đương như sau:
A
A A+B A A+B
A+B
B B
B
Hình 2-18: Mạch điện tương đương của các cổng.

Các vòng tròn nhỏ nằm ở cổng AND tượng trưng cho các ngõ vào đảo.
Với định lý thứ hai chỉ dùng cho hai biến A và B: AB  A  B
Thì vế bên trái là phương trình của cổng NAND, còn vế bên phải là
phương trình của cổng OR với hai tín hiệu vào bị đảo, vậy ta có sơ đồ mạch
tương đương như sau:
A
A A+B A A+B
A.B
B B
B
Hình 2-19: Mạch điện tương đương của các cổng.

Ví dụ 2-9: Hãy vẽ mạch điện của phương trình Y  A  B  C bằng
cổng NAND và NOT
Giải:
Áp dụng định lý 16 và Demorgan:
Y  A  B  C  A  B  C  A.B.C
Mạch điện:
A
B Y
Hình 2-20: Mạch điện cho ví dụ.
52
V. SỰ ĐA NĂNG CỦA CỔNG NAND, CỔNG NOR

Tất cả các biểu thức logic hay các mạch điện tử số đều được xây dựng
trên 3 cổng logic cơ bản là OR, AND và NOT.
Tuy nhiên cũng có thể xây dựng bất kỳ mạch điện tử số nào chỉ sử
dụng một loại cổng NAND duy nhất mà không cần dùng thêm một cổng nào
khác bởi vì cổng NAND nếu kết nối đúng có thể hoạt động như cổng OR,
AND và NOT có thể thấy qua hình 2-21 nên cổng NAND được gọi là cổng
đa năng.
Tương tự cổng NOR cũng có tính chất giống cổng NAND nên cũng
được xem là cổng đa năng xem hình 2-22.
A Y=A A Y=A
A A
B Y = AB B Y = AB
A
A
B Y = A+B
Y = AB
B
Hình 2-21: Chế tạo các cổng NOT, AND và OR bằng cổng NAND.
A Y=A A Y=A
A Y = A+B A Y = A+B
B B
A
A
B Y = AB
Y = A+B
B
Hình 2-22: Chế tạo các cổng NOT, OR và AND bằng cổng NOR.
53
VI. THIẾT KẾ MẠCH TỔ HỢP

Bài toán thiết kế: Hãy thiết kế mạch điện tử số có ba ngõ vào A, B, C
và 1 ngõ ra Y. Ngõ ra Y bằng 1 khi có hai hoặc ba ngõ vào bằng 1.
Giải:
Bước 1: Vẽ sơ đồ khối của hệ thống như hình sau 2-23:
A
B Y
C
Hình 2-23: Sơ đồ khối.

Bước 2: Lập bảng trạng thái diễn tả mối quan hệ giữa tín hiệu ra theo
tín hiệu vào:
Bảng 2-8:
Inputs Output
C B A Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Bước 3: Viết phương trình ngõ ra:

Có hai cách viết phương trình ngõ ra:
̶ Phương pháp tổng của các tích – SOP (Sum of products)
̶ Phương pháp tích của các tổng – POS (Product of sums)
54
 Phương pháp SOP:

̶ Ở phương pháp này ta chỉ quan tâm đến các trạng thái làm ngõ ra
bằng 1.
̶ Viết tích and các biến ngõ vào: biến ngõ vào bằng 1 thì giữ nguyên,
bằng 0 thì đảo – xem bảng.
Bảng 2-9:
Inputs Output Tích and
C B A Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1 CBA
1 0 0 0
1 0 1 1 C BA
1 1 0 1 CB A
1 1 1 1 CBA
Viết phương trình ngõ ra là tổng của các tích:
Y  CBA  C BA  CB A  CBA
Bước 4: Đơn giản phương trình ngõ ra:
Y  CBA  C B A  CB A  CBA  CBA  C B A  CB A  CBA  CBA  CBA
 CBA  CBA  C B A  CBA  CB A  CBA
 AB (C  C )  AC ( B  B)  BC ( A  A)  AB  AC  BC
Bước 5: Vẽ mạch điện theo phương trình như hình sau:
 Phương pháp POS:
̶ Ở phương pháp này, ta chỉ quan tâm đến các trạng thái làm ngõ ra
bằng 0.
̶ Viết tổng OR các biến ngõ vào: biến ngõ vào bằng 0 thì giữ nguyên,
bằng 1 thì đảo – xem bảng.
55
C B A
AB
AC
Y
BC
Hình 2-24: Sơ đồ mạch đã thiết kế.

Bảng 2-10:
Inputs Output Tổng or
C B A Y
0 0 0 0 CB A
0 0 1 0 CB A
0 1 0 0 CB A
0 1 1 1
1 0 0 0 CB A
1 0 1 1
1 1 0 1
1 1 1 1
Viết phương trình ngõ ra là tích của các tổng:
Y  (C  B  A)(C  B  A)(C  B  A)(C  B  A)
Bước 4: Đơn giản phương trình ngõ ra:
Y  (C  B  A)(C  B  A)(C  B  A)(C  B  A)
 (C  CB  C A  BC  B  B A  AC  AB )(CB  CA  BC  B A  AC  AB  A)
 (C  B)(CB  BC  A)
 BC  AC  AB
56
Với phương pháp POS thì ta cũng có cùng một kết quả, vậy hai
phương pháp là tương đương.
Trong bài ví dụ này thì tỉ lệ mức 1 và mức 0 đều là 50% nên bạn chọn
phương pháp nào cũng được, tuy nhiên gặp những yêu cầu khác có tỉ lệ
chênh lệch nhiều thì bạn chọn phương pháp cho phù hợp, số 1 ít thì chọn
SOP, số 0 ít thì chọn POS.
VII. BÌA KARNAUGH

Bìa Karnaugh dùng để đơn giản các biểu thức hay các phương trình
logic một cách đơn giản.
Phần này sẽ trình bày cách xây dựng bìa K, cách đơn giản và các ví dụ
minh họa.
1. Xây dựng bìa Karnaugh

 Bìa Karnaugh cho hệ thống số có ba ngõ vào hay ba biến:
Hệ thống số có ba ngõ vào CBA và một ngõ ra Y có bảng trạng thái:
Bảng 2-11:
Inputs Output Tích and Thập phân
C B A Y
0 0 0 ? CBA 0
0 0 1 ? C BA 1
0 1 0 ? CB A 2
0 1 1 ? CBA 3
1 0 0 ? CBA 4
1 0 1 ? C BA 5
1 1 0 ? CB A 6
1 1 1 ? CBA 7
Bìa Karnaugh có 8 ô bằng với số trạng thái của hệ thống:
57
BA
Y 00 01 11 10
0 1 3 2
0 ? ? ? ?
C 4 5 7 6
1 ? ? ? ?
Hình 2-25: Bìa Karnaugh 3 biến.

Các trạng thái của Y sẽ được điền vào ô, do bảng trạng thái trên các
giá trị của Y chưa xác định nên thay bằng các dấu hỏi “?”. Trong mỗi ô có 1
số thập phân chính là số thập phân trong bảng trạng thái giúp chúng ta truy
xuất nhanh các trạng thái.
Bìa có 4 cột và 2 hàng: khi di chuyển từ cột này sang cột kế thì có 1
bit thay đổi trạng thái.
Các biến trong bảng trạng thái thì biến nào cũng có thể chọn làm
hàng, các bit còn lại sẽ được chọn làm cột – sự thay đổi của các biến sẽ tạo
ra nhiều bìa Karnaugh nhưng chúng tương đương nhau. Để đơn giản, ta sử
dụng bìa Karnaugh theo mẫu trên.
 Bìa Karnaugh cho hệ thống số có 4 ngõ vào hay 4 biến:
Hệ thống số có 4 ngõ vào DCBA và 1 ngõ ra Y có bảng trạng thái:
Bảng 2-12: Bảng trạng thái cho hàm 4 biến.
D C B A Y
0 0 0 0 ? DC B A 0
0 0 0 1 ? DC BA 1
0 0 1 0 ? DCB A 2
0 0 1 1 ? DCBA 3
0 1 0 0 ? DC B A 4
0 1 0 1 ? DC BA 5
0 1 1 0 ? DCB A 6
58
0 1 1 1 ? DCBA 7
1 0 0 0 ? DC B A 8
1 0 0 1 ? DC BA 9
1 0 1 0 ? DCB A 10
1 0 1 1 ? DCBA 11
1 1 0 0 ? DC B A 12
1 1 0 1 ? DC BA 13
1 1 1 0 ? DCB A 14
1 1 1 1 ? DCBA 15
Bìa Karnaugh có 16 ô bằng với số trạng thái của hệ thống:
Bìa Karnaugh có 4 cột và 4 hàng: khi di chuyển từ cột này sang cột kế
thì có 1 bit thay đổi trạng thái, tương tự khi di chuyển từ hàng này sang hàng
kế thì chỉ 1 biến thay đổi trạng thái.
Y BA
00 01 11 10
0 1 3 2
00 ? ? ? ?
4 5 7 6
01 ? ? ? ?
DC 12 13 15 14
11 ? ? ? ?
8 9 11 10
10 ? ? ? ?
Hình 2-26: Bìa Karnaugh 4 biến.

 Bìa Karnaugh cho hệ thống số có 5 ngõ vào hay 5 biến:
Hệ thống số có 5 ngõ vào EDCBA và 1 ngõ ra Y có bảng trạng thái:
59
Bảng 2-13: Bảng trạng thái cho hàm 5 biến.

E D C B A Y
0 0 0 0 0 ? E DC B A 0
0 0 0 0 1 ? E DC BA 1
0 0 0 1 0 ? E DCB A 2
0 0 0 1 1 ? E DCBA 3
0 0 1 0 0 ? E DC B A 4
0 0 1 0 1 ? E DC BA 5
0 0 1 1 0 ? E DCB A 6
0 0 1 1 1 ? E DCBA 7
0 1 0 0 0 ? EDC B A 8
0 1 0 0 1 ? EDC BA 9
0 1 0 1 0 ? EDCB A 10
0 1 0 1 1 ? EDCBA 11
0 1 1 0 0 ? EDC B A 12
0 1 1 0 1 ? EDC BA 13
0 1 1 1 0 ? EDCB A 14
0 1 1 1 1 ? EDCBA 15
1 0 0 0 0 ? E DC B A 16
1 0 0 0 1 ? E DC BA 17
1 0 0 1 0 ? E DCB A 18
1 0 0 1 1 ? E DCBA 19
1 0 1 0 0 ? E DC B A 20
60
1 0 1 0 1 ? E DC BA 21
1 0 1 1 0 ? E DCB A 22
1 0 1 1 1 ? E DCBA 23
1 1 0 0 0 ? EDC B A 24
1 1 0 0 1 ? EDC BA 25
1 1 0 1 0 ? EDCB A 26
1 1 0 1 1 ? EDCBA 27
1 1 1 0 0 ? EDC B A 28
1 1 1 0 1 ? EDC BA 29
1 1 1 1 0 ? EDCB A 30
1 1 1 1 1 ? EDCBA 31
Bìa Karnaugh có 32 ô bằng với số trạng thái của hệ thống: có nhiều

dạng bìa Karnaugh cho 5 biến
Dạng 1: Năm biến được chia làm hai nhóm hai biến ED và ba biến
CBA, hình của bìa như sau:
CBA
Y 000 001 011 010 100 101 111 110
0 1 3 2 4 5 7 6
00
8 9 11 10 12 13 15 14
01
ED 24 25 27 26 28 29 31 30
11
16 17 19 18 20 21 23 22
10
Hình 2-27: Bìa Karnaugh năm biến.
Dạng 2: Ta xây dựng hai bìa Karnaugh: bìa gồm bốn biến CDBA
cùng với E và bìa gồm bốn biến CDBA cùng với E . Hai bìa xếp chồng lên
nhau như hình 2-28:
61
BA BA BA BA
DC E
DC
DC
DC
BA BA BA BA
DC E
DC
DC
DC
Hình 2-28: Bìa Karnaugh năm biến dạng xếp chồng.
2. Cách đơn giản bìa Karnaugh theo hàm SOP

Gộp các ô chứa số 1 theo 2n ô
 Trường hợp n = 3
Số ô gộp là 8 ô có hai dạng như hình sau:
1 1
1 1 1 1 1 1
1 1 1 1 1 1
1 1
Hình 2-29: Các dạng đơn giản ba biến.

Khi đi từ cột này sang cột kế nếu biến nào thay đổi thì biến đó mất
khỏi biểu thức, tương tự khi đi từ hàng này sang hàng kế. Với 8 ô như trên
thì có ba biến mất.
Số ô gộp là bốn ô có ba dạng như hình sau:
khỏi biểu thức, tương tự khi đi từ hàng này sang hàng kế. Với bốn ô như
trên thì có hai biến mất.
62
1
1 1 1
1 1 1 1 1 1 1
1
Hình 2-30: Các dạng đơn giản hai biến.

Số ô gộp là 2 ô có hai dạng như hình sau:
1
1 1 1
Hình 2-31: Các dạng đơn giản một biến.

khỏi biểu thức, tương tự khi đi từ hàng này sang hàng kế. Với hai ô như trên
thì có 1 biến mất.
Không được gộp các ô đã gộp với nhau, nếu một ô nào đó không thể
gộp với các ô khác thì phải ghi đầy đủ tích của chúng.
Đối với bìa Karnaugh năm biến, ngoài việc đơn giản các ô chứa số 1
trong một bìa thì còn có thể kết hợp với các ô của bìa còn lại.
3. Đơn giản bìa Karnaugh

Ví dụ 2-10: Hãy dùng bìa Karnaugh đơn giản bài toán đã thiết kế ở trên.
Bảng 2-14: Bảng trạng thái của ví dụ như sau:
Inputs Output Thập phân
C B A Y
0 0 0 0 0
0 0 1 0 1
0 1 0 0 2
63
0 1 1 1 3
1 0 0 0 4
1 0 1 1 5
1 1 0 1 6
1 1 1 1 7
Xây dựng bìa Karnaugh như sau:
Y BA
00 01 11 10
0 1 3 2
0 1
C 4 5 7 6
1 1 1 1
Hình 2-32: Bìa Karnaugh cho ví dụ 10.
Đơn giản bìa: với các ô chứa số 1 như trong bìa thì ta chỉ có thể gộp
các nhóm hai ô:
̶ Gộp hai ô 5 và 7 thì biến B thay đổi trạng thái khi chuyển từ cột 2
sang cột 3 – tích còn lại CA
̶ Gộp hai ô 6 và 7 thì biến A thay đổi trạng thái khi chuyển từ cột 3
sang cột 4 – tích còn lại CB
̶ Gộp hai ô 3 và 7 thì biến C thay đổi khi chuyển từ hàng 1 sang hàng 2
– tích còn lại BA
̶ Phương trình ngõ ra là tổng của các tích trên: Y  CA  CB  BA
Ví dụ 2-11: Hãy dùng bìa Karnaugh đơn giản phương trình:
Y  DC B A  DC B A  DC B A  DC B A  DCBA  DCBA  DCB A  DCB A  DCB A  DCB A

Giải
Phương trình trên có thể viết gọn dưới dạng hàm tổng theo số thập
phân như sau
Y  DC B A  DC B A  DC B A  DC B A  DCBA  DCBA  DCB A  DCB A  DCB A  DCB A
 f ( D, C , B, A)   (8,0,4,12,3,11,2,6,14,10)
64

BA BA
Y 00 01 11 10 Y 00 01 11 10
0 1 3 2 0 1 3 2
00 1 1 1 00 1 1 1
4 5 7 6 4 5 7 6
01 1 1 01 1 1
DC 12 13 15 14 DC 12 13 15 14
11 1 1 11 1 1
8 9 11 10 8 9 11 10
10 1 1 1 10 1 1 1
Hình 2-33: Bìa Karnaugh cho ví dụ 2-11.

các nhóm 8 ô và 4 ô:
̶ Gộp 8 ô (0, 4, 12, 8, 2, 6, 14, 10) thì có ba biến D, C, B thay đổi trạng
thái – tích còn lại A
̶ Gộp 4 ô (3, 2, 11, 10) thì có hai biến D và A thay đổi trạng– tích còn lại CB
Phương trình ngõ ra là tổng của các tích trên: Y  A  CB
Ví dụ 2-12: Hãy dùng bìa Karnaugh đơn giản phương trình:
Y  f ( D, C, B, A)   (4,5,6,7,12,13,15)
Giải
Xây dựng bìa Karnaugh như hình 2-34:
BA
Y 00 01 11 10
0 1 3 2
00
4 5 7 6
01 1 1 1 1
DC 12 13 15 14
11 1 1 1
8 9 11 10
10

các nhóm 8 ô và 4 ô:
65
̶ Gộp 4 ô (4, 5, 7, 6) thì có hai biến B, A thay đổi trạng thái – tích còn lại DC
̶ Gộp 4 ô (4, 5, 12, 13) thì có hai biến D và A thay đổi trạng– tích còn lại C B
̶ Gộp 4 ô (5, 7, 13, 15) thì có hai biến D và B thay đổi trạng– tích còn lại CA
Phương trình ngõ ra là tổng của các tích trên: Y  DC  C B  CA
 Các trường hợp không quan tâm (Don’t care)
Có một vài tổ hợp của số nhị phân không bao giờ sử dụng ví dụ như
số BCD chỉ có 10 trạng thái từ 0000 đến 1001, 6 trạng thái còn lại 1010,
1011, 1100, 1101, 1110, 1111 không sử dụng. Trong các ứng dụng dùng mã
BCD – thì 6 trạng thái không sử dụng được xem là các trạng thái không
quan tâm – don’t care.
Ví dụ 2-13: Hãy thiết lập phương trình từ bảng trạng thái sau:
Bảng 2-15: Bảng trạng thái của ví dụ.
D C B A Y
0 0 0 0 0 DC B A 0
0 0 0 1 0 DC BA 1
0 0 1 0 0 DCB A 2
0 0 1 1 0 DCBA 3
0 1 0 0 0 DC B A 4
0 1 0 1 0 DC BA 5
0 1 1 0 0 DCB A 6
0 1 1 1 1 DCBA 7
1 0 0 0 1 DC B A 8
1 0 0 1 1 DC BA 9
1 0 1 0 X DCB A 10
1 0 1 1 X DCBA 11
66
1 1 0 0 X DC B A 12
1 1 0 1 X DC BA 13
1 1 1 0 X DCB A 14
1 1 1 1 X DCBA 15
Xây dựng bìa Karnaugh như hình 2-35:
Có hai trường hợp đơn giản:
̶ Nếu không sử dụng các trạng thái don’t care thì phương trình
Y  DC B  DCBA
̶ Nếu xem các trạng thái don’t care là 1 thì phương trình Y  D  CBA
BA BA
Y 00 01 11 10 Y 00 01 11 10
0 1 3 2 0 1 3 2
00 00
4 5 7 6 4 5 7 6
01 1 DCBA 01 1 CBA
DC 12 13 15 14 DC 12 13 15 14
11 X X X X 11 1 1 1 1
8 9 11 10 8 9 11 10
10 1 1 X X 10 1 1 1 1
DCB D
(a) (b)

Ví dụ 2-14: Hãy thiết lập phương trình từ bảng trạng thái sau của hàm
5 biến như sau:
Bảng 2-16: Bảng trạng thái của ví dụ.
E D C B A Y
0 0 0 0 0 1 E DC B A 0
0 0 0 0 1 1 E DC BA 1
0 0 0 1 0 0 E DCB A 2
0 0 0 1 1 0 E DCBA 3
0 0 1 0 0 0 E DC B A 4
67
0 0 1 0 1 0 E DC BA 5
0 0 1 1 0 1 E DCB A 6
0 0 1 1 1 0 E DCBA 7
0 1 0 0 0 0 EDC B A 8
0 1 0 0 1 0 EDC BA 9
0 1 0 1 0 0 EDCB A 10
0 1 0 1 1 1 EDCBA 11
0 1 1 0 0 0 EDC B A 12
0 1 1 0 1 0 EDC BA 13
0 1 1 1 0 0 EDCB A 14
0 1 1 1 1 0 EDCBA 15
1 0 0 0 0 1 E DC B A 16
1 0 0 0 1 1 E DC BA 17
1 0 0 1 0 0 E DCB A 18
1 0 0 1 1 0 E DCBA 19
1 0 1 0 0 0 E DC B A 20
1 0 1 0 1 0 E DC BA 21
1 0 1 1 0 1 E DCB A 22
1 0 1 1 1 0 E DCBA 23
1 1 0 0 0 0 EDC B A 24
1 1 0 0 1 0 EDC BA 25
1 1 0 1 0 0 EDCB A 26
1 1 0 1 1 0 EDCBA 27
1 1 1 0 0 0 EDC B A 28
68
1 1 1 0 1 0 EDC BA 29
1 1 1 1 0 0 EDCB A 30
1 1 1 1 1 0 EDCBA 31
BA BA BA BA
DC E
1
DC
1
DC
DC
BA BA BA BA
DC E
1
DC
1
DC
DC
1

các nhóm hai ô:
̶ Gộp hai ô 0,1 của bìa dưới và hai ô 16, 17 của bìa trên thì biến A, E thay
đổi trạng thái khi chuyển từ cột 1 sang cột 1 và từ bìa trên xuống bìa dưới –
tích còn lại DC B .
̶ Gộp ô 6 của bìa dưới và ô 22 của bìa trên thì biến E thay đổi trạng thái khi
chuyển từ bìa trên xuống bìa dưới – tích còn lại DCB A .
̶ Ô còn lại là duy nhất nên viết đầy đủ là EDCBA .

Phương trình ngõ ra là tổng của các tích trên:
Y  DC B  DCB A  EDCBA
Nếu bìa 6 ngõ vào thì ta xây dựng 4 bìa xếp chồng lên với nhau.
69
4. Cách đơn giản bìa Karnaugh theo hàm POS

Gộp các ô chứa số 0 theo 2n ô giống như chứa số 1 nhưng phương
trình thì viết theo tổng OR, biến bằng 0 thì giữ nguyên, biến bằng 1 thì đảo.
5. Đơn giản bìa Karnaugh theo hàm POS

Ví dụ 2-15: Hãy dùng bìa Karnaugh đơn giản bài toán đã thiết kế.
Bảng 2-17: Bảng trạng thái của ví dụ như sau:
C B A Y
0 0 0 0 0
0 0 1 0 1
0 1 0 0 2
0 1 1 1 3
1 0 0 0 4
1 0 1 1 5
1 1 0 1 6
1 1 1 1 7
BA
Y 00 01 11 10
0 1 3 2
0 0 0 0
C 4 5 7 6
1 0

các nhóm hai ô:
̶ Gộp hai ô (0, 4) thì biến C mất – tổng còn lại ( B  A)
̶ Gộp hai ô (0, 1) thì biến A mất – tổng còn lại (C  B)
̶ Gộp hai ô (0, 2) thì biến B mất – tổng còn lại (C  A)
70
Phương trình ngõ ra là tích của các tổng trên:

Y  (C  B)( A  C)( A  B)
VIII. BÀI TẬP

Câu 2-1: Khi ngõ vào cổng NOT là mức HIGH thì ngõ ra là
(a) High hoặc 1 (b) Low hoặc 1
(c) High hoặc 0 (d) Low hoặc 0
Câu 2-2: Cổng inverter thực hiện chức năng
(a) Nghịch đảo (b) Bù
(c) And (d) Cả 2 câu (a) và (b)
Câu 2-3: Ngõ ra của cổng AND có ba ngõ vào A, B, C ở mức 1 khi
(a) A=1, B=1, C=1 (b) A=1, B=0, C=1
(c) A=0, B=1, C=0 (d) A=0, B=0, C=0
Câu 2-4: Ngõ ra của cổng OR có ba ngõ vào A, B, C ở mức 1 khi
(a) A=1, B=1, C=1 (b) A=1, B=0, C=1
(c) A=0, B=0, C=0 (d) A=1, B=0, C=0
(d) Cả ba câu (a), (b), (c) (e) Cả ba câu (a), (b) và (d)
Câu 2-5: Cổng AND có ngõ ra bằng 1 khi:
(a) Tất cả các ngõ vào bằng 1 (b) Chỉ cần 1 ngõ vào bằng 1
(c) Tất cả các ngõ vào bằng 0 (d) Chỉ cần 1 ngõ vào bằng 0
Câu 2-6: Cổng AND có ngõ ra bằng 0 khi:
Câu 2-7: Cổng OR có ngõ ra bằng 1 khi:
71
Câu 2-8: Cổng OR có ngõ ra bằng 0 khi:

Câu 2-9: Cổng NAND có ngõ ra bằng 1 khi:
Câu 2-10: Cổng NAND có ngõ ra bằng 0 khi:
Câu 2-11: Cổng NOR có ngõ ra bằng 1 khi:
Câu 2-12: Cổng NOR có ngõ ra bằng 0 khi:
Câu 2-13: Cổng EX-OR có ngõ ra bằng 1 khi:
(a) Hai ngõ vào cùng trạng thái (b) Chỉ cần 1 ngõ vào bằng 1
(c) Hai ngõ vào khác trạng thái (d) Chỉ cần 1 ngõ vào bằng 0
Câu 2-14: Phương trình ngõ ra của cổng AND có hai ngõ vào A và B là:
(a) Y  A  B (b) Y  A.B (c) Y  AB (d) Y  A  B
Câu 2-15: Phương trình ngõ ra của cổng NAND có 2 ngõ vào A và B là:
Câu 2-16: Phương trình ngõ ra của cổng OR có 2 ngõ vào A và B là:
Câu 2-17: Phương trình ngõ ra của cổng NOR có 2 ngõ vào A và B là:
(a) Y  A  B (b) Y  A  B (c) Y  AB (d) Y  A  B
Câu 2-18: Phương trình ngõ ra của cổng EX-OR có 2 ngõ vào A và B là:
72
Câu 2-19: Phương trình ngõ ra của cổng EX-NOR có 2 ngõ vào A và B là:
Câu 2-20: Phương trình ngõ ra của cổng EX-NOR có 2 ngõ vào A và B là:
(a) Y  A  B (b) Y  AB  AB (c) Y  AB (d) Y  AB  AB
Câu 2-21: Phương trình ngõ ra của cổng EX-OR có 2 ngõ vào A và B là:
(a) Y  AB (b) Y  AB  AB (c) Y  AB (d) Y  AB  AB
Câu 2-22:
Một cổng NAND có 2 ngõ vào A và B. Một xung đưa đến ngõ vào A:
lên mức High tại thời điểm t=0 và xuống mức LOW tại thời điểm t=1ms.
Một xung đưa đến ngõ vào B: lên mức High tại thời điểm t=0,8ms và xuống
mức LOW tại thời điểm t=3ms. Khi đó xung ngõ ra xuất hiện:
(a) Xuống mức Low tại thời điểm t = 0 và lên mức High tại thời điểm
t = 3ms
(b) Xuống mức Low tại thời điểm t = 0,8ms và lên mức High tại thời
điểm t = 3ms
(c) Xuống mức Low tại thời điểm t = 0,8ms và lên mức High tại thời
điểm t = 1ms
(d) Lên mức High tại thời điểm t = 0,8ms và xuống Low tại thời điểm
t = 1ms
Câu 2-23:
Một cổng NOR có 2 ngõ vào A và B. Một xung đưa đến ngõ vào A:
(a) Xuống mức Low tại thời điểm t = 0 và lên mức High tại thời
điểm t = 3ms
(b) Xuống mức Low tại thời điểm t = 0,8ms và lên mức High tại
thời điểm t = 3ms
(c) Xuống mức Low tại thời điểm t = 0,8ms và lên mức High tại
thời điểm t = 1ms
(d) Lên mức High tại thời điểm t = 0,8ms và xuống Low tại thời
điểm t = 1ms
73
Câu 2-24:
Một cổng XOR có 2 ngõ vào A và B. Một xung đưa đến ngõ vào A:
(a) Lên mức High tại thời điểm t = 0 và xuống mức Low tại thời
điểm t = 3ms
(b) Lên mức High tại thời điểm t = 0 và xuống mức Low tại thời
điểm t = 0,8ms
(c) Lên mức High tại thời điểm t = 1ms và xuống mức Low tại thời
điểm t = 3ms
(d) Cả hai câu (b) và (c)
2. BÀI TẬP
Bài tập 2-1: Hãy vẽ dạng sóng ngõ ra của cổng AND cho trong hình 2-38.
A
B Y
Hình 2-38: Hình cho bài tập 2-1.

A
B Y
A
B Y
C
74
A
B
C
Y
D

A
B
C Y
D
E

Bài tập 2-6: Hãy vẽ dạng sóng ngõ ra của cổng OR cho trong hình 2-43.
A
B Y

A
B Y

A
B Y
C

75
A
B
C
Y
D
A
B
C Y
D
E
Bài tập 2-11: Hãy vẽ dạng sóng ngõ ra của cổng NAND cho trong hình 2-48.
A
B
C
Y
D

Bài tập 2-12: Hãy vẽ dạng sóng ngõ ra của cổng NOR cho trong hình 2-49.
A
B
C
Y
D

Bài tập 2-13: Hãy viết phương trình cho các cổng logic cho trong hình 2-50.
A A A
X A X X B X
B B C
(a) (b) (c) (d)
76
Bài tập 2-14: Hãy viết phương trình cho các cổng logic cho trong hình 2-51.
A A
B B
C X X
C
D
(a) (b)
A
A B
X X
B C
(c) (d)
Bài tập 2-15: Hãy vẽ mạch điện tương ứng với các phương trình theo sau:
(a) Y  A  B  C (b) Y  ABC
(c) Y  AB  C (d) Y  AB  CD
Bài tập 2-16: Hãy vẽ mạch điện tương ứng với các phương trình theo sau:
(b) Y  AB  AB (b) Y  AB  AB  ABC
(c) Y  AB(C  D) (d) Y  A  B[C  D( B  C )]
Bài tập 2-17: Hãy lập bảng trạng thái tương ứng với các phương trình theo sau:
(a) Y  ( A  B)C (b) Y  AB  BC (c) Y  ( A  B)( B  C )
Bài tập 2-18: Hãy dùng các định lý đại số Boolean để đơn giản các phương
trình theo sau:
(a) Y  ( A  B) A (b) Y  A( A  AB )
(c) Y  ( BC  BC ) (d) Y  A( A  AB)

trình theo sau:
(a) Y  ABC  ABC  ABC
(b) Y  ( A  B)( A  C )
(c) Y  AB  ABC  A
77
(d) Y  ( A  A)( AB  ABC )
(e) Y  AB  ( A  B)C  AB
(f) Y  AB  ABC  ABCD  ABC DE

trình theo sau:
(a) Y  BD  B( D  E)  D( D  F )
(b) Y  ABC  ( A  B  C )  ABCD
(c) Y  ( B  BC )( B  BC )( B  D)
(d) Y  ABCD  AB(CD)  ( AB)CD
(e) Y  ABC[ AB  C ( BC  AC )]
Bài tập 2-21: Hãy cho biết các mạch điện nào trong hình 2-52 là tương đương.
A
A
D
B
B
A A
X C X
A D
B
C A
(b) B
C
C
D
A
B B
X X
A A
C
B D
(c) (d)
Bài tập 2-22: Hãy dùng bìa Karnaugh để đơn giản các phương trình SOP
theo sau:
(b) Y  X Y Z  X Y Z  XY Z  X Y Z  XYZ
78
Bài tập 2-23: Xây dựng bảng trạng thái cho các phương trình SOP theo sau:
(a) Y  ABCD  ABC D  ABCD  ABC D
(b) Y  WXYZ  WXY Z  W XYZ  W XYZ  WX Y Z
Bài tập 2-24: Xây dựng bảng trạng thái cho các phương trình SOP theo sau:
(a) Y  AB  ABC  AC  ABC
(b) Y  X  Y Z  WZ  X Y Z
Bài tập 2-25: Xây dựng bảng trạng thái cho các phương trình POS theo sau:
(a) Y  ( A  B  C )( A  B  C )( A  B  C )
(b) Y  ( A  B  C  D)( A  B  C  D)( A  B  C  D)( A  B  C  D)

Bài tập 2-26: Xây dựng bảng trạng thái cho các phương trình POS theo sau:
(a) Y  ( A  B)( A  C )( A  B  C )
(b) Y  ( A  B)( A  B  C )( B  C  D)( A  B  C  D)

Bài tập 2-27: Thiết lập phương trình ngõ ra của các bảng trạng thái sau -
dùng bìa Karnaugh:
I O I O
A B C D Y A B C D Y
0 0 0 0 1 0 0 0 0 0 0 0
0 0 0 1 1 1 0 0 0 1 0 1
0 0 1 0 0 2 0 0 1 0 1 2
0 0 1 1 1 3 0 0 1 1 0 3
0 1 0 0 0 4 0 1 0 0 1 4
0 1 0 1 1 5 0 1 0 1 1 5
I O I O 0 1 1 0 1 6 0 1 1 0 0 6
A B C Y A B C Y 0 1 1 1 0 7 0 1 1 1 1 7
0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 8 1 0 0 0 0 8
0 0 1 1 1 0 0 1 0 1 1 0 0 1 1 9 1 0 0 1 0 9
0 1 0 0 2 0 1 0 0 2 1 0 1 0 0 10 1 0 1 0 0 10
0 1 1 0 3 0 1 1 0 3 1 0 1 1 0 11 1 0 1 1 1 11
1 0 0 1 4 1 0 0 0 4 1 1 0 0 1 12 1 1 0 0 1 12
1 0 1 1 5 1 0 1 1 5 1 1 0 1 0 13 1 1 0 1 0 13
1 1 0 0 6 1 1 0 1 6 1 1 1 0 0 14 1 1 1 0 0 14
1 1 1 1 7 1 1 1 1 7 1 1 1 1 0 15 1 1 1 1 1 15
(a) (b) (c) (d)
79
Bài tập 2-28: Hãy đơn giản dùng bìa Karnaugh cho các phương trình theo sau:
(b) Y  AC ( B  C )
(c) Y  A( BC  BC )  A( BC  BC )
(d) Y  ABC  ABC  ABC  ABC

Bài tập 2-29: Tìm phương trình từ bìa K hình 2-53(a), 2-53(b):
CD CD
Y 00 01 11 10 Y 00 01 11 10
0 1 3 2 0 1 3 2
00 00 1 1
4 5 7 6 4 5 7 6
01 1 01 1 1
AB 12 13 15 14 AB 12 13 15 14
11 1 1 1 11 1 1 1
8 9 11 10 8 9 11 10
10 1 1 10 1 1
(a) (b)
Hình 2-53: Bìa K cho bài tập 2-29.
CD CD
Y 00 01 11 10 Y 00 01 11 10
0 1 3 2 0 1 3 2
00 1 1 00 1 1
4 5 7 6 4 5 7 6
01 1 1 01 1 1
AB 12 13 15 14 AB 12 13 15 14
11 1 11 1 1
8 9 11 10 8 9 11 10
10 10 1 1
(a) (b)
Bài tập 2-31: Tìm phương trình từ bảng trạng thái sau theo hàm SOP:
80
Bảng 2-18:
E D C B A Y
0 0 0 0 0 0 E DC B A 0
0 0 0 0 1 0 E DC BA 1
0 0 0 1 0 1 E DCB A 2
0 0 0 1 1 1 E DCBA 3
0 0 1 0 0 1 E DC B A 4
0 0 1 0 1 1 E DC BA 5
0 0 1 1 0 0 E DCB A 6
0 0 1 1 1 0 E DCBA 7
0 1 0 0 0 0 EDC B A 8
0 1 0 0 1 0 EDC BA 9
0 1 0 1 0 1 EDCB A 10
0 1 0 1 1 1 EDCBA 11
0 1 1 0 0 0 EDC B A 12
0 1 1 0 1 0 EDC BA 13
0 1 1 1 0 0 EDCB A 14
0 1 1 1 1 0 EDCBA 15
1 0 0 0 0 0 E DC B A 16
1 0 0 0 1 0 E DC BA 17
1 0 0 1 0 1 E DCB A 18
1 0 0 1 1 1 E DCBA 19
1 0 1 0 0 1 E DC B A 20
1 0 1 0 1 1 E DC BA 21
81
1 0 1 1 0 0 E DCB A 22
1 0 1 1 1 0 E DCBA 23
1 1 0 0 0 0 EDC B A 24
1 1 0 0 1 0 EDC BA 25
1 1 0 1 0 1 EDCB A 26
1 1 0 1 1 1 EDCBA 27
1 1 1 0 0 0 EDC B A 28
1 1 1 0 1 0 EDC BA 29
1 1 1 1 0 0 EDCB A 30
1 1 1 1 1 0 EDCBA 31
Bài tập 2-32: Đơn giản phương trình dùng bìa Karnaugh từ bảng trạng thái
của bài 2-31.
CD CD CD CD CD CD CD CD
AB E AB E
1
1
AB AB
1
1
1
AB AB
1
AB AB
1
CD CD CD CD CD CD CD CD
AB E AB E
1
1
1
AB AB
1
1
1
AB AB
1
AB AB
1
(a) (b)

Bài tập 2-29: Hãy vẽ mạch điện của cổng EX-OR bằng cổng NAND.
Bài tập 2-30: Hãy vẽ mạch điện của cổng EX-NOR bằng cổng NAND.
Bài tập 2-31: Hãy vẽ mạch điện của cổng EX-OR bằng cổng NOR.
Bài tập 2-32: Hãy vẽ mạch điện của cổng EX-NOR bằng cổng NOR.
82
Chƣơng 3
MẠCH MÃ HÓA – MẠCH GIẢI MÃ
 GIỚI THIỆU
 MẠCH MÃ HÓA
 Khảo sát mạch mã hoá 4 sang 2 với ngõ vào tích cực mức 1
 Khảo sát mạch mã hoá 8 sang 3 với ngõ vào tích cực mức thấp
 Khảo sát vi mạch mã hoá 10 đường sang 4 đường 74LS148
 MẠCH GIẢI MÃ
 Khảo sát mạch giải mã 2 sang 4 với ngõ ra tích cực mức 1
 Khảo sát mạch giải mã 2 sang 4 với ngõ ra tích cực mức 1, có một
tín hiệu cho phép E
 Khảo sát mạch giải mã 2 sang 4 với ngõ ra tích cực mức 1, có hai
tín hiệu cho phép E1 và E 2
 Khảo sát mạch giải mã 2 sang 4 với ngõ ra tích cực mức 0, có hai
tín hiệu cho phép E1 và E 2
 MẠCH GIẢI MÃ LED 7 ĐOẠN
 Giới thiệu
 Cấu tạo led 7 đoạn
 Hình ảnh led 7 đoạn
 Tên các đoạn
 Mạch giải mã led 7 đoạn loại anode chung
 BÀI TẬP
83
I. GIỚI THIỆU
Chương này trình bày các mạch mã hóa m đường sang n đường và
ngược lại mạch mã hóa là mạch giải mã n đường sang m đường. Ngoài ra
còn trình bày cấu tạo led 7 đoạn, nguyên lý hoạt kết nối, chức năng led 7
đoạn và mạch giải mã led 7 đoạn.
Mạch mã hóa và mạch giải mã có nhiều ứng dụng trong các mạch điện
tử số như quét bàn phím ma trận cho các sản phẩm dùng nhiều phím như
bàn phím máy tính, bàn phím điện thoại, dùng để quét led hiển thị nhiều led
hoặc nhiều thiết bị, và còn nhiều ứng dụng khác. Led 7 đoạn dùng để hiển
thị kết quả sau khi xử lý bằng số thập phân như hệ thống đèn giao thông có
hiển thị thời gian đếm xuống, máy đếm sản phẩm dùng để hiển thị số sản
phẩm đếm được, …
Sau khi kết thúc chương này, các bạn có thể biết:
̶ Nguyên lý hoạt động cơ bản của mạch mã hóa và mạch giải mã.
̶ Thiết kế được mạch mã hóa và giải mã theo yêu cầu.
̶ Nguyên lý cấu tạo, các dạng led 7 đoạn và các mạch giải mã điều
khiển led 7 đoạn.
II. MẠCH MÃ HÓA (ENCODER)

Mạch mã hóa có m đường ở ngõ vào và có n đường ở ngõ ra, với 1
đường ngõ vào ở trạng thái tích cực thì sẽ tạo ra một số nhị phân tương ứng.
Mạch thường được gọi là mạch mã hoá m đường sang n đường, mối
quan hệ giữa m và n như sau: 2 n  m . Sơ đồ khối của mạch giải mã như
hình 3-1:
Có m ngõ vào
Mạch mã
Có n ngõ ra
hóa m
đường
sang n
đường
Hình 3-1: Sơ đồ khối mạch giải mã n đường sang m đường.
84
 Nếu m = 4 thì n = 2 gọi là mạch mã hoá 4 đường sang 2 đường.

 Ngoài ra còn có mạch mã hoá 10 đường sang 4 đường.
1. Khảo sát mạch mã hoá 4 sang 2 với ngõ vào tích cực mức 1
Sơ đồ khối của mạch như hình 3-2:
Bảng 3-1: Bảng trạng thái hoạt động của mạch:
Có 4 ngõ vào I0
Có 2 ngõ ra
I1 O0
I2 O1
I3
Hình 3-2: Sơ đồ khối mạch mã hóa 4 sang 2.

Phương trình các ngõ ra: từ bảng trạng thái ta có nhận xét sau: ngõ ra
O1 ở mức 1 khi có 1 trong 2 ngõ vào I3 hoặc I2 ở mức 1, ngược lại thì bằng
0. Tương tự ngõ ra O0 ở mức 1 khi có 1 trong 2 ngõ vào I1 hoặc I3 ở mức 1,
ngược lại thì bằng 0. Nên ta có các phương trình ngõ ra:
O0  I 3  I1 O1  I 3  I 2
Vẽ sơ đồ mạch giải mã từ các phương trình trên như hình 3-3:
I3 I2 I1 I0
O0
O1
Hình 3-3: Sơ đồ mạch mã hóa 4 sang 2.
2. Khảo sát mạch mã hoá 8 sang 3 với ngõ vào tích cực mức thấp
Sơ đồ khối của mạch mã hoá 8 sang 3 như hình 3-4:
85
I0
Có 8 ngõ vào
I1
Có 3 ngõ ra
I2 O0
I3
O1
I4
I5 O2
I6
I7
Hình 3-4: Sơ đồ khối mạch mã hóa 8 sang 3.

Phương trình các ngõ ra: từ bảng trạng thái ta có nhận xét sau: ngõ ra
O2 ở mức 1 khi có 1 trong 4 ngõ vào I7 hoặc I6 hoặc I5 hoặc I4 ở mức 1,
ngược lại thì bằng 0. Tương tự ngõ ra O1 và O2. Nên ta có các phương trình
ngõ ra:
O0  I 7 I 5 I 3 I1  I 7  I 5  I 3  I 1
O1  I 7 I 6 I 3 I 2  I 7  I 6  I 3  I 2
O2  I 7 I 6 I 5 I 4  I 7  I 6  I 5  I 4
Vẽ sơ đồ mạch từ các phương trình trên như hình 3-5:
86
I7 I6 I5 I4 I3 I2 I1 I0
O0
O1
O2
Hình 3-5: Sơ đồ mạch mã hóa 8 sang 3.
3. Khảo sát vi mạch mã hoá 10 đường sang 4 đường 74LS147

Các hệ thống số luôn xử lý số nhị phân và con người giao tiếp với các
hệ thống số thông qua các thiết bị như nút nhấn hay bàn phím và màn hình
hiển thị. Ví dụ máy tính điện tử thực hiện các phép toán cộng trừ nhân chia,
bàn phím điện thoại dùng để nhập số cần gọi hay điều khiển … chúng ta
dùng bàn phím để nhập các thông số cần tính toán cho hệ thống và màn hình
hiển thị các thông số cho chúng ta biết các dữ liệu nhập vào và kết quả xử lý.
Khi chúng ta nhấn 1 phím số trên bàn phím của máy tính thì hệ thống
sẽ thực hiện việc mã hoá phím nhấn đó thành 1 con số nhị phân tương ứng –
ví dụ nếu chúng ta nhấn phím số 9 thì chúng sẽ mã hoá tạo ra số nhị phân
tương ứng là 1001B.
Với một bàn phím gồm 64 phím thì khi mã hoá ta sẽ được 1 số nhị
phân 6 bit.
Với bàn phím của máy tính có 128 kí tự khác nhau thì khi mã hoá ta
sẽ được 1 số nhị phân 7 bit.
Với những gì đã trình bày chúng ta có thể khẳng định các vi mạch mã
hoá luôn được sử dụng trong các hệ thống số có sử dụng bàn phím giao tiếp
với con người.
Vi mạch mã hoá 74147 có chức năng mã hoá 10 đường ngõ vào sang
số BCD. Mỗi một ngõ vào chúng ta nối với một nút nhấn và có tổng cộng
10 nút nhấn cho 10 con số từ 0 đến 9 như hình 3-6.
87
Vcc
74LS147
R
‘0’ I0
‘1’ I1
‘2’
I2
‘3’ O0
I3
‘4’ O1
I4
‘5’ O2
I5
‘6’ O3
I6
‘7’
I7
‘8’
I8
‘9’
I9
Hình 3-6: Sơ đồ mã hoá bàn phím gồm 10 phím.
III. MẠCH GIẢI MÃ (DECODER)

Mạch giải mã có chức năng chuyển đổi một số nhị phân n bit ở ngõ
vào thành m đường ở ngõ ra trong đó có một ngõ ra (tương ứng với số nhị
phân) tích cực mức thấp hoặc tích cực mức cao. Mạch thường được gọi là
mạch giải mã n đường sang m đường, mối quan hệ giữa m và n như sau:
2 n  m . Sơ đồ khối của mạch giải mã như hình 3-7:
 Nếu n = 2 thì m = 4 gọi là mạch giải mã 2 đường sang 4 đường.
 Ngoài ra còn có mạch giải mã 4 đường sang 10 đường.
Có m ngõ ra
Có n ngõ vào
Mạch giải
mã n
đường
sang m
đường
Hình 3-7: Sơ đồ khối mạch giải mã n sang m đường.
88
1. Khảo sát mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực
mức 1
Sơ đồ khối của mạch giải mã 2 đường sang 4 đường như hình 3-8:
O0
Có 2 ngõ vào
Có 4 ngõ ra
I0 O1
I1 O2
O3
Hình 3-8: Sơ đồ khối mạch giải mã 2 sang 4 đường.

INPUTS OUTPUTS
I1 I0 O3 O2 O1 O0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
 Phương trình các ngõ ra:
O0  I1 I 0 ; O1  I1I 0 ; O2  I1 I 0 ; O3  I1I 0
Vẽ sơ đồ mạch giải mã từ các phương trình trên như hình 3-9:
I1 I0
O0
O1
O2
O3
Hình 3-9: Mạch giải mã 2 sang 4 đường.
89
2. Khảo sát mạch giải mã 2 đường sang 4 đường với ngõ ra tích cực
mức 1, có 1 tín hiệu cho phép E
O0
Có 2 ngõ vào
Có 4 ngõ ra
I0
O1
I1
O2
E O3
Hình 3-10: Sơ đồ khối mã 2 sang 4 đường có tín hiệu cho phép E.

Bảng 3-4: Bảng trạng thái hoạt động:
INPUTS OUTPUTS Trạng thái
E I1 I0 O3 O2 O1 O0
0 X X 0 0 0 0 Không cho phép
1 0 0 0 0 0 1
1 0 1 0 0 1 0 Cho phép giải mã
1 1 0 0 1 0 0
1 1 1 1 0 0 0
O0  E I1 I 0 ; O1  E I1I 0 ; O2  EI1 I 0 ; O3  EI1I 0
Vẽ sơ đồ mạch giải mã như hình 3-11:
90
E I1 I0
O0
O1
O2
O3
Hình 3-11: Mạch giải mã 2 sang 4 có tín hiệu cho phép E.
3. Khảo sát mạch giải mã 2 sang 4 đường, ngõ ra tích cực mức 1, có
hai tín hiệu cho phép E1 và E 2
O0
I0
Có 4 ngõ ra
Có 2 ngõ vào O1
I1
O2
E1
2 tín hiệu E
E2 O3
Hình 3-12: Sơ đồ khối mạch giải mã 2 sang 4 có 2 tín hiệu cho phép E1 và E 2 .
Bảng 3-5: Bảng trạng thái của mạch:
INPUTS OUTPUTS Trạng thái
E2 E1 I1 I0 O3 O2 O1 O0
1 X X X 0 0 0 0 Không cho
phép
X 0 X X 0 0 0 0
0 1 0 0 0 0 0 1 Cho phép
91
giải mã
0 1 0 1 0 0 1 0
0 1 1 0 0 1 0 0
0 1 1 1 1 0 0 0
Phương trình các ngõ ra:
O0  E2 E1 I1 I 0 ; O1  E2 E1 I1 I 0 ; O2  E2 E1 I1 I 0 ; O3  E2 E1 I1 I 0
Chú ý: Trong các phương trình trên, tín hiệu cho phép tích cực mức
thấp có kí hiệu là E2 khi viết phương trình ngõ ra thì thêm dấu phủ định do
tích cực mức 0 nên có hai dấu phủ định: một là do kí hiệu và một là do tích
cực mức 0 nên bị đảo.
 Vẽ sơ đồ mạch giải mã như hình 3-13.
Nhìn vào các kí hiệu của các tín hiệu ngõ vào thì tín hiệu E2 tích cực
mức thấp - khi sử dụng nếu cho phép thì nối mức thấp, nếu không cho phép
thì nối mức cao, tín hiệu E1 tích cực mức cao - khi sử dụng nếu cho phép thì
nối mức cao, nếu không cho phép thì nối mức thấp.
E2 E1 I1 I0
E2
O0
O1
O2
O3
Hình 3-13: Mạch giải mã 2 sang 4 có 2 tín hiệu cho phép.
92
4. Khảo sát mạch giải mã 2 sang 4 đường, ngõ ra tích cực mức 0, có
hai tín hiệu cho phép E1 và E 2
O0
I0
Có 4 ngõ ra
Có 2 ngõ vào O1
I1
O2
E1
2 tín hiệu E O3
E2
Hình 3-14: Sơ đồ khối mạch giải mã 2 sang 4 có 2 tín hiệu cho phép E1 và E 2 .
Bảng 3-6: Bảng trạng thái của mạch:
INPUTS OUTPUTS
E2 E1 I1 I0 O3 O2 O1 O0
1 X X X 1 1 1 1
X 0 X X 1 1 1 1
0 1 0 0 1 1 1 0
0 1 0 1 1 1 0 1
0 1 1 0 1 0 1 1
0 1 1 1 0 1 1 1
O0  E2  E1  I1  I 0  E2  E1  I1  I 0  E2 E1 I1 I 0 ;
O1  E2  E1  I1  I 0  E2  E1  I1  I 0  E2 E1 I1I 0 ;
O2  E2  E1  I1  I 0  E2  E1  I1  I 0  E2 E1 I1 I 0 ;
O3  E2  E1  I1  I 0  E2  E1  I1  I 0  E2 E1 I1 I 0
93
Vẽ sơ đồ mạch giải mã như hình 3-15:
E2 E1 I1 I0
E2 O0
O1
O2
O3
Hình 3-15: Mạch giải mã 2 sang 4, ngõ ra tích cực mức thấp, có 2 tín
hiệu cho phép.
Nhận xét: mạch giải mã 2 sang 4 ngõ ra tích cực mức 0 là đảo của tích
cực mức 1.
IV. MẠCH GIẢI MÃ LED 7 ĐOẠN

1. Giới thiệu
Led 7 đoạn dùng để hiển thị dữ liệu hoặc hiển thị kết quả sau khi xử lý
dạng số thập phân. Dữ liệu trong hệ thống số là các con số nhị phân trong
khi con người quen thuộc với hệ thống số thập phân nên từ dữ liệu số nhị
phân phải chuyển đổi thành mã 7 đoạn để điều khiển các led sáng tạo ra con
số thập phân tương ứng với số nhị phân – gọi là mạch giải mã led 7 đoạn.
2. Cấu tạo led 7 đoạn

Led 7 đoạn được thiết kế từ các led đơn, do led đơn có 2 chân anode
và cathode nên khi kết nối sẽ tạo ra 2 kiểu kết nối khác nhau: kết nối chung
các đầu anode và kết nối chung các đầu cathode.
Led anode chung như hình 3-16(a), led cathode chung như hình 3-16(b):
94
Anod chung
a b c d e f g dp
a b c d e f g dp
cathode chung
(a): Led anode chung. (b): Led cathode chung.
Hình 3-16: Led 7 đoạn.
Dòng làm việc của led thường từ 5 đến 15mA và áp từ 1,5V đến 2V.
Led có nhiều kích thước khác nhau nên các thông số dòng và áp cũng
thay đổi.
3. Hình ảnh led 7 đoạn

Led 7 đoạn có nhiều loại kích thước khác nhau và nhiều chủng loại
khác nhau, ở tài liệu này chỉ giới thiệu hai loại: led đơn như hình 3-17(a) và
led quét như hình 3-17(b, c).
(a): Loại 1 led. (b): Loại 2 led quét. (c): Loại 3 led quét.
Hình 3-17: Các loại led 7 đoạn.
95
4. Tên các đoạn

Led đoạn có 7 đoạn và dấu chấm thập phân được đặt tên như hình 3-
18 và hình ảnh các con số thập phân từ 0 đến 9 hiển thị trên led 7 đọan như
hình 3-19.
Hình 3-18: Tên các đoạn. Hình 3-19: Các con số thập phân.
5. Mạch giải mã led 7 đoạn loại anode chung

Mạch giải mã Led 7 đoạn
A a
b
Số BCD
B c
d
C e
f
D g
Hình 3-20: Sơ đồ khối mạch giải mã led 7 đoạn anode chung.

Bảng trạng thái của mạch: ngõ vào là số BCD từ 0 đến 9, ngõ ra là mã
7 đoạn: do led anode chung nên đoạn nào sáng thì mức logic tương ứng
bằng 0.
96
Bảng 3-7: Mã 7 đoạn tương ứng mã BCD
Inputs Outputs
Thập phân D C B A g f e d c b a Hàm and
0 0 0 0 0 1 0 0 0 0 0 0 DC B A
1 0 0 0 1 1 1 1 1 0 0 1 DC BA
2 0 0 1 0 0 1 0 0 1 0 0 DCB A
3 0 0 1 1 0 1 1 0 0 0 0 DCBA
4 0 1 0 0 0 0 1 1 0 0 1 DC B A
5 0 1 0 1 0 0 1 0 0 1 0 DC BA
6 0 1 1 0 0 0 0 0 0 1 0 DCB A
7 0 1 1 1 1 1 1 1 0 0 0 DCBA
8 1 0 0 0 0 0 0 0 0 0 0 DC B A
9 1 0 0 1 0 0 1 0 0 0 0 DC BA
Phương trình các ngõ ra: nhìn vào bảng trạng thái chúng ta thấy ngõ ra
trạng thái 1 ít hơn ngõ ra trạng thái 0 nên sử dụng phương pháp tổng của các
tích để thiết lập phương trình:
a  DC BA  DC B A   (1,4)
b  DC BA  DCB A   (5,6)
c  DCB A   (2)
d  DC BA  DC B A  DCBA   (1,4,7)
e  DC BA  DCBA  DC B A  DC BA  DCBA  DC BA   (1,3,4,5,7,9)
f  DC BA  DCB A  DCBA  DCBA   (1,2,3,7)
g  DC B A  DC BA  DCBA   (0,1,7)
97
 Sơ đồ mạch:
Từ các phương trình trên chúng ta có thể tiến hành đơn giản các biểu
thức rồi kết nối mạch nhưng chúng ta có thể không cần đơn giản và tiến
hành kết nối mạch như hình sau:
Cổng and được vẽ đơn giản bằng một đường nhưng có bốn ngõ vào,
ngõ vào nào có đánh dấu chéo thì một ngõ vào của cổng and sẽ nối với tín
hiệu đó.
D C B A
0
1
2
3
4
5
6
7
8
9
a b c d e f g
Hình 3-21: Sơ đồ mạch giải mã Led 7 đoạn loại anode chung.

Trong sơ đồ mạch thì 2 tổ hợp số 8 không sử dụng có thể bỏ.
V. BÀI TẬP
Câu 3-1: Mạch giải mã n đường sang m đường có
(a) Ngõ vào tích cực mức 0
(b) Ngõ vào tích cực mức 1
(c) Ngõ vào là số nhị phân
(d) Ngõ vào không phải là số nhị phân
Câu 3-2: Mạch giải mã n đường sang m đường, ứng với 1 trạng thái ngõ vào thì:
(a) Có 1 ngõ ra tích cực
(b) Có 3 ngõ ra tích cực
(c) Có 2 ngõ ra tích cực
(d) Không có ngõ ra nào tích cực
98
Câu 3-3: Mạch giải mã x đường sang y đường thì quan hệ giữa x và y là:
(a) x  2 y (b) x  y 2 (c) y  2 x (d) y  x 2
Câu 3-4: Mạch giải mã có 3 ngõ vào A, B, C và có 8 ngõ ra, phương trình
ngõ ra thứ 5 là:
(a) O5  CBA (b) O5  CB A (c) O5  C B A (d) O5  C BA
Câu 3-5: Mạch giải mã có 3 ngõ vào A, B, C và có 8 ngõ ra, phương trình
ngõ ra thứ 2 là:
(a) O2  CBA (b) O2  CB A (c) O2  C B A (d)
O2  C BA
Câu 3-6: Mạch mã hóa m đường sang n đường thì:
(a) Có 1 ngõ vào tích cực (b) Có 3 ngõ vào tích cực
(c) Có 2 ngõ vào tích cực (d) Có 4 ngõ vào tích cực
Câu 3-7: Mạch mã hóa m đường sang n đường thì:
(a) Số ngõ vào ít hơn số ngõ ra
(b) Số ngõ vào bằng số ngõ ra
(c) Số ngõ vào nhiều hơn số ngõ ra
(d) Số ngõ vào bằng số ngõ ra cộng 1
Câu 3-8: Mạch giải mã n đường sang m đường thì:
(a) Số ngõ vào ít hơn số ngõ ra
(b) Số ngõ vào bằng số ngõ ra
(c) Số ngõ vào nhiều hơn số ngõ ra
(d) Số ngõ vào bằng số ngõ ra cộng 1
Câu 3-9: Ngõ vào của mạch giải mã 7 đoạn hiển thị số thập phân là:
(a) Số nhị phân (b) Số hex (c) Mã BCD (d) Số thập phân
Câu 3-10: Led 7 đoạn anode chung có mã 7 đoạn của số 0 là:
(a) 1000000B (b) 0000000B (c) 1111000B (d) 1111001B
Câu 3-11: Led 7 đoạn anode chung có mã 7 đoạn của số 1 là:
(a) 1000000B (b) 0000000B (c) 1111000B (d) 1111001B
99
Câu 3-12: Led 7 đoạn anode chung khi sử dụng thì chân chung Anode:
(a) Thường nối với GND
(b) Bỏ trống
(c) Thường nối với nguồn dương Vcc
(d) Thường nối với ngõ ra của mạch giải mã
Câu 3-13: Led 7 đoạn cathode chung khi sử dụng thì chân chung cathode:
(a) Thường nối với GND
(b) Bỏ trống
(c) Thường nối với nguồn dương Vcc
(d) Thường nối với ngõ ra của mạch giải mã
2. BÀI TẬP PHẦN MẠCH MÃ HÓA

Bài tập 3-1: Hãy thiết kế mạch mã hoá 8 đường sang 3 đường với ngõ vào
tích cực mức cao.
tích cực mức thấp.
tích cực mức thấp.
3. BÀI TẬP PHẦN MẠCH GIẢI MÃ

Bài tập 3-6: Hãy thiết kế mạch giải mã 3 sang 8 với ngõ ra tích cực mức cao.
Bài tập 3-7: Hãy thiết kế mạch giải mã 3 sang 8 với ngõ ra tích cực mức
cao, có E1.
cao, có E1 và E 2 .
thấp, có E1 và E 2 .
Bài tập 3-10: Hãy thiết kế mạch giải mã 4 sang 16 với ngõ ra tích cực mức cao.
100
cao, có E1.
cao, có E1 và E 2 .
thấp, có E1 và E 2 .
4. BÀI TẬP PHẦN MẠCH GIẢI MÃ LED 7 ĐOẠN

Bài tập 3-14: Hãy thiết kế mạch giải mã số BCD sang mã 7 đoạn cho led
cathode chung.
Bài tập 3-15: Hãy thiết kế mạch giải mã số nhị phân 16 trạng thái sang mã
7 đoạn hiển thị số hex từ 0 đến 9 và A, b, C, d, E, F cho led
anode chung.
Bài tập 3-16: Hãy thiết kế mạch giải mã số nhị phân 16 trạng thái sang mã
7 đoạn hiển thị số hex từ 0 đến 9 và A, b, C, d, E, F cho led
cathode chung.
Bài tập 3-17: Hãy thiết kế mạch giải mã số nhị phân 3 bit CBA sang mã 7
đoạn hiển thị các số từ 0 đến 7 tương ứng với 8 trạng thái cho
led cathode chung.
Bài tập 3-18: Hãy thiết kế mạch giải mã số nhị phân 3 bit CBA sang mã 7
đoạn hiển thị các số từ 1 đến 8 tương ứng với 8 trạng thái cho
led anode chung.
Bài tập 3-19: Hãy khảo sát IC mã hóa 74LS147 và 74LS148.
Bài tập 3-20: Hãy khảo sát IC giải mã 74LS139 và 74LS138.
101
102
Chƣơng 4
MẠCH ĐA HỢP – GIẢI ĐA HỢP
MẠCH SO SÁNH – KIỂM TRA CHẴN LẺ
103
 GIỚI THIỆU
 MẠCH ĐA HỢP
 Khảo sát mạch đa hợp 2 kênh ngõ vào
 Khảo sát mạch đa hợp 4 kênh ngõ vào
 MẠCH GIẢI ĐA HỢP
 Khảo sát mạch giải đa hợp 2 kênh ra
 Khảo sát mạch giải đa hợp 4 kênh ngõ ra
 GHÉP CÁC MẠCH GIẢI, ĐA HỢP
 Yêu cầu số 1
 Yêu cầu số 2
 MẠCH SO SÁNH
 Khảo sát mạch so sánh hai số nhị phân 2 bit
 Khảo sát mạch so sánh hai số nhị phân 2 bit có chức năng mở rộng
 KIỂM TRA CHẴN LẺ - PARITY
 Máy phát (máy tính) tạo bit kiểm tra chẵn
 Máy thu (modem hoặc máy in) tạo bit kiểm tra chẵn
 BÀI TẬP
104
I. GIỚI THIỆU
Chương này trình bày các mạch đa hợp, giải đa hợp, phương pháp
ghép các mạch giải mã, mã hóa, đa hợp và giải đa hợp, mạch so sánh hai số nhị
phân và mạch kiểm tra chẵn lẻ trong truyền dữ liệu song song hay nối tiếp.
Sau khi kết thúc chương này, các bạn có thể biết:
̶ Nguyên lý hoạt động cơ bản của mạch đa hợp và giải đa hợp.
̶ Nguyên lý kết nối để mở rộng mạch giải mã, mạch mã hóa, mạch đa
hợp và giải đa hợp.
̶ Nguyên lý hoạt động cơ bản của mạch so sánh hai số nhị phân.
̶ Nguyên lý xây dựng mạch kiểm tra chẵn hoặc kiểm tra lẻ cho các hệ
thống truyền dữ liệu.
II. MẠCH ĐA HỢP (MULTIPLEXER)

Mạch đa hợp hay còn gọi là mạch dồn kênh – mạch có m kênh ngõ
vào nhưng chỉ có một kênh ngõ ra và có n tín hiệu điều khiển chọn kênh.
Mối quan hệ giữa m và n như sau: 2 n  m . Sơ đồ khối của mạch đa
hợp như hình 4-1:
I0
Có m kênh vào
Có 1 kênh ra
I1
I2 O
I3
Im-1
Sn-1 S1 S0
Có n tín hiệu chọn kênh

Hình 4-1: Sơ đồ khối mạch đa hợp.
Mạch đa hợp thường được sử dụng trong truyền dữ liệu số để giảm
bớt số lượng kênh truyền có nghĩa là thay vì dùng 8 đường dây để truyền tín
hiệu của 8 kênh thì chúng ta chỉ cần dùng 1 đường dây thì có thể truyền
được dữ liệu của 8 kênh và đó chính là ưu điểm của hệ thống, khuyết điểm
105
của hệ thống là khi truyền dữ liệu của kênh này thì sẽ không truyền dữ liệu
của kênh khác và tốc độ truyền chậm.
 Nếu m = 2 thì n = 1 gọi là mạch đa hợp 2 kênh.
1. Khảo sát mạch đa hợp 2 kênh ngõ vào

Sơ đồ khối của mạch đa hợp 2 kênh số ngõ vào như hình 4-2:
Có 2 kênh vào
Có 1 kênh ra
I0
I0 0
O O
I1 I1 1
S
Có 1 tín hiệu chọn kênh S

Hình 4-2: Sơ đồ khối mạch đa hợp 2 kênh.
Bảng 4-1: Bảng trạng thái hoạt động của mạch đa hợp 2 kênh
Inputs output
I1 I0 S O
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Hệ thống có ba ngõ vào sẽ có tám trạng thái, khi S bằng 0 thì ngõ ra O
bằng trạng thái của I0, khi S bằng 1 thì ngõ ra O bằng trạng thái của I1.
106
Phương trình ngõ ra:

O  I1I 0 S  I1 I 0 S  I1I 0 S  I1I 0 S  I 0 S  I1S
Từ phương trình trên ta có thể viết ngắn gọn bảng trạng thái như bảng 4-2.
Bảng 4-2: Bảng trạng thái rút gọn:
Inputs output
I1 I0 S O
x I0 0 I0
I1 x 1 I1
Vẽ sơ đồ mạch đa hợp như hình 4-3:
I1 I0 S
Hình 4-3: Sơ đồ mạch đa hợp 2 kênh.
2. Khảo sát mạch đa hợp 4 kênh ngõ vào

Sơ đồ khối của mạch đa hợp 4 kênh số ngõ vào như hình 4-4:
I0 I0 0
Có 4 kênh vào
Có 1 kênh ra
I1 I1
O 1
I2 O
I3 I2 2
S1 S0 I3 3
S1 S0
Có 2 tín hiệu chọn kênh
Hình 4-4: Sơ đồ khối mạch đa hợp 4 kênh.
107
Bảng 4-3: Bảng trạng thi hoạt động của mạch đa hợp 4 kênh:
Inputs output
I3 I2 I1 I0 S1 S0 O
x x x I0 0 0 I0
x x I1 x 0 1 I1
x I2 x x 1 0 I2
I3 x x x 1 1 I3
Nhận xét: Ngõ ra O sẽ chuyển kênh I0 khi S1S0 = 00
Ngõ ra O sẽ chuyển kênh I1 khi S1S0 = 01
Nên phương trình các ngõ ra:
O  I 0 S1 S0  I1 S1S0  I 2 S1 S0  I3S1S0
Vẽ sơ đồ mạch giải mã từ phương trình trên như hình 4-5:
I3 I2 I1 I0 S1 S0
Hình 4-5. Sơ đồ mạch đa hợp 4 kênh.
III. MẠCH GIẢI ĐA HỢP (DEMULTIPLEXER)

Mạch giải đa hợp hay còn gọi là mạch phân kênh – mạch chỉ có 1
kênh ngõ vào nhưng có nhiều kênh ngõ ra và có n ngõ điều khiển chọn kênh
– ngược lại mạch đa hợp.
108
Mối quan hệ giữa m và n như sau: 2 n  m . Sơ đồ khối của mạch đa

hợp như hình 4-6:
O0
Có m kênh ra
Có 1 kênh vào I O1
O2
Om-1
Sn-1 S1 S0
Có n tín hiệu chọn kênh

Hình 4-6: Sơ đồ khối mạch giải đa hợp.
Nếu sử dụng mạch đa hợp để dồn kênh khi truyền đi xa thì ở bên nhận
phải dùng mạch giải đa hợp để phân kênh trở lại.
 Nếu m = 2 thì n = 1 gọi là mạch giải đa hợp 2 kênh.
1. Khảo sát mạch giải đa hợp 2 kênh ra

Sơ đồ khối của mạch giải đa hợp 2 kênh số ngõ vào như hình 4-7:
Có 1 kênh vào
Có 2 kênh ra
O0 0 O0
I O1 I
S 1 O1
Có 1 tín hiệu chọn kênh S

Hình 4-7: Sơ đồ khối giải mạch đa hợp 2 kênh.
109

Inputs outputs
I S O1 O0
I 0 0 I
I 1 I 0
Các phương trình ngõ ra:
O0  I S O1  IS
Vẽ sơ đồ mạch đa hợp như hình 4-8:
I S
O0
O1
Hình 4-8: Sơ đồ mạch giải đa hợp 2 kênh.
2. Khảo sát mạch giải đa hợp 4 kênh ngõ ra

Sơ đồ khối của mạch đa hợp 4 kênh ra như hình 4-9:
O0
Có 1 kênh vào
Có 4 kênh ra
I O1
O2 0 O0
O3 1 O1
I 2 O2
S1 S0 3 O3
Có 2 tín hiệu chọn kênh S1 S0
Hình 4-9: Sơ đồ khối giải mạch đa hợp 4 kênh ra.
110

Inputs outputs
I S1 S0 O3 O2 O1 O0
I 0 0 0 0 0 I
I 0 1 0 0 I 0
I 1 0 0 I 0 0
I 1 1 I 0 0 0
Nên phương trình các ngõ ra:
O0  I S1 S0 O1  I S1S0 O2  IS1 S0 O3  IS1S0
Vẽ sơ đồ mạch giải mã từ phương trình trên như hình 4-10:
I S1 S0
O0
O1
O2
O3
Hình 4-10. Sơ đồ mạch giải đa hợp 4 kênh.
IV. GHÉP CÁC MẠCH TỔ HỢP

Các mạch tổ hợp đã khảo sát thường được các nhà chế tạo tích hợp lại
thành IC, ví dụ như vi mạch giải mã 74LS139 gồm có hai mạch giải mã 2
sang 4, vi mạch giải mã 74LS138 thì có một mạch giải mã 3 sang 8, vi mạch
74LS154 thì có 1 mạch giải mã 4 sang 16, nhưng không có các vi mạch giải
mã nhiều tín hiệu hơn vì lý do chế tạo phức tạp trong khi đó có thể giải
quyết vấn đề bằng cách ghép các vi mạch lại với nhau.
Phần này sẽ trình bày các cách thức ghép các vi mạch tổ hợp lại với nhau.
111
1. Yêu cầu số 1
Hãy ghép hai mạch giải mã 2 sang 4 ngõ ra tích cực mức 1, có tín hiệu
cho phép E thành mạch giải mã 3 sang 8.
 Cách thực hiện:
Vẽ sơ đồ khối của hai mạch giải mã và mạch giải mã 3 sang 8 như hình 4-11:
Hai mạch giải mã 2 sang 4 có sơ đồ khối như hình bên trái – thêm vào
chỉ số A và B để phân biệt.
Ta có các phương trình ngõ ra của các mạch giải mã trong bảng 4-6.
Bảng 4-6: Các phương trình ngõ ra:
TT Mạch giải mã 2 sang 4 Mạch giải mã 3 sang 8
0 OA0  EA  IA1 IA0 O0  I 2 I1 I 0
1 OA1  EA  IA1IA0 O1  I 2 I1I 0
2 OA2  EA  IA1 IA0 O2  I 2 I1 I 0
3 OA3  EA  IA1IA0 O3  I 2 I 1I 0
4 OB0  EB  IB1 IB0 O4  I 2 I1 I 0
5 OB1  EB  IB1IB0 O5  I 2 I1I 0
6 OB2  EB  IB1 IB0 O6  I 2 I1 I 0
7 OB3  EB  IB1IB0 O7  I 2 I 1I 0
Do số lượng các tín hiệu vào bằng nhau – đều là 3 nên ta cho vế phải
và trái của các phương trình ngõ ra tương ứng bằng nhau thì suy ra được:
I 0  IA0  IB0 Nối chung 2 ngõ vào IA0 và IB0 thành tín hiệu I 0
I1  IA1  IB1 Nối chung 2 ngõ vào IA1 và IB1 thành tín hiệu I1
I 2  EA và I 2  EB Nối I 2 với EB , nối I 2 với EA qua cổng NOT
112
Mạch giải mã 2 sang 4 (A)
OA0 O0
IA0
OA1 O1
IA1
OA2 O2
EA I0
OA3 O3
I1
O4
I2
OB0
IB0 O5
OB1
IB1 O6
OB2
EB O7
OB3
Mạch giải mã 2 sang 4 (B) Mạch giải mã 3 sang 8 (A+B)
Hình 4-11: Sơ đồ khối các mạch giải mã.

Kết quả ghép mạch như hình 4-12:
I0 OA0 O0
IA0
I1 OA1 O1
IA1
I2 OA2 O2
EA
OA3 O3
OB0 O4
IB0
OB1 O5
IB1
OB2 O6
EB
OB3 O7
Hình 4-12: Sơ đồ mạch ghép 2 mạch giải mã 2 sang 4.
113
Hãy ghép hai mạch giải mã 2 sang 4 ngõ ra tích cực mức 1 thành
mạch giải mã 3 sang 8.
Vẽ sơ đồ khối của hai mạch giải mã và mạch giải mã 3 sang 8 như hình 4-13:
Mạch giải mã 2 sang 4 (A)
OA0 O0
IA0
OA1 O1
IA1
OA2 O2
I0
OA3 O3
I1
O4
I2
OB0
IB0 O5
OB1
IB1 O6
OB2
O7
OB3
Mạch giải mã 2 sang 4 (B) Mạch giải mã 3 sang 8 (A+B)

Hình 4-13: Sơ đồ khối các mạch giải mã.
Ta có các phương trình ngõ ra của các mạch giải mã:
Bảng 4-7: Các phương trình ngõ ra:
0 OA0  IA1 IA0 O0  I 2 I1 I 0
1 OA1  IA1IA0 O1  I 2 I1I 0
2 OA2  IA1 IA0 O2  I 2 I1 I 0
114
3 OA3  IA1IA0 O3  I 2 I 1I 0
4 OB0  IB1 IB0 O4  I 2 I1 I 0
5 OB1  IB1IB0 O5  I 2 I1I 0
6 OB2  IB1 IB0 O6  I 2 I1 I 0
7 OB3  IB1IB0 O7  I 2 I 1I 0
So sánh các phương trình ta thấy mạch giải mã 2 sang 4 thiếu 1 tín
hiệu thay thế cho I 2 . Để thực hiện được thì ta tiến hành AND 4 tín hiệu ngõ
ra của mạch giải mã A với I 2 và AND 4 tín hiệu ngõ ra của mạch giải mã B
với I 2 . Kết quả như sau:
Bảng 4-8: Các phương trình ngõ ra sau khi thêm biến:
0 OA0  I 2  I 2  IA1 IA0 O0  I 2 I1 I 0
1 OA1  I 2  I 2  IA1IA0 O1  I 2 I1I 0
2 OA2  I 2  I 2  IA1 IA0 O2  I 2 I1 I 0
3 OA3  I 2  I 2  IA1IA0 O3  I 2 I 1I 0
4 OB0  I 2  I 2  IB1 IB0 O4  I 2 I1 I 0
5 OB1  I 2  I 2  IB1IB0 O5  I 2 I1I 0
6 OB2  I 2  I 2  IB1 IB0 O6  I 2 I1 I 0
7 OB3  I 2  I 2  IB1IB0 O7  I 2 I 1I 0
Cho vế phải và trái của các phương trình ngõ ra tương ứng bằng nhau
thì suy ra được:
I 0  IA0  IB0 Nối chung hai ngõ vào IA0 và IB0 thành tín hiệu I 0
I1  IA1  IB1 Nối chung hai ngõ vào IA1 và IB1 thành tín hiệu I1
115
O0  OA0  I 2 ; O1  OA1  I 2 ; O2  OA2  I 2 ; O3  OA3  I 2

O4  OB0  I 2 ; O5  OB1  I 2 ; O6  OB2  I 2 ; O7  OB3  I 2
Tiến hành ghép mạch như hình 4-14:
I0 OA0 O0
IA0
I1 OA1 O1
IA1
OA2 O2
OA3 O3
OB0 O4
IB0
OB1 O5
IB1
OB2 O6
OB3 O7
I2
Hình 4-14: Sơ đồ mạch ghép hai mạch giải mã 2 sang 4.
Hãy ghép hai mạch đa hợp 4 kênh có một tín hiệu cho phép E thành
mạch đa hợp 8 kênh.
Vẽ sơ đồ khối của hai mạch đa hợp 4 kênh và mạch đa hợp 8 kênh
như hình 4-15.
Hai mạch đa hợp 4 kênh có sơ đồ khối như hình bên trái – thêm vào
chỉ số A và B để phân biệt.
Ta có các phương trình ngõ ra của các mạch đa hợp 4 kênh:
116
Mạch đa hợp 4 kênh A:

OA  E A I A0 S A1 S A0  E A I A1 S A1S A0  E A I A 2 S A1 S A0  E A I A3 S A1S A0
Mạch đa hợp 4 kênh B:
OB  EB I B 0 S B1 S B 0  EB I B1 S B1S B 0  EB I B 2 S B1 S B 0  EB I B 3 S B1S B 0
Mạch đa hợp 8 kênh:
O  I 0 S2 S1 S0  I1 S2 S1S0  I 2 S2 S1 S0  I 3 S2 S1S0  I 4 S2 S1 S0  I 5 S2 S1S0  I 6 S2 S1 S0  I 7 S2 S1S0
IA0 I0
IA1 I1
IA2 OA
I2
IA3 I3
EA
SA1 SA0
IB0 I4
IB1 I5
IB2 OB
I6
IB3 I7
EB S
B1 SB0 S2 S1 S0
Hình 4-15: Sơ đồ khối các mạch đa hợp.

Nhận xét: phương trình ngõ ra mạch đa hợp 8 kênh bằng tổng hai
phương trình của mạch đa 4 kênh:
O  OA  OB
Vậy ngõ ra của mạch đa hợp 8 kênh bằng OR hai ngõ ra của hai mạch
đa hợp bốn kênh.
Các đại lượng tương ứng còn lại cho bằng nhau, ta được:
S0  S A0  S B0 , S1  S A1  S B1 , S 2  EB  E A
I 0  I A0 , I1  I A1 , I 2  I A2 , I 3  I A3 , I 4  I B 0 , I 5  I B1 , I 6  I B 2 , I 7  I B3
117
Tiến hành ghép mạch như hình 4-16:
I0 IA0
I1 IA1
OA
I2 IA2
I3 IA3
EA SA1 SA0
O
I4 IB0
I5 IB1
OB
I6 IB2
I7 IB3
EB SB1 SB0
S2 S1 S0
Hình 4-16: Sơ đồ mạch ghép 2 mạch đa hợp 4 kênh.
V. MẠCH SO SÁNH
Mạch so sánh hai số nhị phân A với B là so sánh về giá trị để biết các
trạng thái A lớn hơn B, A bằng B và A nhỏ hơn B.
1. Khảo sát mạch so sánh hai số nhị phân 2 bit

A1 A0
O(A>B)
O(A=B)
O(A<B)
B1 B0
Hình 4-17: Sơ đồ mạch so sánh hai số nhị phân 2 bit.
118
Bảng 4-9: Bảng trạng thái so sánh:

INPUTS OUTPUTS TP
A B
A1 A0 B1 B0 O(A>B) O(A=B) O(A<B)
0 0 0 0 1 0
0 0 0 1 1 1
0 0 1 0 1 2
0 0 1 1 1 3
0 1 0 0 1 4
0 1 0 1 1 5
0 1 1 0 1 6
0 1 1 1 1 7
1 0 0 0 1 8
1 0 0 1 1 9
1 0 1 0 1 10
1 0 1 1 1 11
1 1 0 0 1 12
1 1 0 1 1 13
1 1 1 0 1 14
1 1 1 1 1 15
Thiết lập các phương trình ngõ ra:

O( AB)  A1 A0 B1 B 0  A1 A0 B1 B 0  A1 A0 B1B0  A1 A0 B1 B 0  A1 A0 B1B 0  A1 A0 B1 B0   (4,8,9,12,13,14)
O( AB)  A1 A0 B1B0  A1 A0 B1 B0  A1 A0 B1B0  A1 A0 B1 B0  A1 A0 B1B0  A1 A0 B1B0   (1,2,3,6,7,11)
O( AB )  A1 A0 B1 B 0  A1 A0 B1B0  A1 A0 B1 B 0  A1 A0 B1B0   (0,5,10,15)
Tiến hành đơn giản dùng bìa Karnaugh như hình 4-18:
119
B1B0 B1B0 B1B0

00 01 11 10 00 01 11 10 00 01 11 10
0 1 3 2 0 1 3 2 0 1 3 2
00 00 1 1 1 00 1
4 5 7 6 4 5 7 6 4 5 7 6
01 1 01 1 1 01 1
A 1A 0
A 1A 0
A 1A 0
12 13 15 14 12 13 15 14 12 13 15 14
11 1 1 1 11 11 1
8 9 11 10 8 9 11 10 8 9 11 10
10 1 1 10 1 10 1
Hình 4-18: Bìa để đơn giản hàm.

O( AB )  A1 B1  A0 B1 B 0  A1 A0 B 0
O( AB )  A1B1 A1 A0 B 0  A0 B1B 0
O( AB)  A1 B1 ( A0 B0  A0 B0 )  A1B1( A0 B0  A0 B0 )  ( A1 B1  A1B1)( A0 B0  A0 B0 )  A1  B1 A0  B0   

Vẽ sơ đồ mạch từ phương trình như hình 4-19:
A1 A0 B1 B0
O(A>B)
O(A=B)
O(A<B)
Hình 4-19: Sơ đồ mạch so sánh hai số nhị phân 2 bit.
120
2. Khảo sát mạch so sánh hai số nhị phân 2 bit có chức năng mở rộng
Sơ đồ khối của mạch như hình 4-20(a). Trong sơ đồ có thêm ba ngõ
vào I(A>B), I(A=B), I(A<B) dùng để kết nối với tầng so sánh các bit có trọng số
cao, khi so sánh thì so sánh các bit có trọng số cao trước: nếu các bit có
trọng số cao đã xác định thì không cần so sánh các bit có trọng số thấp, nếu
các bit có trọng số cao bằng nhau thì mới tiến hành so sánh các bit có trọng
số thấp.
Hình 4-20(b) ghép hai mạch so sánh để có chức năng so sánh hai số nhị
phân 4 bit. Nếu muốn so sánh nhiều bit thì tiếp tục ghép thêm. Tầng so sánh
cao nhất phải nối các ngõ vào I(A>B)=0, I(A<B) =0, I(A=B)=1 để cho phép so sánh.
Y3 Y2 Y1 Y0
A1 A0 A1 A0 A1 A0
I(A>B) O(A>B) I(A>B) O(A>B) I(A>B) O(A>B)
I(A=B) O(A=B) VCC I(A=B) O(A=B) I(A=B) O(A=B)
I(A<B) O(A<B) I(A<B) O(A<B) I(A<B) O(A<B)
B1 B0 B1 B0 B1 B0
X3 X2 X1 X0
(a) (b)
Hình 4-20: Sơ đồ mạch so sánh hai số nhị phân 2 bit có thể mở rộng.
Bảng 4-10: Bảng trạng thái so sánh:
INPUTS OUTPUTS TP
I(A>B) I(A=B) I(A<B) A1 A0 B1 B0 O(A>B) O(A=B) O(A<B)
1 0 0 X X X X 1 0 0
0 0 1 X X X X 0 0 1
0 1 0 0 0 0 0 1 0
0 1 0 0 0 0 1 1 1
0 1 0 0 0 1 0 1 2
0 1 0 0 0 1 1 1 3
0 1 0 0 1 0 0 1 4
0 1 0 0 1 0 1 1 5
0 1 0 0 1 1 0 1 6
121
0 1 0 0 1 1 1 1 7
0 1 0 1 0 0 0 1 8
0 1 0 1 0 0 1 1 9
0 1 0 1 0 1 0 1 10
0 1 0 1 0 1 1 1 11
0 1 0 1 1 0 0 1 12
0 1 0 1 1 0 1 1 13
0 1 0 1 1 1 0 1 14
0 1 0 1 1 1 1 1 15
̶ Khi ngõ vào I(A>B) bằng 1 thì bất chấp các trạng thái của bit còn lại,
ngõ ra O(A>B) = 1
̶ Khi ngõ vào I(A<B) bằng 1 thì bất chấp các trạng thái của bit còn lại,
ngõ ra O(A<B) = 1
̶ Khi ngõ vào I(A=B) bằng 1 có nghĩa là các bit cao bằng nhau, giá trị so
sánh bây giờ phụ thuộc vào kết quả so sánh của các bit thấp.
Phương trình ngõ ra O( A B ) sẽ or thêm với ngõ vào I ( A B ) .
Phương trình ngõ ra O( AB ) sẽ or thêm với ngõ vào I ( A B ) .
Phương trình ngõ ra O( AB ) sẽ and thêm với ngõ vào I ( AB ) I ( AB ) I ( AB ) .
Phương trình các ngõ ra như sau
O( AB )  A1 B1  A0 B1 B 0  A1 A0 B 0  I ( AB )
O( AB )  A1B1 A1 A0 B 0  A0 B1 B 0  I ( AB )
    
O( AB )  A1  B1  A0  B0  I ( AB ) I ( AB ) I ( AB ) 
Vẽ sơ đồ mạch từ phương trình như hình 4-21.
122
I(A>B) I(A=B) I(A<B) A1 A0 B1 B0
O(A>B)
O(A=B)
O(A<B)
Hình 4-21: Sơ đồ mạch so sánh hai số nhị phân 2 bit có thể mở rộng.
VI. KIỂM TRA CHẴN LẺ - PARITY

Trong các hệ thống truyền dữ liệu số từ hệ thống này sang hệ thống
khác ví dụ từ máy tính xuống máy in có thể truyền ở dạng song - song và
nối tiếp như hình 4-22.
Trong quá trình truyền dữ liệu để kiểm tra dữ liệu truyền có đúng
hay không thì một phương pháp kiểm tra đơn giản là kiểm tra chẵn hoặc
lẻ (parity).
Số chẵn là tổng số bit 1 là số chẵn, ngược lại là số lẻ.
Phương pháp kiểm tra như sau: trong hệ thống truyền dữ liệu giả sử là
8 bit (d7 - d0) thì hệ thống sẽ dùng thêm 1 bit kiểm tra kí hiệu là P.
123
Nếu dùng phương pháp kiểm tra chẵn thì bit kiểm tra P cùng với 8 bit
tạo thành 1 số chẵn.
Nếu dùng phương pháp kiểm tra lẻ thì bit kiểm tra P cùng với 8 bit tạo
thành 1 số lẻ.
Cả hai hệ thống phát và thu đều sử dụng cùng một kiểu là kiểm tra
chẵn hoặc kiểm tra lẻ.
Nếu kiểm tra chẵn thì dữ liệu bên phát luôn là số chẵn và bên nhận
kiểm tra nếu là chẵn thì dữ liệu nhận về đúng, còn lẻ thì dữ liệu nhận về sai
và yêu cầu bên phát gởi lại.
Phương pháp này phát hiện số bit bị sai luôn là số lẻ, nếu số bit sai là
chẵn thì không phát hiện được.
Để đơn giản sẽ khảo sát hệ thống truyền dữ liệu 4 bit cùng với 1 bit
kiểm tra P là 5 bit có sơ đồ khối như hình 4-23, sử dụng kiểm tra chẵn.
d7 1
d6 0
d5 1
d4 1
Computer d3 0 Printer
d0 d1 d2 d3 d4 d5 d6 d7
1 0 1 1 0 0 1 0 d2 0
Computer t0 t1 t2 t3 t4 t5 t6 t7 Modem
d1 1
d0 0
t0 t1
(a) (b)
Hình 4-22: Sơ đồ khối các hệ thống truyền dữ liệu nối tiếp và song song.
E E
P 1
d3 0
Computer d2 0 Printer
d1 1
d0 0
t0 t1
Hình 4-23: Sơ đồ khối hệ thống truyền dữ liệu song song 4 bit có kiểm tra
chẵn.
124
Trong hệ thống có 4 bit dữ liệu d3 - d0, 1 bit kiểm tra chẵn P và hệ

thống thu là máy in sẽ có một tín hiệu báo lỗi (E: error) về hệ thống phát là
máy tính nếu dữ liệu truyền bị sai.
1. Máy phát (máy tính) tạo bit kiểm tra chẵn

Bảng 4-11: Lập bảng trạng thái
Inputs Output
D3 D2 D1 D0 P tp
0 0 0 0 0 0
0 0 0 1 1 1
0 0 1 0 1 2
0 0 1 1 0 3
0 1 0 0 1 4
0 1 0 1 0 5
0 1 1 0 0 6
0 1 1 1 1 7
1 0 0 0 1 8
1 0 0 1 0 9
1 0 1 0 0 10
1 0 1 1 1 11
1 1 0 0 0 12
1 1 0 1 1 13
1 1 1 0 1 14
1 1 1 1 0 15
Phương trình ngõ ra:
P  D3 D2 D1D0  D3 D2 D1 D0  D3 D2 D1 D0  D3 D2 D1D0  D3 D2 D1 D0  D3 D2 D1D0  D3 D2 D1D0  D3 D2 D1 D0
 D3 D2 ( D1  D0 )  D3 D2 ( D1  D0 )  D3 D2 ( D1  D0 )  D3 D2 ( D1  D0 )
 ( D1  D0 )(D3  D2 )  ( D1  D0 )(D3  D2 )  ( D1  D0 )  ( D3  D2 )
Sơ đồ mạch phát dùng kiểm tra chẵn như hình 4-24.
125
Khối lưu dữ liệu phát đi đồng thời đưa đến mạch kiểm tra tạo bit P
chẵn gởi cùng với 4 bit dữ liệu đến máy thu.
Tương tự nếu phát nhiều bit dữ liệu thì bit P chẵn sẽ được thực hiện
bằng cách XOR các bit dữ liệu lại với nhau, nếu dùng bit P lẻ thì sử dụng
cổng XOR.
Computer E
P 1
d3 0
d2 0
Lưu dữ
d1 1
liệu phát
đi d0 0
t0 t1
Mạch phát tạo bit kiểm tra chẵn
Hình 4-24: Sơ đồ mạch kiểm tra tạo bit P chẵn.
2. Máy thu (modem hoặc máy in) tạo bit kiểm tra chẵn
Bên máy thu có thể là máy in, modem, … sẽ tiến hành kiểm tra dữ
liệu nhận về cùng phương thức kiểm tra như bên phát nhưng bên thu sẽ
kiểm tra 4 bit dữ liệu cùng với bit P tạo thành số chẵn để tạo bit E(error) :
̶ Nếu dữ liệu là số chẵn - là dữ liệu đúng thì E bằng 0.
̶ Nếu dữ liệu là số lẻ - là dữ liệu sai thì E bằng 1 để báo cho bên phát
biết để yêu cầu gởi lại.
Lập bảng trạng thái: theo trình tự thì phải lập bảng trạng thái nhưng do
chúng có quy luật nên không cần lập bảng trạng thái mà vẫn viết được
phương trình ngõ ra E như sau:
E  ( D1  D0 )  ( D3  D2 )  P
126
Sơ đồ mạch thu dùng kiểm tra chẵn như hình 4-25.

Printer or modem
`
`
P 1
d3 0
d2 0 Lưu dữ
d1 1 liệu
nhận về
d0 0
t0 t1
Mạch thu có kiểm trachẵn
Hình 4-25: Sơ đồ mạch thu nhận dữ liệu có kiểm tra chẵn để báo lỗi.
VII. BÀI TẬP

1. BÀI TẬP TRẮC NGHIỆM
Câu 4-1: Mạch đa hợp là mạch
(a) Có n kênh vào, m kênh ra
(b) Có 1 kênh vào, m kênh ra
(c) Có m kênh vào, n kênh ra
(d) Có m kênh vào, 1 kênh ra
Câu 4-2: Mạch đa hợp 8 kênh sẽ có
(a) 1 kênh ra và 3 tín hiệu chọn kênh
(b)3 kênh ra và 3 tín hiệu chọn kênh
(c) 3 kênh ra và 1 tín hiệu chọn kênh
(d) 1 kênh ra và 1 tín hiệu chọn kênh
127

(b) 4 kênh ra và 4 tín hiệu chọn kênh
(b) 10 kênh ra và 10 tín hiệu chọn kênh
Câu 4-5: Mạch giải đa hợp là mạch
(a) Có n kênh vào, m kênh ra
(b) Có 1 kênh vào, m kênh ra
(c) Có m kênh vào, n kênh ra
(d) Có m kênh vào, 1 kênh ra
Câu 4-6: Mạch giải đa hợp 8 kênh sẽ có
(a) 1 kênh vào và 3 tín hiệu chọn kênh
(b) 3 kênh vào và 3 tín hiệu chọn kênh
(c) 3 kênh vào và 1 tín hiệu chọn kênh
(d) 1 kênh vào và 1 tín hiệu chọn kênh
Câu 4-7: Mạch giải đa hợp 16 kênh sẽ có
(a) 4 kênh vào và 1 tín hiệu chọn kênh
(b) 4 kênh vào và 4 tín hiệu chọn kênh
(c) 1 kênh vào và 4 tín hiệu chọn kênh
(d) 1 kênh vào và 1 tín hiệu chọn kênh
Câu 4-8: Sau khi ghép các mạch đa hợp sẽ
(a) Tăng số lượng ngõ ra
(b) Chỉ có một ngõ ra duy nhất
128
(c) Giảm số lượng ngõ ra

(d) Làm tăng gấp đôi số lượng ngõ ra
Câu 4-9: Sau khi ghép các mạch đa hợp sẽ
(a) Tăng số lượng kênh vào (b) Chỉ có 1 kênh vào duy nhất
(c) Giảm số lượng kênh vào (d) Số kênh vào không đổi
Câu 4-10: Sau khi ghép hai mạch đa hợp 4 kênh vào sẽ
(a) Làm tăng số lượng tín hiệu chọn kênh lên gấp đôi
(b) Làm giảm bớt 1 tín hiệu chọn kênh
(c) Làm tăng thêm 1 tín hiệu chọn kênh
(d) Làm tăng thêm hai tín hiệu chọn kênh
Câu 4-11: Sau khi ghép 4 mạch đa hợp 4 kênh vào sẽ
(a) Làm tăng số lượng tín hiệu chọn kênh lên gấp bốn
(b) Làm giảm bớt 1 tín hiệu chọn kênh
(c) Làm tăng thêm 1 tín hiệu chọn kênh
(d) Làm tăng thêm hai tín hiệu chọn kênh
Câu 4-12: Mạch phát dùng kiểm tra chẵn thì dữ liệu nào làm bit P bằng 1
(a) 10101100B (b) 11100111B (c) 11101111B (d) 10000001B
Câu 4-13: Mạch phát dùng kiểm tra lẻ thì dữ liệu nào làm bit P bằng 1
(a) 10101101B (b) 11100111B (c) 11101111B (d) 10010001B
Câu 4-14: Sau khi ghép 2 mạch giải mã 2 sang 4 sẽ
(a) Tăng thêm 1 ngõ vào (b) Tăng thêm 2 ngõ vào
(c) Giảm bớt 1 ngõ vào (d) Tăng thêm 3 ngõ vào
Câu 4-15: Sau khi ghép 2 mạch giải mã 2 sang 4 sẽ tạo thành
(a) Mạch giải mã 4 sang 8 (b) Mạch giải mã 3 sang 8
(c) Mạch giải mã 2 sang 8 (d) Mạch giải mã 8 sang 4
Câu 4-16: Sau khi ghép 2 mạch giải mã 2 sang 4 sẽ
(a) Tăng thêm 1 ngõ ra (b) Tăng thêm 2 ngõ ra
(c) Giảm bớt 1 ngõ ra (d) Tăng thêm 4 ngõ ra
129
Câu 4-17: Sau khi ghép 4 mạch giải mã 2 sang 4 sẽ tạo thành
(a) Mạch giải mã 4 sang 16 (b) Mạch giải mã 4 sang 8
(c) Mạch giải mã 8 sang 16 (d) Mạch giải mã 5 sang 16
2. BÀI TẬP
Bài tập 4-1: Hãy thiết kế mạch đa hợp 8 kênh vào.
Bài tập 4-2: Hãy thiết kế mạch đa hợp 4 kênh vào có một tín hiệu cho phép E.
Bài tập 4-3: Hãy thiết kế mạch đa hợp 4 kênh vào có hai tín hiệu cho phép
E1 và E 2 .
Bài tập 4-4: Hãy thiết kế mạch đa hợp 8 kênh vào có một tín hiệu cho phép E.
Bài tập 4-5: Hãy thiết kế mạch đa hợp 8 kênh vào có hai tín hiệu cho phép
E1 và E 2 .
Bài tập 4-6: Hãy thiết kế mạch giải đa hợp 8 kênh ra.
Bài tập 4-7: Hãy thiết kế mạch giải đa hợp 4 kênh ra có một tín hiệu cho phép E.
Bài tập 4-8: Hãy thiết kế mạch giải đa hợp 4 kênh ra có hai tín hiệu cho
phép E1 và E 2 .
Bài tập 4-9: Hãy thiết kế mạch giải đa hợp 8 kênh ra có một tín hiệu cho phép E.
Bài tập 4-10: Hãy thiết kế mạch giải đa hợp 8 kênh ra có hai tín hiệu cho
phép E1 và E 2 .
Bài tập 4-11: Hãy ghép hai mạch giải mã 2 sang 4 có hai tín hiệu cho phép E1
và E 2 để được mạch giải mã 3 sang 8. Ngõ ra tích cực mức 1.
Bài tập 4-12: Hãy ghép hai mạch giải mã 2 sang 4 có hai tín hiệu cho phép
E1 và E 2 để được mạch giải mã 3 sang 8 – có 1 tín hiệu cho
phép E. Ngõ ra tích cực mức 1.
Bài tập 4-13: Hãy ghép hai mạch giải mã 2 sang 4 có hai tín hiệu cho phép
E1 và E 2 để được mạch giải mã 3 sang 8 – có 1 tín hiệu cho
phép E . Ngõ ra tích cực mức 1.
Bài tập 4-14: Hãy ghép bốn mạch giải mã hai sang 4 có 2 tín hiệu cho phép
E để được mạch giải mã 4 sang 8. Ngõ ra tích cực mức 1.
Bài tập 4-15: Hãy ghép hai mạch đa hợp 4 kênh vào (không có tín hiệu cho
phép) thành mạch đa hợp 8 kênh.
130
Bài tập 4-16: Hãy ghép hai mạch đa hợp 8 kênh vào – có một tín hiệu cho
phép E thành mạch đa hợp 16 kênh.
Bài tập 4-17: Hãy ghép hai mạch giải đa hợp 4 kênh ra, có tín hiệu cho
phép E thành mạch giải đa hợp 8 kênh.
Bài tập 4-18: Hãy ghép hai mạch giải đa hợp 8 kênh ra, có tín hiệu cho
phép E thành mạch giải đa hợp 16 kênh.
Bài tập 4-19: Hãy khảo sát IC 74LS139 và tiến hành ghép hai mạch giải
mã 2 sang 4 thành mạch giải mã 3 sang 8.
Bài tập 4-20: Hãy khảo sát IC 74LS139 và tiến hành ghép hai mạch giải
mã 3 sang 8 thành mạch giải mã 4 sang 16.
Bài tập 4-21: Hãy dùng 4 IC 74LS138 và các cổng logic tiến hành ghép
bốn mạch giải mã 3 sang 8 thành mạch giải mã 5 sang 32.
Bài tập 4-22: Hãy dùng 4 IC 74LS138 và IC 74LS139 tiến hành ghép bốn
mạch giải mã 3 sang 8 thành mạch giải mã 5 sang 32.
Bài tập 4-23: Hãy thiết kế mạch so sánh hai số nhị phân 3 bit ABC và DEF.
Bài tập 4-24: Hãy thiết kế mạch phát - thu 4 bit dùng kiểm tra lẻ.
131
132
Chƣơng 5
MẠCH CỘNG TRỪ SỐ NHỊ PHÂN, BCD, HEX
 GIỚI THIỆU
 MẠCH CỘNG TRỪ NHÂN CHIA SỐ NHỊ PHÂN
 Mạch cộng số nhị phân không dấu
 Cộng số nhị phân có dấu
 Mạch trừ số nhị phân
 Mạch nhân hai số nhị phân
 Mạch chia hai số nhị phân
 CHUYỂN ĐỔI GIỮA SỐ NHỊ PHÂN VÀ SỐ BCD
 Phương pháp chia cho 10 lấy số dư
 Phương pháp dịch trái:
 Chuyển số BCD sang số nhị phân:
 CỘNG TRỪ SỐ THẬP LỤC PHÂN
 Cộng số thập lục phân
 Trừ số thập lục phân
 MẠCH CỘNG TRỪ SỐ BCD
 Cộng hai số BCD
 Mạch cộng hai số BCD
 Trừ hai số BCD
 BÀI TẬP
133
I. GIỚI THIỆU
Chương này trình bày nguyên lý cộng trừ nhân chia các số nhị phân
không dấu, cộng trừ số nhị phân có dấu, cộng trừ số BCD, cộng trừ số thập
lục phân.
Nguyên lý xây dựng mạch cộng bán phần, toàn phần, mạch cộng hai số
nhị phân 4 bit và nhiều bit, mạch cộng hai số BCD, mạch nhân hai số nhị phân.
̶ Biết nguyên lý cộng trừ nhân chia các số nhị phân không dấu.
̶ Biết phân biệt số nhị phân có dấu và số không dấu, giới hạn của chúng.
̶ Biết nguyên lý xây dựng các mạch cộng trừ nhân chia số nhị phân,
cộng trừ số BCD.
̶ Biết nguyên lý cộng trừ số thập lục phân.
II. MẠCH CỘNG TRỪ NHÂN CHIA SỐ NHỊ PHÂN

1. Mạch cộng số nhị phân không dấu
 Cộng số nhị phân
Ta có các trường hợp cộng các số nhị phân:
0+0=0 ghi 0 nhớ 0
0+1=1 ghi 1 nhớ 0
1 + 1 = 10 ghi 0 nhớ 1
1+1 + 1 = 11 ghi 1 nhớ 1
1+1+1 + 1 = 100 ghi 0 nhớ 10
1+1+1+1 + 1 = 101 ghi 1 nhớ 10
1+1+1+1+1+1 = 110 ghi 0 nhớ 11, tương tự mở rộng thêm.
Ví dụ 5-1: Cộng hai số nhị phân: 00111B + 01110B
Số nhớ 1 1 1 0
0 0 1 1 1 =4+2+1=7
+ 0 1 1 1 0 =8+4+2=14
Tổng 1 0 1 0 1 =16+4+1=21
134
Trong ví dụ này cộng hai số nhị phân 5 bit, kết quả cũng là số nhị phân 5 bit.
Số nhớ 1 1 1 1 0
1 0 1 1 1 =16+4+2+1=23
+ 0 1 1 1 0 =8+4+2=14
Tổng 1 0 0 1 0 1 =32+4+1=37
Số nhớ 1 1 1 1 1
1 0 1 1 1 =16+4+2+1=23
+ 1 1 0 1 1 =16+8+2+1=27
Tổng 1 1 0 0 1 0 =32+16+2=50
Trong hai ví dụ 5-2 và 5-3 phép cộng hai số nhị phân 5 bit, kết quả là
6 bit - phép toán này bị tràn.
Tổng quát cộng hai số nhị phân: X3X2X1X0 + Y3Y2Y1Y0 như sau:
Số nhớ C3 C2 C1 C0
X3 X2 X1 X0
+ Y3 Y2 Y1 Y0
Tổng C3 S3 S2 S1 S0
Khi thực hiện phép cộng các bit từ phải sang trái thì:
Bit X0 cộng với Y0 cho ra kết quả là S0 và số tràn là C0 - hay cộng 1
bit với 1 bit cho ra kết quả và số nhớ - mạch có chức năng này gọi là mạch
cộng bán phần Haft Adder - HA.
Từ bit thứ nhất trở đi thì luôn cộng 3 bit: gồm 2 bit dữ liệu cần cộng
và bit tràn của số trước cho ra kết quả và bit tràn mới - mạch có chức năng
này gọi là mạch cộng toàn phần Full Adder - FA.
 Mạch cộng hai số nhị phân 1 bit với 1 bit - còn gọi là mạch cộng bán phần
Sơ đồ khối:
135
X
C0
S
Y
Hình 5-1: Sơ đồ khối mạch cộng bán phần.

Phương trình của mạch cộng bán phần: C0 S  X  Y
Bảng 5-1: Lập bảng trạng thái mạch cộng bán phần:
Inputs output
Kết quả ghi Nhớ
X Y C0 S S CO
0 0 00 0 0
0 1 01 1 0
1 0 01 1 0
1 1 10 0 1
Các phương trình ngõ ra: S  XY  X Y  X  Y
C0  XY
Sơ đồ mạch cộng bán phần:
X Y
CO
Hình 5-2: Sơ đồ mạch cộng bán phần.
136
Mạch cộng nhị phân bán phần chỉ có thể cộng 1 bit với 1 bit không thể
ghép lại để cộng nhiều bit, để có thể ghép các mạch cộng để cộng nhiều bit
thì phải dùng mạch cộng toàn phần.
 Mạch cộng hai số nhị phân 1 bit với 1 bit với bit nhớ - còn gọi là
mạch cộng toàn phần
Khi thực hiện cộng hai số nhị phân thì từ bit thứ 1 trở đi luôn cộng 3
bit gồm 2 bit dữ liệu cộng, 1 bit tràn khi cộng 2 bit thứ 0, kết quả 2 bit gồm
bit kết quả và bit tràn sang để cộng với 2 bit thứ 2.
Sơ đồ khối mạch cộng toàn phần:
X
CI C0
S
Y
Hình 5-3: Sơ đồ khối mạch cộng toàn phần.

Phương trình của mạch cộng bán phần: C0 S  X  Y  CI
Bảng 5-2: Lập bảng trạng thái mạch cộng toàn phần:
Inputs Outputs
Kết quả ghi Nhớ
CI X Y COS S CO
0 0 0 00 0 0
0 0 1 01 1 0
0 1 0 01 1 0
0 1 1 10 0 1
1 0 0 01 1 0
1 0 1 10 0 1
1 1 0 10 0 1
1 1 1 11 1 1
137
Các phương trình ngõ ra

S  CI XY  CI X Y  CI X Y  CI XY  CI ( X  Y )  CI ( X  Y )  ( X  Y )  CI
CO  CI XY  CI XY  CI X Y  CI XY  XY  CI X  CI Y
Sơ đồ mạch cộng toàn phần:
CI X Y
CO
Hình 5-4: Sơ đồ mạch cộng toàn phần.

 Mạch cộng hai số nhị phân 4 bit với 4 bit
Sử dụng bốn mạch cộng nhị phân 1 bit có sơ đồ mạch như sau:
X3 X2 X1 X0
CO3 CI3 CO2 CI2 CO1 CI1 CO0 CI0
S3 Y3 S 2 Y2 S 1 Y1 S 0 Y0
Hình 5-5: Sơ đồ mạch cộng hai số nhị phân 4 bit.

Mạch được tích hợp thành khối như hình 5-6. Chú ý khi cộng thì bit
nhớ Ci phải nối GND để số nhớ ban đầu là 0.
X3 X2 X1 X0
CO CI
S3 S2 S1 S0 Y3 Y2 Y1 Y0
Hình 5-6: Sơ đồ khối mạch cộng hai số nhị phân 4 bit.
138
 Mạch cộng hai số nhị phân 8 bit với 8 bit

Sử dụng hai mạch cộng nhị phân 4 bit có sơ đồ mạch như hình 5-7.
Muốn cộng nhiều bit hơn thì cứ thế mắc nối tiếp các mạch cộng 4 bit.
X7 X6 X5 X4 X3 X2 X1 X0
CO CI CO CI
S7 S6 S5 S4 Y7 Y6 Y5 Y4 S3 S2 S1 S0 Y3 Y2 Y1 Y0
Hình 5-7: Sơ đồ khối mạch cộng hai số nhị phân 8 bit.
2. Cộng số nhị phân có dấu

Số nhị phân không dấu chỉ có giá trị thập phân nguyên dương, số có dấu
là số nguyên có phần âm và phần dương. Số có dấu với bit tận cùng bên trái
làm bit dấu S: nếu bit S = 0 thì đó là số dương, nếu bit S = 1 thì đó là số âm.
Khảo sát một số nhị phân 8 bit b7b6b5b4b3b2b1b0 để phân biệt số không
dấu và số có dấu:
Giá trị thập phân
Số nhị phân không b7 .128  b6 .64  b5 .32  b4 .16  b3 .8  b2 .4  b1.2  b0
dấu b7b6b5b4b3b2b1b0
Số nhị phân có dấu (Sb b5b4b3b26b.64

S ).6128 1b0  b5 .32  b4 .16  b3 .8  b2 .4  b1.2  b0
Tính toán các giá trị của số không dấu và có dấu:

Giá trị thập phân Nhận xét
Số nhị phân Số không dấu Số có dấu
00000000 0 0 Số dương có
00000001 1 +1 dấu trùng với
số không dấu
00001111 15 +15
… … ..
01111111 127 +127
10000000 128 -128 Số âm thì khác
139
10000001 129 -127

10000010 130 -126
… … …
11111111 255 -1
Với số nhị phân không dấu 8 bit thì giới hạn từ 0 đến 255, với số có
dấu thì giới hạn từ -128 đến +127. Với số nhị phân không dấu 9 bit thì giới
hạn từ 0 đến 511, với số có dấu thì giới hạn từ -256 đến +255.
 Cộng hai số dương có dấu - kết quả không bị tràn
Ví dụ 5-4: Cộng hai số dương có dấu 8 bit: 00101011B + 00111101B
Số nhớ 0 1 1 1 1 1 1
0 0 1 0 1 0 1 1 = 32+8+2+1 = 43
+ 0 0 1 1 1 1 0 1 = 32+16+8+4+1 = 61
Tổng 0 1 1 0 1 0 0 0 = 64+32+8 = 104
Trong ví dụ này cộng hai số có dấu 8 bit kết quả bằng 104 nhỏ hơn
giới hạn lớn nhất +127.
 Cộng hai số dương có dấu - kết quả bị tràn
Số nhớ 1 1 1 1 1 1 1
0 1 1 0 1 0 1 1 = 64+32+8+2+1 = 107
+ 0 0 1 1 1 1 0 1 = 32+16+8+4+1 = 61
Tổng 1 0 1 0 1 0 0 0 = - 128 +32+8 = - 88
Trong ví dụ này cộng hai số dương có dấu 8 bit kết quả là số âm - 88,
kết quả này không đúng vì kết quả lớn hơn giới hạn lớn nhất +127. Với ví
dụ này nếu muốn cộng có kết quả đúng thì hai số dương phải là số 9 bit - khi
đó giới hạn sẽ tăng lên +255.
Số nhớ 0 1 1 1 1 1 1 1
0 0 1 1 0 1 0 1 1 = 64+32+8+2+1 = 107
+ 0 0 0 1 1 1 1 0 1 = 32+16+8+4+1 = 61
140
Tổng 0 1 0 1 0 1 0 0 0 = 128 +32+8 = 168

 Cộng 1 số dương với 1 số âm nhỏ hơn - kết quả là số dương
Ví dụ 5-7: Cộng hai số có dấu 8 bit: 00101011B + 11101001B
Số nhớ 1 1 0 1 0 1 1
0 0 1 0 1 0 1 1 = 32+8+2+1 = 43
+ 1 1 1 0 1 0 0 1 = - 128+64+32+8+1 = - 23
Tổng 1 0 0 0 1 0 1 0 0 = 16+4 = 20
Khi cộng hai số có dấu thì cộng giống như số không dấu và bit tràn
(bit thứ 8) không có giá trị.
 Cộng 1 số dương với 1 số âm lớn hơn - kết quả là số âm
Số nhớ 0 0 0 0 0 1 1
0 0 1 0 1 0 1 1 = 32+8+2+1= 43
+ 1 1 0 0 0 0 0 1 = - 128+64+1= - 63
Tổng 1 1 1 0 1 1 0 0 = - 128+64+32+8+4= - 20
 Cộng hai số âm - kết quả là số âm - không bị tràn
Số nhớ 1 1 0 1 0 0 1
1 1 1 0 1 0 0 1 = - 128+64+32+8+1= - 23
+ 1 1 1 0 1 0 0 1 = - 128+64+32+8+1= - 23
Tổng 1 1 1 0 1 0 0 1 0 = - 128+64+16+2= - 46
 Cộng hai số âm - kết quả là số âm bị tràn
Ví dụ 5-10: Cộng hai số có dấu 8 bit: 10101111B+ 11001010B
Số nhớ 0 0 0 1 1 1 0
1 0 1 0 1 1 1 1 = - 128+32+8+4+2+1= - 81
+ 1 1 0 0 1 0 1 0 = -128+64+8+2= - 54
Tổng 1 0 1 1 1 1 0 0 1 = 64+32+16+8+1=121
141
Trong ví dụ này cộng hai số âm có dấu 8 bit kết quả là số dương 121,
kết quả này không đúng vì kết quả nhỏ hơn giới hạn nhỏ nhất -128. Với ví
dụ này nếu muốn cộng có kết quả đúng thì hai số dương phải là số 9 bit - khi
đó giới hạn sẽ tăng lên -256.
Kết luận: cộng hai số nhị phân có dấu thì cộng giống như hai số
nhị phân không dấu: nếu kết quả không tràn thì kết quả đúng, nếu bị
tràn thì kết quả sai cần phải tăng số bit.
Bit tràn của phép toán cộng hai số không dấu là carry (C), bit tràn của
số có dấu là Overflow (OV).
 Kiểu bù hai của số có dấu
Định nghĩa bù 1: bù 1 của 1 số nhị phân là nghịch đảo các bit trừ bit
dấu.
Định nghĩa bù 2: bù 2 của 1 số nhị phân bằng bù 1 cộng thêm với 1.
Ví dụ 5-11: Cho số nhị phân có dấu: -97
Số nhị phân có dấu 1 0 0 1 1 1 1 1 = - 128+16+8+4+2+1
- 97= = - 97
Bù 1 1 1 1 0 0 0 0 0
+ 1
Bù 2 1 1 1 0 0 0 0 1 = - 128+64+32+1= - 31
Kết quả bù 2 của số âm - 97 là -31 = -128 - (- 97).
Với số sau khi lấy bù 2 thì ta có thể tính giá trị thập phân như sau: bit
S quyết định dấu: S = 0 thì số dương, S = 1 thì số âm, giá trị của số là các bit
còn lại.
Với số bù 2 của ví dụ 11 là 11100001B thì số này là số âm, giá trị
1100001B = 64+32+1=97.
Với số có dấu nếu là số dương thì dễ tìm nhưng nếu là số âm thì từ số
dương ta lấy bù 2 sẽ được số âm.
Ví dụ 5-12: Tìm số có dấu +75:
Số nhị phân có dấu +75= 0 1 0 0 1 0 1 1 = 64+8+2+1=75
Ví dụ 5-13: Tìm số có dấu -75:
Số nhị phân có dấu 0 1 0 0 1 0 1 1 = 64+8+2+1=75
+75
142
Bù 1 1 0 1 1 0 1 0 0
+ 1
Bù 2 1 0 1 1 0 1 0 1 = - 128+32+16+5
= -75
Khi thực hiện phép toán cộng số có dấu ở dạng bù 2 thì số âm phải lấy
bù 2 để trở thành số có dấu theo quy định ở trên và khi đó cộng bình thường
giống như đã trình bày.
Ví dụ 5-14: Cộng hai số 85+ (-75):
Số nhị phân có dấu +85 0 1 0 1 0 1 0 1 = 64+16+4+1 = 85
Số nhị phân có dấu -75 1 1 0 0 1 0 1 1 =-( 64+8+2+1) = -75
Số -75 ở dạng bù 2 nên khi cộng phải lấy bù 2 của số âm - 75 rồi cộng
với 85
Số nhị phân có dấu 1 1 0 0 1 0 1 1 = - ( 64+8+2+1) = -75
-75
Bù 1 1 0 1 1 0 1 0 0
+ 1
Bù 2 1 0 1 1 0 1 0 1 = - 128+32+16+5= -75
Tiến hành cộng và bỏ đi bit tràn:
Số nhị phân có dấu 0 1 0 1 0 1 0 1 = 64+16+4+1 = 85
+85
Bù 2 của số -75 1 0 1 1 0 1 0 1 = - 128+32+16+5
= -75
Số nhớ 1 1 1 0 1 0 1
Kết quả = 1 0 0 0 0 1 0 1 0 = +10
Tóm tắt: số có dấu theo dạng chuẩn thì tiến hành cộng bình thường,
nếu bù 2 của số có dấu theo dạng chuẩn thì khi cộng thì phải lấy bù 2 để trở
lại số có dấu theo dạng chuẩn. Công dụng của bù 2 là dễ tìm số âm có dấu từ
số dương.
143
3. Mạch trừ số nhị phân

Ta có các trường hợp cộng các số nhị phân:
0-0=0 ghi 0 mượn 0
1-0=1 ghi 1 mượn 0
0 - 1 = 11 ghi 1 mượn 1
1-1=0 ghi 0 mượn 0
1 - 1 - 1 = 11 ghi 1 mượn 1
0 - 1 - 1 = 10 ghi 0 mượn 1
Ví dụ 5-15: Trừ hai số nhị phân với số lớn trừ cho số nhỏ hơn:
10111B – 01110B
1 0 1 1 1 =16+4+2+1 = 23
- 0 1 1 1 0 =8+4+2 =14
Số mượn 1 0 0 0
Kết quả 0 1 0 0 1 =8+1=9
Trong ví dụ này trừ hai số nhị phân 5 bit, kết quả cũng là số nhị phân
5 bit - không mượn.
Ví dụ 5-16: Trừ hai số nhị phân với số nhỏ trừ số lớn: 10111B –
11110B
1 0 1 1 1 =16+4+2+1 = 23
- 1 1 1 1 0 =16+8+4+2 = 30
Kết quả 1 1 1 0 0 1 =16+8+1 = 25
Trong ví dụ này trừ hai số nhị phân 5 bit, kết quả cũng là số nhị phân
6 bit - kết quả có mượn.
Số bị trừ là 23 trừ cho 30 nên thiếu 7, mượn 1 ở bit thứ 5 có giá trị
thập phân là 32 (32 = 25), sau khi trừ cho 7 nên còn lại là 25.
 Mạch trừ 2 số nhị phân 1 bit với 1 bit trừ cho bit mượn
144
Tương tự như mạch cộng thì sơ đồ khối mạch trừ như hình sau:
X
BI BO
S
Y
Hình 5-8: Sơ đồ khối mạch trừ.

Phương trình của mạch trừ: BO S  X  Y  BI
Bảng 5-3: Lập bảng trạng thái:
Inputs outputs
Kết quả ghi Mượn
X Y BI BOS S BO
0 0 0 00 0 0
0 0 1 11 1 1
0 1 0 11 1 1
0 1 1 10 0 1
1 0 0 01 1 0
1 0 1 00 0 0
1 1 0 00 0 0
1 1 1 11 1 1
Các phương trình ngõ ra:
S  BI X Y  BI XY  BI X Y  BI XY  BI ( X  Y )  BI ( X  Y )  ( X  Y )  BI
BO  BI X Y  BI XY  BI XY  BI XY  BI X  XY  BI Y
Sơ đồ mạch:
145
BI X Y
1 S
2
4 6 BO
Hình 5-9: Sơ đồ mạch trừ 1 bit cho 1 bit và trừ cho bit mượn.
 Mạch trừ hai số nhị phân 4 bit với 4 bit
Sử dụng bốn mạch trừ nhị phân 1 bit có sơ đồ mạch như sau:
X3 X2 X1 X0
BO3 BI3 BO2 BI2 BO1 BI1 BO0 BI0
S3 Y3 S 2 Y2 S 1 Y1 S 0 Y0
Hình 5-10: Sơ đồ mạch trừ 4 bit cho 4 bit.

Mạch được tích hợp thành khối như hình 5-11. Chú ý khi cộng thì bit
nhớ Bi phải nối GND để số mượn ban đầu là 0.
X3 X2 X1 X0
BO BI
S3 S2 S1 S0 Y3 Y2 Y1 Y0
Hình 5-11: Sơ đồ khối mạch trừ hai số nhị phân 4 bit.
146
4. Mạch nhân hai số nhị phân

 Nhân hai số nhị phân:
Ví dụ 5-17: Nhân hai số nhị phân: 0111B × 1110B
0 1 1 1 =4+2+1 = 7
× 1 1 1 0 =8+4+2 =14
0 0 0 0
0 1 1 1
0 1 1 1
0 1 1 1
Số nhớ 1 0 1
1
Kết quả 1 1 0 0 0 1 0 = 64+32+2=98
Trong ví dụ này phép toán nhân được thực hiện bằng con người, còn
mạch điện thực tế sẽ thực hiện phép toán nhân hai số của ví dụ trên theo
trình tự như sau:
0 1 1 1 =4+2+1 = 7
× 1 1 1 0 =8+4+2 =14
Tích thứ 0 0 0 0 0
+ 0 1 1 1
Tích thứ 1 0 1 1 1 0
+ 0 1 1 1
Tích thứ 2 1 0 1 0 1 0
+ 0 1 1 1
Kết quả 1 1 0 0 0 1 0 = 64+32+2=98
Phép toán nhân a×b được thực hiện bằng cách cộng dồn a+a+ … cộng
b lần a với a. Phần tiếp theo sẽ thực hiện chi tiết.
 Mạch điện nhân hai số nhị phân:
̶ Mạch nhân hai số nhị phân 2 bit m1m0 với 2 bit q1q0 kết quả là số nhị
phân 4 bit Z3Z2Z1Z0.
147
Thiết lập trình tự cộng theo bảng 5-4:

m1 m0
× q1 q0
Tích thứ 0 q0m1 q0m0
Tích thứ 1 q1m1 q1m0
Số tràn C02 C01
Tổng 2 tích q1m1+ C01 q0m1+ q1m0 q0m0
Ký hiệu Z3 Z2 Z1 Z0
Ta tiến hành nhân và được hai tích: tích thứ 0 cho biến q0, tích thứ 1
cho biến q1.
Cộng hai tích với nhau: tích q0m0 không được cộng với bất kỳ tích nào
khác nên tổng cũng là chính nó và kí hiệu là Z0.
Tích q0m1 cộng với q1m0, kết quả kí hiệu là Z1, số tràn là C01 được
chuyển sang cột kế.
Tích q1m1 cộng với số tràn C01, kết quả kí hiệu là Z2, số tràn là C02
được chuyển sang cột kế và đó chính là kết quả Z3.
Sơ đồ mạch cộng như hình 5-12:
q1m1 q0m1 q1m0 m0 q0
C02 CI C01
S2 S1
q0m0
FA2 FA1
Z3 Z2 Z1 Z0
Hình 5-12: Sơ đồ mạch nhân hai số nhị phân 2 bit với 2 bit.
Tích Z0 = q0m0 sử dụng cổng And để and hai tín hiệu, tương tự cho các
tích khác, để cho gọn nên không vẽ cổng And cho các tích khác. Trong mạch
có sử dụng hai mạch cộng toàn phần thứ nhất và thứ hai để cộng các tích.
̶ Mạch nhân hai số nhị phân 3 bit m2m1m0 với q2q1q0 kết quả là số nhị
phân 6 bit Z5Z4Z3Z2Z1Z0.
Thiết lập trình tự cộng theo bảng 5-5:
148
m2 m1 m0
× q2 q1 q0
Tích thứ q0m2 q0m1 q0m0
0
Tích thứ + q1m2 q1m1 q1m0
nhất
Số tràn C03 C02 C01
Tổng hai q1m2+ C02 q0m2+ q0m1+ q0m0
tích q1m1+ C01 q1m0
Ký hiệu X2 X1 X0
Tích thứ + q2m2 q2m1 q2m0
ba
Số tràn C13 C12 C11
Tổng ba C13 X2+ q2m2+ X1+ q2m1+ X0+ q2m0
tích C12 C11
Kết quả Z5 Z4 Z3 Z2 Z1 Z0
Ta tiến hành nhân và được hai tích: tích thứ 0 cho biến q0, tích thứ
nhất cho biến q1.
Cộng hai tích với nhau: tích q0m0 không được cộng với bất kỳ tích nào
khác nên tổng cũng là chính nó và kí hiệu là Z0.
Tích q0m1 cộng với q1m0, kết quả kí hiệu là Z1, số tràn là C01 được
chuyển sang cột kế.
Tích q1m1 cộng với q0m2 và số tràn C01, kết quả kí hiệu là X0, số tràn
là C02 được chuyển sang cột kế. Chú ý: dùng kí hiệu khác Z để cho biết tích
này còn cộng tiếp.
Tích q1m2 cộng với số tràn là C02, kết quả kí hiệu là X1, số tràn là C03
được chuyển sang cột kế và kí hiệu là X2.
Tiến hành nhân để được tích thứ ba cho biến q2 và tiến hành cộng
tương tự.
Sơ đồ mạch cộng như hình 5-13:
149
q1m2 q0m2 q1m1 q0m1 q1m0 q0m0
C03 CI C02 CI C01

S03 S02 S01
q2m2 X q2m1 X1 q2m0 X0

2
C13 CI C12 CI C11

S03 S02 S01
Z5 Z4 Z3 Z2 Z1 Z0
Hình 5-13: Sơ đồ mạch nhân hai số nhị phân 3 bit với 3 bit.
̶ Nhân hai số nhị phân 4 bit với 4 bit kết quả là số nhị phân 8 bit.
Xây dựng mạch điện thực hiện phép toán nhân hai số nhị phân 4 bit
m3m2m1m0 với q3q2q1q0 như sau:
m3 m2 m1 m0
× q3 q2 q1 q0
Tích q0m3 q0m2 q0m1 q0m0
thứ 0
Tích + q1m3 q1m2 q1m1 q1m0
thứ 1
Số C04 C03 C02 C01
tràn
Tổng C04 q1m3+ q0m3+ q0m2+ q0m1+ q0m0
2 tích C03 q1m2+ q1m1+ q1m0
C02 C01
Ký X3 X2 X1 X0
hiệu
thứ 3
Số C14 C13 C12 C11
tràn
150
Tổng C14 X3+ X2+ X1+ X0+

3 tích q2m3+ q2m2+ q2m1+ q2m0
C13 C12 C11
Ký Y4 Y3 Y2 Y1 Y0
hiệu
thứ 4
Số C24 C23 C22 C21
tràn
Tổng C24 Y4+ Y3+ Y2+ Y1+ Y0
4 tích q3m3+ q3m2+ q3m0+ q3m0
C23 C22 C21
Kết Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0
quả
Từ trình tự cộng ta có thể xây dựng lần lượt mạch điện tử số thực hiện
phép toán như sau:
Thực hiện tích thứ nhất: mạch điện thực hiện cộng các tích theo q0 với
các tích theo q1:
q1m3 0 q0m3 q1m2 q0m2 q1m1 q0m1 q1m0 q0m0
0
C04 CI C03 CI C02 CI C01 CI
S04 S03 S02 S01
X3 X2 X1 X0 Z1 Z0
Hình 5-14: Sơ đồ khối mạch cộng tích theo q0 với tích theo q1.
Trong hình trên, tích q0m0 được kí hiệu gọn hơn là Z0 – tích này
không còn cộng với bất kỳ tích nào khác. Tích q0m1 và q1m0 được cộng với
nhau và không có số nhớ nên cờ nhớ cho bằng 0, kết quả không cộng với
bất kỳ tích nào khác nên kí hiệu là Z1. Số nhớ được đưa sang mạch kế để
cộng với hai tích q0m2 và q1m1, cho ra kết quả kí hiệu là X0, số tràn được
đưa đến mạch cộng tiếp theo để cộng tiếp, tương tự cho các mạch cộng còn
lại – xem bước tiếp theo.
151

X3 0
S04 S03 S02 S01
q2m2 X3 q2m2 q2m1 q2m0

X2 X1 X0

0
S14 S13 S12 S11
Y4 Y3 Y2 Y1 Y0 Z1 Z0
Hình 5-15: Sơ đồ khối mạch cộng tích với tích theo q2.
Thực hiện tích thứ hai: mạch điện thực hiện cộng tích với các tích theo q2:
Thực hiện tích thứ ba: mạch điện thực hiện cộng tích với các tích theo
q3 - tích thứ ba chính là kết quả

X3 0
S04 S03 S02 S01
q2m2 X3 q2m2 X2 q2m1 X1 q2m0 X0
Y4 C14 CI C12 CI C12 CI C11 CI

0
S14 S13 S12 S11
q3m3 Y4 q3m2 q3m1 q3m0
Y3 Y2 Y1

0
S24 S23 S22 S21
Z7 Z6 Z5 Z4 Z3 Z2 Z1 Z0
Hình 5-16: Sơ đồ khối mạch cộng tích với tích theo q3.
5. Mạch chia hai số nhị phân

Ví dụ 5-18: Chia hai số nhị phân 11110101B cho 101B:
1 1 1 1 0 1 0 1 1 0 1
- 1 0 1 1 1 0 0 0 1
0 1 0 1
- 1 0 1
152
0 0 1 0 1
- 1 0 1
0
Vậy chia số nhị phân 11110101B cho 101B thì kết quả là 110001B
tương đương với số thập phân 245 chia cho 5 bằng 49.
Ví dụ 5-19: Chia hai số nhị phân 11111111B cho 1010B:
1 1 1 1 1 1 1 1 1 0 1 0
- 1 0 1 0 1 1 0 0 1 . 1
0 1 0 1 1
- 1 0 1 0
0 1 1 1 1
- 1 0 1 0
1 0 1 0
1 0 1 0
0
Vậy chia số nhị phân 11111111B cho 1010B thì kết quả là 11001.1B
tương đương với số thập phân 255 chia cho 10 bằng 25.5.
III. CHUYỂN ĐỔI GIỮA SỐ NHỊ PHÂN VÀ SỐ BCD

Trong quá trình xử lý, tính toán thì các mạch điện tử số dùng số nhị
phân nhưng thường hiển thị số thập phân. Để hiển thị số thập phân thì phải
chuyển số nhị phân thành mã BCD rồi gởi đến mạch giải mã số BCD sang
mã 7 đoạn để điều khiển led sáng số thập phân tương ứng.
Có hai phương pháp chuyển số nhị phân sang số BCD: là phương
pháp chia cho 10 lấy số dư và phương pháp dịch trái.
1. Phương pháp chia cho 10 lấy số dư

Để thực hiện phương pháp này thì ta phải biết số nhị phân cần chuyển
là bao nhiêu bit để dự đoán có bao nhiêu số BCD.
Với số nhị phân 8 bit thì giá trị thập phân lớn nhất là 255 - như vậy sẽ
có 3 số BCD: hàng đơn vị, hàng chục và hàng trăm. Khi chia cho 10 thì phải
thực hiện 2 lần chia: chia cho 10 lần thứ nhất sẽ được số dư - chính là số
153
BCD hàng đơn vị. Lấy kết quả chia cho 10 lần thứ hai sẽ được số dư chính
là số BCD hàng chục và kết quả là số BCD hàng trăm.
Ví dụ 5-20: Chuyển số nhị phân 11111111B sang số BCD:
Chia lần thứ nhất:
1 1 1 1 1 1 1 1 1 0 1 0
- 1 0 1 0 1 1 0 0 1
0 1 0 1 1
- 1 0 1 0
0 1 1 1 1
- 1 0 1 0
0 1 0 1
Số dư 0101B chính là BCD hàng đơn vị là số 5.
Chia lần thứ hai:
1 1 0 0 1 1 0 1 0
- 1 0 1 0 1 0
0 0 1 0 1
Số dư 0101B chính là BCD hàng chục là số 5 và kết quả là 0010B là
số 2.
Vậy số nhị phân 11111111B sau khi thực hiện thì ta được số BCD là
0010_0101_0101B - chính là 255.
Với số nhị phân 10 bit thì giá trị thập phân lớn nhất là 1023 - như vậy
sẽ có 4 số BCD: hàng đơn vị, hàng chục, hàng trăm và hàng ngàn. Khi chia
cho 10 thì phải thực hiện 3 lần chia: chia cho 10 lần thứ nhất sẽ được số dư -
chính là số BCD hàng đơn vị. Lấy kết quả chia cho 10 lần thứ hai sẽ được
số dư chính là số BCD hàng chục, lấy kết quả chia lần thứ ba được số dư
chính là BCD hàng trăm và kết quả là số BCD hàng ngàn.
2. Phương pháp dịch trái:

Nguyên lý: dịch số nhị phân cùng với các số BCD sang trái 1 bit, sau
mỗi lần dịch thì kiểm tra từng số BCD xem có lớn hơn hay bằng 5=0101B
hay không? Nếu nhỏ hơn thì giữ nguyên, nếu lớn hơn hay bằng 5v thì cộng
154
thêm với 3. Lặp lại cho đến khi dịch hết số nhị phân nhưng ở lần dịch bit
cuối cùng thì không cần kiểm tra số BCD có lớn hơn hay bằng 5.
Ví dụ 5-21: Chuyển số nhị phân 11111111B sang số BCD theo
phương pháp dịch:
Với số nhị phân 8 bit thì có 3 số BCD hàng trăm, chục và đơn vị.
Trình tự dịch được thực hiện theo bảng sau:
Bảng 5-4: Trình tự dịch
Trăm Chục Đơn vị Số nhị phân
0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Dịch 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
lần 1
Dịch 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
lần 2
Dịch 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
lần 3
Cộng 0 0 1 1
3
0 0 0 0 0 0 0 0 1 0 1 0 1 1 1 1 1
Dịch 0 0 0 0 0 0 0 1 0 1 0 1 1 1 1 1
lần 4
Cộng 0 0 1 1
3
0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 1
Dịch 0 0 0 0 0 0 1 1 0 0 0 1 1 1 1
lần 5
Dịch 0 0 0 0 0 1 1 0 0 0 1 1 1 1
lần 6
Cộng 0 0 1 1
3
0 0 0 0 1 0 0 1 0 0 1 1 1 1
Dịch 0 0 0 1 0 0 1 0 0 1 1 1 1
lần 7
155
Cộng 0 0 1 1
3
0 0 0 1 0 0 1 0 1 0 1 0 1
Dịch 0 0 1 0 0 1 0 1 0 1 0 1
lần 8
Vậy số nhị phân 11111111B sau khi thực hiện thì được số BCD là
0010.0101.0101B - chính là 255.
3. Chuyển số BCD sang số nhị phân
Nguyên lý: với số BCD là hai số gồm hàng chục và hàng đơn vị thì ta
tiến hành nhân hàng chục với 10 = 1010B rồi cộng với BCD hàng đơn vị.
Ví dụ 5-22: Chuyển số BCD 35 = 0011_0101B sang số nhị phân: thì
lấy hàng chục là 3 = 0011B nhân với 10:
1 0 1 0 =8+2 = 10
× 1 1 =2+1 =3
1 0 1 0
1 0 1 0
Kết quả 1 1 1 1 0 =16+8+4+2=30
+ 0 1 0 1
Kết quả 1 0 0 0 1 1 = 35
Vậy từ số BCD là 35 = 0011_0101B chuyển thành số nhị phân có giá
trị là 100011B.
IV. MẠCH CỘNG TRỪ SỐ THẬP LỤC PHÂN

1. Cộng số thập lục phân
Ví dụ 5-23: Cộng hai số hex: 5C57H + 67AFH
Ta tiến hành cộng như sau:
Số nhớ 1 1 1
Số hex1 5 C 5 7
Số hex2 + 6 7 A F
Kết quả C 4 0 6
156
Số thứ nhất: 7H + FH = 7 +15 = 22 =1×16 +6 = 16H ghi 6 nhớ 1

Số thứ hai: 5H + AH + 1= 5 +10 + 1 = 1×16 + 0 = 16 = 10H ghi 0 nhớ 1
Số thứ ba: CH + 7H + 1= 12 +7 + 1 = 20 = 1×16 + 4 = 14H ghi 4 nhớ 1
Số thứ tư: 5H + 6H + 1= 5 +6 + 1 = 12 = CH ghi C
Vậy 5C57H + 67AFH = C406H
Ví dụ 5-24: Cộng bốn số hex: 789AH + ABCDH + 67FEH + FECDH
Số nhớ 2 3 3
Số hex1 7 8 9 A
Số hex2 + A B C D
Số hex3 6 7 F E
Số hex4 F E C D
Kết quả 2 8 B 3 2
Số thứ nhất: AH + DH + EH + DH = 10 +13 + 14 + 13 = 50 = 3×16
+2 = 32H ghi 2 nhớ 3
Số thứ hai: 9H + CH + FH + CH +3 = 9 +12 + 15 + 12 +3 = 51 =
3×16 + 3 = 33H ghi 3 nhớ 3
Số thứ ba: 8H + BH + 7H + EH +3 = 8 +11 + 7 + 14 +3 = 43 = 2×16 +
11 = 2BH ghi B nhớ 2
Số thứ tư: 7+ AH + 6H + FH +2 = 7 +10 + 6 + 15 +2 = 40 = 2×16 + 8
= 28H ghi luôn 28H
Vậy cộng 4 số hex: 789AH + ABCDH + 67FEH + FECDH = 28B32H
2. Trừ số thập lục phân

Ví dụ 5-25: Trừ hai số hex: 7C57H - 67AFH
Ta tiến hành trừ như sau:
Số hex1 7 C 5 7
Số hex2 - 6 7 A F
Số mượn 0 1 1
Kết quả 1 4 A 8
157
Số thứ nhất: 7H - FH = 7 -15: không trừ được phải mượn 1 hàng kế là

16 cùng với 7 là 23 trừ cho 15 còn 8: ghi 8 mượn 1.
Số thứ hai: 5H - AH - 1 = 5 -10 - 1: không trừ được phải mượn 1 hàng
kế là 16 cùng với 5 là 21 trừ cho 11 còn 10 = AH: ghi A mượn 1.
Số thứ ba: CH - 7H - 1 = 12 -7 - 1: trừ được còn 4: ghi 4 mượn 0.
Số thứ tư: 7H - 6H = 1: trừ được còn 1: ghi 1.
Kết quả: 7C57H - 67AFH = 14A8H.
Ví dụ 5-26: Trừ hai số hex: 5C57H - 67AFH
Ta tiến hành trừ như sau:
Số hex1 5 C 5 7
Số hex2 - 6 7 A F
Số mượn 0 1 1
Kết quả 1 F 4 A 8
Kết quả: 5C57H - 67AFH = 1F4A8H – kết quả bị tràn là do số bị trừ
nhỏ hơn số trừ.
V. MẠCH CỘNG TRỪ SỐ BCD

1. Cộng hai số BCD
Ví dụ 5-27: Cộng hai số BCD1 + BCD2 = 4 + 5
Số nhớ = 1 0 0
Số BCD1 = 4 = 0 1 0 0
Số BCD2 = 5 = + 0 1 0 1
Kết quả =9= 1 0 0 1
Ví dụ 5-28: Cộng hai số BCD1 + BCD2 = 6 + 5 = 11
Số nhớ = 1 0 0
Số BCD1 =6= 0 1 1 0
Số BCD2 =5= + 0 1 0 1
158
Kết quả sai = 1 1 0 1 1

Kết quả này theo số BCD thì không đúng vì nằm trong vùng 6 trạng
thái bỏ. Để có kết quả đúng thì phải cộng thêm 6 = 0110b:
Số nhớ = 1 1 0
Kết quả sai 1 0 1 1
Cộng thêm =6= + 0 1 1 0
Kết quả đúng = 11= 1 0 0 0 1
Ví dụ 5-29: Cộng hai số BCD1 + BCD2 = 8 + 9 = 17
Số nhớ = 1 0 0 0
Số BCD1 =8= 1 0 0 0
Số BCD2 =9= + 1 0 0 1
Kết quả sai =11= 1 0 0 0 1
Kết quả này không đúng vì kết quả bị tràn.
Để có kết quả đúng thì phải cộng thêm 6 = 0110b:
Số nhớ 0 0 0 0
Kết quả sai = 11= 1 0 0 0 1
Cộng thêm =6= + 0 1 1 0
Kết quả đúng = 17= 1 0 1 1 1
Kết luận: Khi cộng một số BCD với một số BCD nếu kết quả lớn
hơn 9 hoặc bị tràn thì kết quả sai, phải cộng thêm 6 = 0110b để có kết
quả đúng. Nếu kết quả đúng thì giữ nguyên.
2. Xây dựng mạch cộng hai số BCD

Cộng hai số BCD1 và BCD2: X3X2X1X0 + Y3Y2Y1Y0 cho kết là:
CoP3P2P1P0
Nếu kết quả sai thì cộng thêm 6 = 0110b = V3V2V1V0
Nếu kết quả đúng thì không cộng hay cộng với 0 = 0000b= V3V2V1V0
Nhận xét: Hai số 6 và 0 thì các bit V3V0 luôn bằng 0 - xem như nối mass.
159
Hai bit V2V1 có cùng trạng thái 00 hoặc 11 - xem như nối chung với
nhau và đặt là V.
V có giá trị 00 hay 11 phụ thuộc vào kết quả CoP3P2P1P0: V=00 khi
kết quả cộng nhỏ hơn hay bằng 9 = 1001 và V = 11 khi kết quả lớn hơn 9 =
1001. Tìm quan hệ của V theo CoP3P2P1P0:
Lập bảng trạng thái cho các trạng thái kết quả lớn hơn 9 làm cho V
bằng 1:
inputs output
Thập phân Co P3 P2 P1 P0 V
10 0 1 0 1 0 1
11 0 1 0 1 1 1
12 0 1 1 0 0 1
13 0 1 1 0 1 1
14 0 1 1 1 0 1
15 0 1 1 1 1 1
16 1 0 0 0 0 1
17 1 0 0 0 1 1
18 1 0 0 1 0 1
Do giá trị 1 số BCD lớn nhất là 9 nên khi cộng 2 số BCD thì giới hạn
của kết quả lớn nhất là 18 - nên trong bảng trạng thái chỉ cần lập đến trạng
thái tương ứng với số thập phân là 18.
Nhận xét: khi cờ tràn CO bằng 1 thì kết quả chắc chắn lớn hơn 9 nên V
bằng 1 - không cần quan tâm đến các bit P3P2P1P0. Khi cờ tràn bằng 0 thì
quan tâm đến các bit còn lại P3P2P1P0.
Vậy ta có phương trình V như sau:
V  CO  P3 P2 P1 P0  P3 P2 P1P0  P3 P2 P1 P0  P3 P2 P1P0  P3 P2 P1 P0  P3 P2 P1P0
Đơn giản phương trình:
V  CO  P3 P2 P1  P3 P2 P1  P3 P2 P1  CO  P3 P1  P3 P2
Vậy sơ đồ mạch cộng haisố BCD như hình 4-17.
160
BCD1
X3 X2 X1 X0
CO CI
P3 P2 P1 P0 Y3 Y2 Y1 Y0
V
BCD2
`
P3 P2 P1 P0
CO CI
S 3 S 2 S 1 S0 V3 V2 V1 V0
KẾT QUẢ V
Hình 5-17: Sơ đồ khối mạch trừ 2 số BCD.
3. Trừ hai số BCD

Trừ hai số BCD thì tiến hành trừ như hai số nhị phân bình thường và
nếu kết quả đúng thì không cần hiệu chỉnh, nếu kết quả sai thì phải hiệu
chỉnh bằng cách trừ thêm cho 6.
Kết quả sai là rơi vào vùng 6 trạng thái bỏ hoặc bit mượn bằng 1.
Ví dụ 5-30: Trừ hai số BCD1 - BCD2 = 9 - 5
Số BCD1 = 9 = 1 0 0 1
Số BCD2 = 5 = - 0 1 0 1
Số mượn 1 0 0
Kết quả =4= 0 1 0 0
Ví dụ 5-31: Trừ hai số BCD1 - BCD2 = 14 - 9
Số BCD1 =14 = 0 0 0 1 0 1 0 0
Số BCD2 =9 = - 0 0 0 0 1 0 0 1
Kết quả sai = 0 0 0 0 1 0 1 1
161
Kết quả này rơi vào vùng 6 trạng thái bỏ nên để có kết quả đúng thì
phải trừ thêm cho 6 = 0110b.
Kết quả sai = 0 0 0 0 1 0 1 1
Trừ cho 6 = - 0 1 1 0
Kết quả đúng = 5 = 0 1 0 1
Ví dụ 5-32: Trừ 2 số BCD1 - BCD2 = 20 - 19
Số BCD1 = 20 = 0 0 1 0 0 0 0 0
Số BCD2 = 19 = - 0 0 0 1 1 0 0 1
Số mượn 1 1 1 1 1
Kết quả sai = 7 = 0 0 0 0 0 1 1 1
Kết quả này không rơi vào vùng 6 trạng thái bỏ nhưng lại phát sinh bit
mượn nên kết quả sai, để có kết quả đúng thì phải trừ thêm cho 6 = 0110b.
Kết quả sai =7= 0 0 0 0 0 1 1 1
Trừ cho 6 = - 0 1 1 0
Kết quả đúng =1 = 0 0 0 1
Ví dụ 5-33: Trừ 2 số BCD1 - BCD2 = 921 - 789
BCD Trăm Chục đơn vị
Số BCD1 =921= 1 0 0 1 0 0 1 0 0 0 0 1
Số BCD2 =789= - 0 1 1 1 1 0 0 0 1 0 0 1
Số mượn 1 1 1 1 0 0 1 1 0 0 0
Kết quả sai =198= 0 0 0 1 1 0 0 1 1 0 0 0
Kết quả này không rơi vào vùng 6 trạng thái bỏ nhưng lại phát sinh 2
bit mượn ở số BCD hàng đơn vị và BCD hàng chục nên kết quả sai, để có
kết quả đúng thì phải trừ hàng chục và hàng đơn vị cho 66 = 0110_0110b.
BCD Trăm Chục đơn vị
Kết quả sai =198= 0 0 0 1 1 0 0 1 1 0 0 0
Trừ cho = 66 = - 0 1 1 0 0 1 1 0
Kết quả đúng =132= 0 0 0 1 0 0 1 1 0 0 1 0
162
VI. BÀI TẬP

Câu 5-1: Cộng 2 số nhị phân 5 bit tràn khi tổng lớn hơn
(a) 16 (b) 32 (c) 15 (d) 31
Câu 5-2: Cộng 2 số nhị phân 8 bit tràn khi tổng lớn hơn
(a) 128 (b) 256 (c) 255 (d) 127
Câu 5-3: Mạch cộng bán phần có thể cộng
(a) 2 bit (b) 3 bit (c) 4 bit (d) 5 bit
Câu 5-4: Mạch cộng toàn phần có thể cộng
(a) 2 bit (b) 3 bit (c) 4 bit (d) 5 bit
Câu 5-5: Số nhị phân 9 bit không dấu có giới hạn
(a) 0 ÷ 256 (b) -256 ÷ +256 (c) 0 ÷ 512 (d) 0 ÷ 511
Câu 5-6: Số nhị phân 10 bit không dấu có giới hạn
(a) 0 ÷ 512 (b) -512 ÷ +512
(c) 0 ÷ 1023 (d) 0 ÷ 1024
Câu 5-7: Số nhị phân 9 bit có dấu có giới hạn
(a) -256 ÷ 255 (b) -256 ÷ +256
(c) 0 ÷ 512 (d) 0 ÷ 511
Câu 5-8: Số nhị phân 10 bit có dấu có giới hạn
(a) -511 ÷ 512 (b) -512 ÷ +511
(c) -1024 ÷ 1023 (d) -1023 ÷ 1024
Câu 5-9: Cộng hai số dương 8 bit bị tràn khi kết quả
(a) Lớn hơn 512 (b) Lớn hơn 128
(c) Lớn hơn 127 (d) Nhỏ hơn -128
Câu 5-10: Cộng hai số âm 8 bit bị tràn khi kết quả
(a) Lớn hơn 512 (b) Lớn hơn 128
(c) Lớn hơn 127 (d) Nhỏ hơn -128
Câu 5-11: Cộng hai số BCD cho kết quả không phải là số BCD khi
163
(a) Nhỏ hơn 9 (b) Lớn hơn 9

(c) Bằng 9 (d) Lớn hơn 10
2. BÀI TẬP
Bài tập 5-1: Hãy cộng các số nhị phân và kiểm tra lại bằng số thập phân
(a) 01110111B+01111110B
(b) 01110111B+11111110B
(c) 01110111B+11111110B+11001001B
(d) 01110111B+11111110B+11001001B+11101100B
Bài tập 5-2: Hãy trừ các số nhị phân và kiểm tra lại bằng số thập phân
(a) 11111010B-11001101B (b) 01111010B-11001101B
(c) 10000010B-11001101B (d) 00000000B-11111111B
Bài tập 5-3: Hãy nhân các số nhị phân và kiểm tra lại bằng số thập phân
(a) 10111B × 11110B (b) 11111B × 11111B
(c) 11111111B × 11111111B (d) 11111B × 10B
(e) 11111B × 100B (f) 11111B × 1000B
Bài tập 5-4: Hãy chia các số nhị phân và kiểm tra lại bằng số thập phân
(a) 1100111B / 101B (b) 11111000B / 111B
(c) 11111111B / 1111B (d) 100000000 × 1010B
Bài tập 5-5: Hãy cộng các số nhị phân có dấu và kiểm tra lại bằng số thập phân
(a) 00010111B + 01011110B (b) 01011111B + 01011110B
(c) 01011111B + 11011110B (d) 11011111B + 11011110B
Bài tập 5-6: Hãy cộng các số hex và kiểm tra lại bằng số thập phân
(a) ABCDH+4567H
(b) 7788H+AABBH+CCDDH+EEFFH
(c) ABCDH+4567H+789AH
(d) 8877H+9988H+AABCH+DDEFH
Bài tập 5-7: Hãy trừ các số hex và kiểm tra lại bằng số thập phân
(a) ABCDH-4567H (b) 7788H-AABBH
164
(c) ABCDH-789AH (d) 8877H-DDEFH

Bài tập 5-8: Hãy cộng các số BCD
(a) 123 + 456 (b) 678+987
(c) 789+789 (d) 999+999
Bài tập 5-9: Hãy trừ các số BCD
(a) 789 - 456 (b) 912-786
(c) 789 - 987 (d) 345-432
Bài tập 5-10: Xây dựng mạch điện thực hiện phép toán nhân 2 số nhị phân 3
bit m2m1m0 với q2q1q0.
Bài tập 5-11: Xây dựng mạch điện thực hiện phép toán nhân 2 số nhị phân 5
bit m4m3m2m1m0 với q4q3q2q1q0.
Bài tập 5-12: Hãy chuyển các số nhị phân sau sang số BCD bằng phương
pháp chia cho 10
(a) 11110000B (b) 1111000010B
(c) 111011101110B (d) 11110101110011B
Bài tập 5-13: Hãy chuyển các số nhị phân sau sang số BCD bằng phương
pháp dịch trái
(a) 11110000B (b) 1111000010B
(c) 111011101110B (d) 11110101110011B
Bài tập 5-14: Hãy chuyển các số BCD sang số nhị phân và kiểm tra bằng số
thập phân
(a) 01110100B (b) 1100010001B
(c) 011001111000B (d) 001101000101B
Bài tập 5-15: Hãy xây dựng mạch trừ 2 số BCD giống như mạch cộng 2 số
BCD.
Bài tập 5-16: Hãy tìm số có dấu có giá trị là:
(a) -50 (b) -100 (c) -200
(d) -300 (e) -600 (f) -1100
Bài tập 5-17: Hãy nhân các số hex và kiểm tra lại bằng số thập phân - ví dụ
2×5 = 10 = AH, 2×6=12=CH, 2×8=16=10H,
165
3×A=30=16+14=1DH, … áp dụng để nhân các số sau. (Cửu

chương là số thập phân, thập lục chương là để nhân các số hex).
(a) 23H × 23H (b) 7788H × 22H
(c) ABCDH × 45H (d) 8877H × 2345H
Bài tập 5-18: Hãy vẽ dạng sóng các ngõ ra của mạch cộng bán phần cho
trong hình 5-16
HA: HALF ADDER
1 1 0 1 0 0 X C0
0 1 0 1 0 1 Y S

Bài tập 5-19: Hãy vẽ dạng sóng các ngõ ra của mạch cộng toàn phần cho
trong hình 5-17
FA: FULL ADDER
1 1 1 1 0 0 0 0 CI C0
1 0 0 1 1 0 0 1 X
Y S
1 0 1 0 0 1 0 1

Bài tập 5-20: Hãy thiết kế mạch trừ bán phần.
Bài tập 5-21: Hãy vẽ dạng sóng các ngõ ra của mạch trừ toàn phần cho
trong hình 5-18
FS: FULL SUBTRACTOR
1 1 1 1 0 0 0 0 BI B0
0 0 1 1 1 1 0 0 X
Y S
0 1 0 1 1 0 1 0
166
Chƣơng 6
FLIP FLOP RS, JK, T, D
 GIỚI THIỆU
 FLIP FLOP RS
 Flip flop R'S' sử dụng cổng NAND
 Flip flop RS có tín hiệu điều khiển cho phép/cấm đổi trạng thái
 Flip flop RS hoạt động với xung CK
 FLIP FLOP JK
 Flip flop JK
 Flip flop JK có các tín hiệu không đồng bộ
 Các dạng khác của các tín hiệu không đồng bộ
 Thiết lập phương trình đặc tích cho Flip Flop JK
 FLIP FLOP T
 Flip flop T
 Phương trình đặc tính Flip flop T
 FLIP FLOP D
 Flip flop D
 Thiết lập phương trình đặc tính cho Flip flop D
 MẠCH CHỐT
 BÀI TẬP
S’ Q S Q S Q S Q
E CK CK
R’ Q R Q R Q R Q
PRE PRE PRE PRE

J Q J Q T Q T Q
CK CK CK CK
K Q K Q Q Q
CLR CLR CLR CLR
PRE PRE
D Q D Q
CK CK
Q Q
CLR CLR
167
I. GIỚI THIỆU
Ở các chương trước đã nghiên cứu các mạch tổ hợp, ở chương này
chúng ta sẽ nghiên cứu các flip flop thuộc mạch tuần tự - sequential logic.
Các thành phần cơ bản của mạch tuần tự là flip flop và mạch chốt. Flip flop
là thành phần cơ bản để xây dựng các mạch đếm, các thanh ghi, các hệ thống
điều khiển tuần tự và được sử dụng như bộ nhớ để lưu dữ liệu tạm thời.
Bài này sẽ khảo sát các loại flip flop gồm: flip flop RS, flip flop RS có
tín hiệu điều khiển, flip flop JK, flip flop T và flip flop D.
̶ Biết mạch điện, nguyên lý hoạt động, cách xây dựng bảng trạng thái
của các loại flip flop.
̶ Biết phương trình đặc tính của các flip flop.
̶ Biết mạch làm hẹp xung CK, mạch chốt.
II. FLIP FLOP RS

1. Flip flop R'S' sử dụng cổng NAND
Sơ đồ mạch flip flop:
S’ 1
Q
Q
R’ 2
Hình 6-1: Sơ đồ mạch FF R'S'.

Nhắc lại cổng NAND: ngõ ra bằng 1 khi chỉ cần 1 ngõ vào bằng 0,
ngõ ra bằng 0 khi tất cả các ngõ vào bằng 1.
 Lập bảng trạng thái:
Trường hợp 1 khi S ' 0 và R' 0 : thì bất chấp các ngõ vào còn lại sẽ
xác định được trạng thái ngõ ra là Q  1 và Q  1 - xem hình 6-2(a).
Trường hợp 2 khi S ' 0 và R' 1 : khi S ' 0 thì bất chấp ngõ vào còn
lại sẽ xác định được trạng thái ngõ ra là Q  1 . Q  1 hồi tiếp về cổng
NAND 2 cùng với R' 1 sẽ làm Q  0 - xem hình 6-2(b).
168
Trường hợp 3 khi S ' 1và R' 0 : khi R' 0 thì bất chấp ngõ vào còn
lại sẽ xác định được trạng thái ngõ ra là Q  1 . Q  1 hồi tiếp về cổng
NAND 1 cùng với S ' 1 sẽ làm Q  0 - xem hình 6-2(c).
S’=0 1 S’=0 1 S’=1 1

× Q=1 × Q=1 1 Q=0
× Q=1 1 Q=0 × Q=1

R’=0 2 R’=1 2 R’=0 2
(a) (b) (c)
Hình 6-2: Sơ đồ mạch FF cho từng trạng thái.
Trường hợp 4 khi S ' 1và R' 1 : ngõ ra cổng NAND phụ thuộc vào
ngõ còn lại nên không đủ cơ sở để xác định trạng thái các ngõ ra - xem hình
6-3(a). Để xác định ta cần lý luận như sau:
Giả sử trạng thái hai ngõ ra là Q  0 và Q  1 : khi Q  0 hồi tiếp về
cổng NAND2 sẽ làm Q  1 , Q  1 hồi tiếp về NAND1 cùng với S ' 1 sẽ
làm ngõ ra Q  0 - xem hình 6-3(b).

cổng NAND1 sẽ làm Q  1 , Q  1 hồi tiếp về NAND2 cùng với R' 1 sẽ
làm ngõ ra Q  0 - xem hình 6-3(c).
S’=1 1 S’=1 1 S’=1 1

? Q=? 1 Q=0 0 Q=1
? Q=? 0 Q=1 1 Q=0

R’=1 2 R’=1 2 R’=1 2
(a) (b) (c)
Hình 6-3: Sơ đồ mạch FF cho từng trạng thái lý luận.

Kết luận cho trường hợp thứ 4 là ngõ ra đang ở trạng thái nào thì giữ
nguyên trạng thái đó và do không biết mạch đang ở trạng thái nào nên ta kí
hiệu là Q0 và Q0 .
169
Bảng 6-1: Bảng trạng thái của flip flop R'S' như sau:
Inputs Outputs Trạng thái
S' R' Q Q
0 0 1 1 Sai so với quy định nên gọi là trạng thái cấm
0 1 1 0 Làm Q bằng 1 (Set Q)
1 0 0 1 Xóa Q (Reset Q)
1 1 Q0 Q0 Giữ nguyên trạng thái
Kí hiệu flip flop R'S' như hình 6-4
S’ Q
R’ Q
Hình 6-4: Kí hiệu của FFR'S'.

Trong kí hiệu flip flop thì các ngõ vào có vòng tròn có ý nghĩa là: bình
thường hai ngõ vào ở mức 1: nếu ngõ vào S' xuống mức 0 thì làm ngõ ra Q lên
1 nên gọi là Set Q, nếu ngõ vào R' xuống mức 0 thì sẽ xóa ngõ ra Q về 0 nên
gọi là reset Q. Hai ngõ vào được gọi là tích cực mức thấp hay tích cực mức 0.
Với flip flop R'S' thì ngõ ra sẽ thay đổi khi ngõ vào thay đổi và không có
tín hiệu để điều khiển cho phép/cấm đổi trạng thái. Tiếp theo chúng ta sẽ khảo
sát flip flop RS có thêm tín hiệu điều khiển cho phép/cấm thay đổi trạng thái.
2. Flip flop RS có tín hiệu điều khiển cho phép/cấm đổi trạng thái
Sơ đồ mạch flip flop như hình 6-5.
S S’
4
1
E Q
Q
2
3
R R’
Hình 6-5: Sơ đồ mạch FF RS.

Ta có các phương trình ngõ ra của cổng NAND3 và NAND4: S '  ES
và R'  ER
170
Trường hợp 1 khi E  0 : thì bất chấp các ngõ vào còn lại của cổng
Nand3 và Nand4 sẽ xác định được trạng thái ngõ ra là S ' 1 và R' 1 - xem
hình 6-6(a) và theo bảng trạng thái của flip flop R'S' thì ngõ ra giữ nguyên
trạng thái bất chấp sự thay đổi của hai tín hiệu ngõ vào là S và R. Trường
hợp này xem như không cho phép flip flop đổi trạng thái.
Trường hợp hai khi E  1 : thì trạng thái ngõ ra là S '  S và R'  R -
vậy từ S và R sẽ xác định được S' và R' và trạng thái ngõ ra xác định theo
bảng trạng thái của flip flop R'S' - xem hình 6-6(b).
S=× S’=1 S S’=S
4 4
1 1
E=0 Q=Q0 E=1 Q
Q=Q0 Q
2 2
3 3
R=× R’=1 R R’=R
(a) (b)

Bảng 6-2: Bảng trạng thái của flip flop RS như sau:
Inputs in Outputs Trạng thái
E S R S' R' Q Q
0 X X 1 1 Q0 Q0 Không cho phép đổi trạng thái
1 0 0 1 1 Q0 Q0 Giữ nguyên trạng thái
1 0 1 1 0 0 1 Xóa Q
1 1 0 0 1 1 0 Làm Q bằng 1
1 1 1 0 0 1 1 Cấm
Kí hiệu flip flop RS như hình 6-7
S Q
E
R Q
Hình 6-7: Kí hiệu của FFRS.
171
Flip flop RS cho phép thay đổi trạng thái khi tín hiệu E bằng 1 và cấm
khi E bằng 0 - dạng sóng của tín hiệu E như hình 6-8.
Cấm đổi trạng thái
Cho phép đổi trạng thái
Hình 6-8: Dạng sóng tín hiệu E.

Khi E bằng 1 thì FF thay đổi trạng thái nhưng số lần thay đổi trạng
thái không xác định được là bao nhiêu lần, thời gian E ở mức 1 càng dài thì
FF sẽ thay đổi càng nhiều. Để kiểm soát sự thay đổi của FF thì yêu cầu đặt
ra là mỗi một xung cho phép thì FF chỉ được phép thay đổi trạng thái 1 lần
cho dù tín hiệu cho phép E ở mức cho phép dài hay ngắn. Muốn FF đổi
trạng thái 10 lần thì cấp 10 xung cho tín hiệu E. Tín hiệu cho phép E còn
được gọi là tín hiệu xung đồng hồ - clock kí hiệu là CK hay CLK.
Giải pháp được đề ra là giảm thời gian của tín hiệu cho phép xuống
còn đủ cho FF đổi trạng thái 1 lần. Mạch có chức năng này được gọi là
mạch làm hẹp xung và có hai dạng mạch làm hẹp xung:
̶ Mạch làm hẹp xung cạnh lên.
̶ Mạch làm hẹp xung cạnh xuống.
 Mạch làm hẹp xung cạnh lên
Sơ đồ mạch như hình 6-9:
CK
CK’
CK
Hình 6-9: Mạch làm hẹp xung cạnh lên.

Dạng sóng các tín hiệu như hình 6-10:
CK
CK
CK’
Hình 6-10: Dạng sóng các tín hiệu.
172
Tín hiệu CK được đưa đến cổng And và cổng Not tạo ra tín hiệu
CK có thời gian trể hơn so với tín hiệu CK, cả hai tín hiệu đưa đến cổng
And và ngõ ra cổng And lên mức 1 khi cả hai tín hiệu vào cùng bằng 1, kết
quả ta được 1 xung CK ' có độ rộng bằng thời gian trể khoảng vài đến 20
nano giây đủ để FF đổi trạng thái 1 lần.
Do xung CK ' có độ rộng quá nhỏ so với xung CK nên chúng ta xem
FF đổi trạng thái vào thời điểm xuất hiện cạnh lên của xung CK.
CK
Hình 6-11: Dạng sóng CK làm FF đổi trạng thái khi có cạnh lên.
 Mạch làm hẹp xung cạnh xuống
Sơ đồ mạch như hình 6-12:
CK
CK’
CK
Hình 6-12: Mạch làm hẹp xung cạnh xuống.
Dạng sóng các tín hiệu như hình 6-13:
CK
CK Cho phép đổi trạng thái
CK’
Hình 6-13: Dạng sóng các tín hiệu.

Tín hiệu CK được đưa đến cổng Nor và cổng Not tạo ra tín hiệu
CK có thời gian trể hơn so với tín hiệu CK, cả hai tín hiệu đưa đến cổng Nor
và ngõ ra cổng Nor lên mức 1 khi cả hai tín hiệu vào cùng bằng 0, kết quả ta
được 1 xung CK ' có độ rộng bằng thời gian trể khoản vài đến 20 nano giây
đủ để FF đổi trạng thái 1lần.
173
Do xung CK ' có độ rộng quá nhỏ so với xung CK nên chúng ta xem
FF đổi trạng thái vào thời điểm xuất hiện cạnh xuống của xung CK.
CK
Hình 6-14: Dạng sóng CK làm FF đổi trạng thái khi có cạnh xuống.
Kí hiệu các mạch làm hẹp xung CK như hình 6-15:
CK CK’
Hình 6-15: Kí hiệu mạch làm hẹp xung.
3. Flip flop RS hoạt động với xung CK

S S’
4
1
Q
CK CK’
Q
2
3
R R’
Hình 6-16: Sơ đồ mạch FF RS với xung CK.

Do có 2 mạch làm hẹp xung CK nên cũng có 2 loại FFRS:
S Q S Q
CK CK
R Q R Q
(a) (b)
Hình 6-17: Kí hiệu FFRS: (a) CK tích cực cạnh lên, (b) CK tích cực cạnh xuống.
174
Bảng 6-3: Bảng trạng thái của flip flop RS với CK tích cực cạnh lên như
sau:
CK S R Q Q
0 X X Q0 Q0 Không cho phép đổi trạng thái
↑ 0 0 Q0 Q0 Giữ nguyên trạng thái
↑ 0 1 0 1 Xóa Q
↑ 1 0 1 0 Làm Q bằng 1
↑ 1 1 1 1 Cấm
Bảng 6-4: Bảng trạng thái của flip flop RS với CK tích cực cạnh xuống như
sau:
CK S R Q Q
↓ 0 0 Q0 Q0 Giữ nguyên trạng thái
↓ 0 1 0 1 Xóa Q
↓ 1 0 1 0 Làm Q bằng 1
↓ 1 1 1 1 Cấm
III. FLIP FLOP JK

1. Flip flop JK
J S’ Q
4
1
CK CK’
Q
2
3
K R’
Hình 6-18: Sơ đồ mạch FF JK.
175
 Lập bảng trạng thái FFJK:
Ta có các phương trình: S ' J .Q.CK R' K .Q.CK

Trường hợp 1 khi CK  0 : thì bất chấp các ngõ vào còn lại của cổng
NAND3 và Nand4 sẽ xác định được trạng thái ngõ ra là S ' 1 và R' 1 -
xem hình 6-19(a) và theo bảng trạng thái của flip flop R'S' thì ngõ ra giữ
nguyên trạng thái bất chấp sự thay đổi của 2 tín hiệu ngõ vào là J và K.
Trường hợp này xem như không cho phép flip flop đổi trạng thái.
Trường hợp hai khi có xung CK cạnh lên hoặc cạnh xuống hay xem
CK  1: thì trạng thái ngõ ra của NAND3 và NAND4 là: S ' J .Q và R' K .Q
Trường hợp (a) khi J  0 và K  0 : thì bất chấp các ngõ vào còn lại
sẽ xác định được trạng thái ngõ ra là S '  1 và R'  1 làm FF giữ nguyên
trạng thái - xem hình 6-19(b).
` `
J=× S’=1 J=0 S’=1

4 4
1 Q=Q0 1 Q=Q0
CK=0 CK’ CK=1 CK’
2 Q=Q0 2 Q=Q0
3 3
K=× R’=1 K=0 R’=1
(a) (b)
Hình 6-19: Trường hợp không cho phép FF.
Trường hợp (b) khi J  0 và K  1 : khi J  0 thì bất chấp ngõ vào
còn lại sẽ xác định được trạng thái ngõ ra NAND4 S '  1 . K  1 không đủ
dữ kiện để xác định trạng thái ngõ ra, cần phải lý luận:
cổng NAND2 sẽ làm Q  1 , Q  1 hồi tiếp về NAND1 cùng với S ' 1 sẽ
làm ngõ ra Q  0 - xem hình 6-20(a). Vậy ngõ ra là Q  0 và Q  1 .

cổng NAND3 sẽ làm R'  0 , làm ngõ ra Q  1 . Q  1 hồi tiếp về NAND1
cùng với S ' 1 sẽ làm ngõ ra Q  0 - xem hình 6-20(b). Vậy ngõ ra đã thay
đổi sang Q  0 và Q  1 .
Kết luận cho cả hai trường hợp là ngõ ra luôn chuyển sang trạng thái
Q  0 và Q  1 .
176
` `
J=0 S’=1 J=0 S’=1

4 4
1 Q=0 1 Q=1
1 1 0
0 1
2 Q=1 × 2 Q=0
3 3
K=1 R’=1 K=1 R’=0
0 1
(a) (b)
Trường hợp (c) khi J  1 và K  0 : cũng lý luận tương tự và kết quả
sau cùng là Q  1 và Q  0 .
Trường hợp (d) khi J  1 và K  1 : không đủ dữ kiện để xác định
trạng thái ngõ ra, cần phải lý luận:
cổng NAND3 sẽ làm R'  1 . Q  1 hồi tiếp về NAND4 cùng với J  1 sẽ
làm ngõ ra S '  0 . S '  0 làm ngõ ra Q  1 . Q  1 cùng với R'  1 làm ngõ
ra Q  0 . Vậy FF đã thay đổi trạng thái xong rồi ngừng vì hết thời gian cho
phép: CK =0. Vậy ngõ ra ban đầu là Q  0 và Q  1 thì bây giờ chuyển sang
Q  1 và Q  0 . Xem hình 6-21(b).
` `
J=1 ? S’=? J=1 1 S’=0

4 4 1
1 Q=? 1 Q=0
?
? 1
2 Q=? 2 Q=1
3 3 0
K=1 R’=? K=1 R’=1
? 0
(a) (b)
Bây giờ ta kích thêm 1 xung CK để FF đổi trạng thái:
Khi Q  1 hồi tiếp về cổng NAND3 sẽ làm R'  0 , làm ngõ ra Q  1 .
Q  1 hồi tiếp về NAND1 cùng với S ' 1 sẽ làm ngõ ra Q  0 . Vậy FF đã
thay đổi trạng thái xong rồi ngừng vì hết thời gian cho phép: CK =0- xem
hình 6-22(b). Vậy ngõ ra đã thay đổi sang Q  0 và Q  1 .
177
` `
J=1 1 S’=0 J=1 0 S’=1

4 1 4 1
1 Q=0 1 Q=0
1 0
1 2 Q=1 2 Q=1 1
3 0 3 0
K=1 R’=1 K=1 R’=0
0 1
(b) (b)
Kết luận cho cả hai trường hợp là ngõ ra luôn đảo trạng thái.
Bảng 6-5: Bảng trạng thái của flip flop JK với CK tích cực cạnh lên như sau:
CK J K Q Q
↑ 0 0 Q0 Q0 Giữ nguyên trạng thái
↑ 0 1 0 1 Xóa Q về 0
↑ 1 0 1 0 Làm Q bằng 1
↑ 1 1 Q0 Q0 Đảo trạng thái
Trong bảng trạng thái của FFJK không còn trạng thái cấm như ở FF RS.
2. Flip flop JK có các tín hiệu không đồng bộ

Sơ đồ mạch flip flop như hình 6-23.
PRE
S’
4 1
J Q
CK CK’
K Q
3 2
R’
CLR
Hình 6-23: Sơ đồ mạch FF JK.
178
Flip flop JK vừa khảo sát đã bỏ đi các tín hiệu không đồng bộ để mạch
điện đơn giản, người học dễ tiếp cận. Bây giờ ta sẽ khảo sát flip flop JK có
thêm các tín hiệu không đồng bộ.
Lập bảng trạng thái cho các trường hợp của tín hiệu không đồng bộ
PRE và CLR:
Trường hợp (a) khi PRE  0 và CLR  0 : thì bất chấp các ngõ vào còn
lại sẽ xác định được trạng thái ngõ ra là Q  1 và Q  1 - Là trạng thái cấm.
Trường hợp (b) khi PRE  0 và CLR  1: khi PRE  0 thì bất chấp
các ngõ vào còn lại sẽ xác định được trạng thái ngõ ra là Q  1 , PRE  0
làm R'  1 cùng với Q  1 và CLR  1 sẽ làm Q  0 . Xem hình 6-24(a).
Trường hợp (c) khi PRE  1 và CLR  0 : khi CLR  0 thì bất chấp
các ngõ vào còn lại sẽ xác định được trạng thái ngõ ra là Q  1 , CLR  0
làm S ' 1 cùng với Q  1 và PRE  1 sẽ làm Q  0 . Xem hình 6-24(b).
PRE=0 PRE=1
0 1
4 1 4 1
J S’=× Q=1 J S’=1 Q=0
× 1
CK CK’ CK CK’
1 ×
K R’=1 Q=0 K R’=× Q=1
3 2 3 2
0 1 0 1
(a) CLR=1 (b) CLR=0
Hình 6-24: Sơ đồ mạch FF JK đầy đủ.

Trường hợp (d) khi PRE  1 và CLR  1: thì trạng thái các ngõ ra
của cổng Nand chỉ còn phụ thuộc vào các ngõ vào. Có thể xem khi
PRE  1 và CLR  1 thì FFJK bỏ đi các tín hiệu PRE , CLR và trở thành
FFJK đã khảo sát ở phần 1. Khi đó FF hoạt động theo JK và CK - gọi là
hoạt động đồng bộ.
Kí hiệu FFJK:
PRE PRE
J Q J Q
CK CK
K Q K Q
CLR CLR
(a) (b)
Hình 6-25: Kí hiệu FF JK.
179
Bảng 6-6: Bảng trạng thái của flip flop JK với CK tích cực cạnh lên như sau:
Inputs Outputs Trạng thái TT
PRE CLR CK J K Q Q
0 0 X X X 1 1 Trạng thái cấm 0 Các
hoạt
0 1 X X X 1 0 Set Q 1
động
1 0 X X X 0 1 Reset Q 2 không
đồng
bộ
1 1 0 X X Q0 Q0 Không cho 3
phép đổi trạng
thái
1 1 ↑ 0 0 Q0 Q0 Giữ nguyên 4 Các
trạng thái hoạt
1 1 ↑ 0 1 0 1 Xóa Q về 0 5 động
đồng
1 1 ↑ 1 0 1 0 Làm Q bằng 1 6
bộ
1 1 ↑ 1 1 Q0 Q0 Đảo trạng thái 7
Phân biệt tín hiệu đồng bộ và không đồng bộ:

Tín hiệu J và K hoạt động đồng bộ theo xung CK, còn các tín hiệu
PRE và CLR hoạt động không theo CK nên gọi là không đồng bộ.
3. Các dạng khác của các tín hiệu không đồng bộ

 Flip Flop JK với PRE tích cực mức cao CLR tích cực mức thấp
Với Flip flop JK vừa khảo sát thì các tín hiệu không đồng bộ PRE và
CLR tích cực mức thấp nên trong kí hiệu của FF có 2 vòng tròn.
Nếu thêm vào 1 cổng Not cho ngõ vào PRE như hình 6-26(a) thì ngõ
vào PRE trở thành tích cực mức cao PRE và kí hiệu như hình 6-26(b)
180
PRE
PRE
S’
4 1 PRE PRE
J Q J Q J Q
CK CK’ CK CK
K Q K Q K Q
3 2 CLR CLR
R’
(a) CLR (b)
Hình 6-26: Sơ đồ mạch và FF JK với PRE và CLR .

Bảng 6-7: Bảng trạng thái:
PRE CLR CK J K Q Q
1 0 X X X 1 1 Trạng thái 0 Hoạt
cấm động
1 1 X X X 1 0 Set Q 1 không
đồng
0 0 X X X 0 1 Reset Q 2
bộ
0 1 0 X X Q0 Q0 Không cho 3
phép đổi trạng
thái
0 1 ↑ 0 0 Q0 Q0 Giữ nguyên 4 Hoạt
trạng thái động
0 1 ↑ 1 1 0 1 Xóa Q về 0 5 đồng
bộ
0 1 ↑ 0 0 1 0 Làm Q bằng 1 6
 Flip Flop JK với PRE tích cực mức thấp CLR tích cực mức cao
Nếu thêm vào một cổng NOT cho ngõ vào CLR như hình 6-27(a) thì
ngõ vào CLR trở thành tích cực mức cao CLR và kí hiệu như hình 6-27(b)
181
PRE
S’
4 1 PRE PRE
J Q J Q J Q
CK CK’ CK CK
K Q K Q K Q
3 2 CLR CLR
R’
(a) CLR (b)

CLR

PRE CLR CK J K Q Q
0 1 X X X 1 1 Trạng thái cấm 0
0 0 X X X 1 0 Set Q 1
1 1 X X X 0 1 Reset Q 2
1 0 0 X X Q0 Q0 Không cho phép đổi 3
trạng thái
1 0 ↑ 0 0 Q0 Q0 Giữ nguyên trạng thái 4
1 0 ↑ 0 1 0 1 Xóa Q về 0 5
1 0 ↑ 1 0 1 0 Làm Q bằng 1 6
 Flip Flop JK với PRE và CLR tích cực mức cao
Nếu thêm vào 1 cổng NOT cho ngõ vào CLR và 1 cổng NOT cho
PRE như hình 6-28(a) thì cả hai ngõ vào PRE và CLR trở thành tích cực
mức cao và kí hiệu như hình 6-28(b)
182
PRE
PRE
S’
4 1 PRE PRE
J Q J Q J Q
CK CK’ CK CK
K Q K Q K Q
3 2 CLR CLR
R’
(a) CLR (b)

CLR

Inputs Outputs Trạng thái Tp
PRE CLR CK J K Q Q
1 0 X X X 1 0 Set Q 1
0 1 X X X 0 1 Reset Q 2
0 0 0 X X Q0 Q0 Không cho phép đổi trạng 3
thái
0 0 ↑ 0 0 Q0 Q0 Giữ nguyên trạng thái 4
0 0 ↑ 0 1 0 1 Xóa Q 5
0 0 ↑ 1 0 1 0 Làm Q bằng 1 6
4. Thiết lập phương trình đặc tích cho Flip Flop JK

Bảng trạng thái của flip flop JK với CK tích cực cạnh lên có thể viết
lại như sau:
183
Bảng 6-10:
Inputs Outputs TP
PRE CLR CK J K Qn1 Qn1
0 1 X X X 1 0 Set Q 1
1 0 X X X 0 1 Reset Q 2
1 1 0 X X Qn Qn Không cho phép đổi 3
trạng thái
1 1 ↑ 0 0 Qn Qn Giữ nguyên trạng 4
thái
1 1 ↑ 0 1 0 1 Xóa Q 5
1 1 ↑ 1 0 1 0 Làm Q bằng 1 6
1 1 ↑ 1 1 Qn Qn Đảo trạng thái 7
Trong bảng trạng thái này, ngõ ra Qn1 tượng trưng cho trạng thái kế,
Qn tượng trưng cho trạng thái hiện tại.
Thiết lập phương trình đặc tính: lập bảng trạng thái kế phụ thuộc vào
J, K và trạng thái hiện tại:
Bảng 6-11:
Inputs Trạng thái hiện tại Trạng thái kế Mô tả
CK J K Qn Qn1
↑ 0 0 0 0 Giữ nguyên trạng thái
↑ 0 0 1 1 Giữ nguyên trạng thái
↑ 0 1 0 0 Luôn bằng 0
↑ 0 1 1 0 Luôn bằng 0
↑ 1 0 0 1 Luôn bằng 1
↑ 1 0 1 1 Luôn bằng 1
↑ 1 1 0 1 Đảo trạng thái
↑ 1 1 1 0 Đảo trạng thái
184
Dùng bìa K để tìm phương trình trạng thái kế Qn1 với các tín hiệu vào
là J, K và Qn :
Qn+1 KQn
00 01 11 10
0 1 3 2
0 1
J 4 5 7 6
1 1 1 1
Hình 6-29: Bìa K để tìm phương trình.

Kế quả phương trình đặc tính: Qn1  KQn  J Qn
IV. FLIP FLOP T

1. Flip flop T
Flip flop T là flip flop JK với J và K nối chung với nhau như hình 6-30(a).
Sơ đồ kí hiệu flip flop T như hình 6-30(b) và 6-30(c):
PRE PRE PRE

T J Q T Q T Q
CK CK CK
K Q Q Q
CLR CLR CLR
(a) (b) (c)

Hình 6-30: Kí hiệu FFT.
Inputs Outputs Trạng thái TP
PRE CLR CK T Q Q
0 0 X X 1 1 Trạng thái cấm 0
0 1 X X 1 0 Set Q 1
1 0 X X 0 1 Reset Q 2
1 1 0 X Q0 Q0 Không cho phép đổi trạng thái 3
185
1 1 ↑ 0 Q0 Q0 Giữ nguyên trạng thái 4
1 1 ↑ 1 Q0 Q0 Đảo trạng thái 7
Bảng trạng thái FFT cũng chính là bảng trạng thái của FF JK nhưng
bỏ đi các trạng thái thứ 5 và 6.
2. Phương trình đặc tính Flip flop T

CK T Qn Qn1
↑ 0 0 0 Giữ nguyên trạng thái
↑ 0 1 1 Giữ nguyên trạng thái
↑ 1 0 1 Đảo trạng thái
↑ 1 1 0 Đảo trạng thái
Kế quả phương trình đặc tính: Qn1  TQn  T Qn  T  Qn
V. FLIP FLOP D
1. Flip flop D
Flip flop D là flip flop JK với J và K nối với nhau quả cổng Not như
hình 6-31(a).
Sơ đồ kí hiệu flip flop D như hình 6-31(b) và 6-31(c):
PRE PRE PRE

D J Q D Q D Q
CK CK CK
K Q Q Q
CLR CLR CLR
(a) (b) (c)

Hình 6-31: Kí hiệu FFT.
186

Inputs Outputs Trạng thái TP
PRE CLR CK D Q Q
0 0 X X 1 1 Trạng thái cấm 0
0 1 X X 1 0 Set Q 1
1 0 X X 0 1 Reset Q 2
1 1 0 X Q0 Q0 Không cho phép đổi trạng thái 3
1 1 ↑ 0 0 1 Xóa Q về 0 5
1 1 ↑ 1 1 0 Làm Q bằng 1 6
Bảng trạng thái FFD cũng chính là bảng trạng thái của FF JK nhưng
bỏ đi các trạng thái thứ 4 và 7.
2. Thiết lập phương trình đặc tính cho flip flop D

CK D Qn Qn1
↑ 0 0 0 Luôn bằng 0
Kết quả phương trình đặc tính:
Qn1  DQn  DQn  D .
Phương trình đặc tính của flip flop D cho thấy khi có xung CK thì dữ
liệu ngõ ra Q bằng dữ liệu ngõ vào D.
VI. MẠCH CHỐT

Sơ đồ mạch chốt dữ liệu như hình 6-32:
187
D S’
4
1
E Q
Q
2
3
R’
Hình 6-32: Mạch chốt D.

Ta có các phương trình ngõ ra của cổng NAND3 và NAND4: S '  ED

và R'  E D
Trường hợp 1 khi E  0 : thì bất chấp các ngõ vào còn lại của cổng
NAND3 và NAND4 sẽ xác định được trạng thái ngõ ra là S ' 1 và R' 1
- theo bảng trạng thái của flip flop R'S' thì ngõ ra giữ nguyên trạng thái
bất chấp sự thay đổi của tín hiệu ngõ vào D. Trường hợp này xem như
chốt dữ liệu.
Trường hợp 2 khi E  1 : thì trạng thái ngõ ra là S '  D và R'  D :
 Khi D = 0 thì S '  D  1 và R'  D  0 : theo bảng trạng thái của

flip flop R'S' thì ngõ ra Q  0
 Khi D = 1 thì S '  D  0 và R'  D  1: theo bảng trạng thái của

flip flop R'S' thì ngõ ra Q  1
Vậy trong trường hợp 2 thì Q  D - có nghĩa là dữ liệu đưa đến ngõ vào
D sẽ đưa đến ngõ ra - trường hợp này là không chốt hay cho thông dữ liệu.
Bảng 6-15: Bảng trạng thái mạch chốt D như sau:
inputs Output Trạng thái
E D Q
0 x Q0 Chốt dữ liệu
1 0 0 Thông dữ liệu
1 1 1
Kí hiệu mạch chốt như hình 6-33
188
D Q
E
Q
Hình 6-33: Kí hiệu của mạch chốt D.

Các IC chốt thường tích hợp 8 mạch chốt D, chức năng của mạch chốt
dùng để lưu dữ liệu trong một thời gian ngắn ví dụ các thiết bị đo mà kết quả đo
thay đổi liên tục trong quá trình đo khi hiển thị sẽ khó quan sát hay đọc kết quả
- khi đó cần phải sử dụng mạch chốt để lưu kết quả sau khi đo xong để dễ đọc
kết quả đo và sẽ chốt tiếp dữ liệu mới khi lần đo tiếp theo hoàn tất.
VII. BÀI TẬP

Câu 6-1: Trạng thái cấm của flip flop R'S' là:
(a) QQ  00 (b) QQ  01 (c) QQ  10 (d) QQ  11
Câu 6-2: Khi ngõ vào S' của flip flop ở trạng thái tích cực sẽ làm:
(a) QQ  00 (b) QQ  01 (c) QQ  10 (d) QQ  11
Câu 6-3: Khi ngõ vào R' của flip flop ở trạng thái tích cực sẽ làm:
(a) QQ  00 (b) QQ  01 (c) QQ  10 (d) QQ  11
Câu 6-4: Flip flop có thêm ngõ vào E có chức năng:
(a) Reset flip flop (b) Kéo dài thời gian cho phép
(c) Làm hẹp xung CK (d) Cho phép/ cấm chuyển trạng thái
Câu 6-5: Xung sau khi qua mạch làm hẹp sẽ có thời gian ở mức 1 là:
(a) Vài mili giây (b) Vài chục mili giây
(c) Vài nano giây (d) Vài giây
Câu 6-6: Mạch làm hẹp xung cạnh lên sử dụng hai cổng:
(a) AND và NOT (b) NOR và NOT
(c) NAND và NOT (d) OR và NOT
Câu 6-7: Mạch làm hẹp xung cạnh xuống sử dụng hai cổng:
(a) AND và NOT (b) NOR và NOT
(c) NAND và NOT (d) OR và NOT
189
Câu 6-8: Flip flop RS có thêm tín hiệu E thì bảng trạng thái có:
(a) 4 trạng thái (b) 6 trạng thái
(c) 5 trạng thái (d) 7 trạng thái
Câu 6-9: Xung CK tích cực cạnh lên có kí hiệu gồm:
(a) Hình tròn và hình tam giác (b) Có hai hình tròn
(c) Chỉ có hình tam giác (d) Có hai hình tam giác
Câu 6-10: Xung CK tích cực cạnh xuống có kí hiệu gồm:
(a) Hình tròn và hình tam giác (b) Có hai hình tròn
(c) Chỉ có hình tam giác (d) Có hai hình tam giác
Câu 6-11: Flip flop JK có
(a) 1 trạng thái cấm (b) hai trạng thái cấm
(c) 3 trạng thái cấm (d) Không còn trạng thái cấm
Câu 6-12: Flip flop JK nhận xung CK nhưng không đổi trạng thái khi:
(a) JK = 00 (b) JK = 10 (c) JK = 01 (d) JK = 11
Câu 6-13: Flip flop JK nhận xung CK và làm đảo trạng thái khi:
(a) JK = 00 (b) JK = 10 (c) JK = 01 (d) JK = 11
Câu 6-14: Flip flop T nhận xung CK nhưng không đổi trạng thái khi:
(a) T = 0 (b) T = 1 (c) T = 0 và Q =0 (d) T= 1 và Q =1
Câu 6-15: Flip flop T nhận xung CK và đảo trạng thái khi:
(a) T = 0 (b) T = 1 (c) T = 0 và Q=0 (d) T= 1 và Q =1
Câu 6-16: Khi có xung CK thì flip flop đảo trạng thái xuất hiện ở:
(a) Flip flop D (b) Flip flop JK
(c) Flip flop S'R' (d) Flip flop SR
Câu 6-17: Khi có xung CK thì flip flop đảo trạng thái xuất hiện ở:
(a) Flip flop T (b) Flip flop D
(c) Flip flop S'R' (d) Flip flop SR
Câu 6-18: Phương trình đặc tính của flip flop JK là:
(a) Qn1  KQn  J Qn (b) Qn1  KQn  J Qn
(c) Qn1  K Qn  JQn (d) Qn1  KQn  J Qn
190
Câu 6-19: Phương trình đặc tính của flip flop T là:
(a) Qn1  TQn  T Qn (b) Qn1  TQn  T Qn
(c) Qn1  TQn  JQn (d) Qn1  T Qn  TQn

Câu 6-20: Phương trình đặc tính của flip flop D là:
(a) Qn1  DQn  DQn (b) Qn1  D
(c) Qn1  D (d) Qn1  DQn  DQn

Câu 6-21: Mạch làm hẹp xung CK có chức năng tạo ra xung đủ thời gian
cho phép flip flop:
(a) Đổi trạng thái 1 lần (b) Không cho phép đổi trạng thái
(c) Đổi trạng thái 2 lần (d) Đổi trạng thái liên tục
Câu 6-22: Flip flop JK thì các tín hiệu nào được xem là tín hiệu đồng bộ với
CK:
(a) PRE và J (b) PRE và K
(c) CLR và PRE (d) J và K
Câu 6-23: Flip flop JK thì các tín hiệu nào được xem là tín hiệu không đồng
bộ với CK:
Câu 6-24: Flip flop JK thì các tín hiệu nào làm xuất hiện trạng thái cấm:
Câu 6-25: Flip flop T là flip flop JK với:
(a) J và K nối với nhau qua cổng NOT
(b) J và K nối chung với nhau
(c) J và K nối với nhau qua cổng NOR
(d) J và K nối với nhau qua cổng AND
Câu 6-26: Flip flop D là flip flop JK với:
(a) J và K nối với nhau qua cổng NOT
191
(b) J và K nối chung với nhau

(c) J và K nối với nhau qua cổng NOR
(d) J và K nối với nhau qua cổng AND
2. BÀI TẬP
Bài tập 6-1: Cho dạng sóng vào mạch flip flop JK như hình 6-34. Hãy vẽ
dạng sóng ngõ ra Q.
1
1 1 1 0 0 0 0 1 PRE
J Q
h g f e d c b a CK
1 1 1 0 1 0 0 0 K Q
CLR
1
Hình 6-34: Hình bài tập 6-1.

Bài tập 6-2: Hãy liệt kê các trạng thái hoạt động của flip flop tương ứng với
từng xung từ a đến h của bài 6-1.
Bài tập 6-3: Cho dạng sóng vào mạch flip flop JK như hình 6-35. Hãy vẽ
1 1 1 1 1 1 0
0 0 1 1 1 1 1 PRE
J Q
g f e d c b a CK
1 0 0 0 1 1 1 K Q
CLR
1 1 1 0 1 1 1

từng xung từ a đến g của bài 3.
Bài tập 6-5: Cho dạng sóng vào mạch Flip flop D như hình 6-36. Hãy vẽ
192
0 1 1 0 1 1 1 0
0 1 1 0 0 1 0 1 PRE
D Q
h g f e d c b a CK
Q
0 CLR
1 0 1 1 1 1 1

Bài tập 6-7: Cho dạng sóng vào mạch Flip flop T như hình 6-37. Hãy vẽ
0 1 1 0 1 1 1 0
0 1 1 0 0 1 0 1 PRE
T Q
h g f e d c b a CK
Q
0 CLR
1 0 1 1 1 1 1

Bài tập 6-9: Cho dạng sóng vào mạch Flip flop D như hình 6-38. Cho Q
ban đầu bằng 0, hãy vẽ dạng sóng ngõ ra Q. Nhận xét chức
năng của mạch.
1
PRE
D Q
h g f e d c b a CK
Q
CLR
1

Bài tập 6-10: Flip flop R'S' dùng cổng Nor có sơ đồ mạch như hình 6-39.
Hãy lý luận để thiết lập bảng trạng thái.
193
R’ 1 R R’
4
Q 1
E Q
Q Q
S’ 2 2
3
S S’
Hình 6-39: Hình bài tập 6-10. Hình 6-40: Hình bài tập 6-11.
Bài tập 6-11: Hãy vẽ mạch Flip flop RS dùng cổng Nor có sơ đồ mạch như
hình 6-40. Hãy lý luận để thiết lập bảng trạng thái.
Bài tập 6-12: Cho sơ mạch điện như các hình 6-41. Mạch hình thứ nhất là
switch chuyển mạch giữa hai vị trí và dạng sóng tín hiệu khi
chuyển trạng thái thay đổi liên tục trước khi ổn định - hiện
tượng này gọi là bị dội. Hình thứ hai thì mạch được thêm vào
flip flop để chống dội và dạng sóng ra không còn hiện tượng
bị dội. Hãy giải thích hoạt động của mạch chống dội.
Hình 6-41: Hình bài tập 6-12 - chống dội phím, switch.
194
Chƣơng 7
MẠCH ĐẾM - COUNTER
 GIỚI THIỆU
 MẠCH ĐẾM NHỊ PHÂN KHÔNG ĐỒNG BỘ
 Khảo sát mạch đếm nhị phân 4 bit, KĐB, đếm lên sử dụng FFT
với CK tích cực cạnh xuống
 Khảo sát mạch đếm nhị phân 4 bit, KĐB, đếm xuống sử dụng FFT
 MẠCH ĐẾM KHÔNG ĐỒNG BỘ MOD M
 Khảo sát mạch đếm lên, KĐB, mod 10: sử dụng FFT với CK tích
cực cạnh xuống
 Khảo sát mạch đếm lên, KĐB, mod 20: sử dụng FFT với CK tích
 MẠCH TỰ ĐỘNG RESET
 Mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT với CK
tích cực cạnh xuống
 Mạch đếm nhị phân 4 bit, KĐB, đếm xuống: sử dụng FFT với CK
 Mạch đếm lên, KĐB, mod 10: sử dụng FFT với CK tích cực cạnh
xuống
 Mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT với CK
 Mạch đếm nhị phân 4 bit, KĐB, đếm lên: có trạng thái bắt đầu khi
cấp điện là 1000b
 MẠCH ĐẾM ĐỒNG BỘ
 Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm lên: sử dụng FFT với
CK tích cực cạnh xuống
 Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm xuống: sử dụng FFT
 Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm lên/xuống: có tín hiệu
chọn UD - sử dụng FFT với CK tích cực cạnh xuống
195
 MẠCH ĐẾM ĐẶT TRƯỚC SỐ ĐẾM

 Khảo sát mạch đếm đặt trước số đếm - đếm lên
 Khảo sát mạch đếm đặt trước số đếm - đếm xuống
 BÀI TẬP
196
I. GIỚI THIỆU
Ở phần trước chúng ta đã khảo sát các loại flip flop R'S', flip flop RS,
flip flop JK, T, D để biết sơ đồ mạch, nguyên lý hoạt động và phần này
chúng ta sẽ dùng các flip flop để xây dựng các mạch đếm.
Các dạng mạch đếm bao gồm: đếm không đồng bộ, đếm đồng bộ, đếm
nhị phân, đếm mod M, đếm lên, đếm xuống, đếm lên/xuống, đếm đặt trước
số đếm. Các mạch đếm có thể sử dụng các flip flop JK, T và D nhưng để
đơn giản khi vẽ mạch thì các mạch đếm thường sử dụng là T.
Chức năng của mạch đếm dùng để đếm xung và các sản phẩm của
mạch đếm là máy đếm tiền, đếm thời gian như đồng hồ, bộ định thời, đèn
giao thông, đếm khoảng cách như đồng hồ tính cước trên xe taxi, đếm người
ra vào, đếm xe ra vào bãi đậu xe, …
Sau khi kết thúc phần này thì bạn có thể:
̶ Phân biệt được mạch đếm đồng bộ và không đồng bộ.
̶ Nguyên lý hoạt động của mạch đếm, mạch đếm đặt trước số đếm.
̶ Biết vẽ dạng sóng và trình tự đếm, biết cách mở rộng số bit của mạch đếm.
̶ Biết thiết kế mạch đếm mod M.
̶ Biết thiết lập giá trị đếm ban đầu khi cấp điện.
̶ Biết tần số tín hiệu của mạch đếm.
II. MẠCH ĐẾM NHỊ PHÂN KHÔNG ĐỒNG BỘ

1. Khảo sát mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT
Sơ đồ mạch đếm:
1 Q0 1 Q1 1 Q2 1 Q3
1 PRE0 1 PRE1 1 PRE2 1 PRE3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
1 1 1 1
Hình 7-1: Sơ đồ mạch đếm KĐB 4 bit.
197
 Phân tích mạch điện:

Các ngõ vào PRE và CLR của tất cả các FF luôn bằng 1 nên sẵn sàng
cho FF hoạt động theo các tín hiệu đồng bộ. Các ngõ vào T của tất cả các FF
luôn bằng 1 nên các FF sẽ thay đổi trạng thái khi có xung CK.
Để giải thích hoạt động của mạch đếm thì ta cho vào mạch một chuỗi
xung CK như hình 7-2 và cho trạng thái ban đầu của các ngõ ra của các FF
đều bằng 0.
CK
Hình 7-2: Chuỗi xung CK.
Xét FF thứ 0: sẽ thay đổi trạng thái mỗi khi có cạnh xuống của xung
CK, kết quả ta được dạng sóng như hình 7-3:
CK
Q0
Hình 7-3: FF thứ 0 thay đổi theo xung CK.
Xét FF thứ nhất: xung ngõ ra Q0 làm CK điều khiển FF thứ 1, FF thứ
1 sẽ thay đổi trạng thái mỗi khi có cạnh xuống của xung Q0, kết quả ta được
dạng sóng như hình 7-4:
CK
Q0
Q1
Xét FF thứ hai: xung ngõ ra Q1 làm CK điều khiển FF thứ hai, FF thứ
hai sẽ thay đổi trạng thái mỗi khi có cạnh xuống của xung Q1, tương tự cho
FF thứ ba. Kết quả toàn bộ dạng sóng như hình 7-5:
198
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
CK
Q0
Q1
Q2
Q3
Hình 7-5: Dạng sóng toàn bộ mạch đếm.

Trình tự đếm: từ dạng sóng ta điền các mức thấp và cao của dạng sóng
tương đương các mức logic 0 và 1 như hình 7-6:
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
CK
Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
`
Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0
Một chu kỳ đếm 16 xung
Hình 7-6: Dạng sóng toàn bộ mạch đếm.

Vậy trình tự đếm của mạch gồm 16 trạng thái, giá trị thập phân từ 0
đến 15 như bảng 7-1:
Bảng 7-1: Trình tự đếm lên:
Input Outputs TP
Xung CK Q3 Q2 Q1 Q0
↓ 0 0 0 0 0
↓ 0 0 0 1 1
↓ 0 0 1 0 2
↓ 0 0 1 1 3
199
↓ 0 1 0 0 4
↓ 0 1 0 1 5
↓ 0 1 1 0 6
↓ 0 1 1 1 7
↓ 1 0 0 0 8
↓ 1 0 0 1 9
↓ 1 0 1 0 10
↓ 1 0 1 1 11
↓ 1 1 0 0 12
↓ 1 1 0 1 13
↓ 1 1 1 0 14
↓ 1 1 1 1 15
↓ 0 0 0 0 0
Chu kỳ các tín hiệu: nếu cho chu kỳ của tín hiệu xung CK là TCK thì
1
 Chu kỳ tín hiệu Q0 bằng 2TCK. Theo tần số thì f Q 0  f CK
2
1
 Chu kỳ tín hiệu Q1 bằng 4TCK. Theo tần số thì f Q1  f CK
4
1
 Chu kỳ tín hiệu Q2 bằng 8TCK. Theo tần số thì f Q 2  f CK
8
Tổng quát chu kỳ của FF thứ I: TQI  2 I 1  TCK hay tần số
1
f QI  f CK
2 I 1
Mạch đếm còn có thể xem là mạch chia tần số.
Kí hiệu mạch đếm nhị phân:
200
CK Q0
Q1
Q2
CLR Q3
Hình 7-7: Kí hiệu mạch đếm nhị phân 4 bit.

2. Khảo sát mạch đếm nhị phân 4 bit, KĐB, đếm xuống: sử dụng
FFT với CK tích cực cạnh xuống
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
1 1 1 1
Hình 7-8: Sơ đồ mạch đếm KĐB 4 bit.
đều bằng 1.
CK
Xét FF thứ 0: sẽ thay đổi trạng thái mỗi khi có cạnh xuống của xung
CK, kết quả ta được dạng sóng như hình 7-10:
CK
Q0
Xét FF thứ nhất: xung ngõ ra Q0 làm CK điều khiển FF thứ 1, FF thứ
1 sẽ thay đổi trạng thái mỗi khi có cạnh xuống của xung Q0 - do cạnh xuống
của Q0 chính là cạnh lên của Q0 , vậy FF thứ 1 sẽ thay đổi theo cạnh lên của
Q0 , kết quả ta được dạng sóng như hình 7-11:
201
CK
Q0
Q1
Xét FF thứ hai: tương tự như trên thì cạnh lên của xung ngõ ra Q1
làm CK điều khiển FF thứ hai, tương tự cho FF thứ ba. Kết quả toàn bộ
dạng sóng như hình 7-12:
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
Q0
Q1
Q2
Q3
Hình 7-12: Dạng sóng toàn bộ mạch đếm xuống.
Trình tự đếm của mạch gồm 16 trạng thái, giá trị thập phân từ 15
xuống 0 như bảng 7-2.
Bảng 7-2: Trình tự đếm xuống:
Input Outputs
Xung CK Q3 Q2 Q1 Q0 TP
↓ 1 1 1 1 15
↓ 1 1 1 0 14
↓ 1 1 0 1 13
↓ 1 1 0 0 12
↓ 1 0 1 1 11
↓ 1 0 1 0 10
↓ 1 0 0 1 9
↓ 1 0 0 0 8
↓ 0 1 1 1 7
202
↓ 0 1 1 0 6
↓ 0 1 0 1 5
↓ 0 1 0 0 4
↓ 0 0 1 1 3
↓ 0 0 1 0 2
↓ 0 0 0 1 1
↓ 0 0 0 0 0
↓ 1 1 1 1 15
 Tóm tắt:
̶ Với mạch đếm lên sử dụng FFT với CK tích cực cạnh xuống thì QI
nối với ngõ vào CK I 1 .
̶ Với mạch đếm xuống sử dụng FFT với CK tích cực cạnh xuống thì
QI nối với ngõ vào CK I 1 .
̶ Với mạch đếm lên sử dụng FFT với CK tích cực cạnh lên thì QI nối
với ngõ vào CK I 1 .
̶ Với mạch đếm xuống sử dụng FFT với CK tích cực cạnh lên thì QI
nối với ngõ vào CK I 1 .
Vậy mạch đếm KĐB thì trình tự đếm lên hay đếm xuống phụ thuộc
vào mức tích cực của xung CK.
III. MẠCH ĐẾM KHÔNG ĐỒNG BỘ MOD M

Với mạch đếm nhị phân vừa khảo sát thì giá trị đếm theo 2n - với n là
số bit của mạch đếm, còn mạch đếm mod M là mạch đếm có M trạng thái và
M là một giá trị bất kỳ, nếu M = 2n thì trở thành mạch đếm nhị phân. Ví dụ
mạch đếm mod 10 sẽ đếm 10 trạng thái từ 0 đến 9, mạch đếm mod 12 sẽ
đếm 12 trạng thái từ 0 đến 11, …
Mạch đếm mod M chính là mạch đếm nhị phân bỏ đi một số trạng thái
thừa, ví dụ mạch đếm mod 10 chính là mạch đếm nhị phân 4 bit bỏ đi 6
trạng thái cuối. Vậy mạch đếm mod M phải thỏa điều kiện M≤ 2n - với n là
số bit của flip flop.
203
1. Khảo sát mạch đếm lên, KĐB, mod 10: sử dụng FFT với CK tích
Mạch đếm mod 10 sẽ đếm 10 trạng thái từ 0 đến 9: trạng thái bắt đầu
là 0000b, trạng thái kết thúc là 1001b. Với mạch đếm nhị phân 4 bit khi đếm
từ 0000b đến 1111b thì mạch tự động reset về 0000b để bắt đầu đếm chu kỳ
tiếp theo, nhưng với mạch đếm mod 10 thì phải dùng trạng thái 10 = 1010b
làm trạng thái reset các Flip Flop về 0000b để bắt đầu 1 chu kỳ đếm mới.
Trình tự đếm được xây dựng như bảng 7-3:
Bảng 7-3: Trình tự đếm của mạch đếm mod 10:
Input Outputs
Xung CK Q3 Q2 Q1 Q0 TP CLR
↓ 0 0 0 0 0 1
↓ 0 0 0 1 1 1
↓ 0 0 1 0 2 1
↓ 0 0 1 1 3 1
↓ 0 1 0 0 4 1
↓ 0 1 0 1 5 1
↓ 0 1 1 0 6 1
↓ 0 1 1 1 7 1
↓ 1 0 0 0 8 1
↓ 1 0 0 1 9 1
↓ 1 0 1 0 10 0 Trạng thái reset
Trong quá trình đếm từ 0 đến 9, tín hiệu CLR  1 nên mạch đếm bình
thường, khi có thêm xung nữa, mạch đếm chuyển sang 10=1010b thì tín
hiệu CLR  0 sẽ xóa tất cả các FF về 0000b và tín hiệu CLR  1 trở lại để
cho mạch đếm chu kỳ tiếp theo.
Sơ đồ mạch đếm mod 10 như hình sau:
204
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3 Q3
Q2
CLR Q1
Q0
Hình 7-13: Sơ đồ mạch đếm mod 10 reset Q3 Q2Q1 Q0  1010 .

Đối với mạch đếm lên mod 10 thì để đơn giản ta chỉ cần sử dụng các
tín hiệu bằng 1 để reset, sơ đồ mạch như hình 7-14:
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
Q3
CLR Q1
Hình 7-14: Sơ đồ mạch đếm mod 10 reset Q3Q1  11.
2. Khảo sát mạch đếm lên, KĐB, mod 20: sử dụng FFT với CK tích
Mạch đếm mod 20 sẽ đếm 20 trạng thái từ 0 đến 19: trạng thái bắt đầu
là: 00000b, trạng thái kết thúc là 10011b. Mạch đếm này chính là mạch đếm
nhị phân 5 bit ta phải dùng trạng thái 20 = 10100b làm trạng thái reset các
FF về 00000b để bắt đầu một chu kỳ đếm mới.
Sơ đồ mạch đếm mod 20 như hình sau:
1 Q0 1 Q1 1 Q2 1 Q3 1 Q4
1 PRE0 1 PRE1 1 PRE2 1 PRE3 1 PRE4
T0 Q0 T1 Q1 T2 Q2 T3 Q3 T4 Q4
CK CK0 CK1 CK2 CK3 CK3
Q0 Q1 Q2 Q3 Q4
CLR0 CLR1 CLR2 CLR3 CLR4
Q4
CLR Q2
Hình 7-15: Sơ đồ mạch đếm mod 20 reset Q4Q2  11 .
IV. MẠCH TỰ ĐỘNG RESET

Các mạch đếm lên thì khi cấp điện cho mạch luôn bắt đầu đếm từ 0
hoặc với mạch đếm xuống thì luôn bắt đầu từ 1. Để thực hiện được chức
205
năng này thì phải dùng thêm các mạch tự động reset dùng RC. Có hai dạng
mạch tự động reset mức thấp và mức cao và tùy thuộc vào mức tích cực của
các tín hiệu PRE và CLR.
Từ các mạch đã khảo sát ta thêm vào các mạch tự động reset để đầy
đủ các yêu cầu.
1. Mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT với CK
Mạch đếm dùng mạch tự động reset mức thấp - sơ đồ mạch đếm:
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Vcc Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
R
S 1
CLR
C
0
Hình 7-16: Sơ đồ mạch đếm lên có mạch tự động reset.

Khi cấp điện cho mạch thì điện áp trên tụ bằng 0V tương đương tín
hiệu CLR  0 làm tất cả các FF bị reset về 0000b, sau khoảng thời gian
5RC thì tụ nạp đầy điện áp Vcc = 5V tương đương tín hiệu CLR  1 sẽ cho
phép các FF hoạt động bình thường theo CK.
Khi đang đếm, muốn reset thì nhấn nút S sẽ làm tụ C xả hết điện về
0V rồi buông nút nhấn để cho phép tụ nạp và mạch đếm lại.
2. Mạch đếm nhị phân 4 bit, KĐB, đếm xuống: sử dụng FFT với CK
Mạch đếm dùng mạch tự động set mức thấp - sơ đồ mạch đếm:
1 Q0 Q1 Q2 Q3
Vcc 0 1 PRE0 1 PRE1 1 PRE2 1 PRE3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
R PRE
S CK0 CK1 CK2 CK3
C Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
1 1 1 1
Hình 7-17: Sơ đồ mạch đếm xuống có mạch tự động set.
206
Khi cấp điện cho mạch, điện áp trên tụ bằng 0V tương đương tín hiệu
PRE  0 làm tất cả các FF bị set lên 1111b, sau khoảng thời gian 5RC thì tụ
nạp đầy điện áp Vcc = 5V tương đương tín hiệu PRE  1 sẽ cho phép các
FF hoạt động bình thường theo CK.
3. Mạch đếm lên, KĐB, mod 10: sử dụng FFT với CK tích cực cạnh
xuống
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Vcc
Q0 Q1 Q2 Q3
R CLR0 CLR1 CLR2 CLR3
CLRa
S
C
CLR Q3
Q1
Hình 7-18: Sơ đồ mạch đếm mod 10 có mạch tự động set.

Với mạch đếm mod 10 thì tín hiệu CLR đã sử dụng cho chức năng
reset khi đếm đến 10, để có thêm chức năng tự động reset khi có điện thì ta
phải thêm vào cổng logic và mạch tự động reset như hình 7-18.
Khi cấp điện cho mạch, điện áp trên tụ bằng 0V tương đương tín hiệu
CLR a  0 qua cổng AND cũng bằng 0 làm tất cả các FF bị reset về 0000b,
sau khoảng thời gian 5RC thì tụ nạp đầy điện áp Vcc = 5V tương đương tín
hiệu CLR a  1 sẽ cho phép các FF hoạt động bình thường theo CK. Các tín
hiệu CLR của 4 FF bây giờ phụ thuộc vào trạng thái CLR của cổng NAND.
4. Mạch đếm nhị phân 4 bit, KĐB, đếm lên: sử dụng FFT với CK
Mạch đếm dùng mạch tự động reset mức cao - sơ đồ mạch đếm:
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Vcc
C Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CLR
S
R 1
Hình 7-19: Sơ đồ mạch đếm lên có mạch tự động reset.
207
Khi cấp điện cho mạch, điện áp trên tụ bằng 0V, điện áp trên R bằng
Vcc tương đương tín hiệu CLR  1 làm tất cả các FF bị reset về 0000b, sau
khoảng thời gian 5RC thì tụ nạp đầy điện áp Vcc = 5V, điện áp trên R bây
giờ giảm về 0V tương đương tín hiệu CLR  0 sẽ cho phép các FF hoạt
động bình thường theo CK.
Khi đang đếm muốn reset, nhấn nút nhấn S sẽ làm tụ C xả hết điện về
nguồn 5V rồi buông nút nhấn để cho phép tụ nạp và mạch đếm lại.
5. Mạch đếm nhị phân 4 bit, KĐB, đếm lên: có trạng thái bắt đầu
khi cấp điện là 1000b
Mạch đếm có trạng thái bắt đầu khi cấp điện là 1000b thì FF thứ ba bị
Set, 3 FF còn lại thì bị reset - sơ đồ mạch đếm như hình sau:
1 Q0 1 Q1 1 Q2 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Vcc Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
R
S 1
CLR 1
C
0
Hình 7-20: Sơ đồ mạch đếm lên có trạng thái bắt đầu là 1000b.
Khi cấp điện cho mạch thì FF thứ ba bit set và ba FF còn lại bị reset
nên giá trị ngõ ra là 1000b. Khi có xung, mạch sẽ đếm từ giá trị này trở đi
theo đúng trình tự của mạch đếm.
Giá trị 1000b chỉ xuất hiện khi cấp điện lần đầu hoặc khi nhấn nút S.
V. MẠCH ĐẾM ĐỒNG BỘ

Các mạch đếm không đồng bộ đã khảo sát thì xung đếm CK chỉ đưa
đến FF thứ 0 và ngõ ra FF thứ 0 thì làm CK cho FF thứ nhất, ngõ ra FF thứ
1 thì làm CK cho FF thứ hai, …
Xung CK tác động đến FF thứ 0 làm FF thứ 0 đổi trạng thái sau
khoảng thời gian trễ TD.
Xung ngõ ra Q0 tác động đến FF thứ nhất làm FF thứ nhất đổi trạng
thái sau khoảng thời gian trễ TD - so với xung CK thì trễ 2TD.
208
Xung ngõ ra Q1 tác động đến FF thứ hai làm FF thứ hai đổi trạng thái
sau khoảng thời gian trễ TD - so với xung CK thì trễ 3TD…
Vậy tất cả các FF không thay đổi đồng thời theo xung CK nên gọi là
không đồng bộ.
Vấn đề về thời gian trễ: FF thứ n-1 sẽ có thời gian trễ là n×TD sẽ làm
ảnh hưởng đến đáp ứng tần số của mạch đếm.
Ví dụ 7-1: Cho thời gian trễ của FF là 5ns, mạch đếm không đồng bộ
10 bit sử dụng 10 FFT. Tính thời gian trễ và tần số cao nhất mà mạch đếm
này có thể đáp ứng được.
Giải:
Mạch đếm 10 bit nên thời gian trễ lớn nhất là của FF thứ 10 và bằng
10×5ns = 50ns.
Mạch đếm chỉ đáp ứng được xung CK có chu kỳ nhỏ nhất bằng 50ns
hay tần số lớn nhất là 20Mhz.
Ở mạch đếm đồng bộ, xung CK sẽ đưa đến tất cả các FF nên tất cả các
FF thay đổi trạng thái cùng 1 thời điểm nên gọi là mạch đếm đồng bộ. Thời
gian trễ của tất cả các FF đều bằng nhau và bằng thời gian trễ của flip flop
nên đáp ứng tần số của mạch đếm đồng bộ cao hơn so với mạch đếm không
đồng bộ.
Ví dụ 7-2: Cho thời gian trễ của FF là 5ns, mạch đếm đồng bộ 10 bit
sử dụng 10 FFT. Tính thời gian trễ và tần số cao nhất mà mạch đếm này có
thể đáp ứng được.
Giải:
Mạch đếm đồng 10 bit thì thời gian trễ của 10 FF đều bằng nhau và
bằng 5ns.
Mạch đếm đáp ứng được xung CK có chu kỳ nhỏ nhất bằng 5ns hay
tần số lớn nhất là 200MHz.
Kết luận: mạch đếm đồng bộ có thể đếm xung có tần số cao hơn so
với mạch đếm không đồng bộ.
1. Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm lên: sử dụng FFT với
209
1 Q0 1 Q1 1 Q2 1 Q3
1 PRE0 PRE1 PRE2 PRE3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 7-21: Sơ đồ mạch đếm đồng bộ - đếm lên.

cho FF hoạt động theo các tín hiệu đồng bộ.
Phương trình các ngõ vào T: T0  1 , T1  Q0 , T2  Q1Q0 ,
T3  Q2Q1Q0
FF thứ 0: do T0 luôn bằng 1 nên FF thứ 0 sẽ thay đổi mỗi khi có cạnh
xuống của xung CK.
FF thứ nhất: do T1  Q0 : có hai trạng thái 0 và 1 - khả năng thay đổi
là 50%
 Khi T1  Q0  0 thì FF không đổi trạng thái
 Khi T1  Q0  1 thì FF sẽ thay đổi trạng thái khi có cạnh xuống

của xung CK
FF thứ hai: do T2  Q1Q0 : có bốn trạng thái 00, 01, 10 và 11
 Khi T2  Q1Q0 ở ba trạng thái 00, 01, 10 thì FF không đổi trạng
thái – tỉ lệ 75%.
 Khi T2  Q1Q0 ở trạng thái 11 thì FF thay đổi trạng thái khi có
xung CK – tỉ lệ 25%.
FF thứ ba: do T3  Q2Q1Q0 : có 8 trạng thái: 000, 001, 010, 011, 100,
101, 110 và 111
 Khi T3  Q2Q1Q0 bằng 7 trạng thái đầu thì FF không đổi trạng
thái - 87.5%
210
 Khi T3  Q2Q1Q0 bằng 111 thì FF sẽ thay đổi trạng thái khi có
xung CK - 12.5%.
xung CK như hình 7-22 và cho trạng thái ban đầu các ngõ ra FF đều bằng 0
- Q3Q2 Q1Q0  0000
CK

Trình tự giải thích và vẽ dạng sóng như sau: xác định trạng thái của
các ngõ vào T3 , T2 , T1 theo Q2 , Q1 , Q0 rồi cho thay đổi theo xung CK để
xác định các ngõ ra Q3 , Q2 , Q1 , Q0 theo T3 , T2 , T1 , T0 rồi lặp lại cho đến khi
hoàn tất một chu kỳ.
Trước khi có cạnh xuống của xung CK thứ nhất: xác định giá trị của
T3 , T2 , T1 , T0 theo ngõ ra Q3 , Q2 , Q1 , Q0 như hình 7-23: T0  1 ,
T1  Q0  0 , T2  Q1Q0  00  0 , T3  Q2 Q1Q0  000  0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1
Q0 0
T1=Q0 0
Q1 0
T2=Q1Q0 0
Q2 0
T3=Q2Q1Q0 0
Q3 0
Hình 7-23: Dạng sóng các tín hiệu trước xung CK thứ nhất.
Sau khi có cạnh xuống của xung CK thứ nhất: xác định giá trị của
các ngõ ra Q3 , Q2 , Q1 , Q0 theo T3 , T2 , T1 , T0 như hình 7-24: chỉ có Q0 đổi
trạng thái vì T0  1 , các FF còn lại giữ nguyên trạng thái.
211
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1
Q0 0 1
T1=Q0 0
Q1 0 0
T2=Q1Q0 0
Q2 0 0
T3=Q2Q1Q0 0
Q3 0 0
`
Hình 7-24: Dạng sóng các tín hiệu sau khi có xung CK thứ nhất.
Trước khi có cạnh xuống của xung CK thứ hai: xác định giá trị của
T1  Q0  1 , T2  Q1Q0  01  0 , T3  Q2 Q1Q0  001  0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1 1
Q0 0 1
T1=Q0 0 1
Q1 0 0
T2=Q1Q0 0 0
Q2 0 0
T3=Q2Q1Q0 0 0
Q3 0 0
`
Hình 7-25: Dạng sóng các tín hiệu trước xung CK thứ hai.
Sau khi có cạnh xuống của xung CK thứ hai: xác định giá trị của các
ngõ ra Q3 , Q2 , Q1 , Q0 theo T3 , T2 , T1 , T0 như hình 7-26: Q0 và Q1 đổi trạng
thái, các FF còn lại giữ nguyên trạng thái.
212
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1 1
Q0 0 1 0
T1=Q0 0 1
Q1 0 0 1
T2=Q1Q0 0 0
Q2 0 0 0
T3=Q2Q1Q0 0 0
Q3 0 0 0
Hình 7-26: Dạng sóng các tín hiệu sau khi có xung CK thứ hai.
Trước khi có cạnh xuống của xung CK thứ ba: xác định giá trị của
T1  Q0  0 , T2  Q1Q0  10  0 , T3  Q2 Q1Q0  010  0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1 1 1
Q0 0 1 0
T1=Q0 0 1 0
Q1 0 0 1
T2=Q1Q0 0 0 0
Q2 0 0 0
T3=Q2Q1Q0 0 0 0
Q3 0 0 0
Hình 7-27: Dạng sóng các tín hiệu trước xung CK thứ ba.
Sau khi có cạnh xuống của xung CK thứ ba: xác định giá trị của các
ngõ ra Q3 , Q2 , Q1 , Q0 theo T3 , T2 , T1 , T0 như hình 7-28: Q0 đổi trạng thái,
các FF còn lại giữ nguyên trạng thái.
213
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1 1 1
Q0 0 1 0 1
T1=Q0 0 1 0
Q1 0 0 1 1
T2=Q1Q0 0 0 0
Q2 0 0 0 0
T3=Q2Q1Q0 0 0 0
Q3 0 0 0 0
Hình 7-28: Dạng sóng các tín hiệu sau khi có xung CK thứ ba.
Lý luận tương tự cho các chu kỳ còn lại: kết quả ta được dạng sóng
như hình 7-29:
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1 1 1
Q0 0 1 0 1
T1=Q0 0 1 0
Q1 0 0 1 1
T2=Q1Q0 0 0 0
Q2 0 0 0 0
T3=Q2Q1Q0 0 0 0
Q3 0 0 0 0
Hình 7-29: Dạng sóng mạch đếm đồng bộ 4 bit đếm lên.
Trình tự đếm của mạch gồm 16 trạng thái, giá trị thập phân từ 0 đến
15 như bảng 7-4.
Bảng 7-4: Trình tự đếm lên của mạch đếm đồng bộ:
Input Outputs
↓ 0 0 0 0 0
↓ 0 0 0 1 1
↓ 0 0 1 0 2
214
↓ 0 0 1 1 3
↓ 0 1 0 0 4
↓ 0 1 0 1 5
↓ 0 1 1 0 6
↓ 0 1 1 1 7
↓ 1 0 0 0 8
↓ 1 0 0 1 9
↓ 1 0 1 0 10
↓ 1 0 1 1 11
↓ 1 1 0 0 12
↓ 1 1 0 1 13
↓ 1 1 1 0 14
↓ 1 1 1 1 15
↓ 0 0 0 0 0
 Mở rộng mạch đếm:
Phương trình các ngõ vào T: T0  1 , T1  Q0 , T2  Q1Q0 ,
T3  Q2Q1Q0
Hay T0  1 , T1  Q0 , T2  Q1T1 , T3  Q2T2
Phương trình ngõ vào T của FF thứ nhất: TI  QI 1TI 1
Khi mở rộng thêm số bit thì ta kết nối thêm FF và cổng AND 2 ngõ vào.
Kí hiệu của mạch đếm như hình 7-30:
CK Q0
Q1
Q2
CLR Q3
Hình 7-30: Sơ đồ kí hiệu.
215
2. Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm xuống: sử dụng FFT
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 7-31: Sơ đồ mạch đếm đồng bộ - đếm xuống.

cho FF hoạt động theo các tín hiệu đồng bộ.
Phương trình các ngõ vào
T: T0  1 , T1  Q0 , T2  Q1 Q0 , T3  Q2 Q1 Q0
đều bằng 0 - Q3Q2 Q1Q0  1111
CK
Áp dụng cách lý luận như mạch đếm lên ta sẽ được dạng sóng mạch
đếm xuống như hình 7-33.
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CK
T0 1 1 1 1
Q0 1 0 1 0
T1=Q0 0 1 0 1
Q1 1 1 0 0
T2=Q1Q0 0 0 0 1
Q2 1 1 1 1
T3=Q2Q1Q0 0 0 0 0
Q3 1 1 1 1
Hình 7-33: Dạng sóng mạch đếm đồng bộ 4 bit đếm xuống.
216
Trình tự đếm của mạch gồm 16 trạng thái, giá trị thập phân từ 15
xuống 0 giống như mạch đếm KĐB.
3. Khảo sát mạch đếm nhị phân 4 bit, ĐB, đếm lên/xuống: sử dụng
FFT với CK tích cực cạnh xuống
Để có thể đếm lên hoặc đếm xuống thì phải thêm vào mạch tín hiệu
chọn đếm lên/xuống hay UD. Sơ đồ mạch đếm:
C=U/D
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 7-34: Sơ đồ mạch đếm đồng bộ - đếm lên/xuống.

Phương trình các ngõ vào T:
T0  1 T1  C  Q0  CQ0  CQ0
,

T2  T1 C  Q1   T1 CQ1  CQ1  T1CQ1  T1 CQ1
T3  T C  Q   T CQ
2 2 2 2 
 CQ2  T2CQ2  T2 CQ2
Khi cho C  0 thì C  1 suy ra:

T0  1 , T1  Q0 , T2  T1Q1  Q1Q0 , T3  Q2Q1Q0
Đây là phương trình các ngõ vào T của mạch đếm lên đồng bộ.
Khi cho C  1 thì C  0 suy ra:
T0  1 , T1  Q0 , T2  T1 Q1  Q1 Q0 , T3  Q2 Q1 Q0
Đây là phương trình các ngõ vào T của mạch đếm xuống đồng bộ.
Kí hiệu của mạch đếm lên xuống như hình 7-35:
217
CK Q0
Q1
Q2
CLR Q3
U/D
Hình 7-35: Sơ đồ kí hiệu mạch đếm lên/xuống.
VI. MẠCH ĐẾM ĐẶT TRƯỚC SỐ ĐẾM

Các mạch đếm đã khảo sát nếu là mạch đếm lên thì luôn đếm từ giá trị
nhỏ nhất từ 0 lên đến giá trị cực đại rồi tự động quay về 0 để đếm chu kỳ
tiếp theo - mạch không thể đếm bắt đầu với giá trị đếm khác 0. Mạch có khả
năng thực hiện đếm với giá trị bắt đầu từ số bất kỳ là mạch đếm đặt trước số đếm.
Sơ đồ khối mạch đếm đặt trước số đếm 4bit như hình sau:
Các ngõ P0 Q0
vào nhận P1 Q1
giá trị đặt P2 Q2
trước P3 Q3
PL
CK
CLR
U/D
Hình 7-36: Sơ đồ khối mạch đếm đặt trước số đếm.

Mạch đếm đặt trước số đếm có thêm bốn ngõ vào P3 P2 P1 P0 nhận giá trị
đặt trước và một ngõ vào điều khiển PL (parallel load) để nạp giá trị đặt trước
từ các ngõ vào P3 P2 P1 P0 sang các ngõ ra Q3Q2Q1Q0 . Sau khi nạp xong giá trị
đặt trước, tín hiệu PL trở lại mức không tích cực để cho phép mạch đếm.
Sơ đồ mạch đếm đặt trước số đếm 4bit như hình 7-37.
1. Khảo sát mạch đếm đặt trước số đếm - đếm lên:

Để dễ phân tích ta cho mạch đếm với yêu cầu đếm từ 0001 đến 1001.
Phân tích yêu cầu: theo yêu cầu mạch đếm lên từ 0001 đến 1001 thì
giá trị 0001 được xem là giá trị đặt trước được đưa đến các ngõ vào
P3 P2 P1 P0 .
218
Trạng thái kế 1001 là 1010 được dùng làm trạng thái điều khiển ngõ
vào PL nạp lại giá trị 0001 để bắt đầu chu kỳ đếm tiếp theo.
P0 P1 P2 P3
PL
C=U/D
Q0 Q1 Q2 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK
P0 P1 P2 P3
Hình 7-37: Sơ đồ mạch đếm đồng bộ - đếm xuống.
Tín hiệu C  U /D  0 để cho mạch đếm lên. Trình tự đếm được xây
dựng như bảng 7-5.
Bảng 7-5: Trình tự đếm đặt trước số đếm – đếm lên:
Input Outputs
Xung CK Q3 Q2 Q1 Q0 TP PL
↓ 0 0 0 1 1 0 Trạng thái đặt trước
↓ 0 0 1 0 2 0
↓ 0 0 1 1 3 0
↓ 0 1 0 0 4 0
↓ 0 1 0 1 5 0
↓ 0 1 1 0 6 0
↓ 0 1 1 1 7 0
↓ 1 0 0 0 8 0
↓ 1 0 0 1 9 0
↓ 1 0 1 0 10 1 Trạng thái nạp lại số đặt trước
219
Q1 P0=1 P1=0 P2=0 P3=0

PL=0
Q3 0 × 0 × 0 × 0 ×
1 1 1 1
C=U/D
Q0 Q1 Q2 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
0 × 0 × 0 × 0 ×
P0=0 P1=1 P2=1 P3=1
Hình 7-38: Sơ đồ mạch đếm lên bình thường khi PL = 0.

Do tín hiệu PL tích cực mức 1 nên khi đếm bình thường từ 0001 đến
1001 thì PL phải bằng 0 - xem hình: do PL = 0 nên các ngõ vào PRE và
CLR đều bằng 1 - bất chấp các trạng thái của P3 P2 P1 P0 .
Khi đến trạng thái 1010, PL  Q3Q1  11  1 sẽ điều khiển mạch nạp
lại giá trị 0001 sang các ngõ ra Q3Q2Q1Q0 . Khi ở trạng thái này, flip flop thứ
0 có PRE = 0 và CLR = 1 nên làm ngõ ra Q0 = 1, 3 flip flop còn lại thì có
PRE = 1 và CLR = 0 nên xóa các ngõ ra Q3Q2Q1 về 000. Kết quả thì
Q3Q2Q1Q0  0001 . Sau khi nạp xong thì hồi tiếp về cổng AND làm PL
xuống mức 0 cho phép mạch đếm theo xung CK.
Sơ đồ mạch điện như sau:
Q1 P0=1 P1=0 P2=0 P3=0
PL=1
Q3 1 1 1 0 1 0 1 0
0 1 1 1
C=U/D
Q0 Q1 Q2 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 0 0 0
1 0 1 1 1 1 1 1
P0=0 P1=1 P2=1 P3=1
Hình 7-39: Sơ đồ mạch nạp lại giá trị bắt đầu khi PL = 1.
220
Sau khi hiểu được nguyên lý hoạt động thì mạch điện được vẽ theo
dạng khối như sau:
1 P0 Q0
0 P1 Q1
0 P2 Q2
Q1 0 P3 Q3
PL
Q3
CK
CLR
U/D
Hình 7-40: Sơ đồ khối mạch đếm lên/xuống đặt trước số đếm.
2. Khảo sát mạch đếm đặt trước số đếm - đếm xuống

Để dễ phân tích ta cho mạch đếm với yêu cầu đếm từ 1001 xuống 0001.
Phân tích yêu cầu: theo yêu cầu thì mạch đếm từ 1001 xuống 0001 thì
giá trị 1001 được xem là giá trị đặt trước được đưa đến các ngõ vào
P3 P2 P1 P0 , trạng thái kế 0001 là 0000 được dùng làm trạng thái để điều khiển
ngõ vào PL nạp lại giá trị 1001 để bắt đầu chu kỳ đếm tiếp theo.
Tín hiệu C  U /D  1 để cho mạch đếm xuống. Trình tự đếm được

xây dựng như bảng 7-6.
Bảng 7-6: Trình tự đếm đặt trước số đếm – đếm xuống:
Input Outputs
Xung CK Q3 Q2 Q1 Q0 TP PL
↓ 1 0 0 1 9 0 Trạng thái đặt trước
↓ 1 0 0 0 8 0
↓ 0 1 1 1 7 0
↓ 0 1 1 0 6 0
↓ 0 1 0 1 5 0
↓ 0 1 0 0 4 0
↓ 0 0 1 1 3 0
↓ 0 0 1 0 2 0
↓ 0 0 0 1 1 0
↓ 0 0 0 0 0 1 Trạng thái nạp lại số đặt trước
221
Do tín hiệu PL tích cực mức 1 nên khi đếm bình thường từ 1001
xuống 0001 thì PL phải bằng 0 - xem hình: do PL = 0 nên các ngõ vào PRE
và CLR đều bằng 1 - bất chấp các trạng thái của P3 P2 P1 P0 .
Q0
Q1 PL=0 P0=1 P1=0 P2=0 P3=1
Q2 0 × 0 × 0 × 0 ×
Q3
Vcc
1 1 1 1
C=U/D
Q0 Q1 Q2 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
0 × 0 × 0 × 0 ×
P0=0 P1=1 P2=1 P3=0
Hình 7-41: Sơ đồ mạch đếm xuống bình thường khi PL = 0.

Khi đến trạng thái 0000, PL  Q3Q2Q1Q0  0000 qua cổng NOR sẽ
điều khiển mạch nạp lại giá trị 1001 sang các ngõ ra Q3Q2Q1Q0 . Khi ở trạng
thái này thì flip flop thứ 0 và thứ ba có PRE = 0 và CLR = 1 nên làm ngõ ra
Q3Q0  11 , hai flip flop còn lại thì có PRE = 1 và CLR = 0 nên xóa các ngõ
ra Q2Q1  00 . Kết quả thì Q3Q2Q1Q0  1001 . Sau khi nạp xong thì hồi tiếp
về cổng NOR làm PL xuống mức 0 cho phép mạch đếm theo xung CK.
Sơ đồ mạch điện như sau:
Q0
Q1 PL=1 P0=1 P1=0 P2=0 P3=1
Q2 1 1 1 0 1 0 1 1
Q3
Vcc
0 1 1 0
C=U/D
Q0 Q1 Q2 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 0 0 1
1 0 1 1 1 1 1 0
P0=0 P1=1 P2=1 P3=0
Hình 7-42: Sơ đồ mạch nạp lại giá trị bắt đầu khi PL = 1.
222
VII. BÀI TẬP

Câu 7-1: Mạch đếm không đồng bộ thì xung CK đưa đến
(a) Chân CK của tất cả các flip fLop (b) Chân CK của flip flop MSB
(c) Chân CK của flip flop MSB và LSB (d) Chân CK của flip flop LSB
Câu 7-2: Mạch đếm đồng bộ thì xung CK đưa đến
(a) Chân CK của tất cả các flip fLop (b) Chân CK của flip flop MSB
(c) Chân CK của flip flop MSB và LSB (d) Chân CK của flip flop LSB
Câu 7-3: Mạch đếm không đồng bộ có khuyết điểm là
(a) Có thời gian trễ nhỏ nên đếm được xung có tần số cao
(b) Có thời gian trễ nhỏ nên chỉ đếm được xung có tần số thấp
(c) Có thời gian trễ lớn nên chỉ đếm được xung có tần số thấp
(d) Có thời gian trễ lớn nên đếm được xung có tần số cao
Câu 7-4: Mạch đếm lên không đồng bộ sử dụng flip flop T với CK tích cực
cạnh xuống thì
(a) Xung CK đưa đến flip flop LSB và QI nối với CK I 1
(b) Xung CK đưa đến flip flop LSB và QI nối với CK I 1
(c) Xung CK đưa đến flip flop MSB và QI nối với CK I 1
(d) Xung CK đưa đến flip flop MSB và QI nối với CK I 1

Câu 7-5: Mạch đếm xuống không đồng bộ sử dụng flip flop T với CK tích
cực cạnh xuống thì
(a) Xung CK đưa đến flip flop LSB và QI nối với CK I 1

Câu 7-6: Mạch đếm lên không đồng bộ sử dụng flip flop T với CK tích cực
cạnh lên thì
223
(a) Xung CK đưa đến flip flop MSB và QI nối với CK I 1
(c) Xung CK đưa đến flip flop LSB và QI nối với CK I 1

Câu 7-7: Mạch đếm xuống không đồng bộ sử dụng flip flop T với CK tích
cực cạnh lên thì
(a) Xung CK đưa đến flip flop MSB và QI nối với CK I 1
(d) Xung CK đưa đến flip flop LSB và QI nối với CK I 1

Câu 7-8: Mạch đếm nhị phân 4 bit không đồng bộ thì số trạng thái đếm và
số thập phân lớn nhất là:
(a) 16 và 16 (b) 15 và 16
(c) 16 và 15 (d) 15 và 15
Câu 7-9: Mạch đếm nhị phân n bit không đồng bộ thì số trạng thái đếm và
số thập phân lớn nhất là:
(a) 2n và 2n  1 (b) 2n và 2n 1
(c) 2n  1 và 2n (d) 2n  1 và 2n
Câu 7-10: Mạch đếm không đồng bộ đếm lên mod 100 thì số flip flop sử
dụng là:
(a) 8 (b) 5 (c) 6 (d) 7
Câu 7-11: Mạch đếm không đồng bộ đếm lên mod 200 thì số flip flop sử
dụng là:
(a) 8 (b) 5 (c) 6 (d) 7
Câu 7-12: Mạch đếm không đồng bộ đếm lên mod 120 thì trạng thái reset là:
(a) 10000100B (b) 1111111B
(c) 1111000B (d) 111100B
Câu 7-13: Mạch đếm không đồng bộ đếm lên mod 350 thì trạng thái reset là:
224
(a) 101011110B (b) 1010111100B

(c) 10101111B (d) 1010111B
Câu 7-14: Mạch đếm lên đồng bộ sử dụng flip flop T với CK tích cực cạnh
xuống thì các phương trình T:
(a) T0  1 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
(b) T0  0 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
(c) T0  1 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
(d) T0  1 , T1  Q0 , T2  Q1 Q0 , T3  Q2 Q1 Q0
Câu 7-15: Mạch đếm xuống đồng bộ dùng FF T với CK tích cực cạnh
(a) T0  1 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
(b) T0  0 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
(c) T0  1 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
(d) T0  1 , T1  Q0 , T2  Q1 Q0 , T3  Q2 Q1 Q0
Câu 7-16: Mạch đếm lên đồng bộ sử dụng FF T với CK tích cực cạnh
(a) T0  1 , T1  Q0 , T2  T1Q0 , T3  T2Q0
(b) T0  1 , T1  Q0 , T2  Q1T1 , T3  Q2T2
(c) T0  1 , T1  Q0 , T2  Q1T1 , T3  Q1T2
(d) T0  1 , T1  Q0 , T2  Q1T1 , T3  Q1Q0T2

Câu 7-17:
(a) Mạch đếm đồng bộ đếm lên hay đếm xuống phụ thuộc vào mức
tích cực của CK
(b) Mạch đếm đồng bộ đếm lên hay đếm xuống không phụ
thuộc vào mức tích cực của CK
(c) Mạch đếm không bộ đếm lên hay đếm xuống phụ thuộc vào
mức tích cực của CK
225
(d) Mạch đếm không đồng bộ đếm lên hay xuống không phụ
thuộc vào mức tích cực của CK
(e) Cả hai câu b và c đều đúng
(f) Cả hai câu b và d đều đúng
Câu 7-18: Mạch đếm nhị phân không đồng bộ 5 bit có tần số xung CK là
1000Hz thì tần số Q2:
(a) 500Hz (b) 250Hz (c) 125Hz (d) 1000Hz
Câu 7-19: Tần số ngõ ra thứ nhất của mạch đếm nhị phân n bit có tần số
xung CK là f CK là:
fCK f CK
(a) fQI  (b) f QI 
2n 2I
f CK f CK
(c) f QI  (d) f QI 
2 I 1 2 I 1
2. BÀI TẬP
Bài tập 7-1: Hãy vẽ mạch đếm không đồng bộ, đếm lên 4 bit sử dụng FFT
với CK tích cực cạnh lên, giải thích hoạt động của mạch
thông qua dạng sóng.
Bài tập 7-2: Hãy vẽ mạch đếm không đồng bộ, đếm xuống 4 bit sử dụng
FFT với CK tích cực cạnh lên, giải thích hoạt động của mạch
thông qua dạng sóng.
Bài tập 7-3: Hãy vẽ mạch đếm đồng bộ, đếm lên 4 bit sử dụng FFT với
CK tích cực cạnh lên, giải thích hoạt động của mạch thông
qua dạng sóng.
Bài tập 7-4: Hãy vẽ mạch đếm đồng bộ, đếm xuống 4 bit sử dụng FFT với
CK tích cực cạnh lên, giải thích hoạt động của mạch thông
qua dạng sóng.
Bài tập 7-5: Hãy vẽ dạng sóng ở mạch đếm mod 10 sau 11 xung CK.
Bài tập 7-6: Cho mạch đếm như hình 7-43, cả hai khối đều đếm mod 10 -
còn gọi là đếm BCD. Cho trạng thái ban đầu tất cả các ngõ ra
đều bằng 0. Hãy vẽ dạng sóng của tất cả các ngõ ra sóng sau
12 xung CK.
226
Đếm BCD_A
l k j i h g f e d c b a CK Q0 Q0
Q1 Q1
Q2 Q2
Vcc
CLR Q3 Q3
R
S
CK Q0 Q4
C Q1 Q5
Q2 Q6
CLR Q3 Q7
Đếm BCD_B
Hình 7-43: Sơ đồ mạch cho bài tập 7-6.

Bài tập 7-7: Cho mạch đếm như hình 7-44, cả hai khối đều đếm mod 10 -
còn gọi là đếm BCD. Cho trạng thái ban đầu tất cả các ngõ ra
đều bằng 0. Hãy vẽ dạng sóng của tất cả các ngõ ra sóng sau
12 xung CK.
Đếm BCD_A
l k j i h g f e d c b a CK Q0 Q0
Q1 Q1
Q2 Q2
Vcc
CLR Q3 Q3
R
S
CK Q0 Q4
C Q1 Q5
Q2 Q6
CLR Q3 Q7
Đếm BCD_B
Hình 7-44: Sơ đồ mạch cho bài tập 7-7.

Bài tập 7-8: Hãy nhận xét sự khác nhau của hai mạch bài 6 và 7.
Bài tập 7-9: Hãy vẽ mạch đếm nhị phân 4 bit không đồng bộ đếm lên sử
dụng flip flop T với CK tích cực cạnh lên, PRE và CLR đều
tích cực mức thấp và mạch RC sao cho khi cấp điện thì đếm
từ giá trị Q3Q2Q1Q0  0101B , giải thích nguyên lý hoạt động
của mạch.
Bài tập 7-10: Hãy vẽ mạch đếm nhị phân 4 bit không đồng bộ đếm lên sử
dụng flip flop T với CK tích cực cạnh lên, PRE và CLR đều
tích cực mức thấp và mạch RC sao cho khi cấp điện thì đếm
từ giá trị Q3Q2Q1Q0  0100B và đếm đến Q3Q2Q1Q0  1100B
227
thì kết thúc chu kỳ quay về đếm tiếp từ Q3Q2Q1Q0  0100B ,

giải thích nguyên lý hoạt động của mạch.
VIII. GIỚI THIỆU CÁC IC

Phần này giới thiệu một số IC đếm:
1. IC ĐẾM 74LS90, 74LS92, 74LS93

Sơ đồ kí logic
Hình 7-45: Sơ đồ kí hiệu IC mã hóa.

Bảng 7-7: Bảng trạng thái hoạt động của các IC:
Bảng 7-8: Trình tự đếm của các IC:
228
2. IC ĐẾM 74LS192, 74LS193

Sơ đồ kí logic
Hình 7-45: Sơ đồ kí hiệu IC mã hóa.

Bảng 7-9: Bảng trạng thái hoạt động của IC:
229
Bài số 7-11: Sau khi khảo sát các thông số cơ bản của IC 74LS90, hãy cho
biết chức năng của mạch điện hình 7-46 và hãy vẽ dạng sóng
ngõ ra trong 10 chu kỳ xung CK, trạng thái ban đầu cho bằng
0000.
Bài số 7-12: Hãy cho biết chức năng của mạch điện hình 7-47 và hãy vẽ
dạng sóng ngõ ra trong 6 chu kỳ xung CK, trạng thái ban đầu
cho bằng 0000.
dạng sóng ngõ ra trong 6 chu kỳ xung CK, trạng thái ban đầu
cho bằng 0000.
Hình 7-46: Cho bài tập 7-11. Hình 7-47: Cho bài tập 7-12.
230
Hình 7-48: Cho bài tập 7-13.

dạng sóng ngõ ra trong 12 chu kỳ xung CK, trạng thái ban
đầu cho bằng 0000 0000.
Hình 7-49: Hình cho bài tập7-14.

Bài số 7-15: Hãy giải thích nguyên lý hoạt động của mạch điện hình 7-50
khi cho vào 100 xung CK thì kết quả hiển thị trên hai led như
thế nào và kết quả ứng với giá trị xung vào thứ 100.
231
Bài số 7-16: Hãy giải thích nguyên lý hoạt động của mạch điện hình 7-51
khi cho vào 100 xung CK thì kết quả hiển thị trên hai led như
thế nào và kết quả ứng với giá trị xung vào thứ 100.

Bài số 7-17: Hãy thiết kế mạch đếm phút giây hiển thị trên 4 led 7 đoạn.
Bài số 7-18: Hãy thiết kế mạch đếm giờ phút giây hiển thị trên 6 led 7 đoạn.
232
Chƣơng 8
THIẾT KẾ MẠCH ĐẾM
 GIỚI THIỆU
 THIẾT KẾ MẠCH ĐẾM
 Thiết kế mạch đếm nhị phân 4 bit, ĐB, đếm lên, dùng FFT - CK
 Thiết kế mạch đếm nhị phân 4 bit, ĐB, đếm xuống, dùng FFT -
 Thiết kế mạch đếm mod 10, ĐB, đếm lên, dùng FFT - CK tích cực
cạnh xuống
 Thiết kế mạch đếm nhị phân 3 bit, ĐB, đếm lên, dùng FFD - CK
 BÀI TẬP
233
I. GIỚI THIỆU
Chúng ta đã khảo sát các loại mạch đếm không đồng bộ và đồng bộ. Ở
phần này sẽ trình bày nguyên lý thuyết kế các mạch đếm theo cầu.
̶ Biết trạng thái hiện tại, trạng thái kế của mạch
̶ Thiết kế các mạch đếm đồng bộ theo yêu cầu.
II. THIẾT KẾ MẠCH ĐẾM ĐỒNG BỘ

1. Thiết kế mạch đếm nhị phân 4 bit, ĐB, đếm lên, dùng FFT - CK
Với yêu cầu thì số flip flop cần dùng là 4, vì đếm đồng bộ nên xung
CK được nối với tất cả CK của các flip flop. Sơ đồ mạch đếm tổng quát
dùng 4 Flip Flop:
1 Q0 1 Q1 1 Q2 1 Q3
? PRE0 ? PRE1 ? PRE2 ? PRE3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 8-1: Sơ đồ mạch đếm tổng quát.

Tiếp theo là tìm phương trình của các ngõ vào T căn cứ vào trình tự
đếm của mạch như bảng 8-1.
Bảng 8-1: Trình tự mạch đếm lên:
Input Outputs
Xung Q3 Q2 Q1 Q0 TP
CK
↓ 0 0 0 0 0
↓ 0 0 0 1 1
↓ 0 0 1 0 2
↓ 0 0 1 1 3
↓ 0 1 0 0 4
234
↓ 0 1 0 1 5
↓ 0 1 1 0 6
↓ 0 1 1 1 7
↓ 1 0 0 0 8
↓ 1 0 0 1 9
↓ 1 0 1 0 10
↓ 1 0 1 1 11
↓ 1 1 0 0 12
↓ 1 1 0 1 13
↓ 1 1 1 0 14
↓ 1 1 1 1 15
↓ 0 0 0 0 0
Từ trình tự đếm này ta xây dựng bảng trạng thái diễn tả mối quan hệ
của trạng thái hiện tại và trạng thái kế, từ đó xác định được giá trị của các
ngõ vào T.
Giả sử khi cấp điện thì các ngõ ra Q3Q2Q1Q0  0000 .
̶ Trước khi có xung CK thứ nhất, trạng thái Q3Q2Q1Q0  0000 được
xem là trạng thái hiện tại.
̶ Sau khi có xung CK thứ nhất, các flip flop đổi sang trạng thái kế là
Q3Q2Q1Q0  0001 .
̶ Trước khi có xung CK thứ hai, trạng thái Q3Q2Q1Q0  0001 được xem
là trạng thái hiện tại.
̶ Sau khi có xung CK thứ hai, các flip flop đổi sang trạng thái kế là
Q3Q2Q1Q0  0010 .
̶ Tương tự cho các trạng thái còn lại ta có bảng đầy đủ 16 trạng thái
như bảng 8-2.
235
Bảng 8-2: Các trạng thái hiện tại và trạng thái kế của ngõ ra:
TP Trạng thái hiện Trạng thái kế sau khi
tại có xung CK
Xung Q3 Q2 Q1 Q0 T3 T2 T1 T0 Q3 Q2 Q1 Q0
CK
0 ↓ 0 0 0 0 0 0 0 1
1 ↓ 0 0 0 1 0 0 1 0
2 ↓ 0 0 1 0 0 0 1 1
3 ↓ 0 0 1 1 0 1 0 0
4 ↓ 0 1 0 0 0 1 0 1
5 ↓ 0 1 0 1 0 1 1 0
6 ↓ 0 1 1 0 0 1 1 1
7 ↓ 0 1 1 1 1 0 0 0
8 ↓ 1 0 0 0 1 0 0 1
9 ↓ 1 0 0 1 1 0 1 0
10 ↓ 1 0 1 0 1 0 1 1
11 ↓ 1 0 1 1 1 1 0 0
12 ↓ 1 1 0 0 1 1 0 1
13 ↓ 1 1 0 1 1 1 1 0
14 ↓ 1 1 1 0 1 1 1 1
15 ↓ 1 1 1 1 0 0 0 0
Đang ở trạng thái hiện tại và khi có xung thì chuyển sang trạng thái
kế, từ đó ta có thể xác định được giá trị của ngõ vào T như bảng sau: nên
nhớ flip flop T đổi trạng thái khi T=1 và giữ nguyên khi T = 0.
236
Bảng 8-3: Thiết lập các trạng thái của T:

TP Trạng thái hiện Trạng thái kế sau
tại khi có xung CK
CK
0 ↓ 0 0 0 0 0 0 0 1 0 0 0 1
1 ↓ 0 0 0 1 0 0 1 1 0 0 1 0
2 ↓ 0 0 1 0 0 0 0 1 0 0 1 1
3 ↓ 0 0 1 1 0 1 1 1 0 1 0 0
4 ↓ 0 1 0 0 0 0 0 1 0 1 0 1
5 ↓ 0 1 0 1 0 0 1 1 0 1 1 0
6 ↓ 0 1 1 0 0 0 0 1 0 1 1 1
7 ↓ 0 1 1 1 1 1 1 1 1 0 0 0
8 ↓ 1 0 0 0 0 0 0 1 1 0 0 1
9 ↓ 1 0 0 1 0 0 1 1 1 0 1 0
10 ↓ 1 0 1 0 0 0 0 1 1 0 1 1
11 ↓ 1 0 1 1 0 1 1 1 1 1 0 0
12 ↓ 1 1 0 0 0 0 0 1 1 1 0 1
13 ↓ 1 1 0 1 0 0 1 1 1 1 1 0
14 ↓ 1 1 1 0 0 0 0 1 1 1 1 1
15 ↓ 1 1 1 1 1 1 1 1 0 0 0 0
Căn cứ vào trạng thái hiện tại là Q3Q2Q1Q0  0000 và trạng thái kế là
Q3Q2Q1Q0  0001 thì chỉ có flip flop thứ 0 đổi trạng thái nên các giá trị của
T là T3T2T1T0  0001 .
Q3Q2Q1Q0  0010 thì có flip flop thứ 0 và thứ 1 đổi trạng thái các giá trị của
T là T3T2T1T0  0011.
Q3Q2Q1Q0  0011 thì chỉ có flip flop thứ 0 đổi trạng thái các giá trị của T là
T3T2T1T0  0001 .
237
Tương tự ta xác định được tất cả giá trị của T cho 16 trạng thái.
Xác định phương trình cho các ngõ vào T:
T0 : Nhìn vào bảng trạng thái thì T0 luôn bằng 1: T0  1
Dùng bìa Karnaugh tìm các phương trình T1 , T2 , T3 như hình 8-2:
Q1Q0 Q1Q0 Q1Q0
T1 00 01 11 10 T2 00 01 11 10 T3 00 01 11 10
0 1 3 2 0 1 3 2 0 1 3 2
00 1 1 00 1 00
4 5 7 6 4 5 7 6 4 5 7 6
01 1 1 01 1 01 1
Q3Q2
Q3Q2
Q3Q2
12 13 15 14 12 13 15 14 12 13 15 14
11 1 1 11 1 11 1
8 9 11 10 8 9 11 10 8 9 11 10
10 1 1 10 1 10
(a) (b) (c)
Hình 8-2: Bìa Karnaugh của các phương trình.

Kết quả các phương trình các ngõ vào T:
T0  1 , T1  Q0 , T2  Q1Q0 , T3  Q2Q1Q0
Khi đó sơ đồ mạch hoàn chỉnh như hình 8-3 và cũng chính là sơ đồ
chúng ta đã khảo sát ở bài trước.
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 8-3: Sơ đồ mạch đếm lên sau khi thiết kế.
2. Thiết kế mạch đếm nhị phân 4 bit, ĐB, đếm xuống, dùng FFT -
Với yêu cầu thì số flip flop cần dùng là 4, vì đếm đồng bộ nên xung
CK được nối với tất cả CK của các flip flop. Sơ đồ mạch đếm tổng quát
dùng 4 flip flop như hình sau:
238
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1

đếm của mạch như bảng sau:
Bảng 8-4: Trình tự mạch đếm xuống:
Input Outputs
↓ 1 1 1 1 15
↓ 1 1 1 0 14
↓ 1 1 0 1 13
↓ 1 1 0 0 12
↓ 1 0 1 1 11
↓ 1 0 1 0 10
↓ 1 0 0 1 9
↓ 1 0 0 0 8
↓ 0 1 1 1 7
↓ 0 1 1 0 6
↓ 0 1 0 1 5
↓ 0 1 0 0 4
↓ 0 0 1 1 3
↓ 0 0 1 0 2
↓ 0 0 0 1 1
↓ 0 0 0 0 0
↓ 1 1 1 1 15
239
Từ trình tự đếm này ta xây dựng bảng trạng thái diễn tả mối quan hệ
của trạng thái hiện tại và trạng thái kế, từ đó xác định được giá trị của các
ngõ vào T.
tại có xung CK
CK
0 ↓ 1 1 1 1 1 1 1 0
1 ↓ 1 1 1 0 1 1 0 1
2 ↓ 1 1 0 1 1 1 0 0
3 ↓ 1 1 0 0 1 0 1 1
4 ↓ 1 0 1 1 1 0 1 0
5 ↓ 1 0 1 0 1 0 0 1
6 ↓ 1 0 0 1 1 0 0 0
7 ↓ 1 0 0 0 0 1 1 1
8 ↓ 0 1 1 1 0 1 1 0
9 ↓ 0 1 1 0 0 1 0 1
10 ↓ 0 1 0 1 0 1 0 0
11 ↓ 0 1 0 0 0 0 1 1
12 ↓ 0 0 1 1 0 0 1 0
13 ↓ 0 0 1 0 0 0 0 1
14 ↓ 0 0 0 1 0 0 0 0
15 ↓ 0 0 0 0 1 1 1 1
Xác định được giá trị của các ngõ vào T như bảng bảng 8-6.
240
Bảng 8-6: Thiết lập các trạng thái của T

tại có xung CK
CK
15 ↓ 1 1 1 1 0 0 0 1 1 1 1 0
14 ↓ 1 1 1 0 0 0 1 1 1 1 0 1
13 ↓ 1 1 0 1 0 0 0 1 1 1 0 0
12 ↓ 1 1 0 0 0 1 1 1 1 0 1 1
11 ↓ 1 0 1 1 0 0 0 1 1 0 1 0
10 ↓ 1 0 1 0 0 0 1 1 1 0 0 1
9 ↓ 1 0 0 1 0 0 0 1 1 0 0 0
8 ↓ 1 0 0 0 1 1 1 1 0 1 1 1
7 ↓ 0 1 1 1 0 0 0 1 0 1 1 0
6 ↓ 0 1 1 0 0 0 1 1 0 1 0 1
5 ↓ 0 1 0 1 0 0 0 1 0 1 0 0
4 ↓ 0 1 0 0 0 1 1 1 0 0 1 1
3 ↓ 0 0 1 1 0 0 0 1 0 0 1 0
2 ↓ 0 0 1 0 0 0 1 1 0 0 0 1
1 ↓ 0 0 0 1 0 0 0 1 0 0 0 0
0 ↓ 0 0 0 0 1 1 1 1 1 1 1 1
Xác định các phương trình cho T:
Dùng bìa Karnaugh tìm các phương trình T1 , T2 , T3 : như hình 8-5:
241
Q1Q0 Q1Q0 Q1Q0

T1 00 01 11 10 T2 00 01 11 10 T3 00 01 11 10
0 1 3 2 0 1 3 2 0 1 3 2
00 1 1 00 1 00 1
4 5 7 6 4 5 7 6 4 5 7 6
01 1 1 01 1 01
Q3Q2
Q3Q2
Q3Q2
12 13 15 14 12 13 15 14 12 13 15 14
11 1 1 11 1 11
8 9 11 10 8 9 11 10 8 9 11 10
10 1 1 10 1 10 1
(a) (b) (c)

Kết quả các phương trình các ngõ vào T:
T0  1 , T1  Q0 , T2  Q1 Q0 , T3  Q2 Q1 Q0
Khi đó sơ đồ mạch hoàn chỉnh như hình 8-6 và cũng chính là sơ đồ
chúng ta đã khảo sát ở bài trước.
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 8-6: Sơ đồ mạch đếm xuống sau khi thiết kế.
3. Thiết kế mạch đếm mod 10, ĐB, đếm lên, dùng FFT - CK tích cực
cạnh xuống
Bài đếm mod 10 đã khảo sát ở chương mạch đếm chúng ta sử dụng
mạch đếm nhị phân 4 bit đếm 16 trạng thái và khống chế mạch reset để bỏ
đi các trạng thái thừa, trong bài này chúng ta thiết kế mạch đếm không dùng
các ngõ vào clear.
Với yêu cầu của đề bài thì số flip flop cần dùng là 4, vì đếm đồng bộ
nên xung CK được nối với tất cả CK của các flip flop. Sơ đồ mạch đếm
dùng 4 Flip Flop như hình 8-7.
242
1 Q0 1 Q1 1 Q2 1 Q3
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1

Bảng 8-7: Trình tự mạch đếm:
Input Outputs
↓ 0 0 0 0 0
↓ 0 0 0 1 1
↓ 0 0 1 0 2
↓ 0 0 1 1 3
↓ 0 1 0 0 4
↓ 0 1 0 1 5
↓ 0 1 1 0 6
↓ 0 1 1 1 7
↓ 1 0 0 0 8
↓ 1 0 0 1 9
↓ 0 0 0 0 0
Từ trình tự đếm này chúng ta xây dựng bảng trạng thái diễn tả mối
quan hệ của trạng thái hiện tại và trạng thái kế, từ đó xác định được giá trị
của các ngõ vào T.
tại có xung CK
CK
0 ↓ 0 0 0 0 0 0 0 1
1 ↓ 0 0 0 1 0 0 1 0
243
2 ↓ 0 0 1 0 0 0 1 1
3 ↓ 0 0 1 1 0 1 0 0
4 ↓ 0 1 0 0 0 1 0 1
5 ↓ 0 1 0 1 0 1 1 0
6 ↓ 0 1 1 0 0 1 1 1
7 ↓ 0 1 1 1 1 0 0 0
8 ↓ 1 0 0 0 1 0 0 1
9 ↓ 1 0 0 1 0 0 0 0
Xác định được giá trị của các ngõ vào T như bảng 8-9.
Bảng 8-9: Thiết lập các trạng thái của T:
tại có xung CK
CK
0 ↓ 0 0 0 0 0 0 0 1 0 0 0 1
1 ↓ 0 0 0 1 0 0 1 1 0 0 1 0
2 ↓ 0 0 1 0 0 0 0 1 0 0 1 1
3 ↓ 0 0 1 1 0 1 1 1 0 1 0 0
4 ↓ 0 1 0 0 0 0 0 1 0 1 0 1
5 ↓ 0 1 0 1 0 0 1 1 0 1 1 0
6 ↓ 0 1 1 0 0 0 0 1 0 1 1 1
7 ↓ 0 1 1 1 1 1 1 1 1 0 0 0
8 ↓ 1 0 0 0 0 0 0 1 1 0 0 1
9 ↓ 1 0 0 1 1 0 0 1 0 0 0 0
Xác định các phương trình cho T:
Dùng bìa Karnaugh tìm các phương trình T1 , T2 , T3 : như hình 8-8:
244
Q1Q0 Q1Q0 Q1Q0

T1 00 01 11 10 T2 00 01 11 10 T3 00 01 11 10
0 1 3 2 0 1 3 2 0 1 3 2
00 1 1 00 1 00
4 5 7 6 4 5 7 6 4 5 7 6
01 1 1 01 1 01 1
Q3Q2
Q3Q2
Q3Q2
12 13 15 14 12 13 15 14 12 13 15 14
11 11 11
8 9 11 10 8 9 11 10 8 9 11 10
10 10 10 1
(a) (b) (c)

Kết quả các phương trình T:
T0  1 , T1  Q3Q0 , T2  Q3Q1Q0 , T3  Q3Q2Q1Q0  Q3 Q2 Q1Q0
Để đơn giản cho các trạng thái không sử dụng là 1 thì ta có các bìa K
như hình 8-9:
Q1Q0 Q1Q0 Q1Q0
T1 00 01 11 10 T2 00 01 11 10 T3 00 01 11 10
0 1 3 2 0 1 3 2 0 1 3 2
00 1 1 00 1 00
4 5 7 6 4 5 7 6 4 5 7 6
01 1 1 01 1 01 1
Q3Q2
Q3Q2
Q3Q2
12 13 15 14 12 13 15 14 12 13 15 14
11 11 1 11 1 1
8 9 11 10 8 9 11 10 8 9 11 10
10 10 1 10 1 1
(a) (b) (c)
Hình 8-9: Bìa K khi sử dụng các trạng thái bỏ.
Kết quả các phương trình T:
T0  1 , T1  Q3Q0 , T2  Q1Q0 , T3  Q2Q1Q0  Q3Q0
Khi đó sơ đồ mạch hoàn chỉnh như hình 8-10 đơn giản hơn:
Q0 Q1 Q2 Q3
1 1 1 1
T0 Q0 T1 Q1 T2 Q2 T3 Q3
CK0 CK1 CK2 CK3
Q0 Q1 Q2 Q3
CLR0 CLR1 CLR2 CLR3
CK 1 1 1 1
Hình 8-10: Sơ đồ mạch đếm sau thiết kế.
245
4. Thiết kế mạch đếm nhị phân 3 bit, ĐB, đếm lên, dùng FFD - CK
Mạch đếm thường sử dụng flip flop JK hoặc flip flop T, trong bài này
chúng ta thiết kế mạch đếm dùng flip flop D.
Theo yêu cầu mạch đếm 3 bit nên số flip flop cần dùng là 3, vì đếm
đồng bộ nên xung CK được nối với tất cả CK của các flip flop. Sơ đồ mạch
tổng quát đếm dùng 3 flip flop D như hình 8-11.
1 Q0 1 Q1 1 Q2
? PRE0 ? PRE1 ? PRE2
D0 Q0 D1 Q1 D2 Q2
CK0 CK1 CK2
Q0 Q1 Q2
CLR0 CLR1 CLR2
CK 1 1 1

Tiếp theo là tìm phương trình của các ngõ vào D căn cứ vào trình tự
Bảng 8-10: Trình tự mạch đếm lên 3 bit:
Input Output
Xung CK Q2 Q1 Q0 TP
↓ 0 0 0 0
↓ 0 0 1 1
↓ 0 1 0 2
↓ 0 1 1 3
↓ 1 0 0 4
↓ 1 0 1 5
↓ 1 1 0 6
↓ 1 1 1 7
Từ trình tự đếm này chúng ta xây dựng bảng trạng thái diễn tả mối
quan hệ của trạng thái hiện tại và trạng thái kế, từ đó xác định được giá trị
của các ngõ vào D.
246
Bảng 8-11: Các trạng thái hiện tại và trạng thái kế của ngõ ra
TP Trạng thái hiện tại Trạng thái kế
Xung CK Q2 Q1 Q0 D2 D1 D0 Q2 Q1 Q0
0 ↓ 0 0 0 0 0 1
1 ↓ 0 0 1 0 1 0
2 ↓ 0 1 0 0 1 1
3 ↓ 0 1 1 1 0 0
4 ↓ 1 0 0 1 0 1
5 ↓ 1 0 1 1 1 0
6 ↓ 1 1 0 1 1 1
7 ↓ 1 1 1 0 0 0
Xác định được giá trị của các ngõ vào D như bảng 8-12.
Bảng 8-12: Thiết lập các trạng thái của D:
TP Trạng thái hiện tại Trạng thái kế
Xung CK Q2 Q1 Q0 D2 D1 D0 Q2 Q1 Q0
0 ↓ 0 0 0 0 0 1 0 0 1
1 ↓ 0 0 1 0 1 0 0 1 0
2 ↓ 0 1 0 0 1 1 0 1 1
3 ↓ 0 1 1 1 0 0 1 0 0
4 ↓ 1 0 0 1 0 1 1 0 1
5 ↓ 1 0 1 1 1 0 1 1 0
6 ↓ 1 1 0 1 1 1 1 1 1
7 ↓ 1 1 1 0 0 0 0 0 0
Xác định các phương trình cho D:
Dùng bìa Karnaugh tìm các phương trình D0 , D1 , D2 : như hình 8-12:
D0 Q1Q0 D1 Q1Q0 D2 Q1Q0
00 01 11 10 00 01 11 10 00 01 11 10
0 1 3 2 0 1 3 2 0 1 3 2
0 1 1 0 1 1 0 1
Q2 4 5 7 6
Q2 4 5 7 6
Q2 4 5 7 6
1 1 1 1 1 1 1 1 1 1
Hình 8-12: Bìa K tìm hàm cho các ngõ vào D.
247
Kết quả các phương trình D:

D0  Q0 , D1  Q1Q0  Q1Q0  Q1  Q0 , D2  Q2 Q1  Q2 Q0  Q2Q1Q0 ,
Khi đó sơ đồ mạch hoàn chỉnh như hình 8-13:
Q2
Q1
Q0
1 1 1
PRE0 PRE1 PRE2
D0 Q0 D1 Q1 D2 Q2
CK0 CK1 CK2
Q0 Q1 Q2
CLR0 CLR1 CLR2
CK 1 1 1
Hình 8-13: Sơ đồ mạch đếm dùng flip flop D.
III. BÀI TẬP

Bài tập 8-1: Hãy thiết kế mạch đếm theo trình tự số thập phân như sau: 0, 1,
3, 4, 6, 7, 9, 10, 12, 14, 15.
(a). Sử dụng flip flop T. (b). Sử dụng flip flop JK.
(c). Sử dụng flip flop D.
Bài tập 8-2: Hãy thiết kế mạch đếm theo trình tự số thập phân như sau: 15,
14, 12, 10, 9, 7, 6, 4, 3, 1, 0.
7, 6, 5, 4, 3, 2, 1, 0.
4, 6, 8, 10, 12, 14, 1, 3, 5, 7, 9, 11, 13, 15.
2, 3, 4, 5, 6, 7, 6, 5, 4, 3, 2, 1, 0 rồi lặp lại, sử dụng flip flop T.
248
Chƣơng 9
THANH GHI DỊCH
 GIỚI THIỆU
 CÁC CHỨC NĂNG CƠ BẢN CỦA THANH GHI DỊCH
 THANH GHI VÀO NỐI TIẾP - RA NỐI TIẾP
 THANH GHI VÀO NỐI TIẾP - RA SONG SONG
 THANH GHI VÀO SONG SONG - RA NỐI TIẾP
 THANH GHI VÀO SONG SONG - RA SONG SONG
 THANH GHI DỊCH 2 CHIỀU
 Mạch đếm Johnson
 Mạch đếm vòng - Ring counter
 BÀI TẬP
249
I. GIỚI THIỆU
Ở phần trước, chúng ta đã khảo sát các ứng dụng của flip flop để xây
dựng các mạch đếm, ở chương này cũng ứng dụng các flip flop để xây dựng
các thanh ghi.
Các dạng thanh ghi bao gồm thanh ghi vào nối tiếp ra song song, vào
song song ra nối tiếp, vào nối tiếp song song ra nối tiếp song song. Chức
năng các thanh ghi dùng để lưu trữ tạm thời dữ liệu, dùng trong truyền dữ
liệu nối tiếp với chức năng chuyển dữ liệu từ song song thành nối tiếp để
truyền đi và ngược lại tại hệ thống thu dữ liệu từ nối tiếp nhận vào sẽ
chuyển thành song song để lưu trữ hoặc xử lý. Ngoài ra còn có thêm các
mạch đếm vòng, đếm Johnson có cấu trúc cơ bản từ thanh ghi.
̶ Biết kết nối mạch điện, nguyên lý hoạt động cho các loại thanh ghi.
̶ Biết các mạch đếm vòng và đếm Johnson.
II. CÁC CHỨC NĂNG CƠ BẢN CỦA THANH GHI DỊCH

Thanh ghi có chức năng lưu trữ dữ liệu và dịch chuyển dữ liệu. Hình
9-1 trình bày khả năng lưu trữ dữ liệu '1' và '0' của flip flop D. Ở hình 9-1(a)
khi có xung CK thì flip flop D sẽ chuyển dữ liệu mức logic 1 từ ngõ vào D
đến ngõ ra làm Q lên mức logic 1, khi dữ liệu ngõ vào D không còn ở mức
logic 1 thì dữ liệu ngõ ra vẫn còn bằng 1 - xem như flip flop đã lưu trữ mức
logic 1. Tương tự như hình 9-1(b) thì flip flop lưu trữ dữ liệu mức logic 0.
Khả năng lưu trữ của thanh ghi chính là tổng số bit dữ liệu và mỗi flip
flop trong thanh ghi có khả năng lưu 1 bit dữ liệu như vậy số lượng flip flop
sẽ quyết định khả năng lưu trữ.
Lưu trữ giá trị 1 Lưu trữ giá trị 0
PRE PRE
1 D Q 1 0 D Q 0
CK CK
Q Q
CLR CLR
(a) (b)
Hình 9-1: Flip flop hoạt động như phần tử nhớ.

Khi lưu dữ liệu mới vào flip flop hay vào thanh ghi thì dữ liệu trước
đó sẽ dịch đi: dữ liệu mới ở ngõ vào sẽ lưu vào flip flop thứ 0, dữ liệu trước
250
đó của flip flop thứ 0 sẽ được dịch sang flip flop 1, dữ liệu trước đó của flip
flop 1 sẽ được dịch sang flip flop 2, …, dữ liệu của flip flop cuối cùng sẽ
dịch ra ngoài thanh ghi dịch. Hình 9-2 minh họa các dạng di chuyển dữ liệu
của thanh ghi dịch.
Dữ liệu vào
Dữ liệu vào Dữ liệu ra Dữ liệu ra Dữ liệu vào
Dữ liệu ra
(a) Vào nối tiếp, dịch phải, ra nối tiếp (b) Vào nối tiếp, dịch trái, ra nối tiếp (c) Vào song song, ra nối tiếp
(d) Xoay phải (e) Xoay trải
Dữ liệu vào
Dữ liệu vào
Dữ liệu ra Dữ liệu ra
(f) Vào nối tiếp, ra song song (g) Vào song song, ra song song
Hình 9-2: Các dạng di chuyển dữ liệu của thanh ghi.
III. THANH GHI VÀO NỐI TIẾP - RA NỐI TIẾP

Thanh ghi này có chức năng dịch dữ liệu vào nối tiếp lưu trữ vào
thanh ghi mỗi khi có xung CK, đồng thời dữ liệu bên trong cũng được dịch
nối tiếp đến ngõ ra.
FF0 1 FF1 1 FF2 1 FF3 1
Dữ liệu PRE Q0 PRE Q1 PRE Q2 PRE Q3 Dữ liệu ra
D Q D Q D Q D Q
vào nối nối tiếp
tiếp CK CK CK CK
Q
CLR CLR CLR CLR
1 1 1 1
CK
Hình 9-3: Thanh ghi dịch vào nối tiếp - ra nối tiếp.
251
Hình 9-3 trình bày thanh ghi dịch 4 bit sử dụng 4 flip flop D có khả
năng lưu 4 bit dữ liệu.
Để phân tích quá trình dịch dữ liệu chúng ta cho dữ liệu ngõ vào nối
tiếp D là 1010 bắt đầu với bit tận cùng bên phải. Trạng thái ban đầu của các
flip flop bị xóa về 0000 - như hình 9-4(a).
FF0 1 FF1 1 FF2 1 FF3 1
Dữ liệu PRE 0 PRE 0 PRE 0 PRE 0
D Q D Q D Q D Q
vào nối
tiếp CK CK CK CK
(a) CLR CLR CLR CLR

1 1 1 1
CK
(a) Trước khi bắt đầu dịch dữ liệu
 Dịch bit dữ liệu thứ nhất là '0': sau khi có xung CK thứ nhất thì:
 Bit dữ liệu ngõ vào '0' được dịch đến ngõ ra của FF0.
 Bit dữ liệu '0' ở ngõ ra trước đó của FF0 được dịch đến ngõ ra của FF1.
 Bit dữ liệu '0' ở ngõ ra trước đó của FF3 bị mất đi - nếu có FF4 thì dịch
sang FF4.
Xem như hình 9-4(b).
FF0 1 FF1 1 FF2 1 FF3 1
Bit thứ 1: ‘0’ PRE 0 PRE 0 PRE 0 PRE 0
D Q D Q D Q D Q
CK CK CK CK
CLR CLR CLR CLR

1 1 1 1
CK1
(b) Sau xung CK thứ 1
 Dịch bit dữ liệu thứ hai là '1': sau khi có xung CK thứ hai thì:
252
sang FF4.
Xem như hình 9-4(c).
FF0 1 FF1 1 FF2 1 FF3 1
D Q D Q D Q D Q
CK CK CK CK
CLR CLR CLR CLR

1 1 1 1
CK2
(c) Sau xung CK thứ 2
 Dịch bit dữ liệu thứ ba là '0': sau khi có xung CK thứ ba thì:
sang FF4.
Xem như hình 9-4(d).
FF0 1 FF1 1 FF2 1 FF3 1
D Q D Q D Q D Q
CK CK CK CK
CLR CLR CLR CLR

1 1 1 1
CK3
(d) Sau xung CK thứ 3
 Dịch bit dữ liệu thứ tư là '1': sau khi có xung CK thứ tư thì:
sang FF4.
253
Xem như hình 9-4(e).

FF0 1 FF1 1 FF2 1 FF3 1
D Q D Q D Q D Q
CK CK CK CK
CLR CLR CLR CLR

1 1 1 1
CK4
(e) Sau xung CK thứ 4
Hình 9-4: Dịch 4 bit '1010' vào thanh ghi dịch vào nối tiếp/ ra nối tiếp.
Như vậy sau 4 xung CK thì 4 bit dữ liệu '1010' đã được dịch vào 4 bit
của thanh ghi. Bây giờ muốn dịch 4 bit dữ liệu đã lưu ra khỏi thanh ghi thì
ta tiến hành nhịp 4 xung CK thì dữ liệu sẽ được dịch hết đến ngõ ra Q3, có
thể xem qua các hình 9-5.
FF0 1 FF1 1 FF2 1 FF3 1
0 PRE 1 PRE 0 PRE 1 PRE 0
D Q D Q D Q D Q
Bit
CK CK CK CK dữ
liệu
CLR CLR CLR CLR thứ 1
1 1 1 1
CK
(a) Sau xung CK thứ 4, thanh ghi đang lưu dữ liệu ‘1010’
FF0 1 FF1 1 FF2 1 FF3 1

D Q D Q D Q D Q
Q3
CK CK CK CK
Bit
CLR CLR CLR CLR dữ
liệu
1 1 1 1
CK5 thứ 2
(b) Sau xung CK thứ 5
FF0 1 FF1 1 FF2 1 FF3 1

D Q D Q D Q D Q
Q3
CK CK CK CK
Bit
liệu
1 1 1 1
CK6 thứ 3
(c) Sau xung CK thứ 6
254
FF0 1 FF1 1 FF2 1 FF3 1

D Q D Q D Q D Q
Q3
CK CK CK CK
Bit
liệu
1 1 1 1
CK7 thứ 4
(d) Sau xung CK thứ 7
FF0 1 FF1 1 FF2 1 FF3 1

D Q D Q D Q D Q
Q3
CK CK CK CK
Thanh
CLR CLR CLR CLR ghi bị
xóa
1 1 1 1
CK8
(e) Sau xung CK thứ 8
Hình 9-5: Lần lượt dịch hết dữ liệu 4 bit '1010' đến ngõ ra nối tiếp Q3.
Ví dụ 9-1: Cho thanh ghi dịch 5 bit như hình 9-6, cho trạng thái ban
đầu của các thanh ghi đều bằng 0, cho dữ liệu ngõ vào xung CK và dữ liệu
ngõ vào D như trong hình 9-6, và dạng sóng ngõ ra theo CK sau 5 xung CK.
FF0 1 FF1 1 FF2 1 FF3 1 FF4 1
Dữ liệu D PRE Q0 PRE Q1 PRE Q2 PRE Q3 PRE Q4
D Q D Q D Q D Q D Q
vào nối Dữ liệu ra
tiếp CK CK CK CK CK nối tiếp
Q
CLR CLR CLR CLR CLR
1 1 1 1 1
CK
CK
D 1 1 0 1 0
Q0 0
Q1 1
Q2 0
Q3 1
Q4 1
Hình 9-6: Thanh ghi 5 bit và dạng sóng dịch dữ liệu.

Sau 5 xung CK thì thanh ghi đã lưu được dữ liệu 5 bit là '11010'.
255
Kí hiệu của thanh ghi dịch vào nối tiếp/ra nối tiếp như hình 9-7:
SRG8
Ngõ vào dữ liệu Ngõ ra dữ liệu
D Q7
CK
Q7
Hình 9-7: Kí hiệu thanh ghi dịch 8 bit.
IV. THANH GHI VÀO NỐI TIẾP - RA SONG - SONG

Thanh ghi vào nối tiếp ra song song có cấu trúc gần giống như thanh
ghi vào nối tiếp ra nối tiếp, chỉ khác là ở thanh ghi này có thể xuất dữ liệu ra
dạng song song.
Hình 9-8 trình bày thanh ghi dịch 4 bit sử dụng 4 flip flop D:
Dữ liệu ra song song
FF0 1 Q0 FF1 1 Q1 FF2 1 Q2 FF3 1 Q3
Dữ liệu PRE PRE PRE PRE
D Q D Q D Q D Q
vào nối
tiếp CK CK CK CK
Q
CLR CLR CLR CLR
1 1 1 1
CK
Hình 9-8: Thanh ghi dịch vào nối tiếp - ra nối tiếp.
Kí hiệu của thanh ghi dịch vào nối tiếp/ra song song như hình 9-9:
SRG4
D Q0
Q1
CK
Q2
Q3
Hình 9-9: Kí hiệu thanh ghi dịch 4 bit vào nối tiếp/ra song song.
V. THANH GHI VÀO SONG SONG - RA NỐI TIẾP

Thanh ghi vào song song ra nối tiếp có chức năng nạp dữ liệu song
song cùng một lúc vào tất cả các flip flop của thanh ghi và sau đó nhịp từng
xung CK để dịch dữ liệu lần lượt đến ngõ ra.
Hình 9-10 trình bày thanh ghi dịch vào song song/ra nối tiếp 4 bit sử
dụng 4 flip flop D:
256
D0 D1 D2 D3
Shift/Load
G4 G1 G5 G2 G6 G3
1 1 1 1
PRE PRE PRE PRE
D Q D Q D Q D Q
Q0 Q1 Q2 Q3
CK CK CK CK
Ngõ ra dữ
liệu nối tiếp
CLR CLR CLR CLR
CK FF0 1 FF1 1 FF2 1 FF3 1
Hình 9-10: Thanh ghi dịch vào song song - ra nối tiếp.
Nguyên lý hoạt động nạp dữ liệu song song và dịch dữ liệu ra nối tiếp
sau khi nạp xong:
Nạp dữ liệu song song: Dữ liệu nạp song song 4 bit được đưa đến 4
ngõ vào D3D2D1D0 đồng thời cho tín hiệu Shift / Load xuống mức 0: khi đó
các cổng And G1, G2 và G3 được phép cho các tín hiệu D1, D2, D3 đến
ngõ vào của các flip flop 1, 2 và 3. Khi có xung CK thì toàn bộ 4 bit dữ liệu
sẽ được nạp vào 4 flip flop, kết quả Q3Q2Q1Q0 = D3D2D1D0.
Dịch dữ liệu ra nối tiếp: để dịch dữ liệu đã nạp ra nối tiếp thì cho tín
hiệu Shift / Load lên mức 1 thì các cổng And G4, G5 và G6 được phép - khi
đó hoạt động như 4 flip flop mắc nối tiếp - không còn phụ thuộc các tín hiệu
D1, D2, D3. Nhịp từng xung CK thì từng bit dữ liệu được dịch ra ngoài và
sau 4 xung thì hết dữ liệu.
Kí hiệu của thanh ghi dịch vào song song/ra nối tiếp như hình 9-11:
D0 D 1 D 2 D 3
Shift/Load Ngõ ra dữ liệu
Q
CK
Hình 9-11: Kí hiệu thanh ghi dịch 4 bit vào song song/ra nối tiếp.
VI. THANH GHI VÀO SONG SONG - RA SONG SONG

Thanh ghi vào song song ra song song có chức năng nạp dữ liệu song song
cùng một lúc vào tất cả các flip flop đồng thời dữ liệu cũng xuất ra song song.
257
Hình 9-12 trình bày thanh ghi dịch vào song song/ra song song 4 bit
sử dụng 4 flip flop D:
Ngõ vào dữ liệu song song
D0 D1 D2 D3
1 1 1 1
PRE PRE PRE PRE
D Q D Q D Q D Q
CK CK CK CK
CLR CLR CLR CLR

FF0 1 FF1 1 FF2 1 FF3 1
CK
Q0 Q1 Q2 Q3
Ngõ ra dữ liệu song song
Hình 9-12: Thanh ghi dịch vào song song - ra song song.
Khi có xung CK thì toàn bộ dữ liệu ngõ vào được nạp vào tất cả các
flip flop và xuất hiện ở ngõ ra.
VII. THANH GHI DỊCH 2 CHIỀU

Thanh ghi dịch hai chiều cho phép dịch dữ liệu ở lối vào trái hoặc ở
lối vào phải.
Hình 9-13 trình bày thanh ghi dịch hai chiều 4 bit sử dụng 4 flip
flop D.
Khi cho tín hiệu Right / Left ở mức '1', các cổng AND G1, G2, G3,
G4 được phép:
 G1 được phép sẽ nối tín hiệu "ngõ vào nối tiếp" đến ngõ vào D
của FF0.
 G2 được phép sẽ nối tín hiệu ngõ ra Q0 đến ngõ vào D của FF1.
Khi đó, mạch sẽ dịch dữ liệu từ trái sang phải - còn gọi là dịch phải -
lấy tín hiệu ở ngõ ra Q3.
Khi cho tín hiệu Right / Left ở mức '0', các cổng And G5, G6, G7, G8
được phép:
 G5 được phép sẽ nối tín hiệu "ngõ vào nối tiếp" đến ngõ vào D
của FF3.
258
Khi đó mạch sẽ dịch dữ liệu từ phải sang trái- còn gọi là dịch trái.
Right/Left
Ngõ vào dữ
liệu nối tiếp
G1 G5 G2 G6 G3 G7 G4 G8
1 1 1 1
PRE PRE PRE PRE
D Q D Q D Q D Q
Q0 Q1 Q2 Q3
CK CK CK CK
CLR CLR CLR CLR

FF0 1 FF1 1 FF2 1 FF3 1
CK
Q0
Hình 9-13: Thanh ghi dịch hai chiều: dịch trái/dịch phải.
VIII. BỘ ĐẾM THANH GHI DỊCH

Bộ đếm thanh ghi dịch về cơ bản chính là thanh ghi dịch với ngõ ra
được nối trở lại ngõ vào để tạo ra trình tự đếm. Các mạch điện này được
xem như bộ đếm và phân làm hai loại: đếm Johnson và đếm vòng.
1. Mạch đếm Johnson
Mạch đếm Johnson chính là thanh ghi dịch với ngõ ra Q đảo của flip flop
cuối cùng nối về ngõ vào. Sơ đồ mạch đếm Johnson 4 bit như hình 9-14:
Q0 Q1 Q2 Q3
FF0 1 FF1 1 FF2 1 FF3 1
PRE PRE PRE PRE
D0 Q0 D1 Q1 D2 Q2 D3 Q3
CK CK CK CK
Q
CLR CLR CLR CLR
1 1 1 1
CK
Hình 9-14: Mạch đếm Johnson 4 bit.

Dạng sóng của mạch đếm như hình 9-15.
 Giải thích hoạt động của mạch đếm
Khi có xung thứ nhất: do Q3 bằng 0 nên Q3 bằng 1:
 FF0: có dữ liệu ngõ vào D0  Q3  1 sẽ được dịch vào làm Q0 = 1.
259

Khi có xung thứ hai: do Q3 bằng 0 nên Q3 bằng 1:

Khi có xung thứ ba: do Q3 bằng 0 nên Q3 bằng 1:
 FF2: có dữ liệu ngõ vào D2  Q1  1 sẽ được dịch vào làm Q2 =1.

CK 1 2 3 4 5 6 7 8
D0=Q3
Q0 0 1 1 1 1 0 0 0 0
Q1 0 0 1 1 1 1 0 0 0
Q2 0 0 0 1 1 1 1 0 0
Q3 0 0 0 0 1 1 1 1 0
Hình 9-15: Dạng sóng hoạt động của mạch đếm Johnson.
260
Khi có xung thứ tư: do Q3 bằng 0 nên Q3 bằng 1:

 FF3: có dữ liệu ngõ vào D3  Q2  1 sẽ được dịch vào làm Q3= 1
Khi có xung thứ năm: do Q3 bằng 1 nên Q3 bằng 0:

 FF3: có dữ liệu ngõ vào D3  Q2  1 sẽ được dịch vào làm Q3 = 1
Tương tự mạch sẽ dịch mức 0 vào cho đến khi tất cả đều bằng 0 thì
hoàn tất một chu kỳ đếm.
Một chu kỳ của mạch đếm Johnson 4 bit sẽ có 8 trạng thái, tổng quát
mạch đếm có n flip flop thì chu kỳ đếm là 2×n.
Trình tự đếm của mạch đếm Johnson 4 bit như bảng 9-1.
Bảng 9-1:
CK Q3 Q2 Q1 Q0
↑ 0 0 0 0
↑ 0 0 0 1
↑ 0 0 1 1
↑ 0 1 1 1
↑ 1 1 1 1
↑ 1 1 1 0
↑ 1 1 0 0
↑ 1 0 0 0
Khi đó mạch sẽ dịch dữ liệu từ phải sang trái- còn gọi là dịch trái.
261
2. Mạch đếm vòng - Ring counter

Mạch đếm vòng gần giống với mạch đếm Johnson chỉ khác là tín hiệu
Q của flip flop cuối cùng nối về ngõ vào. Sơ đồ mạch đếm vòng 5 bit như
hình 9-16:
Q0 Q1 Q2 Q3 Q4
PRE FF0 1 FF1 FF2 FF3 FF4
PRE
D0 Q0 D1 Q1 D2 Q2 D3 Q3 D4 Q4
CK CK CK CK CK
CLR CLR CLR CLR
CK
CLR
Hình 9-16: Mạch đếm vòng 5 bit.

Dạng sóng của mạch đếm như hình 9-17:
CK 1 2 3 4 5 6 7 8
Q0 1
Q1 1
Q2 1
Q3 1
Q4 1
Một chu kỳ đếm
Hình 9-17: Dạng sóng hoạt động của mạch đếm vòng 5 bit.
 Giải thích hoạt động của mạch đếm
Khi cấp điện cho mạch thì tín hiệu PRE xuống mức 0 để làm cho ngõ
ra Q0 của FF0 bằng 1. Các FLIP FLOP còn lại có CLR xuống mức 0 nên bị
xóa về 0.
Khi có xung CK thứ nhất:


Khi có xung thứ hai:
262


Khi có xung thứ ba:


Khi có xung thứ tư:


Khi có xung thứ năm:

Vậy sau 5 xung thì mạch hoàn tất một chu kỳ đếm.
263
Một chu kỳ của mạch đếm vòng 5 bit sẽ có 8 trạng thái, tổng quát
mạch đếm có n flip flop thì chu kỳ đếm là n.
Trình tự đếm của mạch đếm vòng 5 bit như bảng 9-2:
Bảng 9-2:
CK Q4 Q3 Q2 Q1 Q0
↑ 0 0 0 0 1
↑ 0 0 0 1 0
↑ 0 0 1 0 0
↑ 0 1 0 0 0
↑ 1 0 0 0 0
IX. BÀI TẬP

Câu 9-1: Thanh ghi vào nối tiếp/ra song song có chức năng
(a) Chuyển dữ liệu từ song song sang nối tiếp
(b) Chuyển dữ liệu từ song song sang song song
(c) Chuyển dữ liệu từ nối tiếp sang song song
(d) Chuyển dữ liệu từ nối tiếp sang nối tiếp
Câu 9-2: Thanh ghi vào nối tiếp/ra song song có
(a) Một ngõ vào và nhiều ngõ ra
(b) Một ngõ vào và một ngõ ra
(c) Nhiều ngõ vào và nhiều ngõ ra
(d) Nhiều ngõ vào và một ngõ ra
Câu 9-3: Thanh ghi vào song song/ra nối tiếp có chức năng
(a) Chuyển dữ liệu từ song song sang nối tiếp
(b) Chuyển dữ liệu từ song song sang song song
(c) Chuyển dữ liệu từ nối tiếp sang song song
(d) Chuyển dữ liệu từ nối tiếp sang nối tiếp
264
Câu 9-4: Thanh ghi vào song song/ra nối tiếp có

(a) Một ngõ vào và nhiều ngõ ra
(b) Một ngõ vào và một ngõ ra
(c) Nhiều ngõ vào và nhiều ngõ ra
(d) Nhiều ngõ vào và một ngõ ra
Câu 9-5: Chức năng xung CK trong thanh ghi dịch là
(a) Xóa thanh ghi (b) Nhận dữ liệu vào
(c) Là ngõ ra dữ liệu (d) Dịch chuyển dữ liệu
Câu 9-6: Một thanh ghi 4 bit vào nối tiếp/ra song song với dữ liệu đưa đến
ngõ vào là "101110", sau 5 xung CK thì dữ liệu lưu trong thanh
ghi là
(a) "1011" (b) "1110" (c) "0111" (d) "1100"
Câu 9-7: Mạch đếm Johnson 8 bit sẽ có chu kỳ đếm là
(a) 8 (b) 16 (c) 256 (d) 32
Câu 9-8: Mạch đếm vòng 8 bit sẽ có chu kỳ đếm là
(a) 8 (b) 16 (c) 256 (d) 3
Câu 9-9: Mạch đếm vòng là mạch đếm khi cấp điện có
(a) Một bit bằng 1 (b) Hai bit bằng 1
(c) Ba bit bằng 1 (d) Tất cả bằng 0
Câu 9-10: Mạch đếm Johnson 8 bit, cho trạng thái ban đầu bằng 0, sau 4
xung thì dữ liệu ngõ ra là
(a) 11110000b (b) 11000011b
(c) 00111100b (d) 00001111b
(a) 11110000b (b) 11000011b
(c) 00111100b (d) 00001111b
(a) 11110000b (b) 11111111b
(c) 1111111b (d) 10000000b
265
Câu 9-14: Mạch đếm vòng 8 bit, từ trạng thái bắt đầu sau 4 xung thì dữ liệu
ngõ ra là
(a) 11110000b (b) 11110111b
(c) 00001000b (d) 00001111b
Câu 9-15: Mạch đếm vòng 8 bit thì ngõ vào D của flip flop thứ 0 nối với:
(a) Q6 (b) Q7 (c) Q6 (d) Q7
Câu 9-16: Mạch đếm Johnson 8 bit thì ngõ vào D của flip flop thứ 0 nối với:
(a) Q6 (b) Q7 (c) Q6 (d) Q7
2. BÀI TẬP
Bài tập 9-1: Hãy vẽ thanh ghi dịch 5 bit dùng FFD với CK tích cực cạnh
xuống, cho trạng thái ban đầu của các flip flop bằng 0, dữ liệu
ngõ vào D ở mức 1 trong 5 xung CK từ 1 đến 5 và xuống mức
0 từ xung CK thứ 6 đến thứ 10, hãy vẽ dạng sóng của mạch
trong 10 xung CK.
Bài tập 9-2: Hãy vẽ mạch thanh ghi dịch hai chiều (dịch trái/dịch phải) 5 bit.
Bài tập 9-3: Hãy vẽ mạch thanh ghi dịch hai chiều (dịch trái/dịch phải) 6 bit.
Bài tập 9-4: Hãy vẽ mạch thanh ghi dịch vào song - song/ra nối tiếp 5 bit.
Bài tập 9-5: Hãy vẽ mạch thanh ghi dịch vào song - song/ra nối tiếp 6 bit.
Bài tập 9-6: Hãy vẽ mạch Johnson 5 bit, vẽ dạng sóng sau 10 xung CK và
lập bảng trạng thái.
Bài tập 9-8: Hãy vẽ mạch vòng 6 bit, vẽ dạng sóng sau 8 xung CK và lập
bảng trạng thái.
Bài tập 9-9: Hãy vẽ sơ đồ mạch gồm: 1 mạch đếm nhị phân 3 bit, 3 ngõ ra
của mạch đếm nối với mạch giải mã 3 sang 8 có ngõ ra tích
cực mức cao, vẽ dạng sóng sau 8 xung CK. So sánh dạng sóng
với mạch đếm vòng 8 bit.
266
X. GIỚI THIỆU CÁC IC

Phần này giới thiệu các IC thanh ghi dịch:
1. IC THANH GHI DỊCH 8 BIT 74LS164
Sơ đồ kí logic
Hình 9-17: Sơ đồ kí hiệu IC 74LS164.

Sơ đồ mạch của IC:
Hình 9-18: Sơ đồ mạch IC 74LS164.
267
2. IC THANH GHI DỊCH ĐA NĂNG 4 BIT 74LS194

Sơ đồ kí logic
Hình 9-19: Sơ đồ kí hiệu IC 74LS194.

Sơ đồ mạch của IC:
Hình 9-20: Sơ đồ mạch IC 74LS194.
268
Bài số 9-10: Sau khi khảo sát các thông số cơ bản của IC 74LS164, hãy
giải thích hoạt động của mạch điện, các chế độ hoạt động của
IC trong bảng trạng thái.
Bài số 9-11: Sau khi khảo sát các thông số cơ bản của IC 74LS194, hãy
giải thích hoạt động của mạch điện, các chế độ hoạt động của
IC trong bảng trạng thái.
Bài số 9-12: Hãy ghép hai IC 74LS164 để được thanh ghi dịch 16 bit.
Bài số 9-13: Hãy thiết kế mạch đếm Johnson 8 bit dùng IC 74LS164 và
các cổng logic.
Bài số 9-14: Hãy ghép hai IC 74LS194 để được thanh ghi dịch 8 bit - dịch
trái.
Bài số 9-15: Hãy ghép hai IC 74LS194 để được thanh ghi dịch 8 bit -
dịch phải.
269
270
Chƣơng 10
ĐẶC TÍNH IC SỐ HỌ TTL, SMOS VÀ CÁC MẠCH
GIAO TIẾP
 GIỚI THIỆU
 CÁC THÔNG SỐ VÀ ĐẶC TÍNH HOẠT ĐỘNG CƠ BẢN
 Nguồn cung cấp DC
 Các mức điện áp logic họ CMOS
 Các mức điện áp logic họ TTL
 Miễn nhiễu
 Lề nhiễu
 Công suất tiêu tán
 Thời gian trì hoãn truyền
 Tích công suất và tốc độ
 Tải và hệ số tải
 CÁC MẠCH ĐIỆN HỌ CMOS
 Transistor MOSFET
 Cổng NOT dùng transistor MOSFET
 Cổng NAND dùng transistor MOSFET
 Cổng NOR dùng transistor MOSFET
 Cổng với cực máng để hở
 Cổng CMOS ba trạng thái
 Các tình huống phòng ngừa khi sử dụng CMOS
 CÁC MẠCH ĐIỆN HỌ TTL
 Transistor BJT
 Cổng NOT họ TTL
 Cổng NAND họ TTL
 Các cổng họ TTL cực thu để hở
271
 Các cổng họ TTL ba trạng thái

 Họ TTL Schottkky
 CÁC VẤN ĐỀ THỰC TẾ KHI SỬ DỤNG IC HỌ TTL
 Dòng vào và dòng ra
 Sử dụng cổng cực thu để hở nối mạch theo hàm AND
 Kết nối các ngõ ra Totem-pole
 Mạch đệm/thúc cực thu để hở
 SO SÁNH HIỆU SUẤT HỌ CMOS VÀ TTL
 HỌ IC ECL
 HỌ IC PMOS, NMOS VÀ E2CMOS
 Họ PMOS
 Họ NMOS
 Học E2CMOS
 BÀI TẬP
+5V +5V
R1 R2 R3 R1 R2 R3
Q4 Q4
OFF
IIL=1.6mA
Input Q2
Q1 Q2 D1 Q1 D1
Output
Q3 LOW
D2 ON D2
R4 R4 Q3
272
I. GIỚI THIỆU
Ở chương này chúng ta sẽ khảo sát các đặc tính và các thông số hoạt
động cơ bản IC số họ TTL (Transistor - Transistor Logic), IC số họ CMOS
(Complementary Metal Oxide Semiconductor), so sánh các hai họ IC TTL và
CMOS, các vấn đề cần quan tâm khi sử dụng IC họ TTL. Ngoài ra còn trình
bày các IC họ ECL (Emitter Coupled Circuit), PMOS, NMOS và E2CMOS.
Với các thông số đặc tính của IC sẽ tính toán được biên độ nhiễu, tính toán
công suất tiêu tán, thời gian trể của IC ảnh hưởng đến tốc độ hoạt động của IC.
̶ Biết các thông số và đặc tính hoạt động cơ bản của các IC.
̶ Biết các mạch họ CMOS.
̶ Biết các mạch họ TTL.
̶ Biết các vấn đề thực tế khi sử dụng IC họ TTL
̶ Biết so sánh hiệu suất họ CMOS và TTL
̶ Biết IC họ ECL
̶ Biết IC họ PMOS, NMOS và E2CMOS
II. CÁC THÔNG SỐ VÀ ĐẶC TÍNH HOẠT ĐỘNG CƠ BẢN

Khi sử dụng IC số, chúng ta không những chỉ quan tâm đến các hàm
logic, các phương trình logic mà còn phải quan tâm đến các thông số hoạt
động quan trọng khác như nguồn cung cấp cho IC, ngưỡng nhiễu, công suất
tiêu tán, khả năng giao tiếp điều khiển tải, thời giản trì hoãn truyền.
1. Nguồn cung cấp DC

VCC
14 13 12 11 10 9 8
`
+5V
1 2 3 4 5 6 7
GND
(a) Một cổng đơn (b) IC dạng vỏ hai hàng chân (DIP dual in – line package)
Hình 10-1: Nguồn cung cấp cho tất cả các cổng logic bên trong.
273
Điện áp cung cấp cho IC số họ TTL là +5V. Các IC họ CMOS có thể

sử dụng cho hai nguồn cung cấp khác nhau là +5V và +3.3V và được xem là
họ CMOS điện áp thấp. Nguồn cung cấp DC +5V và 0V (chân nối mass)
thường nối với chân VCC và chân GND của các IC, từ hai ngõ vào nhận
nguồn DC từ bên ngoài thì nguồn sẽ cung cấp đến tất cả các phần tử bên
trong IC - xem hình 10-1:
2. Các mức điện áp logic họ CMOS

Ở chương một có trình bày về các mức điện áp nhưng chỉ nhằm giới
thiệu, ở chương này chúng ta sẽ khảo sát một cách chi tiết và đầy đủ. Có
bốn thông số điện áp logic khác nhau gồm: VIL, VIH, VOL và VOH.
Với họ CMOS với nguồn cung cấp là +5V thì
̶ Điện áp vào mức thấp VIL nằm trong dãy từ 0V đến 1.5V tương ứng
với mức logic 0.
̶ Điện áp vào mức cao VIH nằm trong dãy từ 3.5V đến 5V tương ứng
̶ Điện áp ra mức thấp VOL nằm trong dãy từ 0V đến 0.33V tương ứng
̶ Điện áp ra mức cao VOH nằm trong dãy từ 4.4V đến 5V tương ứng
Với họ CMOS với nguồn cung cấp là +3.3V thì
̶ Điện áp vào mức thấp VIL nằm trong dãy từ 0V đến 0.8V tương ứng
̶ Điện áp vào mức cao VIH nằm trong dãy từ 2V đến 3.3V tương ứng
̶ Điện áp ra mức thấp VOL nằm trong dãy từ 0V đến 0.4V tương ứng
̶ Điện áp ra mức cao VOH nằm trong dãy từ 2.4V đến 3.3V tương ứng
Hình 10-2 trình bày các mức điện áp họ CMOS cho cả 2 nguồn cung
cấp +5V và +3.3V:
274
Input Output
5V 5V
LOGIC 1 VOH LOGIC 1(HIGH)
4,4V VOH(min)
VIH (HIGH)
3,5V VIH(min)
`
KHÔNG
KHÔNG
XÁC ĐỊNH
XÁC ĐỊNH
1,5V VIL(max)
LOGIC 0
VIL VOL(max)
(LOW) 0,33V
VOL LOGIC 0(LOW)
0V 0V
(a) CMOS dùng 5V

Input Output
3,3V 3,3V
LOGIC 1 VOH LOGIC 1(HIGH)
VOH(min)
VIH (HIGH)
2,4V
2V VIH(min)
`
KHÔNG
XÁC ĐỊNH KHÔNG
XÁC ĐỊNH
0,8V VIL(max)
LOGIC 0
VIL 0,4V VOL(max)
(LOW) LOGIC 0(LOW)
VOL
0V 0V
(b) CMOS dùng 3,3V
Hình 10-2: Các mức điện áp vào và ra họ CMOS.
3. Các mức điện áp logic họ TTL

Tương tự họ CMOS thì họ TTL cũng có bốn thông số điện áp khác
nhau gồm: VIL, VIH, VOL và VOH như hình 10-3.
4. Miễn nhiễu
Nhiễu là điện áp không mong muốn xuất hiện trong các mạch điện tử
và sự xuất hiện của nhiễu làm ảnh hưởng đến hoạt động của mạch điện tử.
Dây dẫn và các thiết bị dẫn điện khác nằm trong hệ thống có thể thu các bức
xạ từ trường tần số cao từ các thiết bị dẫn ở gần hoặc bất kỳ nhiễu nào ở
ngoài hệ thống sẽ gây ảnh hưởng đến hoạt động của mạch. Sự dao động trên
đường dây nguồn cung cấp sẽ tạo ra nhiễu tần số thấp.
275
Input Output
5V VIH(max) 5V VOH(max)
VOH
VIH LOGIC 1
LOGIC 1 (HIGH)
(HIGH)
2,4V VOH(min)
VIH(min)
2V
KHÔNG KHÔNG
XÁC ĐỊNH XÁC ĐỊNH
VIL 0,8V VIL(max)
LOGIC 0 VOL(max)
0,4V
(LOW) VOL LOGIC 0(LOW)
0V VIL(min) 0V VOL(min
Hình 10-3: Các mức điện áp vào và ra họ TTL.

Để ngăn chặn ảnh hưởng của nhiễu, các mạch điện logic phải có một
lượng điện áp miễn nhiễu. Lượng điện áp miễn nhiễu có khả năng ngăn
chặn ảnh hưởng do sự thay đổi bất thường của nguồn nhiễu xuất hiện ở ngõ
vào của mạch điện - không làm ảnh hưởng đến trạng thái ngõ ra.
Ví dụ nếu điện áp nhiễu làm cho ngõ vào đang ở mức HIGH của mạch
CMOS với nguồn cung cấp +5V xuống dưới mức điện áp 3.5V - khi đó ngõ
vào không còn ở mức HIGH mà rơi vào vùng điện áp không cho phép và
khi đó hoạt động của mạch không xác định được.
Các cổng logic có thể hiểu dao động điện áp của tín hiệu vào dưới
mức điện áp 3.5V là mức logic thấp và ngõ ra sẽ thay đổi mức logic - xem
hình 10-4(a). Tương tự nếu nhiễu làm tăng điện áp ngõ vào đang ở mức thấp
lên trên 1.5V và ngõ ra thay đổi mức logic như hình 10-4(b).
Nhiễu biến đổi trên mức VIH
VOH
VIH
VIH(min)
Vùng không xác định
(a) Nếu nhiễu vượt mức làm ngõ vào nhỏ hơn VIL (min) thì
cổng sẽ hiểu là mức thấp và làm ngõ ra xuống mức thấp.
Nếu nhiễu vượt mức làm ngõ vào lớn hơn VIL (max) thì
cổng sẽ hiểu là mức cao và làm ngõ ra lên mức cao.
Vùng không xác định

VIL(max)
VIL VOL
(b)
Nhiễu biến đổi trên mức VIH
Hình 10-4: Minh họa ảnh hưởng của nhiễu đến các ngõ vào của cổng logic.
276
5. Lề nhiễu
Lượng điện áp miễn nhiễu còn được gọi là lề nhiễu - đơn vị là Volt.
Có hai thông số lề nhiễu: lề nhiễu mức cao (VNH) và lề nhiễu mức thấp
(VNL). Hai thông số này được xác định bởi các phương trình:
VNH = VOH(min) - VIH(min)
VNL = VIL(max) - VOL(max)
Theo phương trình thì lề nhiễu mức cao VNH bằng "điện áp ngõ ra
mức cao có giá trị nhỏ nhất (VOH(min)) của một cổng logic thúc" trừ cho
"điện áp ngõ vào mức cao có giá trị nhỏ nhất (VIH(min)) của một cổng logic
tải" xem hình 10-5(a).
Lề nhiễu mức thấp VNL bằng "điện áp ngõ ra mức thấp có giá trị lớn
nhất (VIH(max)) của một cổng logic tải" trừ cho "điện áp ngõ ra mức thấp có
giá trị lớn nhất (VOL(max)) của một cổng logic thúc " xem hình 10-5(b).
VOH(min)=4.4V VIL(max) = 1.5V
VNH VNL
VIH(min)=3.5V VIL(max) = 0.33V
HIGH LOW
HIGH
(a) Biên độ nhiễu mức cao (b) Biên độ nhiễu mức thấp
Hình 10-5: Minh họa các lề nhiễu.

Ví dụ 10-1: Hãy tính giá trị lề nhiễu mức thấp và mức cao của các IC
họ CMOS và họ TTL cho ở hình 10-2 và hình 10-3.
Giải:
Với họ CMOS dùng nguồn +5V:
VIH(min) = 3.5V, VIL(max) = 1.5V, VOH(MIN) = 4.4V, VOL(MAX) = 0.33V
VNH = VOH(min) - VIH(min) = 4.4V - 3.5V = 0.9V
VNL = VIL(max) - VOL(max) = 1.5V - 0.33V = 1.17V
Với họ TTL:
VIH(min) = 2.0V, VIL(max) = 0.8V, VOH(MIN) = 2.4V, VOL(MAX) = 0.4V
VNH = VOH(min) - VIH(min) = 2.4V - 2.0V = 0.4V
VNL = VIL(max) - VOL(max) = 0.8V - 0.4V = 0.4V
277
6. Công suất tiêu tán

Dòng điện từ nguồn cung cấp VCC chạy vào cấp cho cổng logic bao
gồm hai dòng điện tùy thuộc vào mức logic ngõ ra ở mức cao và mức thấp
được trình bày trong hình 10-6.
Khi ở ngõ ra ở mức cao thì dòng có tên là ICCH, khi ngõ ra ở mức thấp
thì dòng có tên là ICCL.
+VCC +VCC
ICCH ICCL
LOW HIGH
HIGH LOW
HIGH
(a) (b)
Hình 10-6: Các dòng sinh ra từ nguồn cung cấp.

Nếu dòng chỉ định ICCH là 1,5mA khi nguồn VCC bằng 5V và nếu cổng
đang ở trạng thái mức cao - không thay đổi thì công suất tiêu tán của cổng
được tính như sau:
PD  VCC I CCH  (5V )(1.5mA)  7.5mW
Khi cổng làm việc ở chế độ xung: thay đổi liên tục giữa mức cao và
mức thấp thì phải tính dòng trung bình theo hệ số công tác. Ví dụ hệ số công
tác là 50% - có nghĩa là ngõ ra ở mức cao nữa chu kỳ và ở mức thấp nữa
chu kỳ còn lại thì công suất tiêu tán của cổng được tính như sau:
I CCH  I CCL
Dòng trung bình: VCC 
2
Công suất tiêu tán: PD  VCC I CC
Ví dụ 10-2: Một cổng logic có dòng bằng 2µA khi ngõ ra ở mức cao
và bằng 3.6 µA khi ngõ ra ở mức thấp. Hãy tính công suất tiêu tán khi sử
dụng nguồn cung cấp VCC bằng 5V và hệ số công tác là 50%.
Giải:
I CCH  I CCL 2A  3.6A
Dòng trung bình: VCC    2.8A
2 2
278
Công suất tiêu tán: PD  VCC I CC  (5V )(2.8A)  142W

Công suất tiêu tán họ IC TTL gần như là hằng số khi hoạt động trên
toàn bộ dãy tần số làm việc, còn công suất tiêu tán của họ IC CMOS thì thay
đổi theo tần số: khi hoạt động ở trạng thái tĩnh (dc) thì công suất tiêu tán cực
thấp và công suất tiêu tán tăng khi tần số tăng. Đặc tính công suất của hai họ
được trình bày ở hình 10-7.
Công suất
TTL
S
O
CM
Tần số f
0
Hình 10-7: Đặc tính tiêu tán công suất của hai họ TTL và CMOS.
Ví dụ công suất tiêu tán của cổng logic họ TTL loại Shottky công suất
thấp (viết tắt là TTL-LS) là 2.2mW, còn họ HCMOS có công suất tiêu tán ở
trạng thái tĩnh là 2.75µW và 170µW tại tần số 100kHz.
7. Thời gian trì hoãn truyền

Khi một tín hiệu truyền qua mạch điện logic thì sau một khoảng thời
gian tín hiệu mới xuất hiện ở ngõ ra, khoảng thời gian được gọi là thời gian
trì hoãn truyền được minh họa như hình 10-8.
input output
trể
HIGH
Hình 10-8: Thời gian trì hoãn truyền.

Có hai thông số trì hoãn truyền: thời gian trì hoãn truyền thay đổi từ
mức thấp lên mức cao - tPLH, thời gian trì hoãn truyền thay đổi từ mức cao
xuống mức thấp - tPHL.
279
 tPLH: là khoảng thời gian tính từ điểm chỉ định của xung cạnh lên
của tín hiệu vào cho đến khi xuất hiện điểm chỉ định tương ứng ở
của xung ngõ ra.
 tPHL: là khoảng thời gian tính từ điểm chỉ định của xung cạnh lên
của tín hiệu vào cho đến khi xuất hiện điểm chỉ định tương ứng ở
của xung ngõ ra.
Các khoảng thời gian trì hoãn truyền với điểm chỉ định là 50% của tín
hiệu được minh họa như hình 10-9.
HIGH
output
input
tPLH tPHL
Hình 10-9: Thời gian trì hoãn truyền cạnh lên và cạnh xuống.
Thời gian trì hoãn truyền của cổng logic sẽ giới hạn tần số làm việc
của mạch, thời gian trì hoãn truyền càng lớn thì tần số hoạt động càng giảm
hay nói cách khác là mạch điện logic có tốc độ càng cao thì thời gian trì
hoãn truyền càng nhỏ. Cổng có thời gian trì hoãn truyền 3ns sẽ nhanh hơn
cổng có thời gian trì hoãn truyền 10ns.
8. Tích công suất và tốc độ

Tích công suất và tốc độ là thông số cơ bản để so sánh các mạch điện
logic, còn thời gian trì hoãn truyền và công suất tiêu tán là các thông số
quan trọng trong việc lựa chọn loại cổng logic dùng cho các mạch ứng
dụng. Tích công suất và tốc độ càng thấp thì càng tốt. Đơn vị của tích công
suất và tốc độ là picojoule (pJ). Ví dụ HCMOS có tích công suất tốc độ là
1.2pJ tại tần số 100kHz trong khi họ TTL-LS có giá trị là 22pJ.
280
9. Tải và hệ số tải
Khi ngõ ra của một cổng logic nối với 1 hoặc nhiều ngõ vào của các
cổng logic khác thì 1 hoặc nhiều ngõ vào của các cổng logic khác là cổng tải
(Load gate), còn cổng điều khiển các tải gọi là cổng thúc (driving gate) -
xem hình 10-10. Số lượng tải mà cổng thúc có thể điều khiển được là có
giới hạn và còn được gọi là hệ số tải hay hệ số fan-out.
Cổng thúc Các cổng tải
A
B
Hình 10-10: Tải của mạch logic.

Tải của CMOS: khác với tải của TTL vì transistor sử dụng trong cổng
CMOS làm xuất hiện tải điện dung đối với cổng thúc được minh họa như
hình 10-11. Khi ngõ ra của cổng thúc ở mức cao, tụ ngõ vào của tải sẽ được
nạp với dòng chạy từ nguồn cung cấp qua điện trở bên trong cổng thúc, chạy
qua tụ của tải, chạy về mass. Khi ngõ ra của tải ở mức thấp, điện áp đã nạp
trước đó của tụ xã và dòng từ tụ chạy vào cổng thúc, qua điện trở bên trong,
chạy xuống mass.
+5V
HIGH LOW
INẠP IXẢ
(a) Mức cao, tụ nạp (b) Mức thấp, tụ xả
Hình 10-11: Tải của mạch logic là tụ.

Khi có nhiều tải nối chung với nhau, điện dung sẽ tăng làm tăng thời
gian nạp và thời gian xã, làm giảm tần số hoạt động của tải. Do đó hệ số tải
fan-out của cổng CMOS phụ thuộc vào tần số hoạt động của mạch. Càng ít
tải thì tần số hoạt động càng cao.
Tải của TTL: cổng thúc TTL cấp dòng cho tải khi ngõ ra ở mức logic
cao - IIH và nhận dòng từ các tải khi ngõ ra ở mức logic thấp - IIL. Cấp dòng
281
cho tải và nhận dòng từ tải được minh họa như hình 10-12. Cấp dòng cho tải
còn được gọi là nguồn dòng - source current, nhận dòng từ tải gọi là sink
current.
+5V
+5V
Cổng thúc
Cổng tải
IIH IOL
HIGH LOW
HIGH HIGH LOW
Cổng tải
Cổng thúc
(a) Dòng chạy ra (source current) (b) Dòng chạy vào tải (sink current)
Hình 10-12: Tải của mạch logic là điện trở.

Khi số lượng tải tăng sẽ làm tăng dòng cấp cho tải, dẫn đến điện áp rơi
trên điện trở bên trong cổng thúc tăng, làm giảm điện áp ngõ ra VOH, xem
hình 10-13. Nếu tải càng nhiều thì điện áp ra VOH giảm xuống dưới VOH(min),
dẫn đến lề nhiễu mức cao giảm có nguy cơ làm mạch hoạt động không ổn
định hay rơi vào vùng trạng thái cấm. Dòng cấp cho các tải càng lớn thì
công suất tiêu tán càng tăng đối với cổng thúc.
+5V
Dòng tổng I
HIGH
Cổng tải Cổng tải Cổng tải
VOH
Cổng thúc
IIH(1) IIH(2) IIH(n)
Hình 10-13: Cổng thúc giao tiếp nhiều tải khi ngõ ra ở mức cao.
Số lượng tải tối đa có thể nối với ngõ ra của cổng thúc được cung cấp
bởi nhà chế tạo ghi rõ trong bảng thông số của IC (còn được gọi với từ quen
thuộc là datasheet). Ví dụ họ TTL-LS có hệ số tải là 20 đơn vị cùng họ
TTL-LS, một ngõ vào là 1 đơn vị tải.
+5V +5V +5V
IIL(1) IIL(2) IIL(n)

Cổng thúc
VOL Cổng tải Cổng tải Cổng tải
LOW
Dòng tổng I
Hình 10-14: Cổng thúc giao tiếp nhiều tải khi ngõ ra ở mức thấp.
282
Khi ngõ ra ở mức thấp dòng từ tải chạy vào cổng thúc, càng nhiều tải
thì dòng chạy vào càng lớn sẽ làm tăng điện áp VOL, xem hình 10-14. Nếu
tăng tải làm điện áp VOL lớn hơn VOL(max) sẽ làm giảm lề nhiễu và làm mạch
có thể hoạt động không ổn định - dễ ảnh hưởng của nhiễu.
Tương tự như khi ở mức cao, hệ số tải được cung cấp trong datasheet
của IC.
III. CÁC MẠCH ĐIỆN HỌ CMOS

Phần này trình bày các mạch điện logic họ CMOS sử dụng transistor
CMOS loại MOSFET kênh n và kênh p. Nội dung cho phần này gồm: nhận
dạng MOSFET bằng các ký hiệu, hoạt động của MOSFET như switch, hoạt
động cơ bản của cổng đảo (NOT) loại CMOS, giải thích được hoạt động của
cổng CMOS với cực máng để hở, hoạt động của cổng ba trạng thái, liệt kê
các tình huống phòng ngừa được yêu cầu khi sử dụng IC họ CMOS.
1. Transistor Mosfet
+5V +5V +5V +5V
D D
D D
G G +5V ON 0V OFF
G S G S
S S
MOSFET kênh n MOSFET kênh p ON OFF
(a) Kí hiệu MOSFET (b) Hoạt động như switch-kênh n
+5V +5V +5V +5V
S S
0V ON +5V OFF
G D G D
ON OFF
(c) Hoạt động như switch-kênh p
Hình 10-15: Các kí hiệu và các chế độ hoạt động ngắt, bảo hòa của MOSFET
Transistor MOSFET là phần tử chuyển mạch tích cực trong các mạch
điện CMOS. Transistor CMOS thiết kế IC số họ CMOS và transistor lưỡng
cực BJT thiết kế IC số họ TTL, về cấu trúc hoạt động của transistor thì khác
nhiều nhưng khi hoạt động ở chế độ chuyển mạch thì hoạt động gần như là
giống nhau.
283
Hoạt động chuyển mạch là đóng và mở - hai trạng thái phụ thuộc vào
ngõ vào.
Hình 10-15(a) trình bày kí hiệu cho cả hai loại transistor MOSFET
kênh n và kênh p.
Khi điện áp vào cực cổng G ở mức cao (+5V), MOSFET hoạt động ở
trạng thái bão hòa, lý tưởng thì xem như switch ngắn mạch giữa cực nguồn
S và cực máng D.
Khi điện áp vào cực cổng G ở mức thấp (0V), MOSFET hoạt động ở
trạng thái ngắt, lý tưởng thì xem như switch hở mạch giữa cực nguồn S và
cực máng D.
Cả hai trường hợp được minh họa như hình 10-15(b). Với MOSFET
kênh p thì trạng thái hoạt động ngược lại như hình 10-15(c).
MOSFET còn được kí hiệu đơn giản như hình 10-16. MOSFET kênh
p thì mức ‘0’ dẫn, kênh n thì mức ‘1’ dẫn.
MOSFET kênh P MOSFET kênh N

Hình 10-16: Các kí hiệu đơn giản của MOSFET.
2. Cổng NOT dùng Transistor Mosfet

Sơ đồ mạch điện của cổng NOT dùng hai transistor MOSFET kênh n
và p như hình 10-17.
VDD
s
g Q1
d
Input Output
d
g Q2
s
Hình 10-17: Mạch điện của cổng NOT dùng MOSFET.
284
 Hoạt động của mạch:

Khi ngõ vào ở mức cao thì Q1 tắt - xem như hở mạch, Q2 dẫn - xem
như ngắn mạch, nối ngõ ra với mass 0V, vậy ngõ ra ở mức thấp, xem hình
10-18(a).
Khi ngõ vào ở mức thấp thì Q2 tắt - xem như hở mạch, Q1 dẫn - xem
như ngắn mạch, nối ngõ ra với nguồn Vcc, vậy ngõ ra ở mức cao, xem hình
10-18(b).
Vậy mạch điện hoạt động giống như cổng NOT.
VDD VDD
Q1 Q1
OFF ON
‘1’ ‘0’ ‘0’ ‘1’
Q2 Q2
ON OFF
(a) vào ‘1’, ra ‘0’ (b) vào ‘0’, ra ‘1’
Hình 10-18: Mạch điện của cổng NOT dùng MOSFET.
3. Cổng NAND dùng Transistor Mosfet

Sơ đồ mạch điện của cổng NAND 2 ngõ vào như hình 10-19.
VDD VDD
Q1 Q2
A B Q1 Q2 Q3 Q4 Y
Y 0 0 ON ON OFF OFF 1
Q3 0 1 ON OFF OFF ON 1
A 1 0 OFF ON ON OFF 1
Q4 1 1 OFF OFF ON ON 0
B
Hình 10-19: Mạch điện của cổng NAND 2 ngõ vào và bảng trạng thái.
285
Khi cả hai ngõ vào ở mức thấp thì Q3, Q4 tắt - xem như hở mạch, Q1, Q2
dẫn - xem như ngắn mạch, nối ngõ ra với nguồn VDD, vậy ngõ ra ở mức cao.
Khi có ngõ vào A ở mức thấp, ngõ vào B ở mức cao thì Q1, Q4 dẫn,
Q2, Q3 tắt, ngõ ra nối với nguồn VDD, vậy ngõ ra ở mức cao.
Khi có ngõ vào A ở mức cao, ngõ vào B ở mức thấp thì Q2, Q3 dẫn,
Q1, Q4 tắt, ngõ ra nối với nguồn VDD, vậy ngõ ra ở mức cao.
Khi cả hai ngõ vào ở mức cao thì Q1, Q2 tắt, Q3, Q4 dẫn - xem như
ngắn mạch, nối ngõ ra với GND, vậy ngõ ra ở mức thấp.
4. Cổng NOR dùng Transistor Mosfet

Sơ đồ mạch điện của cổng Nor hai ngõ vào như hình 10-20.
VDD
A B Q1 Q2 Q3 Q4 Y
A Q1
0 0 ON ON OFF OFF 1
0 1 ON OFF OFF ON 0
B Q2 1 0 OFF ON ON OFF 0
Q3 Q4 Y 1 1 OFF OFF ON ON 0
Hình 10-20: Mạch điện của cổng Nor hai ngõ vào và bảng trạng thái.
Khi cả hai ngõ vào ở mức thấp thì Q3, Q4 tắt - xem như hở mạch, Q1, Q2
dẫn - xem như ngắn mạch, nối ngõ ra với nguồn VDD, vậy ngõ ra ở mức cao.
Khi có ngõ vào A ở mức thấp, ngõ vào B ở mức cao thì Q1, Q4 dẫn,
Q2, Q3 tắt, ngõ ra nối với GND, vậy ngõ ra ở mức thấp.
Khi có ngõ vào A ở mức cao, ngõ vào B ở mức thấp thì Q2, Q3 dẫn,
Q1, Q4 tắt, ngõ ra nối với GND, vậy ngõ ra ở mức thấp.
Khi cả hai ngõ vào ở mức cao thì Q1, Q2 tắt, Q3, Q4 dẫn - xem như
ngắn mạch, nối ngõ ra với GND, vậy ngõ ra ở mức thấp.
5. Cổng với cực máng để hở

Sơ đồ mạch điện với cực máng để hở như hình 10-21.
286
Trong sơ đồ mạch điện hoàn chỉnh, ngõ ra thường nối giữa cực S của
MOSFET kênh p và cực D của MOSFET kênh n. Khi ngõ ra ở mức cao thì
MOSFET kênh n tắt, MOSFET kênh p dẫn nối ngõ ra lên nguồn VDD. Khi
ngõ ra ở mức thấp, MOSFET kênh p tắt, MOSFET kênh n dẫn nối ngõ ra
với GND.
Trong mạch điện cực máng để hở, người ta bỏ đi MOSFET kênh p, do
đó không thể tạo ra mức cao, để tạo ra mức cao thì phải dùng điện trở kéo
lên ở bên ngoài khi sử dụng.
+VDD
RP
Phần mạch output Phần mạch output

còn lại giữ còn lại giữ
nguyên nguyên
(a) Ngõ ra để hở (b) Dùng điện trở kéo lên

Hình 10-21: Mạch điện cực máng để hở và khi sử dụng.
6. Cổng CMOS ba trạng thái

Cả hai họ IC TTL và CMOS đều có cổng ba trạng thái. Ba trạng thái
bao gồm trạng thái mức cao, mức thấp và trạng thái tổng trở cao (high Z).
Trạng thái tổng trở cao xem như hở mạch. Hình 10-22 trình bày các cổng
đảo ba trạng thái. Các cổng logic có kí hiệu hình tam giác cho biết là cổng
ba trạng thái hoặc mạch ba trạng thái.
‘1’ ‘0’ ‘0’ ‘1’ X
(bất chấp) Hở mạch
‘0’ ‘0’ ‘1’

(enable) (enable) (disable)
(a) Cho phép mạch hoạt động bình thường (b) Trạng thái tổng trở cao, High-Z
Hình 10-22: Ba trạng thái của cổng đảo ba trạng thái.

Mạch điện của cổng CMOS ba trạng thái có sơ đồ như hình 10-23.
287
+V
Enable
Q1
output
Q2
input
Hình 10-23: Sơ đồ mạch cổng đảo ba trạng thái.

Khi tín hiệu cho phép ở mức cao, qua cổng Not tạo ra mức thấp, qua
cổng Nand bên trên tạo ra mức 1 làm Q tắt - xem như hở mạch, qua cổng
Nand bên dưới tạo ra mức 1, qua cổng Not tạo ra mức 0 làm Q2 tắt - xem
như hở mạch, vậy ngõ ra xem như hở mạch.
Khi tín hiệu cho phép ở mức thấp, hoạt động của mạch phụ thuộc ngõ
vào còn lại, khi đó mạch hoạt động như cổng NOT.
7. CÁC TÌNH HUỐNG PHÒNG NGỪA KHI SỬ DỤNG IC CMOS

Các IC CMOS dễ bị hỏng do phóng điện tích tĩnh điện (ElectroStatic
Discharge - ESD) nên phải thực hiện một cách cẩn thận.
̶ Tất cả các linh kiện CMOS được vận chuyển ở trong bọt xốp để ngăn
chặn sự tích tụ điện tích tĩnh điện. Khi lấy linh kiện ra khỏi bọt xốp,
không được dụng vào chân linh kiện.
̶ Các IC CMOS nên được đặt chân xuống bề mặt tấm kim loại, khi di
chuyển khỏi vật liệu bảo vệ. Không được đặt thiết bị trong khay nhựa.
̶ Tất cả các dụng cụ, kiểm tra thiết bị phải nối đất. Người làm việc với
IC CMOS, trong môi trường nhất định nên có vòng cổ tay nối đất qua
dây cáp có mắc điện trở nối tiếp có giá trị lớn.
̶ Không được gắn IC CMOS hoặc bất kỳ IC nào khác vào trong socket
hoặc bo mạch khi đang có nguồn.
̶ Tất cả các chân không sử dụng nên nối với nguồn cung cấp hoặc nối
GND hoặc theo chỉ định như hình 10-24.
288
+VDD Ngõ vào không sử dụng
Hình 10-24: Sơ đồ mạch cổng đảo ba trạng thái.
IV. CÁC MẠCH ĐIỆN HỌ TTL

Phần này trình bày các mạch điện logic họ TTL có cấu trúc ngõ ra
kiểu cột chạm (totem - pole), sử dụng transistor BJT. Nội dung cho phần
này gồm: nhận dạng BJT bằng các ký hiệu, hoạt động chuyển mạch của
BJT, hoạt động cơ bản của cổng đảo (NOT) loại TTL, giải thích hoạt động
các mạch điện TTL của các cổng AND, NAND, OR và NOR, giải thích ngõ
ra cột chạm, giải thích hoạt động và sử dụng ngõ ra cực thu để hở, hoạt động
của cổng ba trạng thái.
1. Transistor BJT
Transistor BJT là phần tử chuyển mạch tích cực trong các mạch điện TTL.
Hình 10-25 trình bày kí hiệu transistor.
E
Hình 10-25: Kí hiệu transistor BJT.
Hoạt động chuyển mạch của transistor BJT như sau:
Khi điện áp vào cực B lớn hơn điện áp cực E khoảng 0.7V và đủ dòng
cấp cho cực B thì BJT sẽ chuyển sang trạng thái bảo hòa, lý tưởng thì xem
như switch ngắn mạch giữa cực thu C và cực phát E, xem hình 10-26(a).
Khi điện áp vào cực B bằng 0 V nhỏ hơn điện áp cực E thì BJT sẽ
chuyển sang trạng thái tắt, lý tưởng thì xem như switch hở mạch giữa cực
thu C và cực phát E, xem hình 10-26(b).
289
+VCC +VCC +VCC +VCC
IC
+V ON 0V OFF
IB
(a) Transistor dẫn bảo hòa, hoạt (b) Transistor tắt, hoạt động như
động như switch đóng mạch switch hở mạch
Hình 10-26: Transistor hoạt động như switch.
2. Cổng NOT họ TTL

Sơ đồ mạch điện của cổng NOT như hình 10-27.
+VCC
1.6kΩ
130Ω
4kΩ
R1 R2 R3
Q4
Input
Q1 Q2 D1
Output
D2 Q3
1kΩ
R4
Hình 10-27: Mạch điện của cổng NOT - TTL.

 Các thành phần của mạch:
Trong hình 10-27, Q1 là transistor nối với ngõ vào, D2 là diode kẹp
ngõ vào, Q2 là transistor có chức năng chia pha và tổ hợp của Q3 và Q4
hình thành mạch điện ngõ ra - còn được gọi là cột chạm (totem-pole).
Khi ngõ vào ở mức cao, mối nối EB của Q1 bị phân cực ngược và mối
nối BC phân cực thuận cho phép dòng chạy từ nguồn VCC qua điện trở R1,
qua mối nối EB của Q1 chạy vào cực B của Q2 làm Q2 dẫn bảo hòa cấp
290
dòng cho Q3 làm Q3 dẫn bảo hòa - nối ngõ ra với mass hay ngõ ra ở mức
logic 0.
Điện áp tại cực B của Q4:
V BQ 4 VCESQ2  VBEQ 3  0.2V  0.7V  0.9V
Điện áp này không đủ làm Q4 dẫn nên Q4 tắt. Hoạt động của mạch
được minh họa ở hình 10-28(a).
Khi ngõ vào ở mức thấp thì mối nối EB của Q1 phân cực thuận làm
Q1 dẫn bảo hòa, điện áp cực B của Q2 bằng điện áp VCE của Q1 bằng 0.2V
nên Q2 tắt, dẫn đến không có dòng cấp cho Q3 nên Q3 tắt - xem như hở
mạch. Transistor Q4 với dòng phân cực chạy từ Vcc qua R2 chạy vào cực B
nên Q4 dẫn bảo hòa, điện trở mối nối CE của Q4 giảm nên nối ngõ ra lên
mức cao. Hoạt động của mạch được minh họa ở hình 10-28(b).
Diode D2 có chức năng ngăn chặn điện áp âm của tín hiệu ngõ vào để
bảo vệ transistor Q1.
Diode D1 có chức tạo sự chênh lệch điện áp thêm 0.7V để cho
transistor Q4 tắt khi transistor Q3 dẫn.
+5V +5V
R1 R2 R3 R1 R2 R3
Phân cực
Q4 Q4
ngược 0.9V
2.1V OFF ON
0.7V
HIGH LOW Q2
Q2 OFF
Q1 1.4V D1 Q1 IC=0 D1
LOW HIGH
D2 ON D2 OFF
0.7V 0V
R4 Q3 R4 Q3
(a) Khi ngõ vào ở mức cao (b) Khi ngõ vào ở mức thấp
Hình 10-28: Mạch điện của cổng NOT - TTL hoạt động ở hai trạng thái.
3. Cổng NAND họ TTL

Sơ đồ mạch điện của cổng NAND hai ngõ vào như hình 10-29. Mạch
điện cổng Nand gần giống mạch điện của cổng Not ngoại trừ transistor Q1.
Trong công nghệ TTL thì các transistor với nhiều cực phát được dùng ở đầu
vào của cổng logic để tăng số lượng ngõ vào.
Cổng NAND hai ngõ vào có bốn trạng thái.
291
Trạng thái E2E1=00: hai ngõ vào đều nối mass làm cho hai diode D11
và D12 phân cực thuận nên điện áp tại B bằng VD=0.7V.
Trạng thái E2E1=01: diode D11 phân cực ngược - xem như hở mạch,
diode D12 phân cực thuận nên điện áp tại B bằng VD=0.7V.
Trạng thái E2E1=10: diode D12 phân cực ngược - xem như hở mạch,
diode D11 phân cực thuận nên điện áp tại B bằng VD=0.7V.
+VCC
1.6kΩ
130Ω
4kΩ
R1 R2 R3
Q4
Input A Q2
Input B Q1 D1
Output
D2 D3 Q3
1kΩ
R4
Hình 10-29: Mạch điện của cổng Nand - TTL.

Các transistor nhiều cực phát E tương đương với mạch dùng diode
như hình 10-30.
B B
D11
C E1 C
D13
E2
D12
Hình 10-30: Mạch điện tương đương của transistor nhiều cực E.
Cả ba trường hợp trên thì điện áp tại B luôn bằng 0.7V, điện áp này
làm transistor Q2 tắt, làm Q3 tắt, Q4 dẫn bảo hòa làm ngõ ra ở mức cao -
tương đương mức logic 1.
292
Trạng thái E2E1=11: hai ngõ vào đều nối mức cao làm cho hai diode
D11 và D12 phân cực ngược xem như hở mạch nên điện áp tại B tăng lên
làm Q2 dẫn, làm Q3 dẫn và làm Q4 tắt - ngõ ra ở mức logic thấp.
4. Các cổng họ TTL cực thu để hở

Sơ đồ mạch điện của cổng NOT với cực thu để hở như hình 10-31(a).
Khi sử dụng thì phải dùng điện trở kéo lên từ bên ngoài như hình 10-31(b).
+VCC +VCC
1.6kΩ
1.6kΩ
4kΩ
4kΩ
R1 R2 R1 R2 R(external)
Input Output Input Output

Q1 Q2 Q1 Q2
D2 Q3 D2 Q3
1kΩ
1kΩ
R4 R4
(a) Cổng đảo cực thu để hở (b) Khi sử dụng thì dùng điện trở kéo lên
Hình 10-31: Mạch điện cổng NOT cực thu để hở.

Kí hiệu của cổng có tính chất cực thu để hở như hình 10-32:
Hình 10-32: Kí hiệu cổng NOT cực thu để hở.
5. Các cổng họ TTL ba trạng thái

Sơ đồ mạch điện của cổng NOT ba trạng thái như hình 10-33. Cổng
đảo ba trạng thái gồm trạng thái mức logic thấp, mức logic cao và trạng thái
tổng trở cao ở ngõ ra hay ngõ ra hở mạch.
Khi ngõ vào cho phép Enable ở mức cao thì transistor Q5 dẫn bão hòa
làm điện áp VCEQ5 = 0.2V dẫn đến diode D3 phân cực thuận và transistor Q1
dẫn bão hòa làm transistor Q2 tắt.
293
+VCC +VCC
R1 R2 R3 R3
Q4 Q4
Input Q2
Q1 D1
Output D1
High – Z output
D3
Enable D2 Q3 Q3
Q5
R4
Hình 10-33: Mạch điện cổng Not ba trạng thái.

Hình 10-34: Mạch điện tương đương khi ngõ ra ở trạng thái tổng trở cao
Diode D3 phân cực thuận làm transistor Q4 tắt, điện trở RCE cực lớn -
xem như hở mạch.
Q2 tắt làm Q3 tắt, điện trở RCE cực lớn - xem như hở mạch.
Cả hai transistor đều tắt xem như ngõ ra Output hở mạch - trạng thái
này ta gọi là trạng thái tổng trở cao hay xem như hở mạch - xem hình 10-34.
Khi tín hiệu cho phép Enable ở mức thấp thì Q5 tắt, diode D3 phân
cực ngược - xem như hở mạch không còn tác dụng, transistor Q1 chỉ phụ
thuộc vào ngõ vào input. Mạch hoạt động như cổng NOT đã phân tích.
6. Họ TTL Schottky
+VCC
0.9kΩ
2.8kΩ
50Ω
R1 R2 R3
Q3
Q6
3.5kΩ
R4 Output
Input A Q2
Input B Q1
Q5
250Ω
0.5kΩ
D2 D3 R5 R6
Q4
Hình 10-35: Mạch điện cổng NAND họ TTL Schottky.
294
Các cổng logic đã khảo sát ở trên thuộc họ TTL chuẩn (standard
TTL), một họ TTL có tần số hoạt động cao hơn họ TTL chuẩn là họ TTL
Schottkky. Trong họ TTL Schottky có thêm một diode Schottky có chức
năng ngăn chặn transistor bão hòa sâu - khi đó sẽ giảm thời gian transistor
chuyển trạng thái từ dẫn bão hòa sang tắt. Sơ đồ mạch điện của cổng NAND
họ TTL Schottky như hình 10-35.
Để phân biệt IC họ TTL chuẩn với họ Schottky thì trong mã số của IC
có thêm chữ S để nhận biết đó là IC họ Schottky. Ví dụ IC cổng NAND
74S00. Một họ IC TTL Schottky cải tiến là Schottky công suất thấp thì dùng
ký tự LS để phân biệt, họ Schottky cải tiến thì dùng kí tự AS và họ Schottky
công suất thấp cải tiến thì dùng kí tự ALS, họ tốc độ nhanh kí hiệu là F. (L
là low, A là advanced, F là fast).
V. CÁC VẤN ĐỀ THỰC TẾ KHI SỬ DỤNG IC HỌ TTL

Mặc dù IC họ CMOS với kỹ thuật công nghệ chiếm nhiều ưu thế trong
các ứng dụng công nghiệp và thương mại nhưng IC họ TTL vẫn còn được
sử dụng. Trong các ứng dụng giáo dục thì thích sử dụng IC họ TTL với lý
do là không cần quan tâm đến các vấn đề tĩnh điện. Khi sử dụng IC họ TTL
cần phải xem xét một số vấn đề thực tế khi sử dụng và phần này trình bày
cách sử dụng IC họ TTL chuẩn.
Sau khi kết thúc phần này, bạn có thể:
Mô tả được dòng vào và dòng ra, sử dụng mạch điện cực thu để hở
cho hoạt động wired-AND, mô tả ảnh hưởng hai hoặc nhiều ngõ ra totem-
pole, sử dụng các cổng cực thu để hở điều khiển LED và đèn, giải thích các
ngõ vào TTL không sử dụng.
1. Dòng vào và dòng ra

Hình 10-36 trình bày cổng NOT TTL chuẩn với ngõ ra kết nối với các
ngõ vào cổng NOT TTL khác.
Khi cổng thúc với trạng thái ngõ ra ở mức cao sẽ thúc dòng cung cấp
cho các tải như hình 10-36(a). Ở trạng thái mức cao này thì các diode ở ngõ
vào của các tải bị phân cực ngược do đó theo thực tế thì sẽ không có dòng
cung cấp dòng cho tải nhưng do ngõ vào không lý tưởng nên có dòng điện
tối đa là 40µA từ ngõ ra totem-pole chạy vào các ngõ vào tải.
Khi cổng thúc với trạng thái ngõ ra ở mức thấp sẽ nhận dòng chạy vào
từ các tải như hình 10-36(b). Dòng chạy vào từ các tải có giá trị tối đa là
1.6mA đối với họ TTL chuẩn, ghi trong bảng thông số của IC với giá trị âm
là vì dòng này chạy ra khỏi các ngõ vào.
295
+5V +5V
R1 R2 R3 R1 R2 R3
Q4 Q4
ON
IIH=40µA
Input Q2
Q1 Q2 D1 Q1 D1
Output
HIGH
D2 OFF D2
R4 Q3 R4 Q3
(a) Cổng thúc cấp dòng cho tải (IIH là dòng cực đại)
+5V +5V
R1 R2 R3 R1 R2 R3
Q4 Q4
OFF
IIL=1.6mA
Input Q2
Q1 Q2 D1 Q1 D1
Output
Q3 LOW
D2 ON D2
R4 R4 Q3
(b) Cổng thúc nhận dòng từ tải (current sinking) (IIL là dòng cực đại)
Hình 10-36: Mạch điện giao tiếp giữa ngõ ra và ngõ vào.
Ví dụ 10-3: Khi một cổng NAND thúc năm ngõ vào TTL thì dòng
chạy vào và dòng chạy ra là bao nhiêu?
Giải:
Khi ngõ ra ở mức cao:
Dòng chạy vào lớn nhất cho mỗi ngõ vào là: I IH ( MAX )  40A
Dòng cho 5 ngõ vào là: I T ( SOURCE)  (40A / input )  (5input )  200A
Khi ngõ ra ở mức thấp:

Dòng chạy ra lớn nhất cho mỗi ngõ vào là: I IL ( MAX )  1.6mA
Dòng cho 5 ngõ vào là: I T ( SINK )  (1.6mA / input )  (5input )  8mA
296
Ví dụ 10-4: Cho các thông số IC họ TTL chuẩn cổng NAND 7400 với
các thông số như sau:
I IH ( MAX )  40A , I IL ( MAX )  1.6mA ,
I OH ( MAX )  400A , I OL ( MAX )  16mA ,

Hãy xác định hệ số tải cùng loại IC hay còn gọi là hệ số fan-out.
Giải:
Khi ngõ ra ở mức cao: thì dòng ra cổng thúc là I OH (MAX ) , dòng chạy
vào ngõ vào tải: I IH (MAX )
I OH ( MAX ) 400A
Số lượng ngõ vào là lớn nhất là:   10
I IH ( MAX ) 40
Khi ngõ ra ở mức thấp: thì dòng vào cổng thúc là I OL (MAX ) , dòng
chạy ra từ ngõ vào tải: I IL (MAX )
I OL ( MAX ) 16A
Số lượng ngõ vào là lớn nhất là:   10
I IL ( MAX ) 1.6
Cả hai trường hợp cùng hệ số tải vậy hệ số tải là 10, nếu khác thì chọn
hệ số nhỏ nhất.
2. Sử dụng cổng cực thu để hở để nối mạch theo cổng AND
Các ngõ ra của cổng cực thu để hở có thể được nối với nhau để hình
thành nên kết nối theo cổng AND hay còn gọi là WIRE-AND. Hình 10-37
trình bày 4 cổng NOT được kết nối với nhau cùng với điện trở kéo lên tạo
thành cổng AND có 4 ngõ vào đảo.
Khi chỉ có một hoặc nhiều ngõ vào ở mức cao, qua cổng NOT làm
ngõ ra X ở mức thấp - do các transistor ngõ ra dẫn bảo hòa nối ngõ ra xuống
mass - xem hình 10-38(a). Trong hình, Q1 dẫn làm ngõ ra xuống mức thấp,
các transistor còn lại thì ở trạng thái tắt xem như hở mạch, ngõ ra ở mức
thấp.
Khi tất cả các ngõ vào ở mức thấp, qua các cổng NOT làm tất cả các
ngõ ra lên mức cao, tất cả các transistor đều tắt và ngõ ra được kéo lên
nguồn Vcc làm ngõ ra ở mức cao - xem hình 10-38(b).
297
Vậy chỉ cần một ngõ ra cổng đảo ở mức thấp thì ngõ ra X ở mức thấp,
và khi tất cả các ngõ ra cổng đảo lên mức cao thì ngõ ra X lên mức cao.
+5V
RP
X=ABCD
B
Hình 10-37: Mạch điện nối wire - and.

Phương trình ngõ ra: X  ABC D
+5V +5V
RP RP
HIGH ON LOW OFF

Q1 Q1
LOW HIGH
LOW LOW
OFF OFF
Q2 Q2
LOW LOW
OFF OFF
Qn Qn
(a) Khi có 1 hoặc nhiều transistor dẫn (b) Khi tất cả transistor tắt thì ngõ ra ở
thì ngõ ra ở mức LOW mức HIGH
Hình 10-38: Các trạng thái hoạt động wired-and.

Ví dụ 10-5: Hãy viết phương trình ngõ ra của mạch điện nối wired-
and như hình 10-39:
298
+VCC
RP
A
B
C
X
D
E
F
G
H
Hình 10-39: Mạch hoạt động wired-and cho ví dụ.

Giải:
Phương trình ngõ ra: X  ABC D E F G H
Ví dụ 10-6: Cho mạch điện kết nối wired-and dùng ba cổng AND cực
thu để hở như hình 10-40. Giả sử mạch WIRED-AND thúc 4 ngõ vào họ
TTL chuẩn với dòng cho mỗi ngõ vào là -1.6mA.
(a). Hãy viết phương trình ngõ ra.
(b). Xác định giá trị của điện trở kéo lên R P khi ngõ ra X ở mức thấp
và tổng dòng chạy vào ba cổng AND là I OL (MAX ) bằng 30mA và điện áp
VOL (MAX ) là 0.4V.
+VCC
RP
A
B
C
X
D
E
F
Hình 10-40: Mạch cho ví dụ.

Giải:
299
(a). Phương trình ngõ ra: X  ABCDEF

(b). Tổng dòng điện cho 4 ngõ vào tải là: I LOAD  4 1.6mA  6.4mA
Dòng điện chạy vào ba cổng AND: I OL ( MAX )  I RP  I LOAD
Dòng qua điện trở: I RP  I OL( MAX )  I LOAD  30mA  6.4mA  23.6mA
Điện áp rơi trên điện trở: VRP  VCC  VOL ( MAX )  5V  0.4V  4.6V
VRP 4.6V
Giá trị điện trở: RP    195
I RP 23.6mV
3. Kết nối các ngõ ra TOTEM-POLE

Các ngõ ra totem-pole không thể kết nối chung lại với nhau vì có thể
gây ra quá dòng làm hỏng IC. Ví dụ ở hình 10-41 kết nối chung hai ngõ ra
với nhau: khi transistor Q1 của IC A dẫn và Q2 của IC B dẫn sẽ làm ngắn
mạch nguồn cung cấp sẽ làm hỏng cả hai transistor hoặc trạng thái ngược lại
sẽ làm hỏng hai transistor còn lại.
+5V +5V
Q4 Q4
ON OFF
Phần mạch Phần mạch
còn lại giữ D1 còn lại giữ
nguyên nguyên
Q3 Q3
OFF ON
A B
Hình 10-41: Mạch điện nối chung các ngõ ra totem-pole gây hỏng IC.
4. Mạch đệm/thúc cực thu để hở

Mạch điện với ngõ ra totem-pole bị giới hạn về dòng điện: ngõ ra mức
thấp với dòng vào tối đa là 16mA với họ TTL chuẩn và 8mA với họ TTL-
LS. Trong nhiều ứng dụng đặc biệt, một ngõ ra thúc tải là nhiều thiết bị tải
300
bên ngoài ví dụ như nhiều led, nhiều đèn hoặc nhiều relay thì yêu cầu dòng
phải lớn hơn nhiều so với dòng theo chỉ định trong sổ tay IC.
+5V +5V +5V
LED LED
SÁNG TẮT
RL RL
RL
A A LOW LOW HIGH
ON OFF
B B X
(a) Điều khiển LED
Ngoài yêu cầu về dòng lớn còn yêu cầu điện áp cao thì mạch với ngõ
ra cực thu để hở là mạch thường được sử dụng để thúc các led, đèn và relay.
Tuy nhiên vẫn có thể sử dụng mạch ngõ ra totem-pole nếu thiết bị tải sử
dụng dòng nhỏ mà mạch đáp ứng được.
Với cổng TTL với ngõ ra cực thu để hở thì cực C của transistor ngõ ra
được nối với led hoặc đèn như được minh họa ở hình 10-42.
Ở hình (a) thì điện trở RL có chức năng hạn dòng cho LED, khi ngõ ra
ở mức thấp thì transistor ngõ ra dẫn dòng sẽ chạy từ nguồn 5V qua LED,
qua điện trở hạn dòng chạy vào transistor bên trong, LED sáng, khi ngõ ra ở
mức cao thì LED tắt. Các IC ngõ ra cực thu để hở có dòng vào lên đến
40mA.
Ở hình (b) thì điều khiển đèn với áp làm việc lên đến 20V và không
cần điện trở hạn dòng. Các IC ngõ ra cực thu để hở có thể làm việc với áp
lên đến 30V.
+20V +20V
+20V
ĐÈN ĐÈN
SÁNG TẮT
A A LOW LOW HIGH

ON OFF
B B X
(b) Điều khiển đèn có dòng nhỏ
Hình 10-42: Các mạch điện ngõ ra totem-pole điều khiển tải.
Ví dụ 10-7: Cho mạch điện như hình 10-43, cho điện áp của LED
bằng 1.5V, dòng làm việc của led bằng 20mA, điện áp ra mức thấp bằng
0.1V. Hãy tính giá trị điện trở RL.
Giải:
Điện áp rơi trên điện trở:
VRP  VCC  Vled  VOL ( MAX )  5V  1.5V  0.1V  3.4V
301
VRP 3.4V
Giá trị điện trở: RP    170
I RP 20mV
+5V
RL
A
B
Hình 10-43: Mạch cho ví dụ.
5. Các ngõ vào TTL không sử dụng

Ngõ vào không sử dụng của họ TTL hoạt động như mức cao bởi vì
ngõ vào không sử dụng sẽ làm mối nối cực E phân cực nghịch xem hình 10-
44. Khi để hở các ngõ vào không sử dụng sẽ dễ bị sự tác động của nhiễu, để
không bị nhiễu tác động thì nên nối các ngõ vào không sử dụng với nguồn
Vcc hoặc GND.
+VCC +VCC +VCC
R1 R1 R1
Ngõ vào High

không kết nối Q1
Transistor ở Mạch tương Phân cực ngược xem
ngõ vào đương diode như hở mạch
Hình 10-44: Mạch tương đương khi ngõ vào để hở.
 Nối các ngõ vào chung với nhau
Phương pháp thông thường nhất là nối chung các ngõ vào không sử
dụng với ngõ vào sử dụng của cùng một cổng - xem hình 10-45 cho các
trường hợp khác nhau.
302
Ngõ sử dụng Ngõ sử dụng
Hai ngõ không sử dụng nối với ngõ Hai ngõ không sử dụng nối với ngõ
vào sử dụng vào sử dụng
Kết nối này tạo hoạt động: Kết nối này tạo hoạt động:
1 đơn vị tải khi ở mức thấp 3 đơn vị tải khi ở mức thấp
3 đơn vị tải khi ở mức cao 3 đơn vị tải khi ở mức cao
(a) Nối các ngõ vào lại với nhau
+VCC
Ngõ không dùng
Ngõ không dùng

(b) Nối các ngõ không sử dụng lên nguồn hoặc GND
+VCC
Ngõ không dùng, ở Ngõ không dùng, ở

mức HIGH mức LOW
Cổng không dùng Cổng không dùng
(c) Các ngõ vào không sử dụng nối với các ngõ ra của cổng không sử dụng
Hình 10-45: Nối các ngõ vào để hở.

Các cổng AND và NAND chỉ được xem là 1 đơn vị tải ngõ vào duy
nhất cho dù có kết nối nhiều ngõ vào, còn cổng OR và NOR thì một ngõ vào
được xem là 1 đơn vị tải.
Nguyên nhân khác nhau này là do cổng NAND nhiều ngõ vào sử dụng
transistor có nhiều cực phát E do đó sẽ không có vấn đề khi có nhiều ngõ
vào ở mức thấp, tổng dòng điện khi ở trạng thái mức thấp nằm trong giới
hạn. Mỗi ngõ vào của cổng NOR sử dụng một transistor nên dòng ở mức
thấp bằng tổng các dòng từ tất cả các ngõ vào nối chung.
 Nối các ngõ vào với nguồn VCC hoặc GND
Các ngõ vào không sử dụng của cổng AND hoặc NAND có thể nối
với nguồn VCC qua điện trở 1kΩ. Kết nối này sẽ kéo ngõ vào lên mức cao.
Các ngõ vào không sử dụng cổng OR và NOR thì nối với GND - xem hình
10-45(b).
303
 Nối các ngõ ra với ngõ vào không sử dụng

Trong một vài mạch điện có các cổng còn dư có thể dùng để kết nối
điều khiển các ngõ vào không sử dụng xem hình 10-45(c).
VI. SO SÁNH HIỆU SUẤT HỌ CMOS VÀ TTL

Trong phần này các đặc tính hoạt động và hiệu suất của họ CMOS
được chọn để so sánh với họ TTL và họ BiCMOS.
Trước đây thì các đặc tính vượt trội của họ TTL so với họ CMOS là
tốc độ cao và khả năng cấp dòng ngõ ra lớn. Bây giờ thì các ưu điểm của họ
TTL so với họ CMOS đã được thu ngắn, họ CMOS thường bằng hoặc vượt
trội hơn trong nhiều lãnh vực và trở nên chiếm ưu thế trong công nghệ chế
tại IC cho dù TTL vẫn còn giá trị và đang sử dụng. Một họ IC logic kết hợp
họ CMOS với mạch điện ngõ ra họ TTL là BiCMOS đạt cả ưu điểm của họ
CMOS và TTL.
Bảng 10-1: Trình bày các thông số cho 3 họ TTL, CMOS và BiCMOS:
BIPOLAR BiC CMOS
(TTL) MO
5V 3.3V
S
F LS AL ABT HC AC AH L LV AL
S C V C VC
Speed:
Gate 3.3 10 7 3.2 7 5 3.7 9 4.3 3
propagatio
n delay,
tp(ns)
FF 145 33 45 150 50 160 170 90 100 150
maximum
clock
frequency
(MHz)
Power
dissipation 6 2.2 1.4
per gate:
17 2.75 0.55 2.75 1.6 0.8 0.8
Bipolar:
50% dc
304
(mW)
CMOS:
quiescent
(µW)
Output 20 8 8 64 4 24 8 12 24 24
Driver IOL
(mA)
VII. HỌ IC ECL (EMITTER – COUPLED LOGIC)

Họ ECL giống như họ TTL đều dùng công nghệ transistor lưỡng cực.
Mạch điện ECL bao gồm mạch điện ngõ vào khuếch đại vi sai, mạch điện
phân cực và mạch ngõ ra theo sau cực phát E. Họ ECL hoạt động nhanh hơn
họ TTL là do transistor không hoạt động ở chế độ bảo hòa, họ ECL được
dùng cho ứng dụng đòi hỏi tốc độ đặc biệt cao.
̶ Mô tả được sự khác nhau giữa họ ECL và họ TTL và CMOS.
̶ Giải thích được ưu điểm và khuyết điểm họ ECL.
A A+B+C+D
B
Nhiều ngõ vào K đại vi sai Phân cực Ngõ ra đảo C
D
VCC (GND) A+B+C+D
(b)
Ngõ ra OR Điện áp ra
Ngõ ra NOR
-0.9V
Q1 Q2 Q3 Q4 Q5
VBB=-
1.29V
-1.75V
VEE (-5.2V) Điện áp vào
A B C D -1.4V -1.2V
Các ngõ vào (a) (c)
Hình 10-46: Mạch điện cổng OR/NOR họ ECL.
Cổng OR/NOR họ ECL có mạch điện như hình 10-46(a). Các ngõ ra
theo sau cực E tạo ra hàm logic OR và hàm đảo NOR như hình 10-46(b).
Do tổng trở ngõ ra thấp của mạch theo sau cực E và tổng trở ngõ vào
lớn của ngõ vào mạch khuếch đại vi sai nên mạch ECL có hệ số tải lớn.
Trong mạch điện ECL, trường hợp bão hòa không bao giờ xảy ra.
Chân nguồn VCC thường được nối GND và chân VEE được nối với
nguồn -5,2V để mạch hoạt động tốt nhất. Trong hình 10-46(c) thì ngõ ra
thay đổi từ mức logic ‘0’ tương ứng với điện áp -1,75V sang mức logic ‘1’
305
tương ứng với điện áp -0,9V. Mức logic ‘1’ là mức điện áp cao (âm ít), mức
logic ‘0’ là mức điện áp thấp (âm nhiều hơn).
Ngưỡng điện áp miễn nhễu của họ ECL từ 0,2V đến 0,25V nhỏ hơn
nhiều so với họ TLL nên ECL kém ổn định trong môi trường có biên độ
nhiễu cao.
Bảng 10-2: So sánh các thông số cơ bản IC họ TTL là F và IC họ CMOS là
AHC với IC họ ECL là 10H và E-lite.
BIPOLAR CMOS ECL
(TTL)
F AHC 10H E-
LITE
Speed:
Gate propagation delay, tp(ns) 3.3 3.7 1 0.22
FF maximum clock frequency 145 170 330 2800
(MHz)
Power dissipation per gate:
Bipolar: 50% dc (mW) 8.9 25 73
CMOS: quiescent (µW) 2.75
VIII. HỌ IC PMOS, NMOS VÀ E2CMOS

Các mạch điện họ PMOS và NMOS được sử dụng trong các vi mạch
tích hợp cỡ lớn LSI như thanh ghi dài, bộ nhớ lớn và các sản phẩm như vi
xử lý. Do các yêu cầu đặt ra là công suất tiêu tán nhỏ và kích thước chip nhỏ
nên thường sử dụng transistor MOS. E2MOS thường được dùng để chế tạo
IC lập trình PLD.
1. PMOS
Một trong những công nghệ mạch MOS mật độ tích hợp cao đầu tiên
được sản xuất là PMOS. Mạch điện sử dụng các transistor MOS kênh p kiểu
tăng cường để thành lập các khối cổng cơ bản. Hình 10-47 trình bày cổng
PMOS cơ bản để xây dựng hàm NOR.
306
VDDhoặc GND
A Q1
Các ngõ vào

B Q2
Q3 Output
VGG
Hình 10-47: Cổng PMOS cơ bản.

Hoạt động cổng PMOS như sau: điện áp cấp cho VGG là điện áp âm và
VCC được cấp điện áp dương hoặc nối GND (0V). Transistor Q3 luôn được
phân cực để tạo ra điện trở hạn dòng cho mạch.
Nếu điện áp mức logic ‘1’ (VCC) được đưa đến ngõ vào A hoặc B thì
transistor Q1 hoặc Q2 tắt, làm ngõ ra được kéo về điện áp V GG tương ứng
với mức logic ‘0’.
Nếu điện áp mức logic ‘0’ (VGG) được đưa đến ngõ vào A hoặc B thì
hai transistor Q1 và Q2 đều dẫn, làm ngõ ra được kéo về điện áp VCC tương
ứng với mức logic ‘1’.
2. NMOS
Các thiết bị NMOS được xây dựng khi thực hiện quá trình cải tiến
công nghệ. Transistor MOS kênh n được sử dụng trong các mạch điện
NMOS. Hình 10-48 trình bày mạch điện cổng NAND và NOR.
Trong mạch điện hình 10-48(a) thì transistor Q3 hoạt động như điện
trở có chức năng hạn dòng.
Khi mức logic thấp (VGG hoặc GND) đưa đến một hoặc cả hai ngõ vào
thì sẽ có một hoặc hai transistor (Q2 hoặc Q3) tắt – hở mạch nên ngõ ra kéo
lên nguồn Vcc, tương đương mức logic ‘1’.
Khi mức logic cao (VCC) đưa đến cả hai ngõ vào, hai transistor đều
dẫn – ngắn mạch nên ngõ ra kéo về GND, tương đương mức logic ‘0’.
Trong mạch điện hình 10-48(b), transistor Q3 hoạt động như điện trở
có chức năng hạn dòng.
307
VDD VDD
Q3 Q3
Q2 Q2 Output
Output
Các ngõ vào
A
Q1 Q1
Q1 A B
B
VGG hoặc GND

VGG hoặc GND
(a) Cổng NAND (b) Cổng NOR
Hình 10-48: Hai cổng dùng NMOS.
Khi mức logic cao (VCC) đưa đến một hoặc cả hai ngõ vào thì sẽ có
một hoặc hai transistor (Q2 hoặc Q3) dẫn – ngắn mạch nên ngõ ra kéo về
GND, tương đương mức logic ‘0’.
Khi mức logic thấp (GND) đưa đến cả hai ngõ vào thì hai transistor
đều tắt – hở mạch nên ngõ ra kéo lên VCC, tương đương mức logic ‘1’.
3. E2CMOS – Electrically erasable CMOS – transistor có thể xóa

bằng điện
Công nghệ E2CMOS chủ yếu dựa vào tổ hợp công nghệ CMOS và
NMOS và được sử dụng trong các thiết bị lập trình như GAL và CPLD. Một
tế bào E2CMOS được xây dựng xung quanh transistor MOS với cực cổng
được nạp điện tích hoặc xả điện tích từ bên ngoài bằng dòng điện lập trình
có giá trị rất nhỏ. Sơ đồ của tế bào được trình bày như hình 10-49.
Khi cổng nổi (floating gate) được nạp để chuyển sang nguồn điện áp
dương bằng cách di chuyển hết các điện tích thì transistor nhạy (sense
transistor) dẫn để lưu giá trị nhị phân là mức logic ‘0’.
Khi cổng nổi được nạp để chuyển sang nguồn điện áp âm bằng cách
tích tụ các điện tích thì transistor nhạy tắt để lưu giá trị nhị phân là mức
logic ‘1’. Cổng điều khiển điều khiển chênh lệch điện áp cổng nổi.
Transistor truyền (pass transistor) cách ly transistor nhạy khỏi ma trận trong
quá trình hoạt động đọc và ghi
308
Bit line
Word line
Pass transistor
Control gate Sense transistor

Substrate
Cell ground
Hình 10-49: Tế bào E2CMOS.
Tế bào được lập trình bằng cách áp đặt đến một xung lập trình đến
cổng điều khiển hoặc đường bit của tế bào được lựa chọn bởi điện áp trên
đường từ dữ liệu. Trong chu kỳ lập trình, trước tiên phải xóa tế bào bằng
cách đưa điện áp đến cổng điều khiển để làm cho điện áp cổng nổi âm. Điều
này làm cho transistor nhạy lưu ở trạng thái tắt (lưu mức logic ‘1’). Một
xung ghi được đưa đến đường bit của tế bào để nó lưu mức logic ‘0’. Xung
này sẽ làm cho cổng nổi di chuyển hết điện tử nên transistor nhạy dẫn nên
lưu mức logic ‘0’.
Bit đã lưu trữ trong tế bào sẽ được đọc và nhận biết bằng dòng điện
xuất hiện hoặc không trên đường bit. Khi lưu trữ bit ‘1’ thì sẽ không có
dòng điện từ tế bào vì transistor tắt. Khi lưu trữ bit ‘0’ thì sẽ có dòng điện
nhỏ từ tế bào vì transistor dẫn.
IX. BÀI TẬP

Câu 10-1: Họ CMOS dùng nguồn 5V thì điện áp vào mức thấp:
(a) 0V (b) 5V (c) Từ 0V đến 1,5V (d) Từ 3,5V đến 5V
Câu 10-2: Họ CMOS dùng nguồn 5V thì điện áp vào mức cao:
(a) 0V (b) 5V (c) Từ 0V đến 1,5V (d) Từ 3,5V đến 5V
Câu 10-3: Họ CMOS dùng nguồn 5V thì điện áp ra mức thấp:
(a) 0,33V (b) Từ 0V đến 0,33V (c) 0V (d) Từ 3,5V đến 5V
309
Câu 10-4: Họ CMOS dùng nguồn 5V thì điện áp ra mức cao:

(a) Từ 0V đến 3V (b) Từ 4,4V đến 5V
(c) Từ 0V đến 1,5V (d) Từ 0,33V đến 4,4V
Câu 10-5: Họ TTL thì điện áp vào mức thấp:
(a) 0V (b) 0,8V (c) Từ 0V đến 5V (d) Từ 0V đến 0,8V
Câu 10-6: Họ TTL thì điện áp vào mức cao:
(a) Từ 2V đến 3,5V (b) Từ 2V đến 5V
(c) Từ 0V đến 1,5V (d) Từ 3,5V đến 5V
Câu 10-7: Họ TTL thì điện áp ra mức thấp:
(a) 0,4V (b) Từ 0V đến 0,33V
Câu 10-8: Họ TTL thì điện áp ra mức cao:
(a) Từ 0V đến 3V (b) Từ 2,4V đến 5V
Câu 10-9: Transistor MOSFET kênh n:
(a) Khi điện áp cực G bằng 5V thì dẫn – transistor xem như hở mạch.
(b) Khi điện áp cực G bằng 5V thì dẫn – transistor xem như ngắn mạch.
(c) Khi điện áp cực G bằng 0V thì dẫn – transistor xem như hở mạch.
(d) Khi điện áp cực G bằng 0V thì dẫn – transistor xem như ngắn mạch.
Câu 10- 10: Transistor MOSFET kênh n:
(a) Khi điện áp cực G bằng 5V thì tắt – transistor xem như hở mạch.
(b) Khi điện áp cực G bằng 5V thì tắt – transistor xem như ngắn mạch.
(c) Khi điện áp cực G bằng 0V thì tắt – transistor xem như hở mạch.
(d) Khi điện áp cực G bằng 0V thì tắt – transistor xem như ngắn mạch.
Câu 10-11: Transistor MOSFET kênh p:
(a) Khi điện áp cực G bằng 5V thì dẫn – transistor xem như hở mạch.
(b) Khi điện áp cực G bằng 5V thì dẫn – transistor xem như ngắn mạch.
(c) Khi điện áp cực G bằng 0V thì dẫn – transistor xem như hở mạch.
(d) Khi điện áp cực G bằng 0V thì dẫn – transistor xem như ngắn mạch.
310
Câu 10-12: Transistor MOSFET kênh p:

(a) Khi điện áp cực G bằng 5V thì tắt – transistor xem như hở mạch.
(b) Khi điện áp cực G bằng 5V thì tắt – transistor xem như ngắn mạch.
(c) Khi điện áp cực G bằng 0V thì tắt – transistor xem như hở mạch.
(d) Khi điện áp cực G bằng 0V thì tắt – transistor xem như ngắn mạch.
Câu 10-13: Cổng NOT dùng MOSFET sử dụng hai transistor:
(a) Kênh n (b) Kênh p
(c) 1 kênh n, 1 kênh p (d) BJT
Câu 10-14: Cổng NAND dùng MOSFET sử dụng bốn transistor:
(a) Kênh n (b) Kênh p
(c) 3 kênh n, 1 kênh p (d) 2 kênh n, 2 kênh p
Câu 10-15: Trong cấu trúc mạch điện cổng NOT loại TTL khi ngõ vào ở
mức 1 thì:
(a) Q3 và Q4 đều dẫn (b) Q3 và Q4 đều tắt
(c) Q3 dẫn, Q4 tắt (d) Q3 tắt, Q4 dẫn
Câu 10-16: Trong cấu trúc mạch điện cổng NAND loại TTL khi hai ngõ
vào ở mức 0 thì:
Câu 10-17: Trong cấu trúc mạch điện cổng NAND loại TTL, chức năng của
diode D1:
(a) Tăng điện ngưỡng dẫn cho Q3
(b) Giảm điện ngưỡng dẫn cho Q3
(c) Tăng điện ngưỡng dẫn cho Q4
(d) Giảm điện ngưỡng dẫn cho Q4
Câu 10-18: Trong cấu trúc mạch điện cổng đảo ba trạng thái loại TTL khi ở
trạng thái tổng trở cao thì:
311
Câu 10-19: Cổng logic loại TTL sẽ cấp dòng cho tải khi:
Câu 10-20: Cổng logic loại TTL sẽ nhận dòng từ tải khi:
Câu 10-21: Cổng logic loại TTL với cực thu để hở thì:
(a) Bỏ Q3 và cho phép nối wire-and
(b) Bỏ Q4 và cho phép nối wire-and
(c) Bỏ Q3 và cho phép nối wire- nand
(d) Bỏ Q3 và cho phép nối wire- nand
Câu 10-22: Khi tần số của tín hiệu ngõ vào đưa đến cổng CMOS tăng thì
công suất tiêu tán trung bình
(a) Giảm (b) Tăng
(c) Không thay đổi (d) Giảm theo hàm mũ
Câu 10-23: Hoạt động của CMOS ổn định hơn họ TTL trong môi trường có
mức nhiễu cao là do
(a) Biên độ miễn nhiễu thấp (b) Có tụ điện ở ngõ vào
(c) Biên độ miễn nhiễu cao (d) Công suất tiêu tán nhỏ hơn
Câu 10-24: Ngõ vào cổng NOR loại TTL để hở thì
(a) Hoạt động như mức LOW (b) Hoạt động như mức cao
(c) Sẽ nối đất (d) Sẽ nối lên nguồn Vcc qua điện trở
(e) Câu trả lời là (b) và (c) (d) Câu trả lời là (a) và (c)
Câu 10-25: Cổng TTL loại LS có thể thúc số tải tối đa là
(a) 20 đơn vị tải (b) 10 đơn vị tải
(c) 40 đơn vị tải (d) Không giới hạn đơn vị tải
312
Câu 10-26: Nếu hai ngõ vào được nối chung với một ngõ vào và được thúc
bởi cổng khác, tất cả đều cùng họ TTL loại LS thì số lượng đơn vị
tải còn lại có thể được điều khiển bởi cổng là
(a) 7 cổng (b) 8 cổng (c) 17 cổng (d) không giới hạn
Câu 10-27: Ưu điểm của họ ECL so với họ CMOS và TTL là
(a) Họ ECL có giá thành thấp hơn
(b) Công suất tiêu tán họ ECL thấp hơn
(c) Họ ECL có tốc độ chậm hơn
(d) Họ ECL có tốc độ nhanh hơn
Câu 10-28: Cơ cấu cơ bản cho việc lưu dữ liệu bit trong tế bào E2CMOS là
(a) Cổng điều khiển (b) Cực máng thả nổi
(c) Cực cổng thả nổi (d) Dòng tế bào
2. BÀI TẬP
Bài tập 10-1: Một cổng logic có VOH(min) = 2,2V thúc cổng có điện áp vào
VIH(min) = 2,5 V. Các cổng này có tương thích khi hoạt động ở
mức ‘1’ hay không? Tại sao?
Bài tập 10-2: Một cổng logic có VOL(max) = 0,45V thúc cổng có điện áp vào
VIL(max) = 0,75 V. Các cổng này có tương thích khi hoạt động
ở mức ‘0’ hay không? Tại sao?
Bài tập 10-3: Một cổng TTL có VIH(min) = 2,25V, VIL(max) = 0,65V được
thúc bởi cổng có VOH(min) = 2,4V và VOL(max) = 0,4V. Hãy tính
ngưỡng nhiễu mức cao và mức thấp.
Bài tập 10-4: Cho mạch điện như hình 10-50. Các cổng sử dụng nguồn
cung cấp 5V và dòng 2mA khi ở trạng thái mức thấp và
3,5mA khi ở trạng thái mức cao. Hãy tính công suất tiêu tán
khi mạch hoạt động ở trạng thái mức thấp và mức cao.
Giả sử xung có hệ số công tác 50% hãy tính công suất
tiêu tán trung bình.
5V
0
HIGH
HIGH
OUTPUT
LOW
Hình 10-50: Mạch cho bài tập 10-4.

313
Bài tập 10-5: Cho thời gian trễ tPLH = 3ns và tPHL = 2ns. Hãy tính thời gian
trì hoãn trung bình?
Bài tập 10-6: Dựa vào bảng liệt kê các thông số của các loại IC. Hãy lựa
chọn tích công suất và tốc độ của cổng nào là tốt nhất? Cổng
nào có tần số hoạt động cao nhất?
tPLH tPHL PD
GATE A 1ns 1,2ns 15mW
GATE B 5ns 4ns 8mW
GATE C 10ns 10ns 0,5mW
Bài tập 10-7: Cổng TTL chuẩn có hệ số tải là 10. Hãy cho biết có cổng nào
trong mạch điện sau là quá tải hay không? Nếu có thì cổng
nào là quá tải?
G6
AO
G10
G1 XO
G7
A1
G2
G3
G8
X1
G11
G4
G9
A2
G5

Bài tập 10-8: Hãy xác định trạng thái tắt hoặc dẫn của các transistor
hình 10-52.
+5V +5V +5V +5V
HIGH HIGH LOW LOW
(a) (b) (c) (d)

Bài tập 10-9: Hình 10-53 là mạch điện chưa hoàn tất vẫn còn một số cổng
không sử dụng, bạn hãy xử lý các ngõ vào không sử dụng để
mạch hoạt động.
314
A
G1 G3
B
* OUTPUT
C
* G4
G2 G4
D
*
Bài tập 10-10: Hãy xác định trạng thái tắt hoặc dẫn của các transistor
hình 10-54.
+5V +5V +5V +5V
IC IC IC
+5V +0,3V 0V
IB IB IB +5V
(a) (b) (c) (d)

Bài tập 10-11: Hãy xác định trạng thái ngõ ra của mỗi cổng TTL trong
hình 10-55.
+5V
RL
HIGH HIGH HIGH HIGH
HIGH
LOW LOW HIGH HIGH
(a) (b) (c) (d)

HIGH

Bài tập 10-12: Hãy xác định trạng thái ngõ ra của mỗi cổng TTL trong
hình 10-56.
+5V +5V
+5V 0V
+5V
Để hở Để hở LOW
(a) (b) (c)

315
Bài tập 10-13: Hãy xác định cổng thúc của mạch điện nào trong hình 10-56
là cấp dòng cho tải hay nhận dòng từ tải.
LOW HIGH
G1 G1
LOW HIGH G2
G3
(a) (b) G3
LOW
G1 G2
HIGH G3 G4

Bài tập 10-14: Hãy dùng các cổng đảo cực thu để hở kết nối mạch điện
theo các hàm sau:
(a) X  ABC (b) X  ABC D (c) X  ABC D E F
316
Chƣơng 11
MẠCH ĐỊNH THỜI
MẠCH DAO ĐỘNG – MẠCH ĐƠN ỔN
 GIỚI THIỆU
 MẠCH DAO ĐỘNG LOGIC
 Khảo sát mạch dao động tạo hai tín hiệu đối xứng dùng cổng NAND
 Khảo sát mạch dao động dùng cổng not Schmitt trigger
 Khảo sát mạch dao động dùng cổng NAND
 Khảo sát mạch dao động vòng tròn dùng cổng NOT
 Khảo sát mạch dao động dùng thạch anh
 MẠCH ĐƠN ỔN - MONOSTABLE
 Khảo sát mạch đơn ổn dùng cổng NAND
 Khảo sát mạch đơn ổn dùng cổng NOR
 Khảo sát mạch đơn ổn dùng cổng IC 74LS121
 KHẢO SÁT VI MẠCH 555
 Cấu trúc vi mạch 555
 Mạch dao động dùng vi mạch 555
 Mạch đơn ổn dùng vi mạch 555
 BÀI TẬP
317
I. GIỚI THIỆU
Phần này trình bày các mạch dao động và mạch đơn ổn dùng các cổng
logic và IC dao động 555.
Các mạch dao động sử dụng cổng logic kết hợp với điện trở và tụ C để
thực hiện quá trình nạp xã điện tích làm thay đổi mức điện áp logic tạo dao động.
Có hai dạng mạch dao được trình bày: là dao động đa hài không trạng
thái bền và mạch đơn ổn – có một trạng thái bền.
Mạch dao động thì mạch tự tạo ra tín hiệu sóng vuông thay đổi trạng
thái liên tục.
Mạch đơn ổn là mạch bình thường sẽ ở một trạng thái nào đó là 0 hoặc
1 gọi là trạng thái ổn định, mạch sẽ chuyển sang trạng thái bất ổn khi có
xung kích từ bên ngoài, sau một khoảng thời gian ở trạng thái bất ổn thì
mạch tự động trở về trạng thái ổn định và chờ xung kích tiếp theo.
Để hiểu rõ mạch dao động logic thì chúng ta phải nhớ mạch điện ngõ
ra của cổng NAND.
II. MẠCH DAO ĐỘNG LOGIC

1. Khảo sát mạch dao động tạo hai tín hiệu đối xứng dùng cổng
NAND
Sơ đồ mạch dao động như hình 11-1:
VCC
B 1 Q
R2 C1
R1 C2
A 2 Q
R3
VCC
Hình 11-1: Sơ đồ mạch dao động dùng cổng NAND.
Mạch sử dụng cổng NAND nhưng hoạt động như cổng NOT.
Giải thích nguyên lý làm việc của mạch:
Khi cấp nguồn cho mạch thì ngõ ra Q và Q có trạng thái ngược nhau.
318
Giả sử cho Q '1' thì Q '0' .

Khi Q '1' thì điện áp VQ  VCC  VC1  VA : do VC1  0 =>
VQ  VCC  VA hay A '1' nên Q '0' , tụ C1 sẽ được nạp điện: dòng nạp chạy
từ Vcc, ra khỏi NAND1, qua C1, qua R1, qua R về mass. Điện áp trên tụ C1
tăng thì điện áp V A giảm cho đến khi A '0' thì qua cổng NAND 2
làm Q '1' .
Khi Q '1' thì điện áp VQ  VCC  VC 2  VB : do VC 2  0 => nên

VQ  VCC  VB hay B '1' nên Q '0'
VCC VCC
B 1 Q B 1 Q
R2 C1 R2 C1
R1 C2 R1 C2
A 2 Q A 2 Q
R R
VCC VCC
Hình 11-2: Các dòng điện nạp và xả của tụ C1.

Khi Q '1' thì C2 sẽ được nạp điện: dòng nạp chạy từ Vcc, ra khỏi
NAND2, qua C2, qua R2, qua R3 về mass. Điện áp trên tụ C tăng thì điện
áp VB giảm.
Khi Q '0' thì tụ C1 xả điện xuống mass.
Sau một khoảng thời gian thì B '0' thì qua cổng NAND 1 làm Q '1' ,
làm A '1' nên Q '0' .
Đến đây mạch bắt đầu vào quá trình ổn định: Q '1' và Q '0' sẽ làm
C1 nạp, C2 xả, làm thay đổi trạng thái, đến lượt Q '0' và Q '1' sẽ làm C1
xả, C2 nạp, làm thay đổi trạng thái, …
Dòng nạp của tụ C1 như hình 11-2(a), dòng xả như hình 11-2(b).
Để mạch tạo sóng đối xứng thì giá trị cho C1  C2  C và R1  R2  R
319
Dạng sóng của mạch như hình 11-3:

Q
t
0 T1 T2
Q
t
0
Hình 11-3: Dạng sóng của các ngõ ra.

 Công thức tính chu kỳ dao động:
VOH  VCO
T1  T2  ( R  R3 )C. ln
VOH  VCt
VOH
Với VCt  ;VCO  0
2
Nên T1  T2  ( R  R3 )C. ln 2
Vậy chu kỳ dao động: T  T1  T2  2( R  R3 )C. ln 2  1,4( R  R3 )C
 Yêu cầu khi ráp mạch:
Với họ TTL thì do tổng trở vào nhỏ nên giá trị của các điện trở R1,
R2, R3 thường nhỏ hơn 1K, các tụ C có giá trị từ pF đến 1000pF.
Với họ CMOS thì tổng trở vào rất lớn nên các giá trị R có giá trị lớn
và có thể tạo dao động tần số thấp.
2. Khảo sát mạch dao động dùng cổng not Schmitt trigger
R
VCC
A
C Q
Hình 11-4: Sơ đồ mạch dao động dùng cổng not ST.
320
 Giải thích nguyên lý làm việc của mạch:

Khi cấp nguồn cho mạch thì điện áp trên tụ C bằng 0: VC  0 hay
A '0' làm ngõ Q '1'
Tụ C được nạp điện với dòng nạp chạy từ Vcc, chạy ra khỏi cổng, qua
R, qua C, về mass.
Điện áp trên tụ C tăng cho đến khi lớn hơn điện áp V IH: hay A '1' qua
cổng NOT làm ngõ Q '0' - sẽ làm ngắn mạch tụ C, tụ C xả điện xuống
mass, điện áp trên C giảm cho đến khi nhỏ hơn VIL hay A '0' làm ngõ Q '1'
… mạch lặp lại.
Vậy giá trị điện áp của tụ C thay đổi nằm trong ngưỡng từ VIL đến VIH.
Dòng nạp và xả của tụ C như hình 11-5:
R R
VCC VCC
A A
C Q C Q
Hình 11-5: Dòng nạp và xả của C.

t
0 T1 T2
Hình 11-6: Dạng sóng của ngõ ra.
VOH  VIL
T  2T1  2T2  2 RC. ln
VOH  VIH
Với VOH là điện áp ra mức cao, VIH là điện áp vào mức cao, VIL là điện
áp vào mức thấp
321
Do các ngưỡng điện áp trên có thể khác theo từng chủng loại IC nên
công thức tín chu kỳ này có sự khác nhau. Nên tra sổ tay IC để có công thức
tính chính xác.
 Yêu cầu khi ráp mạch:
Với mạch dùng IC họ TTL thì giá trị R từ 100 đến 1K, giá trị của tụ C
từ 1 nF đến 1000µF. IC cổng NOT Schmitt trigger là 74LS14 hoặc 74HC14
– xem hình 11-7.
1
Tần số dao động là f 
1.2 RC
Hình 11-7: Mạch dao động TTL và giới hạn các thông số.
Chú ý: Kí hiệu 1/6 74LS14 là do IC này có 6 cổng NOT nhưng mạch
chỉ dùng một cổng.
Hình 11-8: Mạch dao động CMOS và giới hạn các thông số.
322
Với mạch dùng IC họ CMOS thì giá trị R từ 1K đến 100K, giá trị của tụ C
từ 1 pF đến 100µF. IC cổng NOT Schmitt trigger là 40106 – xem hình 11-8.
1
Tần số dao động là f  , với các giá trị của điện trở và tụ C thì
1.2 RC
tần số dao động của mạch có thể nằm trong giới hạn từ 0,1Hz đến 100kHz.
 Các mạch dao động tham khảo và ứng dụng
Để có thể tạo thêm 1 tín hiệu dao động ngược pha hay đối xứng thì ta
sử dụng thêm cổng NOT như hình 11-9. Tín hiệu xung dao động dùng để
cấp cho các mạch điều khiển hay mạch đếm.
Hình 11-9: Mạch dao động và ứng dụng.
323
3. Khảo sát mạch dao động dùng cổng NAND

Khi cấp nguồn cho mạch thì điện áp trên tụ C bằng 0: VC  0
Giả sử X= „1‟ làm Y = „0‟ và Z = „1‟.
Khi Z = „1‟ thì điện áp ra VZ  VCC  VU  VC , do VC  0 nên VU  VCC
làm X = „1‟ – không có gì thay đổi.
VCC VCC
X Y Z
1 2
R2 R1 C
Hình 11-10: Sơ đồ mạch dao động dùng cổng NAND.

Tụ C được nạp điện: dòng nạp từ Vcc, chạy ra khỏi NAND2 (do Q3
dẫn), qua C, qua R1 chạy vào NAND1 xuống mass (do Y = „0‟ nên
transistor Q4 của NAND1 đang dẫn nên cho dòng chạy vào xuống mass) –
xem hình 11-11(a).
Điện áp trên tụ C tăng thì điện áp Vu giảm ( VU  VR1 ) cho đến khi
VU  VIL của NAND1 thì tương ứng X = „0‟, qua NAND1 làm Y = „1‟ quan
NAND2 làm X = „0‟.
Khi Z = „0‟ thì transistor Q4 của nó dẫn làm ngắn mạch ngõ ra xuống
mass, làm ngắn mạch tụ C, làm điện tích nạp được của tụ C trước đây bây
giờ xả xuống mass.
Sau khi tụ C xả hết điện thì tụ C bắt đầu nạp điện: dòng nạp từ Vcc,
chạy ra khỏi NAND1(do Q3 dẫn), qua R1, qua C chạy vào NAND2 xuống
mass (do Z = „0‟ nên transistor Q4 của NAND2 đang dẫn nên cho dòng
chạy vào xuống mass) – xem hình 11-11(b).
Điện áp trên tụ C tăng thì điện áp Vu tăng theo ( VU  VC ) cho đến khi
VU  VIH của NAND1 thì tương ứng X = „1‟, qua NAND1 làm Y = „0‟ quan
NAND2 làm X = „1‟. Mạch lặp lại.
324
Dòng nạp và xả của tụ C như hình 11-11:

VCC VCC VCC VCC
X Y Z X Y Z
1 2 1 2
R2 R1 C R2 R1 C
U U
Hình 11-11: Dòng nạp và xả của C.

t
0 T1 T2
Hình 11-12: Dạng sóng của ngõ ra.
T  2T1  2T2  2R1C.
Giá trị của R2 thường bằng 10 lần của R1. Mạch dao động dùng IC
4011 như hình 11-13.
Hình 11-13: Sơ đồ mạch dao động dùng cổng NAND 4011.
4. Khảo sát mạch dao động vòng tròn dùng cổng NOT
Các mạch dao động đã trình bày ở trên sử dụng cổng logic với hai
phần tử RC để tạo dao động. Mạch dao động sau đây cũng tạo ra dao động
chỉ sử dụng cổng NOT nhưng không dùng RC – gọi là mạch dao động vòng
tròn. Số lượng cổng NOT phải là số lẻ.
325
Hình 11-14: Sơ đồ mạch dao động vòng tròn dùng cổng NOT.
Nguyên lý hoạt động của mạch là dựa vào thời gian trễ của từng cổng.
 Giả sử cho tín hiệu vào cổng thứ 1 NOT1 là „0‟
 Qua thời gian trể 10 ns thì làm ngõ ra NOT1 bằng 1,
 Qua thời gian trể tiếp 10ns giây làm ngõ ra NOT2 bằng 0 – được 20 ns
 Tín hiệu từ ngõ ra NOT5 hồi tiếp về NOT1 làm thay đổi trạng thái
ngược lại.
 Nếu lấy tín hiệu ngõ ra NOT5 thì thời gian xung ở mức 0 là 50ns
và ở mức 1 là 50 ns.
Vậy chu kỳ dao động của mạch là T  2nTp
1
Hay tần số dao động của mạch f 
2nT p
Trong đó n là số cổng NOT, T p là thời gian trể của mỗi cổng – thường
bằng nhau.
Ví dụ 11-1: Mạch dao động có 5 cổng NOT và thời gian trễ của mỗi
cổng là 8 ns thì tần số dao động là:
1 1
f    12.5MHz
2nTp 2  5  8  106
326
5. Khảo sát mạch dao động dùng thạch anh:

Hình 11-15: Sơ đồ mạch dao động thạch anh.

Điện trở RF là điện trở hồi tiếp, điện trở RS, tụ C1, C2 có chức năng
tạo lệch pha 180 độ.
III. MẠCH ĐƠN ỔN – MONOSATBLE

Như đã trình bày ở phần giới thiệu – mạch đơn ổn là mạch có một
trạng thái ổn định và mạch sẽ chuyển sang trạng thái bất ổn khi có xung
kích, sau khi duy trì ở trạng thái bất ổn một khoảng thời gian thì mạch tự
động trở về trạng thái ổn định. Có rất nhiều mạch đơn ổn nhưng phần này
trình chỉ trình bày mạch đơn ổn dùng cổng logic.
1. Khảo sát mạch đơn ổn dùng cổng NAND

Sơ đồ mạch đơn ổn như hình 11-16:
VCC VCC
V Y Z
X 1 2
1 C
0 R
Hình 11-16: Sơ đồ mạch đơn ổn dùng cổng NAND.

Khi cấp nguồn cho mạch thì giả sử cho ngõ ra Z = „1‟: hồi tiếp về
NAND1 cùng với X = „1‟ làm cho ngõ ra NAND1 là V = „0‟ – tụ C không
327
có sự chênh lệch điện áp – do VC  0 nên Y = „0‟ qua cổng NAND2 làm Z

= „1‟: có thể xem mạch không có gì thay đổi – đang ở trạng thái ổn định –
ngõ ra bằng 1.
Muốn mạch chuyển trạng thái thì phải có xung kích: làm ngõ vào X
xuống mức 0. Khi X = „0‟ thì qua NAND1 làm V = „1‟, do VC  0 nên Y =
„1‟ qua cổng NAND2 làm Z = „0‟.
Xung kích trở lại mức 1 nhưng do Z = „0‟ nên ngõ ra V = „1‟ tiếp tục
được duy trì.
Tụ C có sự chênh lệch điện áp nên tụ C được nạp điện: dòng nạp chạy
từ Vcc, ra khỏi NAND1, qua C, qua R về mass.
Quá trình nạp làm VC tăng thì VR giảm cho đến khi VR  VIL tương ứng
Y '0' qua NAND2 làm Z= „1‟, hồi tiếp về NAND1 cùng với X = „1‟ làm V
= „0‟ làm ngắn mạch tụ C xả hết điện và ngừng luôn. Ngõ ra Z sau ở mức 0
một khoảng thời gian thì bây giờ trở lại mức 1.
Dòng nạp của tụ C như hình 11-17(a), dòng xả như hình 11-17(b):
VCC VCC VCC VCC
V Y Z V Y Z
X 1 2 X 1 2
1 C 1 C
0 R 0 R

X
t
0 t
Z
t
0
T
328
Bình thường thì tín hiệu ra Z bằng 1 – trạng thái ổn định, tại thời điểm
t khi có xung kích thì ngõ ra Z chuyển sang trạng thái bất ổn và duy trì
khoảng thời gian T rồi trở lại trạng thái ổn định.
Công thức tính thời gian mạch ở trạng thái bất ổn:
T  RC. ln 2  0.7 RC
2. Khảo sát mạch đơn ổn dùng cổng NOR

Sơ đồ mạch đơn ổn như hình 11-19:
VCC VCC
V Y Z
X 1 2
1 C
R
0
VCC
Hình 11-19: Sơ đồ mạch đơn ổn dùng cổng NOR.

 Giải thích nguyên lý làm việc của mạch:
Khi cấp nguồn cho mạch thì giả sử cho ngõ ra Z = „0‟: hồi tiếp về
NOR1 cùng với X = „0‟ làm cho ngõ ra NOR1 là V = „1‟ – tụ C không có sự
chênh lệch điện áp (ở 2 đầu bản cực của tụ C đều là Vcc) – do VC  0 nên Y
= „1‟ qua cổng NOR2 làm Z = „0‟: có thể xem mạch không có gì thay đổi –
đang ở trạng thái ổn định – ngõ ra bằng 0.
Muốn mạch chuyển trạng thái thì phải có xung kích: làm ngõ vào X
lên mức 1. Khi X = „1‟ thì qua NOR1 làm V = „0‟, do VC  0 nên Y = „0‟
qua cổng NOR2 làm Z = „1‟.
Xung kích trở lại mức 0 nhưng do Z = „1‟ nên ngõ ra V = „0‟ tiếp tục
được duy trì.
Tụ C có sự chênh lệch điện áp nên tụ C được nạp điện: dòng nạp chạy
từ Vcc, qua R, qua C, chạy vào cổng NOR1 về mass.
Quá trình nạp làm VC tăng cho đến khi VC  VY  VIH tương ứng Y =
„1‟ qua NOR2 làm Z= „0‟, hồi tiếp về NOR1 cùng với X = „0‟ làm V = „1‟
làm ngắn mạch tụ C xả hết điện về nguồn Vcc và ngừng luôn. Ngõ ra Z sau
ở mức 1 một khoảng thời gian thì bây giờ trở lại mức 0.
329
Chú ý khi ngõ ra V = „1‟ thì điện áp tại Y là VY  VC  VCC lớn

hơn nguồn Vcc nên tụ xả về nguồn Vcc.
Dòng nạp của tụ C như hình 11-20(a), dòng xả như hình 11-21(b):
VCC VCC VCC VCC
V Y Z V Y Z
X 1 2 X 1 2
1 C 1 C
R R
0 0
VCC VCC

X
t
0 t
Z
t
0
T

Bình thường thì tín hiệu ra Z bằng 0 – trạng thái ổn định, tại thời điểm
t khi có xung kích thì ngõ ra Z chuyển sang trạng thái bất ổn và duy trì
khoảng thời gian T rồi trở lại trạng thái ổn định.
Công thức tính thời gian mạch ở trạng thái bất ổn:
T  RC. ln 2  0.7 RC
Mạch sử dụng cổng NOR 74LS02 như hình 11-22:
Hình 11-22: Sơ đồ mạch đơn ổn dùng cổng NOR 74LS02.
330
3. Khảo sát mạch đơn ổn dùng cổng IC 74LS121

Sơ đồ mạch đơn ổn dùng IC 74LS121 như hình 11-23:
Hình 11-23: Sơ đồ mạch đơn ổn dùng IC 74LS121.

Vi mạch này có thể tạo ra xung bất ổn với thời gian có thể từ 10ns đến
10ms phụ thuộc vào giá trị của điện trở R và tụ C.
IV. KHẢO SÁT VI MẠCH 555

Phần này sẽ khảo sát vi mạch 555 có thể hoạt động dao động hoặc có
thể hoạt động ở đơn ổn.
1. Cấu trúc vi mạch 555

Vi mạch 555 chuyên dùng có sơ đồ chân và sơ đồ khối như hình 11-
24, vi mạch này có thể dùng làm mạch dao động bất ổn hay mạch đơn ổn.
Điện áp sử dụng từ 3V đến 18V và dòng điện ngõ ra có giá trị khoảng
200mA nếu dùng BJT và có giá trị 100mA nếu dùng loại CMOS.
Theo sơ đồ khối thì vi mạch gồm có các khối như sau:
̶ Cầu phân áp với ba điện trở R  5K .
̶ Hai mạch so sánh điện áp dùng op-amp: một so sánh điện áp ngưỡng
dưới và một so sánh điện áp ngưỡng trên.
̶ Một mạch flip flop RS.
̶ Khối đệm công suất ngõ ra.
331
Hình 11-24. Sơ đồ khối và sơ đồ chân vi mạch 555.

Chức năng các chân của vi mạch 555:
 Chân số 1: “GND” là chân nối mass.
 Chân số 2: “trigger” là chân kích.
 Chân số 3: “Output” là chân xuất tín hiệu ra.
 Chân số 4: “reset” là chân reset vi mạch.
 Chân số 5: “Control voltage” là chân điện áp điều khiển.
 Chân số 6: “Threshold” là chân ngưỡng.
 Chân số 7: “Discharge” là chân xả điện.
 Chân số 8: “Vcc” là chân cấp nguồn.
332
2. Mạch dao động dùng vi mạch 555:

Sơ đồ nguyên lý mạch dao động dùng 555 như hình 11-25.
Hình 11-25. Mạch dao động.

Nguyên lý hoạt động: để giải thích thì ta phải dùng sơ đồ cấu trúc bên
trong IC 555 như hình 11-26.
VCC
R1
R
R2 2/3
R Q T
R SS1
Out
1/3 S Q driver
OUT
C SS2
R
Hình 11-26. Sơ đồ cấu trúc mạch dao động 555.

Với op-amp so sánh 1 thì điện áp các ngõ vào:
2
vSS1  VCC và v SS1  vC
3
333

1
vSS 2  vC và v SS 2  VCC
3
Bảng 11-1: Bảng trạng thái làm việc của Flip Flop RS:
Ngõ vào Ngõ ra
S R Q Q
0 0 1 1
0 1 0 1
1 0 1 0
1 1 Qo Qo
Giả sử khi cấp điện thì điện áp trên tụ C bằng 0: vC  vSS 2  0V .

Theo nguyên lý mạch so sánh điện áp thì:
1
 Mạch so sánh 2 có vSS 2  vC  v SS 2  VCC nên ngõ ra S  1 .
3
2
 Mạch so sánh 1 có v SS1  vC  vSS1  VCC nên ngõ ra R  0 .
3
Tra bảng trạng thái của Flip Flop ta được Q  0 sẽ làm transistor T tắt
và ngõ ra out Q  1 .
Tụ C sẽ được nạp điện áp với dòng chạy từ VCC , qua R1 , qua R2 , qua
 
t


tụ C về GND, phương trình nạp của tụ: v C (t )  VCC 1  e
 N 

 
Thời hằng nạp của tụ là:  N  R1  R2 C
2
Điện áp trên tụ C tăng dần theo thời gian cho đến khi vC  VCC thì:
3
1
 Mạch so sánh 2 có vSS 2  vC  v SS 2  VCC nên ngõ ra S  0 .
3
334
2
 Mạch so sánh 1 có v SS1  vC  vSS1  VCC nên ngõ ra R  1 .
3
Tra bảng trạng thái của flip flop ta được ngõ ra của flip flop Q  1 sẽ
làm transistor T dẫn bão hoà và ngõ ra out Q  0 .
Tụ C sẽ xả điện với dòng chạy từ cực dương của tụ, qua R2 , qua
2  t 
 X
transistor T, về GND, phương trình xả của tụ: v C (t )  VCC  e

3 
 
Thời hằng xả của tụ là:  X  R2C
1
Điện áp trên tụ C giảm dần theo thời gian cho đến khi vC  VCC thì:
3
1
 Mạch so sánh 2 có vSS 2  vC  v SS 2  VCC nên ngõ ra S  1 .
3
2
3
làm transistor T tắt và ngõ ra out Q  1.
Tụ C bắt đầu nạp điện trở lại và một chu kỳ mới lại bắt đầu.
Dạng sóng nạp xả của tụ C như hình 11-27.
VCC VCC
R1 R1
R R
R2 2/3 R2 2/3
R Q T R Q T
R SS1 R SS1
Out Out
1/3 S Q driver
OUT 1/3 S Q driver
OUT
C SS2 C SS2
R R
Hình 11-27: Dạng sóng trên tụ và ngõ ra.

Dạng sóng nạp xả của tụ và dạng sóng của tín hiệu ra như hình 11-28
335
Hình 11-28: Dạng sóng trên tụ và ngõ ra.

Tính chu kỳ dao động của mạch:
Trong khoảng thời gian t1  t 2 thì tụ nạp điện theo phương trình
 
t

v C (t )  VCC 1  e N
  và thời hằng nạp của mạch là   R  R C :
  N 1 2
 
1  
t1

Tại giá trị: t  t1 thì

v C (t1 )  VCC  VCC 1  e N 
3  
 
2  
t2

Tại giá trị: t  t 2 thì

v C (t2 )  VCC  VCC 1  e N 
3  
 
Đơn giản các phương trình ta có
t1

2
Phương trình (1):  e N
3
t2

1
Phương trình (2):  e N
3
Chia phương trình (1) cho phương trình (2) ta được:
336
t 2t1 T1
N N
2e e
Hay: T1   N ln 2  0,7CR1  R2 
Trong khoảng thời gian t 2  t3 thì tụ xả điện theo phương trình
t

2
v C (t )  VCC e  X và thời hằng xả của mạch là  X  CR2 :
3
t2

2 2
Tại giá trị: t  t 2 thì vC (t2 )  VCC  VCC e  X
3 3
t3

1 2
Tại giá trị: t  t3 thì vC (t3 )  VCC  VCC e  X
3 3
Đơn giản các phương trình ta có
t2

X
Phương trình (3) 1 e
t3

1
Phương trình (4)  e X
2
Chia phương trình (3) cho phương trình (4) ta được:
t 3t 3 T2
X X
2e e
Hay: T2   X ln 2  0,7CR2
Vậy chu kỳ của mạch là:
T  T1  T2  0,7CR1  R2   0,7CR2  0,7R1  2R2 C
1
Tần số là: f 
T
Nhận xét: với mạch dao động trên thì thời gian nạp khác với thời gian
xả nên dạng sóng ra không đối xứng. Công thức tính hệ số công tác như sau:
337
TON T
HSCT   %  ON  %
TON  TOFF T
Trong đó TON là thời gian xung ở mức 1 hay là T1, TOFF là thời gian
xung ở mức 0 hay T2.
Để dạng sóng gần đối xứng với nhau thì ta gắn thêm một diode như
hình 11-29 để khi nạp điện thì diode dẫn sẽ ngắn mạch điện trở R2 .
Hình 11-29: Cải thiện để được dạng sóng đối xứng.

Nếu cho R1  R2 thì khi tụ nạp thì dòng điện chạy từ VCC , qua R1 , qua
D , qua tụ C về GND. Thời hằng nạp của tụ là  N  R1C . Khi tụ xả điện thì
thời hằng xả của tụ là  X  R2C - diode D bị phân cực ngược khi tụ phóng
điện.
Vậy nếu cho R1  R2 thì chu kỳ dao động của mạch là
T  1,4CR1  1,4CR2
Ví dụ 11-2: Một mạch dao động dùng IC 555 có R1  1K , có
R2  2k  và C  10F . Hãy tính tần số dao động của mạch và tính hệ số
công tác.
Giải:
Tính T1:
T1  0,7C ( R1  R2 )  0,7 105  2 103  0,021s  21ms
338
Tính T2:
T2  0,7CR2  0,7 105 103  0,014s  14ms
Chu kỳ T: T  T1  T2  21ms  14ms  35ms
1
Tần số dao động: f   28,6 Hz
T
TON 21
HSCT: HSCT   %  100%  60%
TON  TOFF 35
3. Mạch đơn ổn dùng vi mạch 555

Sơ đồ nguyên lý mạch đơn ổn dùng 555 như hình 11-30.
Nguyên lý hoạt động: để giải thích thì ta phải dùng sơ đồ cấu trúc bên
trong IC 555 như hình 11-31.
2
vSS1  VCC và v SS1  vC
3
1
vSS 2  v XK  vCC và v SS 2  VCC
3
Giả sử khi cấp điện thì điện áp trên tụ C bằng 0:
vC  v SS1  0V .
Theo nguyên lý mạch so sánh điện áp thì:
2
3
1
 Mạch so sánh 2 có vSS 2  vCC  v SS 2  VCC nên ngõ ra S  0 .
3
339
Hình 11-30: Mạch đơn ổn 555.

VCC
R1
R2
R
2/3
C
R Q T
R SS1
Out
1/3 S Q driver
OUT
Vcc SS2
R
0
Hình 11-31: Mạch đơn ổn 555 (để giải thích hoạt động).
Tra bảng trạng thái của flip flop thì rơi vào trạng thái không đổi nhưng
khi mới bắt đầu nên ta không thể xác định được trạng thái của ngõ ra, giả sử
trạng thái ngõ ra là Q  1 và Q  0 .
340
Do Q  1 sẽ làm transistor T tắt nên khoá không cho tụ C nạp điện và

ngõ ra out Q  0 - mạch ở trạng thái ổn định.
Để thay đổi trạng thái thì phải có xung kích dương đưa đến chân số 2
1
sao cho vSS 2  v SS 2  VCC thì ngõ ra S  1 .
3
Tra bảng trạng thái của flip flop, ta được ngõ ra của flip flop Q  0 và
ngõ ra out Q  1 .
Do Q  0 sẽ làm transistor tắt, tụ C sẽ được nạp điện áp với dòng chạy

từ VCC , qua tụ C về GND, phương trình nạp của tụ:
 
t

v C (t )  VCC 1  e N
 
 
 
Thời hằng nạp của tụ là:  N  R1C
2
Điện áp trên tụ C tăng dần cho đến khi v SS1  vC  VCC và do hết
3
xung kích nên:
2
 Mạch so sánh 1 có v SS1  vC  vSS1  VCC nên ngõ ra R  1 .
3
1
 Mạch so sánh 2 có vSS 2  vCC  v SS 2  VCC nên ngõ ra S  0 .
3
làm transistor T dẫn và ngõ ra out Q  0 .
Tụ C bắt đầu xả điện với dòng chạy từ cực dương của tụ qua R1 , qua
t

2
transistor về GND, phương trình xả của tụ: v C (t )  VCC e  X
3
2
Tụ C tiếp tục xả cho đến khi v SS1  vC  VCC thì ngõ ra R  0 và
3
cùng với S  0 thì ngõ ra của flip flop không đổi trạng thái nên tụ C tiếp tục
341
xả điện cho đến khi điện áp trên tụ về 0. Mạch ở luôn trạng thái ổn định này.
Cho đến khi có xung kích tiếp theo.
Dạng sóng xung kích, dạng sóng nạp xả của tụ và dạng sóng của tín
hiệu ra như hình 11-32
Hình 11-32. Dạng sóng của mạch đơn ổn.

Tính thời gian tồn tại của xung đơn ổn:
Ta có phương trình nạp của tụ:
 
t


v C (t )  VCC 1  e N 
 
 
 
T
 2

Tại t  T thì: v C (T )  VCC 1  e
 N  V
 3 CC
 
Suy ra: T  R1C ln 3  1,1R1C
342
Ví dụ 11-3: Một mạch đơn ổn dùng IC 555. Hãy tính các thông số R
và C để thời gian tín hiệu ở trạng thái bất ổn là 10ms.
Giải:
Ta có: T  1,1CR1  10ms
Chọn: C  1F
10ms 10ms
Tính R1: R1    9090
1,1C 1,1 10 6
V. BÀI TẬP
Bài tập 11-1: Hãy tính toán các giá trị của R1, R2 và C nếu cho tần số dao
động của mạch là 1 kHz và hệ số công tác là 60%.
động của mạch là 500 Hz và hệ số công tác là 75%.
động của mạch là 100 Hz và hệ số công tác là tùy chọn.
Bài tập 11-4: Cho sơ đồ mạch như hình sau.
Hình 11-33: Mạch tạo âm thanh “DEE - DAH” dùng IC 555
343
Hãy tính tần số dao động của mạch IC1 và IC2.

Tính hệ số công tác của từng mạch.
Giải thích nguyên lý hoạt động của mạch.
Vẽ dạng sóng ngõ ra IC2.
344
Chƣơng 12
BỘ NHỚ BÁN DẪN
 BỘ NHỚ BÁN DẪN
 Ma trận bộ nhớ bán dẫn
 Địa chỉ và dung lượng bộ nhớ
 Hoạt động cơ bản của bộ nhớ
 Bộ nhớ RAM và ROM
 BỘ NHỚ RAM
 Họ bộ nhớ RAM
 RAM tĩnh – SRAM
 Tổ chức của bộ nhớ SRAM không đồng bộ
 Tổ chức cơ bản bộ nhớ SRAM đồng bộ
 Tăng địa chỉ bộ nhớ SRAM đồng bộ
 Bộ nhớ cache
 Các tế bào bộ nhớ RAM động (DRAM)
 Các loại bộ nhớ DRAM
 BỘ NHỚ ROM
 Họ ROM
 ROM mặt nạ
 ROM đơn giản
 Tổ chức bên trong của ROM
 Thời gian truy xuất ROM
 ROM có thể lập trình PROM
 Bộ nhớ EPROM
 BỘ NHỚ FLASH
 Tế bào nhớ của bộ nhớ flash
 Hoạt động cơ bản của bộ nhớ flash
345
 Ma trận của bộ nhớ flash

 So sánh bộ nhớ flash với các bộ nhớ ROM, EPROM, EEPROM
 So sánh bộ nhớ flash với các bộ nhớ SRAM
 So sánh bộ nhớ flash với các bộ nhớ DRAM
 BÀI TẬP
346
I. BỘ NHỚ BÁN DẪN

Bộ nhớ là một thành phần trong hệ thống dùng để lưu trữ dữ liệu dạng
số nhị phân. Bộ nhớ bán dẫn gồm mảng các phần tử ô nhớ, các phần tử này
là mạch chốt hay tụ điện.
Sau khi kết thúc phần này ta có thể:
̶ Giải thích được cách thức bộ nhớ lưu trữ dữ liệu
̶ Cấu trúc cơ bản của bộ nhớ dữ liệu
̶ Mô tả hoạt động ghi – đọc dữ liệu
̶ Phân biệt được RAM và ROM
1. Ma trận bộ nhớ bán dẫn

Mỗi phần tử lưu trữ trong bộ nhớ có thể lưu trữ giá trị 1 hoặc 0 – được
gọi là tế bào nhớ (cell). Bộ nhớ được xây dựng theo ma trận của các tế bào
nhớ như hình 12-1 gồm có một ma trận 64 tế bào nhớ. Mỗi ô vuông trong
ma trận bộ nhớ tượng trưng cho một tế bào nhớ và vị trí của tế bào nhớ được
xác định theo hàng và cột.
1 1 1
2 2 2
3 3 3
4 4 4
5 5 5
6 6 6
7
8
1 2 3 4 5 6 7 8
(a) Ma trận 8×8
14 62
15 63
16 64
1 2 3 4
(b) Ma trận 16×4 (c) Ma trận 64×1
Hình 12-1: Ma trận bộ nhớ gồm 64 tế bào nhớ với ba tổ chức khác nhau.
Ma trận 64 ô nhớ có thể tổ chức theo nhiều cách khác nhau dựa vào
đơn vị dữ liệu. Hình 12-1(a) thì bộ nhớ tổ chức theo ma trận 8×8 – bộ nhớ
này có 8 ô nhớ byte. Hình 12-1(b) thì bộ nhớ tổ chức theo ma trận 16×4 –
347
bộ nhớ này có 16 ô nhớ nibble. Hình 12-1(c) thì bộ nhớ tổ chức theo ma trận
64×1 – bộ nhớ này có 64 ô nhớ bit.
2. Địa chỉ và dung lượng bộ nhớ

Vị trí của một đơn vị dữ liệu trong ma trận bộ nhớ được gọi là địa chỉ
(Address). Ví dụ trong hình 12-2(a) thì địa chỉ của 1 bit được xác định bởi
hàng 5 và cột 4. Trong hình 12-2(b) thì địa chỉ của cả byte được xác định
bởi hàng 3, như vậy địa chỉ phụ thuộc vào cách tổ chức của bộ nhớ theo đơn
vị dữ liệu, với hai bộ nhớ của hình 12-2 thì tổ chức bộ nhớ theo byte thì việc
định địa chỉ sẽ đơn giản hơn bit. Các máy vi tính cá nhân có bộ nhớ RAM
được tổ chức theo byte.
Dung lượng bộ nhớ là tổng số đơn vị dữ liệu có thể lưu trữ. Ví dụ: ma
trận bộ nhớ tổ chức theo bit như hình 12-2(a) sẽ có dung lượng là 64 bit, ma
trận bộ nhớ tổ chức theo byte như hình 12-2(b) sẽ có dung lượng là 8 byte
tương đương 64 bit.
1 1
2 2
3 3
4 4
5 5
6 6
7 7
8 8
1 2 3 4 5 6 7 8
(a) Địa chỉ của bit là hàng 5 cột 4 (b) Địa chỉ của byte là hàng 3
Hình 12-2: Ví dụ về địa chỉ bộ nhớ.
3. Hoạt động cơ bản của bộ nhớ

Bộ nhớ có chức năng lưu trữ dữ liệu nhị phân, dữ liệu được đưa vào
bộ nhớ và dữ liệu được copy từ bộ nhớ khi cần. Hoạt động ghi sẽ thực hiện
ghi dữ liệu vào ô nhớ có địa chỉ xác định và hoạt động đọc sẽ thực hiện
copy dữ liệu từ ô nhớ có địa chỉ xác định.
Dữ liệu ghi vào bộ nhớ hoặc đọc ra từ bộ nhớ thông qua các đường dữ
liệu gọi là bus dữ liệu (data bus) và bus dữ liệu thường là bus 2 chiều: chiều
đưa dữ liệu vào và chiều đọc dữ liệu ra – xem hình 12-3. Trong quá trình
đọc ghi dữ liệu một ô nhớ cần phải xác định địa chỉ – do bộ nhớ có nhiều ô
348
nhớ, mỗi ô nhớ có một địa chỉ nhị phân nên bộ nhớ sẽ có nhiều đường địa
chỉ gọi là bus địa chỉ (address bus). Số lượng đường địa chỉ phụ thuộc vào
số lượng ô nhớ: số lượng ô nhớ sẽ bằng 2 N trong đó N là số lượng đường
địa chỉ của bộ nhớ.
Ví dụ bộ nhớ có 15 đường địa chỉ thì dung lượng bộ nhớ là
2  32768 ô nhớ, có 16 đường địa chỉ thì dung lượng là 216  65536 ô nhớ.
15
Trong các máy tính cá nhân có bus địa chỉ 32 bit nên có thể sử dụng bộ nhớ
có dung lượng là 232  4.294.967.296 ô nhớ hay 4G.
Giải
mã Ma trận bộ nhớ
Bus địa chỉ Bus dữ liệu
địa
chỉ
read write
Hình 12-3: Sơ đồ khối của bộ nhớ.
 Hoạt động ghi dữ liệu
Hoạt động ghi dữ liệu được thực hiện đơn giản như hình 12-4. Để ghi
byte dữ liệu vào bộ nhớ thì địa chỉ của ô nhớ cần ghi (đang lưu trong thanh
ghi địa chỉ) sẽ được gởi đến bus địa chỉ, địa chỉ này được giải mã để chọn
đúng ô nhớ. Dữ liệu cần ghi vào bộ nhớ (đang lưu trong thanh ghi dữ liệu)
được gởi đến bus dữ liệu và cuối cùng bộ nhớ sẽ nhận lệnh ghi từ chân tín
hiệu “write” thì bộ nhớ sẽ tiến hành copy dữ liệu từ bus dữ liệu cất vào ô
nhớ và hoàn tất quá trình ghi dữ liệu.
Chú ý: Khi ghi dữ liệu mới thì dữ liệu trước đó sẽ bị mất còn gọi
là ghi chồng.
349
Thanh ghi địa chỉ Thanh ghi dữ liệu
1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0 1
1 0 0 0 0 1 1 1 0
Giải 2 1 0 Ma
1 trận
1 1bộ nhớ
1 1 1
mã
1 0 1 0 1 0 1 0
Bus địa chỉ địa 3
chỉ 4 0 1 1 0 1 0 0 0
Bus dữ liệu
1 5
6
1
0
0
0
0
1
1
0
1
1
1
1
0
1
1
1
7 1 1 1 0 1 0 0 0 2
write
read
3
Hình 12-4: Quy trình ghi dữ liệu vào bộ nhớ.
1
Địa chỉ 101 được đặt lên bus địa chỉ và qua mạch giải mã địa chỉ
chọn ô nhớ có địa chỉ 5
2
Byte dữ liệu được đặt lên bus dữ liệu
3
Lệnh ghi dữ liệu sẽ tiến hành ghi dữ liệu vào ô nhớ có địa chỉ 5
thay thế cho dữ liệu trước
 Hoạt động đọc dữ liệu
Hoạt động đọc dữ liệu được thực hiện đơn giản như hình 12-5. Để đọc
byte dữ liệu từ bộ nhớ thì địa chỉ của ô nhớ cần ghi (đang lưu trong thanh
ghi địa chỉ) sẽ được gởi đến bus địa chỉ, địa chỉ này được giải mã để chọn
đúng ô nhớ. Bộ nhớ sẽ nhận lệnh đọc từ chân tín hiệu “Read” thì bộ nhớ sẽ
tiến hành copy dữ liệu từ ô nhớ đã chọn đưa ra bus dữ liệu và đưa đến thanh
ghi dữ liệu và hoàn tất quá trình đọc dữ liệu.
Chú ý: khi đọc dữ liệu thì dữ liệu trong ô nhớ đó vẫn còn.
Thanh ghi dữ liệu Thanh ghi dữ liệu
0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
1 0 0 0 0 1 1 1 0
Giải 2 1 0 Ma
1 trận
1 1bộ nhớ
1 1 1
mã Bus dữ liệu
1 0 1 0 1 0 1 0
Bus địa chỉ địa 3 3
chỉ 4 0 1 1 0 1 0 0 0
1 5 1 0 0 1 1 1 0 1
6 0 0 1 0 1 1 1 1
7 1 1 1 0 1 0 0 0
2 read write
Hình 12-5: Quy trình đọc dữ liệu từ bộ nhớ.
350
1
Địa chỉ 011 được đặt lên bus địa chỉ và qua mạch giải mã địa chỉ
chọn ô nhớ có địa chỉ 3
2
Lệnh đọc tác động đến bộ nhớ
3
Nội dung của ô nhớ có địa chỉ 3 được đặt lên bus dữ liệu và
chuyển vào thanh ghi dữ liệu. Dữ liệu trong ô nhớ vẫn không thay đổi bởi
lệnh đọc.
4. Bộ nhớ RAM và ROM
Hai loại bộ nhớ bán dẫn chính là RAM và ROM.
RAM (random-access memory) là loại bộ nhớ mà tất cả các ô nhớ đều
có thể truy cập cùng một lượng thời gian và có thể lựa chọn bất kỳ ô nhớ
nào để thực hiện việc đọc hoặc ghi dữ liệu. Tất cả bộ nhớ RAM đều có thể
thực hiện đọc và ghi dữ liệu nhưng lại mất dữ liệu khi mất điện nên RAM
thuộc loại bộ nhớ bay hơi.
ROM (read-only memory) là loại bộ nhớ mà dữ liệu thường được lưu
cố định. Dữ liệu có thể đọc từ bộ nhớ ROM nhưng không thể ghi dữ liệu
vào bộ nhớ như bộ nhớ RAM nhưng khi mất điện thì dữ liệu trong ROM
không bị mất như RAM và ROM được gọi là bộ nhớ không bay hơi.
II. BỘ NHỚ RAM

RAM là bộ nhớ đọc/ghi, dữ liệu có thể ghi vào hoặc đọc ra từ bất kỳ ô
nhớ nào. Khi thực hiện ghi dữ liệu vào ô nhớ, dữ liệu trước đó sẽ được thay
thế bằng dữ liệu mới ghi, khi đọc dữ liệu từ một ô nhớ thì dữ liệu sau khi thực
hiện quá trình đọc vẫn còn hay không bị ảnh hưởng bởi quá trình đọc. Bộ nhớ
RAM được dùng để lưu dữ liệu tạm thời và sẽ mất dữ liệu khi mất điện.
Sau khi kết thúc phần này bạn có thể
̶ Tên của các loại bộ nhớ, giải thích thế nào là SRAM, mô tả tế bào nhớ
của SRAM
̶ Giải thích sự khác nhau giữa SRAM không đồng bộ và SRAM đồng bộ
̶ Giải thích được DRAM, mô tả tế bào nhớ của DRAM, thảo luận các
loại DRAM
̶ So sánh SRAM với DRAM
1. Họ bộ nhớ RAM
Có hai loại bộ nhớ RAM là RAM tĩnh (SRAM: static RAM) và RAM
động (DRAM: dynamic RAM).
351
RAM tĩnh dùng các flip flop làm phần tử nhớ để lưu dữ liệu nên dữ
liệu ổn định lâu dài khi còn nguồn điện cung cấp.
RAM
SRAM DRAM
SB FPM EDO BEDO

ASRAM SDRAM
SRAM DRAM DRAM DRAM
Hình 12-6: Họ bộ nhớ RAM.
RAM động dùng tụ điện làm phần tử nhớ để lưu dữ liệu và không thể
lưu dữ liệu lâu dài vì tụ bị rò rỉ sẽ làm mất dữ liệu – các tụ cần phải nạp lại
để bù lại lượng điện tích đã bị rò rĩ bằng một quá trình được gọi là làm tươi
bộ nhớ (refresh). Cả hai bộ nhớ SRAM là DRAM đều mất dữ liệu khi mất
điện nên thuộc loại bộ nhớ bay hơi.
Quá trình đọc dữ liệu từ bộ nhớ SRAM nhanh hơn so với bộ nhớ
DRAM nhưng bộ nhớ DRAM có dung lượng lớn hơn nhiều so với bộ nhớ
SRAM với cùng kích thước bộ nhớ và giá thành thấp hơn vì tính đơn giản
của bộ nhớ DRAM.
Các loại bộ nhớ SRAM gồm SRAM không đồng bộ ASRAM
(Asynchronous SRAM) và SRAM đồng bộ gián đoạn (Synchronous burst
SRAM).
Các loại bộ nhớ DRAM gồm DRAM kiểu trang nhanh FPM DRAM
(fast page mode DRAM) và DRAM ngõ ra dữ liệu mở rộng (Extended Data
out DRAM) và EDO DRAM gián đoạn và DRAM đồng bộ SDRAM
(synchronous DRAM). Hình 12-6 trình bày họ bộ nhớ RAM.
352
2. RAM tĩnh - SRAM

 Tế bào nhớ
Tất cả RAM tĩnh có đặc tính tế bào nhớ như flip flop và được chế tạo
từ transistor BJT hoặc MOSFET. Khi có điện thì mỗi tế bào nhớ của SRAM
có thể lưu trữ dữ liệu là 0 hoặc 1, khi mất điện thì dữ liệu sẽ bị mất.
Do có hai loại transistor BJT và MOSFET nên cũng có hai tế bào nhớ
SRAM dùng BJT và MOSFET.
Tế bào nhớ RAM dùng transistor BJT như hình 12-7.
VCC
RC RC
Y T1 T2 Y
Hình 12-7: Tế bào nhớ RAM dùng BJT.

Trong flip flop trên, một transistor ở chế độ dẫn thì transistor còn lại ở
chế độ tắt. Khi transistor ở chế độ tắt bị buộc chuyển sang chế độ dẫn bởi tín
hiệu xung kích từ bên ngoài thì transistor dẫn trước đó còn lại sẽ chuyển
sang tắt. Do đó có hai trạng thái ổn định được dùng để lưu thông tin ứng với
hai mức logic là 0 và 1. Mạch tế bào nhớ này kết hợp với địa chỉ, đường dữ
liệu đọc và đường dữ liệu ghi để tạo thành tế bào nhớ hoàn chỉnh.
Hình 12-8 trình bày tế bào nhớ RAM hoàn chỉnh. Flip flop có hai
transistor là T1 và T2. Các transistor có nhiều cực E tạo địa chỉ cho tế bào
nhớ. Các thành phần mạch điện còn lại tạo các đường điều khiển đọc và ghi.
AX và AY được dùng để định địa chỉ tế bào nhớ – các địa chỉ này thường nối
với các ngõ ra của mạch giải mã địa chỉ. Tế bào nhớ được truy xuất để đọc
hoặc ghi khi AX= AY =1.
 Trường hợp không được truy xuất:
Khi AX, AY và ngõ vào W đều ở mức logic 0:
R
Ngõ ra hai cổng NAND G1 và G2 đều ở mức 1 sẽ làm hai transistor
T3 và T4 dẫn. Hai diode D1 và D2 tắt. Nếu cho trạng thái của flip flop là
T1 là dẫn và T2 là tắt thì dòng điện cực E sẽ chạy qua E X và EY. Điện áp
phân cực 0,5V được đưa đến cực E D qua điện trở R3. Do E D dương hơn EX
353
và EY và do đó cực ED không dẫn. Transistor T5 à T6 cũng tắt và ngõ ra

data ở mức logic 1 và sẽ ở trạng thái này không phụ thuộc vào trạng thái
của flip flop.
 Trường hợp đọc dữ liệu:
Khi AX = AY = 1 và ngõ vào điều khiển đọc W 0
R
Khi đó hai cực EX và EY của T1 tắt và cực ED của T1 dẫn và dòng
chạy ra khỏi cực E sẽ chạy vào cực B của T5 làm T5 dẫn, làm ngõ ra dữ liệu
data ở mức logic 0 – cùng trạng thái 0 với mức logic cực C của T1 –và có
thể xem trạng thái này là đọc dữ liệu hay trạng thái của T1.
 Trường hợp ghi dữ liệu:
Khi AX = AY = 1 và ngõ vào điều khiển ghi W  1 , ghi dữ liệu mức 1.
R
Cho dữ liệu ngõ vào (data input) ở mức 1. Khi đó, ngõ ra cổng NAND
G1 ở mức 1, ngõ ra NAND G2 ở mức 0 làm T3 dẫn và T4 tắt. Diode D2 dẫn
làm tăng điện áp E D làm T2 tắt, làm T1 dẫn – mức logic tại cực C của T2
bằng 1 – có thể xem trạng thái của cực C của T2 cùng trạng thái với dữ liệu
ngõ vào là 1, trạng thái T1 thì ngược với T2.
 Trường hợp ghi dữ liệu:
Khi AX = AY = 1 và ngõ vào điều khiển ghi W  1 , ghi dữ liệu mức 0.
R
Cho dữ liệu ngõ vào (data input) ở mức 0. Khi đó ngõ ra cổng NAND
G1 ở mức 0, ngõ ra NAND G2 ở mức 1 làm T4 dẫn và T3 tắt. Diode D1 dẫn
làm tăng điện áp ED làm T1 tắt, làm dẫn T2 – mức logic tại cực C của T2
bằng 0 – có thể xem trạng thái của cực C của T2 cùng trạng thái với dữ liệu
ngõ vào là 0, trạng thái T1 thì ngược với T2.
Tế bào nhớ RAM dùng transistor MOSFET như hình 12-9.
Tế bào nhớ có hai đường địa chỉ là AX và AY mức tích cực khi cả hai
đường đều ở mức 1. Khi địa chỉ AX = 1 thì hai transistor T5 và T6 dẫn, khi
AY = 1 thì hai transistor T7 và T8 dẫn cho phép nối các đường dữ liệu “data”
và “ data ” với tế bào nhớ.
Để ghi dữ liệu vào bộ nhớ thì cho đường điều khiển ghi W = 1 làm
transistor T9 dẫn.
̶ Nếu dữu liệu vào “data input” = 1 thì qua T9, T7 và T5 làm D bằng 1,
làm T3 dẫn, làm T1 tắt, làm D  0 .
354
̶ Nếu dữ liệu vào “data input” = 0 thì qua T9, T7 và T5 làm D bằng 0,
làm T3 tắt, làm T1 dẫn, làm D  1 .
To other cell
To other cell
3.5V
RC RC
ED T1 T2 ED
EX AX E
X
Data line
EY EY
Data line
AY
VCC
R1 R1
Data
Ouput
T5 T6
VCC VCC
RE
R2 R2
D1 D2
R3 R3
0.5V
T3 T4
G1 G2
(Write/Read)
W/R
Data input
Hình 12-8: Mạch hoàn chỉnh tế bào nhớ RAM dùng BJT.
Để đọc dữ liệu từ bộ nhớ thì cho đường điều khiển đọ R = 1 làm

transistor T10 dẫn, dữ liệu của D sẽ được đưa đến ngõ ra dữ liệu “data
output”.
355
To other cells
To other cells
AX VDD To other cells
VGG
Data line
Data line
T2 T4
T5 D D T6
Write (W) T1 T3 Read (R)
T9 T7 T8 T10
AY
Data input Data output
Hình 12-9: Tế bào nhớ RAM dùng MOSFET.

 Ma trận tế bào nhớ SRAM
Chọn hàng 0
Tế bào
nhớ
Chọn hàng 1
Chọn hàng 2
Chọn hàng n
Dữ liệu Vào/Ra (data Input/Output)

Đệm và điều khiển (Buffer and control)
Data D3
Data D2
Data D1
Data D0
Hình 12-10: Ma trận bộ nhớ SRAM.
356
Các tế bào nhớ trong SRAM được tổ chức theo hàng và cột như hình
12-10 có dạng là n×4. Tất cả các tế bào trên cùng một hàng thì có cùng tín
hiệu chọn “chọn hàng”. Các đường dữ liệu “data” và “ data ” nối với các tế
bào nhớ là các cột và nối với một đường dữ liệu duy nhất thực hiện hai chức
năng vào ra (data I/O) thông qua mạch đệm dữ liệu vào và dữ liệu ra.
Để ghi dữ liệu 4 bit vào các tế bào nhớ của hàng đã chọn trong ma
trận bộ nhớ thì đường chọn hàng phải ở mức trạng thái tích cực và 4 bit dữ
liệu được đặt vào các ngõ vào dữ liệu. Đường tín hiệu điều khiển ghi được
chuyển sang mức tích cực sẽ làm cho mỗi bit dữ liệu lưu vào tế bào nhớ đã
chọn tương ứng với coat.
Để đọc dữ liệu 4 bit thì đường điều khiển đọc Read được chuyển sang
mức tích cực sẽ làm cho 4 bit dữ liệu đã lưu trong bộ nhớ nằm trong hàng đã
chọn xuất hiện trên các đường dữ liệu xuất.
3. Tổ chức của bộ nhớ SRAM không đồng bộ

Bộ nhớ SRAM không đồng bộ là bộ nhớ hoạt động không đồng bộ với
xung đồng hồ hệ thống. Bộ nhớ có dung lượng 32k×8 được dùng để minh
họa cho bộ nhớ SRAM tổng quát – được trình bày như hình 12-11.
RAM 32kB
A0 10
A1 9
A2 8 11 I/O0
A3 7
Các đường dữ liệu
Các đường địa chỉ
A4 6 12 I/O1
A5 5 13 I/O2
A6 4 15 I/O3
A7 3 16
A8 25 I/O4
A9 24 17 I/O5
A10 21 18 I/O6
A11 23
A12 2 19 I/O7
A13 26
A14 1
CS 20
WE 27
OE 22
Hình 12-11: Bộ nhớ SRAM không đồng bộ có dung lượng 32kbyte.
357
Ở chế độ đọc READ, 8 bit dữ liệu tương ứng với địa chỉ đã chọn xuất
hiện trên các đường dữ liệu.
Ở chế độ ghi WRITE, 8 bit dữ liệu được đưa đến 8 đường dữ liệu vào
và được lưu trữ trong ô nhớ với địa chỉ đã chọn. Các đường dữ liệu vào và
dữ liệu ra (I/O0 đến I/O7) là như nhau. Khi đọc dữ liệu READ thì các đường
(I/O0 đến I/O7) đóng vai trò là (O0 đến O7) và khi thực hiện ghi dữ liệu thì
các đường (I/O0 đến I/O7) đóng vai trò là (I0 đến I7).
 Các bus và ngõ ra ba trạng thái
Bộ đệm ba trạng thái trong bộ nhớ cho phép các đường dữ liệu đóng
vai trò có thể là các đường vào hoặc đường ra và nối bộ nhớ với bus dữ liệu
với các đối tượng nối với bộ nhớ. Các bộ đệm có ba trạng thái: High(1),
LOW(0) và HIGH-Z(hở mạch). Các ngõ ra ba trạng thái được xác định trên
kí hiệu logic bằng vòng tam giác đảo (▼) như trong hình 12-11 và chúng
được dùng với các cấu trúc bus trong các hệ thống vi xử lý.
Bus là một bộ dây dẫn để nối hai hoặc nhiều thành phần chức năng
trong hệ thống, mỗi đường tín hiệu trong bus có hai mức logic „1‟ và „0‟
tương ứng với số nhị phân.
Ví dụ vi xử lý nối với bộ nhớ và các thiết bị ngoại vi thông qua các
bus như bus địa chỉ cho phép vi xử lý truy xuất bộ nhớ, bus dữ liệu cho phép
vi xử lý trao đổi dữ liệu với bộ nhớ và ngoại vi.
 Ma trận nhớ
Giải mã hàng
Ma trận nhớ
256 hàng ×
128 cột × 8 bit
8 bộ đệm vào
Dữ liệu ra
256 hàng
Ma trận nhớ Điều

256 hàng × I/O0 khiển Cột I/O
128 cột × 8 bit dữ liệu
I/O7 vào
Giải mã cột
t
bi
CS Các đường địa chỉ

8
G1
128 cột
WE G2
OE
8 bộ đệm ra
(a) Cấu hình ma trận nhớ (b) Sơ đồ khối bộ nhớ
Hình 12-12: Tổ chức của bộ nhớ SRAM không đồng bộ có dung lượng 32kbyte.
358
Các chip SRAM có thể tổ chức theo bit, 4 bit (nibble), byte (8 bit)
hoặc nhiều byte (16, 24, 32 bit …).
Hình 12-12 trình bày tổ chức của bộ nhớ SRAM 32k × 8. Ma trận tế
bào nhớ được tổ chức 256 hàng và 128 cột, mỗi một ô chứa 1 dữ liệu 8 bit.
SRAM trong hình 12-12(b) hoạt động như sau: đầu tiên thì chip select
( CS ) phải ở mức 0 để cho phép bộ nhớ hoạt động. 8 trong 15 đường địa chỉ
được giải mã bởi bộ giải mã hàng để lựa chọn 1 trong 256 hàng. 7 đường địa
chỉ còn lại được giải mã bởi mạch giải mã cột để chọn 1 trong 128 cột chứa
dữ liệu 8 bit.
 Đọc dữ liệu
Ở chế độ đọc dữ liệu, đường điều khiển ghi WE ở mức 1 và đường
điều khiển OE ở mức 0, tín hiệu CS  0 . Bộ đệm ba trạng thái ngõ vào
không được phép bởi tín hiệu điều khiển từ cổng G1, bộ đệm ba trạng thái
ngõ ra thì được phép bởi cổng G2 – do đó 8 bit dữ liệu từ ô nhớ đã chọn sẽ
được nối với 8 đường (I/O1 đến I/O8) và đóng vai trò là 8 đường xuất dữ liệu.
 Ghi dữ liệu
Ở chế độ đọc dữ liệu, đường điều khiển ghi WE ở mức 0 và đường
điều khiển OE ở mức 1, tín hiệu CS  0 . Bộ đệm ba trạng thái ngõ vào
được phép bởi tín hiệu điều khiển từ cổng G1, bộ đệm ba trạng thái ngõ ra
không được phép bởi cổng G2 – do đó 8 bit dữ liệu ngõ vào trên các đường
dữ liệu sẽ được nối mạch điều khiển dữ liệu vào (input data control) và I/O
cột (column I/O) đến địa chỉ đã chọn và lưu dữ liệu.
 Các chu kỳ đọc và ghi dữ liệu
Hình 12-13 trình bày giản đồ thời gian của chu kỳ đọc và ghi bộ nhớ.
Đối với chu kỳ đọc được trình bày trong hinh 12-13(a) thì địa chỉ
được gởi ra các đường địa chỉ có hiệu lực trong khoảng thời gian được gọi
là chu kỳ đọc, tRC. Tiếp theo thì tín hiệu chọn chip CS và tín hiệu cho phép
xuất dữ liệu OE xuống mức thấp. Một khoảng thời gian sau khi tín hiệu
OE xuống mức thấp thì byte dữ liệu từ ô nhớ có địa chỉ đã chọn xuất hiện
trên các đường dữ liệu. Khoảng thời gian này gọi là truy xuất cho phép xuất
dữ liệu, tGQ.
Hai thông số truy xuất khác của chu kỳ đọc bộ nhớ là thời gian truy
xuất địa chỉ, tAQ, được tính từ khi địa chỉ xuất hiện trên các đường địa chỉ
cho đến khi xuất hiện dữ liệu trên các đường dữ liệu, thời gian truy xuất cho
359
phép chọn chip, tRC, được tính từ khi có sự chuyển trạng thái từ High sang
Low của tín hiệu CS cho đến khi xuất hiện dữ liệu trên các đường dữ liệu.
Đối với chu kỳ ghi được trình bày trong hình 12-13(b) thì địa chỉ được
gởi ra các đường địa chỉ có hiệu lực trong khoảng thời gian được gọi là chu
kỳ ghi, tWC. Tiếp theo thì tín hiệu chọn chip CS và tín hiệu cho phép xuất dữ
liệu WE xuống mức thấp. Khoảng thời gian yêu cầu từ khi địa chỉ có hiệu
lực cho đến tín hiệu WE xuống mức thấp được gọi là thời gian thiết lập địa
chỉ, ts(A). Thời gian tính từ khi xuất hiện dữ liệu cho đến khi tín hiệu WE lên
mức cao trở lại gọi là thời gian chỉ định, tWD. Thời gian tính từ khi tín hiệu
WE lên mức cao trở lại cho đến dữ liệu hết hiệu lực được gọi là thời gian ổn
định dữ liệu, th(D).
tRC
address Valid address
tAQ
CS tEQ
OE tGQ
Data out Valid data
(a) Chu kỳ đọc dữ liệu
tWC
address Valid address
CS
WE
ts(A)
tWD Th(D)
Data in Valid data
(b) Chu kỳ ghi dữ liệu
Hình 12-13: Giản đồ thời gian đọc và ghi bộ nhớ.

Kết quả của quá trình là dữ liệu được ghi vào ô nhớ.
360
4. Tổ chức cơ bản bộ nhớ SRAM đồng bộ

Khác với SRAM không đồng bộ thì SRAM đồng bộ với hệ thống
xung đồng hồ clock. Ví dụ trong hệ thống máy tính thì SRAM đồng bộ hoạt
động đồng bộ với tín hiệu xung clock cùng với xung clock cung cấp cho vi
xử lý hoạt động có chức năng làm cho vi xử lý và bộ nhớ hoạt động đồng bộ
với nhau để hoạt động nhanh hơn.
Cấu trúc cơ bản của SRAM đồng bộ được trình bày như hình 12-14 có
dung lượng 32k×8.
Bộ nhớ SRAM đồng bộ rất gần giống với bộ nhớ SRAM không đồng
bộ về các thành phần như ma trận nhớ, giải mã địa chỉ và các tín hiệu
đọc/ghi và cho phép. Thành phần khác nhau cơ bản là SRAM đồng bộ sử
dụng các thanh ghi tác động bởi xung clock để đồng bộ tất cả các ngõ vào
với tín hiệu xung clock hệ thống.
Địa chỉ, ngõ vào đọc/ghi, tín hiệu cho phép và dữ liệu vào, tất cả được
chốt vào các thanh ghi tương ứng với chúng khi có tác động của xung clock.
Mỗi khi các tín hiệu này bị chốt thì hoạt động của bộ nhớ hoạt động đồng bộ
với xung clock.
A'0
Burst
control Burst A'1
logic
A0 A1
CLK
Address Address Ma trận nhớ 32k×8
A14-A0
register decoder
address
15 15 13
8
WE Data Thanh ghi
Write Data input output dữ liệu ra
register register register nằm trong
Data I/O SRAM
register đồng bộ có
8
Enable cấu trúc
CS Output
register đường ống
buffer
OE
D7-D0 8 8
data I/O
Hình 12-14: Cấu trúc của bộ nhớ SRAM đồng bộ.
361
Khi có cạnh lên của xung clock:

̶ Các bit địa chỉ từ A0 đến A14 được chốt vào thanh ghi địa chỉ.
̶ Trạng thái của tín hiệu cho phép ghi ( WE ) và tín hiệu chọn chip ( CS )
được chốt vào thanh ghi Write và thanh ghi Enable.
̶ Dữ liệu đưa đến sẽ được chốt vào thanh ghi ngõ vào dữ liệu (data
input register) để thực hiện hoạt động ghi và dữ liệu xuất ra từ ô nhớ
có địa chỉ đã chọn sẽ được chốt vào thanh ghi dữ liệu ra (data ouput
register) để phục vụ cho hoạt động đọc, hoạt động đọc hoặc ghi được xác
định dựa bởi khối điều khiển dữ liệu vào ra (data I/O control) và khối này
phụ thuộc vào thanh ghi Write, thanh ghi Enable và tín hiệu OE .
Hai loại bộ nhớ SRAM đồng bộ cơ bản là flow-through và pipelined.
Bộ nhớ flow-through không có thanh ghi dữ liệu ra (data output register), do
đó dữ liệu ra không đồng bộ đưa đến các đường I/O thông qua bộ đệm ngõ ra.
Bộ nhớ SRAM đồng bộ pipelined có thanh ghi dữ liệu ra được trình bày như
hình 12-14, dữ liệu ngõ ra được đồng bộ và xuất hiện trên các đường I/O.
5. Tăng địa chỉ bộ nhớ SRAM đồng bộ

Trong hình cấu trúc bộ nhớ SRAM đồng bộ 12-14 có cấu trúc tăng địa
chỉ (burst address), cấu trúc này cho phép bộ nhớ được phép đọc hoặc ghi
lên đến bốn ô nhớ với cùng một địa chỉ duy nhất. Khi địa chỉ từ bên ngoài
được chốt vào thanh ghi địa chỉ, 2 bit địa chỉ thấp A0 và A1 được đưa đến
mạch tăng địa chỉ. Mạch điện này sẽ tạo ra một chuỗi bốn trạng thái là 00,
01, 10 và 11. Bốn trạng thái này cùng với 13 bit địa chỉ cao sẽ tạo ra bốn địa
chỉ truy xuất bốn ô nhớ bắt đầu với địa chỉ nền lưu trong thanh ghi địa chỉ.
 Mạch điện tăng địa chỉ
Mạch điện tăng địa chỉ trong SRAM đồng bộ bao gồm một mạch đếm
nhị phân và các cổng XOR như hình 12-15. Chuỗi địa chỉ tăng cường được
tạo ra từ địa chỉ nền 13 bit A2-A14 cùng với 2 bit địa chỉ tăng cường là A1/
và A0/ .
Để bắt đầu tạo chuỗi địa chỉ tăng cường thì bộ đếm bắt đầu với giá trị
00 và hai bit địa chỉ thấp A1 và A0 được đưa đến các ngõ vào cổng XOR.
Giả sử A1 và A0 đều bằng 00 thì chuỗi địa chỉ bên trong hai bit thấp tạo ra
lần lượt là 00, 01, 10 và 11.
362
Burst Q0
A'0 Các bit thấp
control Binary
nhất của địa
counter Q1
CLK A'1 chỉ burst trong
A0 A1
Các bit thấp nhất của địa chỉ ngoài
Hình 12-14: Mạch điện tăng cường địa chỉ.
6. Bộ nhớ cache
Một trong những ứng dụng chính của bộ nhớ SRAM là làm bộ nhớ
cache trong các máy vi tính. Bộ nhớ cache là bộ nhớ có dung lượng tương
đối nhỏ, có tốc độ cao dùng để lưu trữ hầu hết các lệnh và dữ liệu thường sử
dụng từ bộ nhớ chính có dung lượng lớn nhưng tốc độ chậm. Bộ nhớ cache
cũng có thể là bộ nhớ RAM động (dynamic RAM). Bộ nhớ SRAM nhanh
hơn nhiều so với bộ nhớ RAM động, nếu dùng bộ nhớ RAM động dùng tụ
để lưu trữ thì sẽ tăng tốc độ.
 Bộ nhớ cache cấp 1 (L1) và cấp 2 (L2)
Bộ nhớ cache cấp 1 thường được tích hợp trong chip vi xử lý với dung
lượng có giới hạn, bộ nhớ cache L1 còn được gọi là bộ nhớ sơ cấp. Bộ nhớ
cấp 2 là các chip bộ nhớ độc lập nằm ngoài vi xử lý có dung lượng lớn hơn
nhiều so với bộ nhớ L1, bộ nhớ L2 còn được gọi là bộ nhớ thứ cấp. Một vài
hệ thống có nhiều bộ nhớ cache cấp cao hơn L3 và L4 …
Trong các hệ thống như đĩa cứng có tăng cường bộ nhớ cache để tăng
cường hiệu suất của đĩa vì truy xuất bộ nhớ RAM nhanh hơn nhiều so với
truy xuất đĩa. Hình 12-15 minh họa các bộ nhớ cache L1 và L2 trong hệ
thống máy tính.
Clock (CLK)
Data bus
Address bus
Microprocesor Bộ nhớ chính
DRAM
Cache L2 cache
L1 cache controller (SRAM)
(internal)
Hình 12-15: Hệ thống máy tính dùng các bộ nhớ cache.
363
7. Các tế bào bộ nhớ RAM động (DRAM)

Các tế bào bộ nhớ DRAM lưu trữ bit dữ liệu trong một tụ điện nhỏ tốt
hơn là lưu trong mạch chốt. Ưu điểm chính của tế bào nhớ dùng tụ điện là
tết bào nhớ rất đơn giản cho phép xây dựng một ma trận bộ nhớ rất lớn
trong một chip với giá thành thấp.
Khuyết điểm của tế bào nhớ dùng tụ là tụ rò rỉ làm giảm điện tích đã
nạp, dẫn đến làm mất dữ liệu, do đó cần phải có mạch nạp lại điện tích cho
tụ để bù lại điện tích đã bị rò rỉ. Quá trình này gọi là làm tươi bộ nhớ và phải
thực hiện liên tục. Hình 12-16 trình bày tế bào nhớ của DRAM dùng
transistor MOSFET và tụ điện.
Column (bit line)
Row
Hình 12-16: Tế bào nhớ của DRAM.

Transistor trong tế bào nhớ có chức năng như một switch. Hoạt động
được minh họa như hình 12-17.
Ghi dữ liệu vào tế bào nhớ: để ghi dữ liệu thì R / W phải ở mức LOW
sẽ cho phép bộ đệm ngõ vào ba trạng thái và cấm bộ đệm ngõ ra:
̶ Ghi dữ liệu mức 1 vào tế bào thì đường DIN phải ở mức HIGH và tín
hiệu hàng ở mức HIGH làm transistor dẫn hoạt động như switch đóng
mạch để nối tụ với đường bit, tụ sẽ được nạp điện tích dương từ mức
logic 1, xem như lưu mức logic 1 – xem hình 12-17(a).
̶ Ghi dữ liệu mức 0 vào tế bào thì đường DIN phải ở mức LOW và tín
hiệu hàng ở mức HIGH làm transistor dẫn hoạt động như switch đóng
mạch để nối tụ với đường bit: nếu tụ đang lưu mức 0 (không lưu điện
tích) thì tụ vẫn tiếp tục ở mức 0, nếu tụ đang lưu mức 1 (được nạp
điện trước đó) thì tụ sẽ xả nạp điện về không, kết quả xem như lưu
mức 0 – xem hình 12-17(b).
Đọc dữ liệu từ tế bào nhớ: để đọc dữ liệu thì R / W phải ở mức HIGH
sẽ cấm bộ đệm ngõ vào ba trạng thái và cho phép bộ đệm ngõ ra:
364
̶ Khi hàng ở mức HIGH thì transistor đóng mạch để nối tụ với đường
bit và nối với bộ đệm ngõ ra, khi đó dữ liệu sẽ xuất hiện trên đường dữ
liệu ngõ ra (DOUT) – xem hình 12-17(c).
Việc làm tươi bộ nhớ chỉ bù lại điện tích đã mất cho các tụ điện đang
lưu trữ bit có giá trị là „1‟, còn lưu giá trị „0‟ thì không cần nhưng quá trình
làm tươi đều thực hiện cho tất các các tế bào nhớ.
Khi làm tươi bộ nhớ thì tín hiệu R / W phải mức HIGH, đường hàng ở
mức HIGH và đường làm tươi cũng ở mức HIGH. Transistor dẫn nối tụ với
đường bit, bộ đệm ngõ ra được phép nối với bit dữu liệu đã lưu trữ, ngõ ra
của bộ đệm ngõ ra nối với ngõ vào của bộ đệm làm tươi, khi đó cho phép tụ
nạp lại điện tích đã mất để lưu mức „1‟ – – xem hình 12-17(d).
Refresh Column Refresh Column
buffer buffer
„0‟ „0‟
Refresh Refresh
Row „1‟ Row „1‟
Output Output
ON ON
buffer buffer
Dout Dout
R/W „0‟ I + R/W „0‟ I +
Din „1‟ „1‟ „1‟
- Din „0‟ „0‟ „0‟ -
Input buffer Input buffer

bit line bit line
(a) Ghi mức „1‟ vào tế bào nhớ (b) Ghi mức „0‟ vào tế bào nhớ
Refresh Column Refresh Column

buffer buffer
„0‟ „1‟
Refresh Refresh
Row „1‟ Row „1‟
Output Output
ON ON
buffer buffer
Dout „1‟ Dout „1‟
R/W „1‟ + R/W „1‟ I +
Din „1‟ „1‟ Din „1‟ „1‟ -
-
Input buffer Input buffer

bit line bit line
(c) Ghi mức „1‟ vào tế bào nhớ (d) Chế độ làm tươi để lưu bit „1‟
Hình 12-17: Các hoạt động cơ bản của tế bào DRAM.

 Đa hợp địa chỉ
DRAM sử dụng kỹ thuật đa hợp địa chỉ để làm giảm số lượng đường
địa chỉ. Hình 12-18 trình bày sơ đồ khối bộ nhớ DRAM có dung lượng
1Mbit.
365
Refresh counter Refresh control and timing
1
2
Memory array
Data Row
selector decoder 1024 row×1024 column
A0/A10
A1/A11
A2/A12
A3/A13 Row
A4/A14
A5/A15 address
A6/A16 latch
A7/A17
A8/A18 1024
A9/A19
12 1024
1
2
Input/output buffers
Row And sense amplifiers
decoder
Row
address
latch
Dout
Din
1024
CAS
RAS R/W E
Hình 12-18: Sơ đồ khối của bộ nhớ DRAM có dung lượng 1Mbit.

Mười đường địa chỉ hàng và mười đường địa chỉ cột được đa hợp theo
thời gian: khi mười đường địa chỉ hàng xuất hiện thì tín hiệu chốt địa chỉ
hàng ( RAS ) sẽ điều khiển mạch chốt địa chỉ hàng lưu 10 bit địa chỉ hàng,
sau đó 10 đường địa chỉ cột xuất hiện thì tín hiệu chốt địa chỉ cột ( CAS ) sẽ
điều khiển mạch chốt địa chỉ cộng, trình tự hoạt động như hình 12-19. Khi
đó có tổng cộng 20 đường địa chỉ độc lập nên dung lượng bộ nhớ là 220 =
1,048,576 ô nhớ bit.
address Row address Column address

RAS
Khi tín hiệu CAS ở mức „0‟ sẽ
chốt địa chỉ cột
CAS
Khi tín hiệu RAS ở mức „0‟ sẽ
chốt địa chỉ hàng
Hình 12-19: Giản đồ thời gian của các tín hiệu RAS và CAS.
366
 Các chu kỳ đọc ghi

Khi bắt đầu chu kỳ đọc hoặc ghi thì tín hiệu chốt địa chỉ hàng ( RAS )
và cột ( CAS ) lần lượt tích cực để chốt địa chỉ hàng và cột. Với chu kỳ đọc
thì tín hiệu R / W ở mức HIGH, đối với chu kỳ ghi thì tín hiệu R / W ở mức
LOW – xem hình 12-20.
tRC
RAS
CAS
R/W
Data out Valid data

(a) Chu kỳ đọc dữ liệu
tWC
RAS
CAS
R/W
Data in Valid data

(b) Chu kỳ ghi dữ liệu
Hình 12-20: Giản đồ thời gian hoạt động đọc ghi DRAM.
 Kiểu đọc bộ nhớ theo trang
Ở chu kỳ đọc bình thường thì chỉ đọc 1 ô nhớ, địa chỉ của 1 ô nhớ lần
lượt xuất hiện và được chốt vào mạch chốt địa chỉ hàng và mạch chốt địa
chỉ cột rồi tác động đến tín hiệu R / W để điều khiển đọc hay ghi, muốn đọc
ô nhớ khác thì cũng tiến hành tương tự.
367
Kiểu đọc bộ nhớ theo trang thì địa chỉ hàng là cố định còn địa chỉ cột
thay đổi. Địa chỉ hàng được chốt vào mạch chốt địa chỉ hàng bởi tín hiệu
RAS , còn địa chỉ cột thay đổi liên tục để có thể truy xuất nhanh tất cả các ô
nhớ - gọi là trang bộ nhớ, truy xuất nhanh là không mất thời gian thay đổi
địa chỉ cột. Hình 12-21 trình bày truy xuất nhanh 1024 ô nhớ.
RAS
CAS
R/W
address
Row Column 1 Column 2 Column 3 Column n
address address address address address
Data out
Valid data Valid data Valid data Valid data
Hình 12-21: Giản đồ thời gian truy xuất nhanh của bộ nhớ DRAM.
 Các chu kỳ làm tươi
Bộ nhớ DRAM dùng tụ để lưu trữ dữ liệu nhưng do tụ bị rò rĩ theo
thời gian và nhiệt độ, do đó cần phải làm tươi để tụ lưu trữ điện tích tương
ứng với mức logic. Thường thì chu kỳ làm tươi nằm trong khoảng từ 8ms
đến 16ms, có nhiều bộ nhớ chu kỳ làm tươi có thể lên đến 100ms.
Khi thực hiện quá trình đọc dữ liệu, mạch tự động thực hiện luôn quá
trình làm tươi tất cả các ô nhớ có địa chỉ trong hàng đã chọn. Tuy nhiên nếu
việc đọc dữ liệu không xảy ra thường xuyên hoặc thời gian giữa hai lần đọc
dữ liệu dài thì có thể làm mất dữ liệu do đó cần phải thực hiện các chu kỳ
đọc trong các hệ thống sử dụng bộ nhớ DRAM.
Có hai dạng làm tươi bộ nhớ là làm tươi tăng cường địa chỉ (burst
refresh) và làm tươi phân tán (distributed refresh). Ở cách làm tươi tăng
cường địa chỉ, tất cả các hàng trong ma trận bộ nhớ được làm tươi liên tục ở
mỗi chu kỳ làm tươi. Hoạt động đọc và ghi bộ nhớ sẽ ngừng trong quá trình
làm tươi bộ nhớ.
Ở cách làm tươi phân tán, mỗi hàng được làm tươi ở các khoảng thời
gian giữa các chu kỳ đọc hoặc các chu kỳ ghi. Ví dụ bộ nhớ hình 12-18 có
1024 hàng và chu kỳ làm tươi là 8ms thì mỗi hàng sẽ được làm tươi với
lượng thời gian là 7,8µs, khi đó sẽ dùng mạch làm tươi phân tán.
Hai loại hoạt động làm tươi bộ nhớ là làm tươi chỉ tác động đến tín
hiệu RAS và làm tươi CAS trước RAS . Làm tươi chỉ tác động đến tín hiệu
368
RAS thì tín hiệu RAS ở trạng thái tích cực mức LOW để chốt địa chỉ của
hàng để được làm tươi trong khi đó tín hiệu CAS vẫn ở trạng thái không tích
cực mức HIGH trong suốt chu kỳ làm tươi.
Làm tươi CAS trước RAS được bắt đầu khi tín hiệu CAS xuống mức
LOW trước khi tín hiệu RAS xuống mức LOW. Trình tự này sẽ kích bộ
đếm làm tươi bên trong tạo ra các địa chỉ hàng để được làm tươi. Địa chỉ
hàng được đưa đến bộ giải mã hàng bởi bộ lựa chọn dữ liệu.
8. Các loại bộ nhớ DRAM

Bộ nhớ DRAM bao gồm các loại là DRAM kiểu truy xuất trang bộ
nhớ nhanh FPM-DRAM (Fast Page Mode), DRAM với ngõ ra dữ liệu mở
rộng EDO-DRAM (Extended Data Output), DRAM với ngõ ra dữ liệu mở
rộng tăng cường BEDO-DRAM (Burst Extended Data Output) và DRAM
đồng bộ.
 FPM-DRAM
DRAM kiểu truy xuất trang bộ nhớ nhanh đã được mô tả ở trên, đây là
loại DRAM truyền thống được sử dụng phổ biến được dùng nhiều trong các
máy vi tính cho đến khi EDO-DRAM xuất hiện. Trang bộ nhớ là tất cả các ô
nhớ có địa chỉ cột khác nhau nhưng cùng một địa chỉ hàng.
Trong FPM-DRAM, khi tín hiệu CAS chuyển sang trạng thái không
tích cực, dữ liệu ngõ ra sẽ bị cấm. Điều này có nghĩa là phải chờ cho đến khi
dữ liệu của cột địa chỉ hiện hành được chuyển vào CPU rồi truy xuất cột kế
- nên làm giới hạn tốc độ truy xuất bộ nhớ.
 EDO-DRAM
DRAM với ngõ ra dữ liệu mở rộng còn được gọi là DRAM với kiểu
trang tăng cường rất gần giống với FPM-DRAM. Sự khác nhau cơ bản là tín
hiệu CAS trong EDO-DRAM không cấm dữ liệu ngõ ra khi nó trạng thái
không tích cực do dữ liệu có hiệu lực từ địa chỉ hiện hành có thể được giữ
lại cho đến khi tín hiệu CAS tác động trở lại. Điều này có nghĩa là đang lấy
dữ liệu của ô nhớ có địa chỉ hiện hành nhưng đồng thời cũng cho phép
chuẩn bị truy xuất ô nhớ tiếp theo – nên giúp tăng tốc độ truy xuất bộ nhớ.
 BEDO-DRAM
Là EDO-DRAM có khả năng tăng cường địa chỉ giống như SRAM
đồng bộ có tăng cường địa chỉ cho phép truy xuất 4 ô nhớ từ 1 địa chỉ để tiết
kiệm thời gian truy xuất.
369
 SDRAM
Là DRAM nhanh hơn để bắt kịp với các CPU tốc độ ngày càng tăng
cao. SDRAM giống như SRAM đồng bộ, hoạt động của SDRAM được
đồng bộ với tín hiệu xung clock của hệ thống.
Với các bộ nhớ DRAM không đồng bộ thì vi xử lý phải DRAM hoàn
tất các hoạt động bên trong. Tuy nhiên với hoạt động đồng bộ thì DRAM
chốt địa chỉ, dữ liệu và các tín hiệu điều khiển từ vi xử lý dưới sự điều khiển
của xung clock hệ thống. Điều này cho phép vi xử lý điều khiển các công
việc khác trong khi hoạt động đọc hoặc ghi dữ liệu vẫn đang thực hiện hay
hơn là phải đợi các bộ nhớ không đồng bộ làm xong.
III. BỘ NHỚ ROM

Bộ ROM chứa các dữ liệu được lưu cố định, ít thay đổi và các dữ liệu
này chỉ có thể đọc. ROM lưu trữ các dữ liệu được dùng thường xuyên trong
các hệ thống ứng dụng. Các loại dữ liệu lưu trong ROM như các bảng mã,
các hàm chuyển đổi hoặc các lệnh của chương trình để khởi động hệ thống
và vận hành. Dữ liệu lưu trong ROM vẫn còn khi bị mất điện nên được xem
là bộ nhớ không bay hơi.
̶ Liệt kê được các loại bộ nhớ ROM
̶ Mô tả được tế bào ROM mặt nạ cơ bản
̶ Giải thích được cách thức đọc dữ liệu từ ROM
̶ Biết tổ chức bên trong của các loại ROM
̶ Biết ứng dụng các bộ nhớ ROM
1. Họ ROM
Hình 12-22 trình bày các loại bộ nhớ ROM.
Read only memory

ROM
Ultraviolet
Programmable Erasable PROM Elextrically Erasable
Mask ROM EPROM (UV
ROM (PROM) (EPROM) PROM (EEPROM))
EPROM)
Hình 12-22: Các loại bộ nhớ ROM.
370
ROM mặt nạ thì dữ liệu được lưu trữ trong quá trình chế tạo.
PROM (Programmable ROM) là ROM cho phép lập trình để lưu dữ
liệu vào các ô nhớ được thực hiện bởi người sử dụng.
Cả hai loại ROM mặt nạ và PROM đều có thể là loại MOS hoặc
transistor BJT.
EPROM (Eraser PROM) là PROM có thể xóa được dùng công nghệ
MOS.
UV EPROM có thể lập trình bằng điện bởi người dùng nhưng xóa
bằng ánh sáng tia cực tím (UV - ultraviolet) trong khoảng thời gian vài phút.
EEPROM (Electrically EPROM hay E2PROM) thì có thể xóa bằng
xung điện trong khoảng thời gian vài mili giây.
2. ROM mặt nạ
ROM mặt nạ thường được gọi là đơn giản là ROM. Dữ liệu lưu trong
ROM được thực hiện trong quá trình chế tạo, dữ liệu lưu trong ROM thường
là các dữ liệu chuẩn, thuộc dạng được sử dụng phổ biến. Dữ liệu trong
ROM không thể nào thay đổi.
Hình 12-23 trình bày các tế bào nhớ của ROM dùng công nghệ MOS.
Khi cực cổng Gate nối với hàng thì tế bào nhớ lưu mức logic „1‟ vì khi hàng
ở mức „1‟ thì tất cả các transistor nối với hàng đều ở mức „1‟. Khi cực cổng
không nối với hàng thì bit lưu trữ mức logic „0‟.
Column Column
Row Row
+VDD +VDD
Lưu bit „1‟ Lưu bit „0‟

Hình 12-23: Các tế bào bộ nhớ ROM.
3. ROM đơn giản

Khái niệm ROM đơn giản được trình bày như hình 12-24 là ma trận
ROM đơn giản.
371
Các hình vuông màu đậm tượng trưng cho tế bào lưu trữ mức logic
„1‟, còn các hình vuông màu nhạt thì tượng trưng cho các tế bào lưu trữ mức
logic „0‟.
Bộ nhớ ROM trong hình 12-24 có 16 ô nhớ và mỗi ô nhớ lưu trữ dữ
liệu 8 bit nên dung lượng bộ nhớ là 16×8 bằng 128 bit hay 16 byte. ROM có
thể được dùng như bảng tra dữ liệu (LUT – look-up table) cho các bộ
chuyển đổi và tạo các hàm logic.
+VDD
0 Row 0 „0‟
Address input lines
1 Row 1
Address +VDD
decoder 2 Row 2 „1‟
14 Row 14
15 Row 15
0 1 2 6 7
Data output lines
Hình 12-24: Bộ nhớ ROM 16×8.

Ví dụ 12-1: Hãy lập trình cho ROM loại đơn giản giống như hình 12-
24 để chuyển đổi mã nhị phân sang mã Gray.
Giải
Bảng 12-1: Bảng mã nhị phân và mã Gray tương đường như sau:
Thập phân Nhị phân Mã Gray
tương ứng
B3 B2 B1 B0 G3 G2 G1 G0
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
372
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1
15 1 1 1 1 1 0 0 0
Kết quả lập trình cho các ô nhớ để lưu trữ dữ liệu theo bảng trên được
trình bày ở hình 12-25, mã nhị phân dùng làm địa chỉ để truy xuất các ô nhớ
xuất dữ liệu là mã Gray ra các cột. Ví dụ khi mã nhị phân là 0110 được đưa
đến các đường địa chỉ thì sẽ truy xuất ô nhớ lưu mã Gray là 0101.
0 0
1 1
5
Address
Ngõ vào là số nhị phân
decoder 6
B0
B1 7
B2 8
B3 9
10
11
12
13
14
15
G3 G2 G1 G0
Các ngõ ra mã Gray
Hình 12-25: Bộ nhớ ROM 16×4 được lập trình để chuyển đổi số nhị phân
sang mã Gray.
373
4. Tổ chức bên trong của ROM

Hầu hết các IC ROM có cấu trúc phức tạp hơn ROM đơn giản đã trình
bày. Hình 12-26 trình bày sơ đồ kí hiệu ROM có dung lượng 256×4 bit. Khi
bất kỳ địa chỉ nào trong 256 địa chỉ đưa đến 8 đường địa chỉ thì 4 bit dữ liệu
tương ứng với địa chỉ sẽ xuất hiện nếu tín hiệu cho phép xuất dữ liệu ở mức
tích cực LOW.
ROM 256×4
A0 0
Các đường dữ liệu ra

A1
A2 O0
A3 O1
A4 O2
A5 O3
A6
A7 7
E0
E1
Hình 12-26: Bộ nhớ ROM có dung lượng 256×4.
Tổ chức của ROM có dung lượng 256×4 nhưng ma trận nhớ cấu trúc
bên trong không tổ chức theo 256 hàng và 4 cột mà tổ chức theo ma trận 32
hàng × 32 cột có sơ đồ khối như hình 12-27.
Hoạt động của bộ nhớ như sau: năm đường địa chỉ từ A0 đến A4 đưa
đến mạch mã hóa cột 5 sang 32 (thường được gọi là mã hóa Y) để lựa chọn
một trong 32 hàng. Ba đường địa chỉ từ A5 đến A7 đưa đến mạch mã hóa
hàng 3 sang 8 (thường được gọi là mã hóa X) để lựa chọn 4 trong 32 cột
(chọn 4 tức là chọn song song).
Kết quả của cấu trúc này là khi 8 bit địa chỉ đưa đến 8 đường địa chỉ
từ A0 đến A7 và các tín hiệu cho phép E1 và E 0 tích cực thì 4 bit dữ liệu
sẽ xuất hiện ở các đường dữ liệu.
374
1
2
A0 Memory array
Row address
A1 Row
A2 decoder 32 row×32 column
A3
A4
32
Column address
A5 Column decoder
A6 (four 1 of 8 decoder)
and I/O circuits
A7
E0
Chip enable
E1
G2 Output
buffer
O3 O2 O1 O0
Hình 12-27: Bộ nhớ ROM có dung lượng 256×4.
5. Thời gian truy xuất ROM

Giản đồ thời gian truy ROM được trình bày ở hình 12-28. Thời gian
truy xuất ROM ta (access time) được tính từ địa chỉ xuất hiện trên các
đườngd địa chỉ cho đến khi xuất hiện dữ liệu.
Address transition
address Previous address Valid address on input lines
ta
Data
outputs Valid data on output lines
(O7-O0)
Data transition
E
(Chip enable)
Hình 12-28: Thời gian truy xuất bộ nhớ ROM.
375
Hầu hết các IC ROM có cấu trúc phức tạp hơn ROM đơn giản đã trình
bày. Hình 12-26 trình bày sơ đồ kí hiệu ROM có dung lượng 256×4 bit. Khi
bất kỳ địa chỉ nào trong 256 địa chỉ đưa đến 8 đường địa chỉ thì 4 bit dữ liệu
tương ứng với địa chỉ sẽ xuất hiện nếu tín hiệu cho phép xuất dữ liệu ở mức
tích cực LOW.
6. ROM có thể lập trình - PROM

PROM dùng cầu chì để thực hiện việc lưu trữ dữ liệu, nếu cầu chì còn
giữ nguyên thì bit lưu trữ mức logic „1‟, nếu cầu chì bị phá hủy thì bit lưu
trữ mức logic „0‟. Cầu chì sau khi phá hủy thì không tái tạo lại được nên
PROM chỉ lập trình được 1 lần.
Hình 12-29 minh họa PROM dùng công nghệ kết nối cầu chì. Các kết
nối cầu chì được chế tạo vào trong PROM nối giữa cực nguồn của mỗi
transistor MOS với các cột. Khi lập trình thì muốn đốt cầu chì để ô nhớ bit
lưu mức logic „0‟ thì có một dòng điện đủ lớn chạy qua cầu chì làm nóng
chảy cầu chì, những ô nhớ lưu mức logic „1‟ thì giữ nguyên cầu chì.
+VDD
Row
Column
Hình 12-29: PROM dùng công nghệ cầu chì.
Có ba công nghệ cầu chì được sử dụng trong PROM là cầu chì kim
loại, cầu chì silicon và mối nối pn.
 Kết nối bằng cầu chì kim loại
Được chế tạo từ vật liệu như nichrome. Mỗi bit trong ma trận nhớ có
một đường kết nối độc lập. Trong quá trình lập trình thì đường kết nối sẽ bị
376
thổi bay để hở mạch hay giữ nguyên để nối mạch. Dòng điện đủ lớn sẽ phá
hủy cầu chì.
 Kết nối bằng Silicon
Đường kết nối Silicon được hình thành từ các dải hẹp, khía của silic
đa tinh thể. Để lập trình cho các cầu chì này yêu cầu làm tan chảy kết nối
bằng cách cho dòng điện đủ lớn chạy qua. Dòng điện này sẽ làm tăng nhiệt
độ tại các cầu chì sẽ làm oxy hóa silic và thành lập các cách điện xung
quanh kết nối đã bị phá hỏng.
 Kết nối bằng pn
Khi lập trình cho ô nhớ thì một mối nối diode bị thác lũ, điện áp và
nhiệt sinh ra làm cho các ion aluminum di chuyển và ngắn mạch mối nối.
Các diode còn lại vẫn giữ nguyên mối nối được phân cực thuận để tạo ra bit
dữ liệu
 Lập trình PROM
Để lập trình lưu dữ liệu vào bộ nhớ PROM thì phải dùng một thiết bị
được gọi là bộ lập trình PROM.
Về cơ bản lập trình cho PROM được thực hiện như hình 12-30. Địa
chỉ được lựa chọn bằng các switch, sau đó xung lập trình được đưa đến các
đường ngõ ra sẽ lưu trữ bit dữ liệu „0‟, mặc nhiên dữ liệu trong PROM là
„1‟, nên chỉ cần lập trình cho các bit chứa dữ liệu „0‟. Xung này sẽ thổi bay
cầu chì để lưu bit „0‟. Thay đổi địa chỉ để lập trình cho các bit khác. Quá
trình này có thể thực hiện hoàn toàn tự động bằng phần mềm.
VCC
Chuyển mạch điện tử
PROM
0
O0
1
O1 Bộ
2 tạo
O2 xung
lập
trình
m-1 On-1
Hình 12-30: Lập trình cho PROM dạng đơn giản.
377
7. Bộ nhớ EPROM
EPROM là bộ nhớ PROM có thể xóa được. Phải xóa dữ liệu trong
EPROM trước khi tiến hành ghi dữ liệu vào. EPROM dùng ma trận
NMOSFET với cấu trúc cực cổng bị cách ly. Cực cổng transistor bị cách ly
và có thể lưu trữ điện tích trong khoảng thời gian lâu dài. Bit dữ liệu là „0‟
hay „1‟ tương ứng có hoặc không có điện tích dương lưu tại cực cổng.
EPROM được phát minh bởi Dov Frohman của Intel trong năm 1971,
đã được trao bằng sáng chế Mỹ 3660189 vào năm 1972.
Có hai loại bộ nhớ EPROM có thể xóa được là EPROM xóa bằng tia
cực tím (UV EPROM) và EPROM xóa bằng tín hiệu điện (EEPROM).
 Bộ nhớ UV-EPROM
Có thể nhận ra UV-EPROM là do bộ nhớ này có cửa sổ nằm trên thân
IC như hình 12-31. Cực cổng cách ly trong transistor FET được thả nổi
trong lớp oxide cách điện.
Quá trình lập trình sẽ làm cho các điện tử (electron) di chuyển khỏi
cực cổng, chỉ còn lại điện tích dương. Khi lập trình thì đưa điện áp cao đến
các transistor, điều này tạo ra sự di chuyển ồ ạt của các điện tử, với năng
lượng đủ để vượt qua các lớp oxit cách điện và tích lũy ở điện cực cổng. Khi
không còn điện áp cao thì các điện tử bị mắc kẹt ở điện cực cổng. Bởi lớp
cách điện oxit silic xung quanh cực cổng quá lớn nên các điện tử ở điện cực
cổng không thể bị rò rỉ và các dữ liệu có thể được giữ lại trong nhiều thập kỷ.
Xóa được thực hiện bằng cách cho ánh sáng tia cực tím chiếu vào cửa
sổ của bộ nhớ EPROM trên thân IC. Điện tích dương lưu trữ tại cổng trở
nên trung hòa sau khoảng thời gian vài phút dưới tia cực tím.
Hình 12-31: Dạng vỏ EPROM và cấu trúc transistor của tế bào nhớ.
Khi ánh sáng tia cực tím chiếu vào thì Photon của ánh sáng tia cực tím
tạo ra ion hóa ở lớp oxit silicon, cho phép các điện tích bị mắc kẹt ở điện
cực cổng trở về lại cực cổng.
378
Quá trình này mất vài phút cho đèn tia cực tím có kích thước thuận
tiện, ánh sáng mặt trời sẽ xóa một con chip trong vài tuần, và ánh sáng
huỳnh quang trong nhà trong nhiều năm.
UV-EPROM có dung lượng 2048 byte có sơ đồ kí hiệu logic như hình
12-32, chú ý kí hiệu ngõ ra của bộ nhớ thuộc dạng ba trạng thái.
Vpp EPROM
8 2048 ×8
A0
A1 7 9
A2 6 O0
10
Các đường dữ liệu

A3 5 O1
11
A4 4 O2
13
3 O3
A5 14
2 O4
A6 15
1 O5
A7 16
A8 23 O6
17
A9 22 O7
A10 19
CE/ PGM 18
OE 20
Hình 12-32: Kí hiệu logic bộ nhớ EPROM có dung lượng 2kbyte.

Để đọc dữ liệu từ bộ nhớ thì tín hiệu cho phép đọc ( OE ) phải ở mức
LOW và tín hiệu cho phép/lập trình ( CE / PGM ) cũng ở mức LOW.
Để lập trình cho bộ nhớ thì điện áp cao được đưa đến ngõ vào Vpp và
tín hiệu ( OE ) phải ở mức HIGH. Địa chỉ của ô nhớ được đưa đến các
đường địa chỉ, 8 bit dữ liệu được đưa đến các ngõ vào dữ liệu, tiếp theo là
tạo ra 1 xung mức HIGH đưa đến tín hiệu lập trình ( CE / PGM ). Giản đồ
thời gian lập trình như hình 12-33.
 Bộ nhớ EEPROM
Bộ nhớ này cho phép lập trình và xóa bằng xung điện. Do lập trình và
xóa bằng điện nên có thể lập trình trong mạch điện đang sử dụng EEPROM,
còn EPROM thì phải tháo ra khỏi mạch để xóa rồi mới lập trình.
379
Có hai loại bộ nhớ EEPROM là loại MOS có cực cổng thả nổi và loại
MNOS (metal nitride – oxide silicon). Điện áp đưa đến cực cổng điều khiển
trong cấu trúc cực cổng thả nổi cho phép lưu trữ hoặc di chuyển điện tích
khỏi cực cổng thả nổi.
Program
A10 – A0 Address n Address n+1
OE
CE / PGM
VPP
O7 – O0 Data to be programmed in
Hình 12-33: Giản đồ thời gian lập trình bộ nhớ EPROM.
IV. BỘ NHỚ FLASH

Là bộ nhớ có khả năng lưu trữ lớn, không bay hơi có khả năng đọc và
ghi trong hệ thống, hoạt động nhanh và giá thành thấp.
̶ Mô tả đặc tính của bộ nhớ Flash.
̶ Mô tả hoạt động cơ bản của tế bào nhớ của bộ nhớ flash.
̶ So sánh bộ nhớ flash với các bộ nhớ khác.
 Bộ nhớ flash
Là bộ nhớ đọc/ghi có mật độ tích hợp cao, không bay hơi, được sử dụng
thay cho đĩa mềm hoặc đĩa cứng có dung lượng nhỏ trong các máy tính.
Mật độ cao có nghĩa là một lượng rất lớn các tế bào nhớ được đóng
gói trong 1 chip. Bit dữ liệu là „0‟ hay „1‟ tương ứng với điện tích được lưu
trữ hay di chuyển khỏi cực công thả nổi.
1. Tế bào nhớ của bộ nhớ flash

Tế bào nhớ trong bộ nhớ flash là một transistor như hình 12-34.
Transistor MOS có cực cổng giãn nở bao gồm cực cổng điều khiển và cực
cổng thả nổi được thêm vào. Cực cổng thả nổi lưu trữ điện tử khi đưa điện
380
áp đến cực cổng điều khiển. Khi cực cổng thả nổi lưu nhiều điện tử tương
đường với bit dữ liệu mức „0‟, nếu lưu trữ ít điện tử thì tương ứng với bit
„1‟. Số lượng điện tử xuất hiện ở cực cổng thả nổi quyết định transistor dẫn
hay không và dẫn dòng từ cực máng đến cực nguồn khi điện áp đưa đến
trong quá trình hoạt động đọc dữ liệu.
Floating
gate
Gate Drain Gate Drain
control control
Source Source
Nhiều điện tử hay nhiều điện Ít điện tử hay ít điện tích

tích tương đương mức logic 0 tương đương mức logic 1
Hình 12-34: Tế bào lưu dữ liệu của bộ nhớ flash.
2. Hoạt động cơ bản của bộ nhớ flash

Có ba hoạt động cơ bản trong bộ nhớ flash: hoạt động ghi dữ liệu,
hoạt động đọc dữ liệu và xóa dữ liệu.
 Hoạt động lập trình
Khi bắt đầu, tất cả các tế bào nhớ đều ở trạng thái mức „1‟ là do điện tử
đã di chuyển khỏi mỗi tế bào từ hoạt động xóa dữ liệu. Hoạt động lập trình
ghi dữ liệu là thêm vào các điện tử cho cực cổng thả nỗi cho các tế bào nhớ
lưu dữ liệu mức „0‟. Không có điện tử thêm vào cho các tế bào lưu mức „1‟.
Đưa điện áp dương đến cực cổng điều khiển so với cực nguồn trong
quá trình lập trình sẽ hút các điện tử đến cực cổng thả nổi như hình 12-35.
Các dữ liệu lưu trong bộ nhớ có thể tồn tại đến 100 năm mà không cần
nguồn cung cấp.
381
Floating +VDD +VDD

gate
+VPROG
Để lưu giá trị 0 thì điện áp dương được đưa đến Để lưu giá trị 1 thì không thêm điện tích và tế bào
điều khiển cực cổng so với cực nguồn làm tăng nhớ vẫn còn ở trạng thái đã xóa.
thêm điện tích vào cực thả nổi.
Hình 12-35: Hoạt động lưu dữ liệu của bộ nhớ flash.

 Hoạt động đọc
Trong hoạt động đọc, điện áp dương được đưa đến cực cổng điều
khiển. Lượng điện tích xuất hiện trên cực cổng thả nổi của tế bào nhớ quyết
định có hay không điện áp đưa đến cực cổng điều khiển sẽ mở transistor.
Nếu lưu trữ mức „1‟ hay ít điện tích âm thì điện áp dương còn lại tại
cực cổng điều khiển đủ lớn để mở transistor dẫn.
Nếu lưu trữ mức „0‟ tức là nhiều điện tích âm nên điện tích dương còn
lại nhỏ không đủ làm transistor dẫn.
Có thể xem điện tử lưu trữ ở cực cổng thả nổi như là nguồn điện áp có
cực tính ngược với điện áp đưa đến cực cổng điều khiển trong quá trình đọc.
Khi transistor dẫn, có dòng chạy từ cực mang đến cực nguồn. Sự xuất
hiện của dòng điện tương đương mức logic „1‟, nếu không có dòng điện thì
tương ứng với mức „0‟ – xem hình 12-26.
 Hoạt động xóa
+VDD +VDD
I
+VREAD +VREAD
Khi đọc bit 0 thì điện áp đọc không đủ làm Khi đọc bit 1 thì điện áp đọc đủ làm transistor dẫn
transistor dẫn nên không có dòng điện. nên có dòng điện.
Hình 12-36: Hoạt động đọc dữ liệu của bộ nhớ flash.

Trong hoạt động xóa, điện tích di chuyển khỏi tất cả các tế bào nhớ
của bộ nhớ. Một điện áp dương đủ lớn đưa đến cực nguồn của transistor so
với cực cổng – điều này ngược với quá trình lập trình. Điện áp này sẽ hút
382
các điện tử từ cực cổng thả nổi về cực nguồn – xem hình 12-37. Bộ nhớ
flash phải xóa trước khi lập trình.
+VDD
+VERASE
Để xóa ô nhớ thì điện áp dương đưa đến cực nguồn, cực cổng nối
mass nên điện tử được hút về nguồn - ngược lại quá trình ghi.
Hình 12-37: Hoạt động xóa dữ liệu của bộ nhớ flash.
3. Ma trận của bộ nhớ flash

Ma trận đơn giản của tế bào bộ nhớ flash được trình bày như hình 12-
38. Mỗi một thời điểm chỉ có một hàng được truy xuất. Khi một tế bào nằm
trong đường bit đã chọn dẫn (lưu mức „1‟) trong quá trình đọc thì sẽ có dòng
điện chạy qua đường bit, dòng điện này tạo ra điện áp rơi trên tải. Điện áp
này được so sánh với điện áp tham chiếu bằng mạch so sánh và mức điện áp
ngõ ra xác định mức logic „1‟. Nếu tế bào nhớ lưu mức „0‟ thì sẽ không có
dòng hoặc dòng rất nhỏ xuất hiện trên đường bit và mạch so sánh sẽ tạo ra
mức „0‟.
4. So sánh bộ nhớ flash với các bộ nhớ ROM, EPROM, EEPROM

Bộ nhớ ROM có ưu điểm là bộ nhớ mật độ tích hợp cao, không bay hơi.
Khuyết điểm là nội dung đã lập trình trong ROM thì không thể thay đổi được..
Bộ nhớ EPROM có ưu điểm là mật độ tích hợp cao, không bay hơi.
Khuyết điểm là xóa bằng cách tháo IC ra khỏi hệ thống và dùng đèn tia cực
tím để xóa. Quá trình lập trình cho EPROM phải dùng một thiết bị đặc biệt.
Bộ nhớ EEPROM có ưu điểm là không bay hơi, có thể lập trình mà
không cần tháo IC ra khỏi hệ thống. Khuyết điểm là có cấu trúc tế bào nhớ
phức tạp hơn so với ROM và EPROM nên mật độ tích hợp không cao, giá
thành cao hơn so với ROM và EPROM.
Bộ nhớ flash có ưu điểm là không bay hơi, có thể lập trình dễ dàng
giống như hoạt động đọc/ghi của bộ nhớ RAM, mật độ tích hợp giống như
ROM và EPROM vì mỗi tế bào đều dùng một transistor.
383
+V +V
Active load Active load
comparator comparator
Data out 0 Data out m
Reference
Bit line 0 Bit line m
Row select 0
Row select 1
Row select n
Column select 0 Column select m
Hình 12-38: Ma trận tế bào bộ nhớ flash.
5. So sánh bộ nhớ flash với các bộ nhớ SRAM

Bộ nhớ SRAM là bộ nhớ cho phép đọc/ghi như là bộ nhớ bay hơi. Để
không mất dữ liệu thì trong nhiều ứng dụng cần phải có nguồn nuôi riêng
cho SRAM để không làm mất dữ liệu khi nguồn chính không còn, tuy nhiên
theo thời gian thì nguồn cho SRAM cũng hỏng và sẽ làm mất dữ liệu do đó
việc lưu dữ liệu trong SRAM không đảm bảo. SRAM dùng flip flop làm tế
bào nhớ nên có mật độ không cao.
Bộ nhớ flash có ưu điểm là không bay hơi, hoạt động đọc/ghi như bộ
nhớ RAM, mật độ tích hợp cao nên so với SRAM thì flash ưu điểm hơn so
với SRAM.
6. So sánh bộ nhớ flash với các bộ nhớ DRAM

Bộ nhớ DRAM là bộ nhớ đọc/ghi có mật độ tích hợp cao, như bay hơi.
DRAM muốn lưu dữ liệu thì phải có nguồn cung cấp và phải có mạch làm
tươi bộ nhớ liên tục. Trong nhiều ứng dụng, phải cần bộ nhớ lưu trữ như đĩa
cứng để lưu dữ liệu cho bộ nhớ DRAM.
Bộ nhớ flash có mật độ tích hợp cao hơn DRAM: tế bào nhớ của flash
chỉ dùng một transistor, tế bào nhớ của DRAM dùng một transistor và một
384
tụ điện, bộ nhớ flash không cần làm tươi, không bay hơi, công suất tiêu tán
bộ nhớ flash thấp hơn so với bộ nhớ DRAM nên có thể dùng để thay thế đĩa
cứng trong nhiều ứng dụng.
Bảng 12-2: Bảng so sánh các loại bộ nhớ
Loại bộ Không bay Mật độ Tế bào 1 Có thể ghi trong
nhớ hơi cao transistor hệ thống
Flash Đúng Đúng Đúng Đúng
SRAM Sai Sai Sai Đúng
DRAM Sai Đúng Đúng Đúng
ROM Đúng Đúng Đúng Sai
EPROM Đúng Đúng Đúng Sai
EEPROM Đúng Sai Sai Đúng
V. MỞ RỘNG BỘ NHỚ
Bộ nhớ có thể được mở rộng để tăng chiều dài từ dữ liệu (tăng số
lượng đường dữ liệu) hoặc có thể mở rộng để tăng dung lượng từ dữ liệu
(tăng số lượng đường địa chỉ).
̶ Biết cách mở rộng chiều dài từ dữ liệu.
̶ Biết cách mở rộng dung lượng bộ nhớ.
1. Mở rộng từ dữ liệu
Mở rộng chiều dài từ dữ liệu của bộ nhớ là tăng thêm số lượng đường
dữ liệu. Ví dụ sử dụng hai bộ nhớ có từ dữ liệu 4 bit ghép với nhau để được
từ dữ liệu 8 bit như hình 12-29.
Bộ nhớ sau khi ghép cũng có 16 đường địa chỉ - có nghĩa là bus địa
chỉ nối song song với nhau, bus điều khiển cũng nối song song, bus dữ liệu
là độc lập. Khi truy xuất 1 ô nhớ thì cả hai bộ nhớ đều bị truy xuất xuất ra
dữ liệu 8 bit cùng một lúc, mỗi bộ nhớ xuất 4 bit.
Dung lượng của mỗi bộ nhớ là 65536×4 bit, dung lượng bộ nhớ sau
khi ghép là 65536×8 bit.
385
Hình 12-39: Mở rộng bộ nhớ.

Ví dụ 12-2: Cho bộ nhớ ROM có dung lượng 64×4 bit như hình 12-
40, hãy ghép hai bộ nhớ để được bộ nhớ có dung lượng 64×8 bit.
Giải
Hình 12-40: Bộ nhớ ROM có dung lượng 64×4 bit.

Khi ghép, ta kết nối các đường địa chỉ song song với nhau, các đường
điều khiển do có mức tích cực giống nhau nên ghép song song hoặc nối
chung với nhau, các đường dữ liệu thì độc lập nhau. Kết quả sau khi ghép
như hình 12-41.
386
Hình 12-41: Bộ nhớ sau khi ghép có dung lượng 64×8 bit.
Ví dụ 12-3: Cho bộ nhớ có dung lượng 64×4 bit như hình 12-40, hãy
ghép bốn bộ nhớ để được bộ nhớ có dung lượng 64×16 bit.
Giải
Cách ghép mở rộng từ dữ liệu rất đơn giản, thực hiện tương tự giống
ví dụ trên. Kết quả sau khi ghép như hình 12-42.
Hình 12-42: Bộ nhớ sau khi ghép có dung lượng 64×16 bit.
2. Mở rộng từ dung lượng bộ nhớ

Khi mở rộng dung lượng bộ nhớ thì sẽ làm tăng số lượng đường địa
chỉ. Hình 12-43 minh họa ghép nối hai bộ nhớ có dung lượng 1Mbyte thành
bộ nhớ có dung lượng 2Mbyte.
387
Ví dụ 12-4: Cho bộ nhớ SRAM có dung lượng 512k×4bit, hãy ghép

hai bộ nhớ để được bộ nhớ có dung lượng 1M×4 bit.
Giải
Bộ nhớ 512k×4bit có 18 đường địa chỉ từ A0 đến A18, khi ghép thành
bộ nhớ có dung lượng 1M×4bit sẽ có 20 đường địa chỉ từ A0 đến A19, đường
địa chỉ A19 có hai trạng thái „1‟ và „0‟ dùng để điều khiển cho phép/không
cho phép hai bộ nhớ hoạt động.
Khi A19 = „0‟ thì cho phép bộ nhớ RAM 1, không cho phép bộ nhớ
RAM 2.
Ngược lại khi A19 = „1‟ thì không cho phép bộ nhớ RAM 1, cho phép
bộ nhớ RAM 2.
Kết quả sau khi ghép như hình 12-44.
Hình 12-43: Bộ nhớ trước và sau khi mở rộng dung lượng.
Hình 12-44: Bộ nhớ sau khi ghép có dung lượng 1M×4 bit.
388
VI. BÀI TẬP

Câu 12-1: Một bộ nhớ có 1024 ô nhớ và mỗi ô nhớ lưu dữ liệu 8 bit thì
dung lượng tính theo bit:
(a) 1024 (b) 8192 (c) 8 (d) 4096
Câu 12-2: Một từ dữ liệu 32 bit tương ứng với:
(a) 2 byte (b) 3 byte (c) 4 byte (d) 5 byte
Câu 12-3: Dữ liệu lưu trữ trong bộ nhớ SRAM được thực hiện ở:
(a) Quá trình đọc (b) Quá trình cho phép
(b)(c) Quá trình ghi (d) Quá trình địa chỉ
Câu 12-4: Dữ liệu lưu trong bộ nhớ SRAM sẽ mất đi:
(a) Khi mất điện (b) Khi đọc
(c) Ghi dữ liệu mới (d) Câu (b) và (c)
Câu 12-5: ROM là bộ nhớ:
(a) Không bay hơi (b) Bay hơi (c) Đọc/ghi (d) Chỉ ghi
Câu 12-6: Một bộ nhớ có 256 ô nhớ thì số lượng đường địa chỉ là:
(b) 256 (b) 16 (c) 8 (d) 4
Câu 12-7: Một bộ nhớ tổ chức theo byte thì số lượng đường dữ liệu là:
(c) 256 (b) 16 (c) 8 (d) 4
Câu 12-8: Tế bào lưu trữ trong bộ nhớ SRAM là:
(d) 1 flip flop (b) 1 tụ điện
(e) (c) 1 cầu chì (d) 1 vùng từ trường
Câu 12-9: Bộ nhớ DRAM phải có:
(a) Chu kỳ làm tươi (b) Chu kỳ thay thế
(c) Chu kỳ cho phép (d) Chu kỳ lập trình
Câu 12-10: Bộ nhớ Flash là:
(a) Bộ nhớ đọc/ghi (b) Bộ nhớ không bay hơi
(c) Bộ nhớ bay hơi (d) Câu (a) và (b)
Câu 12-11: Chức năng của các đường địa chỉ của bộ nhớ là:
389
(a) Tải dữ liệu (b) Cho phép đọc

(c) Cho phép ghi (d) Tải địa chỉ
Câu 12-12: Chức năng của các đường dữ liệu của bộ nhớ là:
(a) Tải dữ liệu (b) Cho phép đọc
(c) Cho phép ghi (d) Tải địa chỉ
Câu 12-13: Đối với bộ nhớ thì các đường địa chỉ thuộc dạng:
(a) Tín hiệu vào/ra (b) Tín hiệu ra
(c) Tín hiệu vào (d) Không có hướng
Câu 12-14: Đối với bộ nhớ SRAM thì các đường dữ liệu thuộc dạng:
(a) Tín hiệu vào/ra (b) Tín hiệu ra
(c) Tín hiệu vào (d) Không có hướng
Câu 12-15: Đối với bộ nhớ thì các đường dữ liệu có:
(a) Hai trạng thái 0 và 1 (b) Một trạng thái 0
(c) Một trạng thái 1 (d) Ba trạng thái
Câu 12-16: Khi không cho phép bộ nhớ thì các đường dữ liệu ở trạng thái:
(a) Mức logic 1 (b) Mức logic 0
(c) Tổng trở cao (d) Tổng trở thấp
Câu 12-17: Dữ liệu ô nhớ bit của bộ nhớ EPROM sau khi xóa thì:
(a) Ở mức logic 1 (b) Ở mức logic 0
(c) Không thay đổi (d) Không xác định
2. BÀI TẬP
Bài tập 12-1: Cho bộ nhớ ROM như hình 12-45, hãy lập bảng chỉ cho biết
địa chỉ ngõ vào và dữ liệu ngõ ra, cho ô nhớ đậm lưu mức
logic „0‟, ô trắng lưu mức logic „1‟.
Bài tập 12-2: Cho bộ nhớ ROM như hình 12-46, hãy lập bảng chỉ cho biết
địa chỉ ngõ vào và dữ liệu ngõ ra, cho ô nhớ đậm lưu mức
logic „0‟, ô trắng lưu mức logic „1‟.
Bài tập 12-3: Hãy thiết kế bộ nhớ có chức năng chuyển đổi số BCD sang
mã quá 3.
390
Bài tập 12-4: Hãy thiết kế bộ nhớ có chức năng chuyển đổi số BCD sang
mã 7 đoạn cho led anode chung.
Bài tập 12-5: Giả sử ma trận bộ nhớ PROM như hình 12-47 được lập trình
bằng cách đốt cầu chì để tạo mức logic „0‟, hãy cho biết các
cầu chì nào sẽ được đốt để lập trình tạo ra hàm X 3 trong đó X
là ngõ vào có giá trị từ 0 đến 7.
391

Bài tập 12-6: Sử dụng bộ nhớ SRAM có dung lượng 16K×4 để xây dựng
bộ nhớ có dung lượng 32K×8. Mỗi bộ nhớ đều có hai tín hiệu
cho phép E0 và E1 tích cực mức thấp.
Bài tập 12-7: Sử dụng bộ nhớ SRAM có dung lượng 64K×1 để xây dựng
bộ nhớ có dung lượng 256K×4. Mỗi bộ nhớ đều có hai tín
hiệu cho phép E0 và E1 tích cực mức thấp.
392
393
394
GIÁO TRÌNH KỸ THUẬT SỐ CHƯƠNG 13
CHƯƠNG 13
MẠCH CHUYỂN ĐỔI SỐ SANG TƯƠNG TỰ
DAC – DIGITAL TO ANALOG CONVERTION
Vref
b3 R I3 RF
b2 2R I2
b1 4R I1 Ia
b0 8R I0
Va
 GIỚI THIỆU
 MẠCH CHUYỂN ĐỔI TÍN HIỆU SỐ SANG TƢƠNG TỰ
 Khảo sát mạch DAC có trị số điện trở khác nhau:
 Khảo sát mạch DAC có trị số điện trở R/2R:
 Khảo sát vi mạch DAC MC1408:
 Ứng dụng DAC MC1408 làm mạch tạo xung răng cưa:
 Hoạt động DAC MC1408 ở vùng điện áp lưỡng cực (âm và dương)
 Các thông số hoạt động của DAC:
 BÀI TẬP
Va
Xung clock
0 256 512 768
395
CHƯƠNG 13 GIÁO TRÌNH KỸ THUẬT SỐ
I. GIỚI THIỆU
Như đã đề cập ở chương 1 khi giới thiệu về hệ thống số, mạch điện số
chỉ xử lý số nhị phân có hai trạng thái logic 0 và 1, trong khi đó có rất nhiều
đại lượng vật lý là tín hiệu dạng tương tự ví dụ như nhiệt độ, áp suất, độ ẩm,
… âm thanh bài hát, tiếng đàn của các ca sỹ.
Trong phần này giới thiệu nguyên lý hoạt động của các bộ chuyển đổi
tín hiệu tương tự thành tín hiệu số và chuyển tín hiệu số thành tương tự để
các mạch điện tử số có thể xử lý các tín hiệu tương tự.
II. MẠCH CHUYỂN ĐỔI TÍN HIỆU SỐ SANG TÍN HIỆU TƢƠNG
TỰ - DAC
Mạch chuyển đổi tín hiệu số thành tín hiệu tương tự có sơ đồ khối
tổng quát như hình 13-1.
Có n đƣờng tín hiệu số
Tín hiệu tƣơng tự

D0
D1
D2
D3 VA
Dn-1
Vref+
Vref-
Hình 13-1: Sơ đồ khối mạch DAC.

Các ngõ vào số kết nối với các linh kiện số, số bit DAC tương ứng với
số đường tín hiệu số, DAC có một ngõ ra duy nhất là tín hiệu điện áp hoặc
dòng điện tương tự tuyến tính với dữ liệu đưa đến ngõ vào qua hệ số chuyển
đổi. Các nguồn điện áp Vref+ và Vref- có chức năng thiết lập tạo hệ số
chuyển đổi.
1. Khảo sát mạch DAC có trị số điện trở khác nhau

Sơ đồ khối DAC 4 bit như hình 13-2:
396
Vref
b3 R I3 RF
b2 2R I2
b1 4R I1 Ia
b0 8R I0
Va
Hình 13-2: Sơ đồ mạch DAC.

Dữ liệu số có chức năng khi bằng 1 thì chuyển mạch ngõ vào lên
nguồn Vref, khi bằng 0 thì chuyển mạch ngõ vào xuống mass.
Sơ đồ mạch DAC ở trên chính là mạch khuếch đại cộng đảo có bốn tín
hiệu vào.
Ta có các dòng điện:
b3 b2 b b
I3  VREF ; I 2  VREF ; I1  1 VREF ; I 0  0 VREF
R 2R 4R 8R
Dòng Ia:
b3 b b b b b b b  V
Ia  VREF  2 VREF  1 VREF  0 VREF   3  2  1  0   REF
R 2R 4R 8R 1 2 4 8 R
Hay
I a  b3  8  b2  4  b1  2  b0  1  b3b2b1b0  REF
VREF V
8R 8R
Va   I a  RF  b3b2b1b0 
RF
Điện áp ra: VREF
8R
Nếu cho: RF  R
Va   I a  RF  b3b2b1b0 
VREF
Thì:
8
R
Nếu cho: RF 
2
397
Va   I a  RF  b3b2b1b0 
VREF
Thì:
16
Giảm giá trị RF để giảm điện áp ra.
Ví dụ 13-1: Hãy tính giá trị điện áp ra của mạch DAC tương ứng với
các số nhị phân: b3b2b1b0  là 0000, 1000, 1111 với nguồn Vref  5V , cho
R
RF  .
2
Giải
Với b3b2b1b0   0000B  0 thì Va  0V
Với b3b2b1b0   1000B  8 thì Va  8 

5V
 2,5V
16
Với b3b2b1b0   1111B  15 thì Va  15 

5V
 4,69V
16
2. Khảo sát mạch DAC có trị số điện trở R/2R:

DAC có giá điện trở khác nhau ít được sử dụng trong thực tế. Lý do
khi tăng số bit DAC thì giá trị điện trở thay đổi rất lớn giữa bit LSB và
MSB. Lý do thứ hai là khó chế tạo điện trở có giá trị chính xác.
Loại DAC thứ hai được sử dụng phổ biến là DAC bậc thang R/2R có
cấu trúc như hình 13-3.
Vref
b0 b1 b2 b3 RF
2R 2R 2R 2R
Ia
2R A R B R C R
Va
Hình 13-3: Sơ đồ mạch DAC R/2R.

Dữ liệu số có chức năng khi bằng 1 thì chuyển mạch ngõ vào lên
nguồn Vref, khi bằng 0 thì chuyển mạch ngõ vào xuống mass.
398
Để tìm phương trình điện áp ra ta có thể sử dụng phương pháp xếp

chồng đáp ứng:
Cho b3b2b1b0   0001 thì mạch điện được vẽ lại như hình 13-4(a).
Dùng biến đổi Thevenin ta có các mạch tương đương như hình 13-
4(b), (c), (d), (e)
RF
2R
A B C Ia
2R R R R
Vref 2R 2R 2R Va
Hình 13-4(a).
RF
2R
A B C Ia
Vref R R R R
2 2R 2R Va
Hình 13-4(b)
RF
2R
B C Ia
Vref 2R R R
2 2R 2R Va
Hình 13-4(c)
399
RF
2R
B C Ia
Vref R R R
4 2R Va
Hình 13-4(d)
RF
2R
C Ia
Vref R R
8 Va
Hình 13-4(e)
Từ sơ đồ mạch 13-4(e) thì phương trình điện áp ra là:
Va (b0  1)  b0 
RF VREF

2R 8
 Cho b3b2b1b0   0010 thì mạch điện cũng được thực hiện tương tự.
Va (b1  1)  b1 
RF VREF
Kết quả: 
2R 4
 Cho b3b2b1b0   0100 thì mạch điện cũng được thực hiện tương tự.
Va (b2  1)  b2 
RF VREF
Kết quả: 
2R 2
 Cho b3b2b1b0   1000 thì:
Va (b3  1)  b3 
RF
Kết quả:  VREF
2R
Cộng tất cả các đáp ứng, tiến hành đơn giản thì điện áp ra là
400
Va  b3b2b1b0 
RF
VREF
16 R
Nếu cho RF  R
Va  b3b2b1b0   b3b2b1b0  REF

VREF V
Thì
16 24
Tổng quát với DAC n bit thì phương trình điện áp ra:
Va  bn1...b2b1b0 
VREF b ...b b b 
  n1 n2 1 0  VREF
n
2 2
Hệ số chuyển đổi DAC là lượng điện áp tương tự ở ngõ ra thay đổi
khi giá trị số ở ngõ vào thay đổi 1 đơn vị. Một cách đơn giản trong phương
trình điện áp ra ta cho số nhị phân có giá trị là 1 thì đó chính là hệ số chuyển
đổi – còn gọi là hệ số bước nhảy (step size).
1
SS    VREF
2n
Hệ số toàn giai (Full Scale - FS) là điện áp tương tự ở ngõ ra
lớn nhất tương ứng với số nhị phân lớn nhất.
Ví dụ 13-2: Một DAC 4 bit loại R/2R, hãy tính giá trị điện áp ra của
mạch DAC tương ứng với các số nhị phân: b3b2b1b0  là 0000B, 1000B,
0100B, 1100B với nguồn Vref  10V , cho RF  R . Tính giá trị SS, FS.
Giải
Với b3b2b1b0   0000B  0 thì Va  0V
Với b3b2b1b0   1000B  8 thì

8 1
Va    VREF    VREF  5V
16 2
Với b3b2b1b0   0100B  4 thì
4 1
Va    VREF    VREF  2,5V
16 4
Với b3b2b1b0   1100B  12 thì
12 3
Va    VREF    VREF  7,5V
16 4
401
1 1
Hệ số SS SS   4
 VREF    10V  0.625V
2 16
1111B 15
Hệ số FS FS   4
 VREF    10V  9.375V
2 16
Ví dụ 13-3: Một DAC 8 bit loại R/2R, hãy tính giá trị điện áp ra của
mạch DAC tương ứng với các số nhị phân: b7b6b5b4b3b2b1b0  là 00000000b,
10000000b, 01000000b, 11000000b với nguồn Vref  10V , cho RF  R . So
sánh kết quả điện áp ra với ví dụ 2. Tính giá trị SS, FS.
Giải
Với DAC 8 bit thì phương trình điện áp ra:
Va  b7b6b5b4b3b2b1b0   b7b6b5b4b3b2b1b0  REF

VREF V
8
2 256
Khi b7b6b5b4b3b2b1b0   00000000B  0 thì Va  0V
Khi b7b6b5b4b3b2b1b0   10000000B  128 thì:

128 1
Va    VREF    VREF  5V
256 2
Với b7b6b5b4b3b2b1b0   01000000B  64 thì
64 1
Va    VREF    VREF  2,5V
256 4
Với b7b6b5b4b3b2b1b0   11000000B  192 thì
192 3
Va    VREF    VREF  7,5V
256 4
1 1
Hệ số SS: SS   8
 VREF   10V  0.0390625V
2 256
11111111B 255
Hệ số FS: FS   8
 VREF    10V  9.960V
2 256
3. Khảo sát vi mạch DAC MC1408

Một vi mạch DAC 8 bit loại R/2R có tên là MC1408 – xem datasheet
để có đầy đủ thông tin.
402
Sơ đồ chân và sơ đồ khối như hình 13-5.
Hình 13-5: Sơ đồ chân và khối của IC DAC MC1408.

Bảng 13-1: Bảng liệt chức năng các chân của IC MC1408:
Chân số Tên chân Chức năng
1 NC NO CONNECT
2 GND Nối mass
3 VEE Nối nguồn cung cấp âm
4 Io Dòng ra
5 A1 Bit dữ liệu số – (b7) MSB
6 A2 Bit dữ liệu số – (b6)
12 A8 Bit dữ liệu số – (b0) LSB
13 Vcc Nguồn cung cấp dương
14 VREF+ Nguồn tạo điện áp chuẩn dương
15 VREF- Nguồn tạo điện áp chuẩn âm
403
16 COMPEN Compensator capacitor pin – chân bù tụ điện

Mạch điện kết nối khi sử dụng IC DAC MC1408 như hình 13-6.
Hình 13-6: Sơ đồ mạch ứng dụng của IC DAC MC1408.

Theo datasheet của IC thì dòng điện chuẩn chuyển đổi được tính như sau
VREF 
I REF 
R14
Dòng điện ngõ ra tương tự ứng với số nhị phân 8 bit:
I O  I REF 
b7b6b5b4b3b2b1b0   b7b6b5b4b3b2b1b0   VREF 
256 256 R14
Điện áp ra chính là điện áp trên điện trở RL:
Va  VRL  I O R L
Trong thực tế thường dùng thêm op-amp làm mạch khuếch đại đệm
như hình 13-7.
Tính toán phương trình điện áp tương tự ngõ ra của mạch:
Theo trên ta có:
404
I O  I REF 
b7b6b5b4b3b2b1b0   b7b6b5b4b3b2b1b0   VREF 
256 256 R14
Điện áp ra:
Va  I O R F 
b7b6b5b4b3b2b1b0   RF V
REF 
256 R14
Chú ý: giá trị điện trở: R14  R14 A  R14B và RF  RFA  RFB
Hình 13-7: Sơ đồ mạch IC DAC MC1408 dùng op-amp biến đổi dòng thành áp.
4. Ứng dụng DAC MC1408 làm mạch tạo xung răng cƣa
Để tạo xung răng cưa thì mạch điện có dạng như hình 13-8.
405
Hình 13-8: Mạch tạo xung tam giác dùng DAC.

Trong sơ đồ mạch này, mạch đếm 8 bit có chức năng đếm xung đồng
hồ tạo ra số nhị phân 8 bit thay đổi từ 00000000B đến 11111111B qua mạch
DAC làm điện áp ra thay đổi từ 0 đến FS rồi lặp lại. Dạng sóng răng cưa
như hình 13-9. Nhìn dạng sóng là răng cưa nhưng tín hiệu nhảy cấp chứ
không tuyến tính liên tục.
Va
Xung clock
0 256 512 768
Hình 13-9: Mạch tạo xung tam giác dùng DAC.
406
5. Hoạt động DAC MC1408 ở vùng điện áp lƣỡng cực (âm và

dƣơng)
Mạch điện chuyển đổi ở trên cùng với các phương trình làm điện áp ra
chỉ có 1 cực tính là điện áp ra luôn âm. Mạch điện sau đây sẽ làm điện áp ra
thay đổi lưỡng cực như hình 13-10. Về cơ bản thì mạch chỉ thêm điện trở
R4 nối nguồn 5V với ngõ vào nguồn dòng IO tạo thêm dòng IS.
VREF
10kΩ 18kΩ
R14A R4
22kΩ 10kΩ RFB RFA
R14B IS IF +12V
5kΩ IO Va
VREF+ IO -12V
1kΩ
VREF-
MSB
MC1408 R15
Range
Digital inputs
GND
Comp
10kΩ 18kΩ
LSB
RFB RFA
VCC VEE 10kΩ IS IF +12V
R4 Va
0.1µF VREF IO
75pF
-12V
+5V -12V
Hình 13-10: Mạch DAC hoạt động tạo điện áp ra lưỡng cực.
Ta có phương trình dòng điện: I F  Io  I S
VREF 
Dòng IS có giá trị: IS 
R4
Dòng điện ngõ ra tương tự ứng với số nhị phân 8 bit:
I O  I REF 
b7b6b5b4b3b2b1b0   VREF   b7b6b5b4b3b2b1b0 
256 R14 256
Khi đó phương trình điện áp ra:
Va  ( I O  I S ) R F 
b7b6b5b4b3b2b1b0   RF  VREF  
RF
VREF 
256 R14 R4
407
Lý luận các giá trị của dòng điện Io:

 Trường hợp 1:
Khi I O  0 tương ứng với giá trị b7b6b5b4b3b2b1b0   00000000b  0
khi đó điện áp ra có giá trị cực tiểu:
RF
Va  ( I O  I S ) R F   I S R F   VREF 
R4
Khi 0  I O  I S thì thành phần ( I O  I S ) sẽ âm nên điện áp ra có giá trị âm.
Khi I O  I S thì thành phần ( I O  I S )  0 nên điện áp ra bằng 0.
Va  ( I O  I S ) R F  0
Dữ liệu số cho trường hợp này là bất kỳ tùy thuộc vào giá trị của R 14.
Để thiết lập giá trị 0 là nữa giai đo thì giá trị số ngõ vào là 10000000b và lựa
chọn R14 để điện áp ra bằng 0.
Khi I O  I S thì thành phần ( I O  I S ) có giá trị dương nên điện áp ra
dương, điện áp ra dương lớn nhất tương ứng với giá trị nhị phân
b7b6b5b4b3b2b1b0   11111111b  255 .
Biên độ điện áp dương lớn nhất trong trường hợp đặc biệt của mạch
điện này sẽ nhỏ hơn biên độ cực đại của điện áp âm 2LSB và 2R14  R4 .
255 RF R 255 RF R
Va    VREF   F VREF     VREF   F VREF 
256 R14 R4 256 R4 R4
2
255 RF R 127 RF
  VREF   F VREF    VREF 
128 R14 R14 128 R14
Tóm tắt:
Mã nhị phân Mã nhị Điện áp ra
phân
Dãy số nhị phân tạo điện áp âm 00000000b Điện áp ra cực đại âm
408
…
01111111b Điện áp ra âm
10000000b 0V
Dãy số nhị phân tạo điện áp 10000001b Điện áp ra dương
dương
…
11111111b Điện áp ra cực đại
dương
Ví dụ 13-4: Hãy tính toán giá trị của R14 và RF để điện áp tín hiệu ra
của mạch DAC lưỡng cực như hình 13-10 nằm trong khoảng điện áp từ -
12V đến (+12V – 2LSB). Xác định giới hạn điện áp ra. Cho Vref=+5V.
Giải:
Ta tính giá trị điện trở R14 khi điện áp ra bằng 0V tương ứng với giá
trị nhị phân là b7b6b5b4b3b2b1b0   10000000b  128
Thế vào phương trình điện áp ra, ta có
128 RF R
Va    VREF   F VREF   0
256 R14 R4
RF R
Hay:  VREF   F VREF 
2 R14 R4
Hay 2R14  R4
Chọn R4  10k thì R14  5k
Để điện áp ra âm bằng -12V thì giá trị số bằng 0 hay
b7b6b5b4b3b2b1b0   00000000b  0
Khi đó điện áp ra chỉ còn giá trị âm:
RF
Va  0  VREF   12V
R4
12V 12V
Suy ra: RF  R4  10k  24k
VREF 5V
Xác định giới hạn điện áp ra:
409
Cho b7b6b5b4b3b2b1b0   00000000b  0 thì:
RF
Va  0  VREF   12V
R4
Cho b7b6b5b4b3b2b1b0   11111111b  255 thì:
 255 1  255 1 
Va     RFVREF     24k  5v  11,906V
 256 R14 R4   256  5k 10k 
6. Các thông số hoạt động của DAC

Ngõ ra DAC chỉ là điện áp tương tự có biên độ tăng khi dữ liệu số nhị
phân ở ngõ vào tăng. Hình 13-11 cho biết h ai trường hợp điện áp ra tuyến
tính và không tuyến tính.
Hình 13-11: Mạch DAC điện áp ra tuyến tính và không tuyến tính.
Hình bên trái thì điện áp ra tuyến tính như hình bên phải thì không
tuyến tính nguyên nhân có thể do 1 bit số nào đó không kết nối với DAC.
Độ chính xác tuyệt đối: được thực hiện bằng cách đo điện áp ngõ ra
DAC tương ứng với giá trị mong muốn.
Độ chính xác tương đối: thường được dùng nhiều hơn chính xác
tuyệt đối – là giá trị điện áp chênh lệch so với điện áp ra lý tưởng cùng với
một phân số của điện áp toàn giai. DAC MC1408 có độ chính xác tương đối
1
là  LSB  0.195% của điện áp toàn giai.
2
410
Thời gian thiết lập: thời gian cần thiết cho các ngõ ra chuyển mạch và
ổn định. DAC MC1408 có thời gian ổn định cần thiết cho 8 bit là 300ns, khi
đó tần số chuyển mạch là 1/300ns =3.33Mhz.
Lỗi độ lợi (Gian error): GE thường bị ảnh hưởng tại giá trị cuối cùng
của điện áp ra. Nếu độ lợi của DAC quá lớn thì điện áp ra rơi vào bảo hòa
trước khi số nhị phân đạt giá trị cực đại. Hình 13-12 trình bày ảnh hưởng
của lỗi độ lợi của DAC 3 bit. Điện áp ra cao nhất tương ứng với hai giá trị
số là 110B và 111B.
Hình 13-12: Lỗi độ lợi.

Lỗi tuyến tính (Linearity error): lỗi này xuất hiện khi điện áp tương
tự ngõ ra không tăng tuyến tính với mã nhị phân ở ngõ vào đang tăng. Hình
13-13 sẽ mô tả lỗi này.
Lỗi lệch điện áp (Offset Error - OE): lỗi này xảy ra khi tất cả các dữ
liệu số ngõ vào bằng 0 nhưng điện áp ra của DAC không bằng 0 (trường
hợp điện áp ra dương). Hình 13-14 sẽ mô tả lỗi này.
411
Hình 13-13: Lỗi tuyến tính.
Hình 13-14: Lỗi lệch điện áp ra.
412
Ví dụ 13-5: Một DAC 8 bit có dãy điện áp ra từ 0 đến (+8V – 1LSB).

Giá trị hex ngõ vào là x.
a. Hãy tính giá trị của 1 LSB
b. Giả sử DAC là lý tưởng, hãy tính điện áp ra ứng với số hex là C0H
c. Nếu DAC có dữ liệu số hex vào là x= 00h và điện áp ra là 0.008V,
hãy tính lỗi điện áp lệch (OE) của DAC theo LSB và phần trăm của điện áp
toàn giai FS. Giả sử không có lỗi nào khác.
d. Nếu dữ liệu số x = FFh và điện áp ra là 7.98V, hãy tính lỗi độ lợi
của DAC theo LSB và phần trăm của điện áp toàn giai FS. Giả sử không có
lỗi nào khác.
Giải:
FS 8V
a. 1LSB    31.25mV
2n 256
b. x  C9H  192
x 3
Điện áp ra: Va   8V  6V tương đương Va  FS  6V
256 4
c. Khi x = 00H thì Va  0V nhưng thực tế điện áp ra là
Va  8mV nên sai số là:
8mV 8mV
OE[ LSB]    0.256 LSB
LSB 31.25mV
8mV 8mV
OE[%FS ]   100% FS   100%  0.1% FS
FS 8V
255
d. Khi x = FFH thì Va  8V  7.969V nhưng thực tế điện áp ra
256
là Va  7.98V nên điện áp do lỗi độ lợi là GE  7.98V  7.969V  11.25mV
11.25mV 11.25mV
tính GE[ LSB]    0.36 LSB
LSB 31.25mV
11.25mV 11.25mV
GE[%FS ]  100% FS  100%  0.14% FS
FS 8V
413
III. BÀI TẬP

Bài tập 13-1. Hãy vẽ mạch tương đương ứng với trường
hợp b3b2b1b0   0100 .
Bài tập 13-2. Hãy vẽ mạch tương đương ứng với trường
hợp b3b2b1b0   0010 .
Bài tập 13-3. Cho mạch điện như hình 13-6 với các thay đổi như sau:
Cho R14 = R15 =5.6K, RL = 3.3, Vref+ = 8V, ngõ vào Vref-
nối mass (0V).
Hãy tính hệ số SS, FS và điện áp ra trong các trường hợp sau:
b7b6b5b4b3b2b1b0  bằng 00000000b, 00000001b, 10000000b,
10100000b và 11111111b.
Bài tập 13-4: Hãy vẽ mạch DAC R/2R 6 bit. Hãy tính giá trị điện áp ra
trong các trường hợp sau:
b7b6b5b4b3b2b1b0  bằng 000010b, 001100b, 101010b.
Bài tập 13-5: Hãy vẽ mạch DAC R/2R 7 bit. Hãy tính giá trị điện áp ra
trong các trường hợp sau:
b7b6b5b4b3b2b1b0  bằng 1000010b, 1001100b, 1011010b.
414
CHƯƠNG 14
MẠCH CHUYỂN ĐỔI TƯƠNG TỰ SANG SỐ
 GIỚI THIỆU
 MẠCH CHUYỂN ĐỔI TÍN HIỆU SANG SỐ
 ADC bậc thang – (stairstep ramp ADC)
 ADC sấp xỉ liên tiếp – (Successive approximation ADC)
 ADC hai độ dốc – (Dual Slop ADC)
 ADC Flash
 BÀI TẬP
415
I. GIỚI THIỆU
Như đã đề cập ở chương 1 khi giới thiệu về hệ thống số, mạch điện số
chỉ xử lý số nhị phân có hai trạng thái logic 0 và 1, trong khi đó có rất nhiều
đại lượng vật lý là tín hiệu dạng tương tự ví dụ như nhiệt độ, áp suất, độ ẩm,
… âm thanh bài hát, tiếng đàn của các ca sỹ.
Các đại lượng vật lý có thể đo bằng nhiều cách ví dụ như nhiệt độ có
thể đo đơn giản bằng nhiệt kế. Nhiệt kế dùng để đo nhiệt độ môi trường, đo
nhiệt độ cơ thể người, trong các hệ thống điều khiển thì không thể đo bằng
nhiệt kế, ví dụ trong các dây chuyền sản xuất thì nhiệt độ là một đại lượng
cần điều khiển như máy đóng gói bao bì bằng nhựa, các thiết bị cơ khí ép
nhựa được cung cấp nguồn năng lượng từ điện tạo ra nhiệt để ép nhựa chảy
và dính lại, nhưng nhiệt độ phụ thuộc vào thời tiết và môi trường, phụ thuộc
vào thời gian ngày và đêm, phụ thuộc vào nguồn năng lượng cung cấp
không ổn định dẫn đến nhiệt độ thay đổi có thể làm hỏng sản phẩm.
Khi nhiệt độ môi trường giảm, nguồn năng lượng giảm làm cho nhiệt
độ của các thanh ép không đủ làm chảy nhựa, khi nhiệt độ môi trường tăng,
điện áp lưới điện tăng làm nhiệt độ tăng dẫn đến nhựa chảy làm hỏng bao bì.
Do đó cần phải ổn định nhiệt độ bất chấp sự thay đổi của các đại lượng khác.
Để ổn định nhiệt độ, cần phải đo và so sánh rồi điều khiển các nguồn
cung cấp năng lượng sao cho nhiệt độ luôn ổn định trong tầm nhiệt độ hoạt
động.
Nhiều hệ thống điều khiển còn có khả năng lưu trữ nhiệt độ theo các
mốc thời gian ví dụ như một container vận chuyển trái cây từ Việt Nam đến
Mỹ, trái cây cần phải giữ nhiệt ổn định, nếu vì hỏng hóc thiết bị làm lạnh sẽ
làm nhiệt độ lên cao rồi sao đó trở về nhiệt độ bình thường thì trái cây đó bị
hỏng, do đó cần phải đo và lưu trữ nhiệt độ liên tục trong ngày rồi kết
quả đo đó sẽ được kiểm tra để đánh giá sản phẩm - thiết bị đo này còn
gọi là hộp đen.
Các thiết bị đo đều là điện tử số và để đo được nhiệt độ và các đại
lượng vật lý nói chung cần phải có bộ chuyển đổi tín hiệu tương tự sang số
ADC và đó chính là nội dung của bài học này.
Mạch chuyển đổi tín hiệu tương tự thành tín hiệu số sẽ thực hiện quá
trình chuyển đổi điện áp tương tự ở ngõ vào thành tín hiệu nhị phân có giá
trị tương ứng với biên độ của tín hiệu tương tự. Hình 14-1 mô tả chức năng
cơ bản của ADC. Các khoảng thời gian mẫu là các đường đứt nét.
416
0 1 00 0 1 01 1 1 00 1 0 10
ADC
Hình 14-1: Chức năng của ADC.

Định lượng: quá trình chuyển đổi giá trị tín hiệu tương tự thành giá trị
số nhị phân gọi là quá trình định lượng. ADC càng nhiều bit thì quá trình
định lượng càng chính xác.
Để chứng minh thì chúng ta sẽ khảo sát quá trình chuyển đổi và tái tạo
lại tín hiệu tương tự từ 4 giá trị mẫu như hình 14-2.
Hình 14-2: Dạng sóng khi thực hiện chuyển đổi ADC.
Bảng 14-1: Kết quả của quá trình lấy mẫu:
Mẫu Giá trị số Giá trị nhị phân
1 1 00
2 2 01
3 3 10
4 3 10
5 2 01
6 2 01
7 2 01
8 3 10
417
9 4 11
10 4 11
11 4 11
12 4 11
13 3 10
Từ các giá trị mẫu ở bảng trên nếu đưa đến bộ chuyển đổi DAC thì
dạng sóng tái tạo lại như hình 14-3.
Hình 14-3: Dạng sóng sau khi tái tạo lại bằng DAC.
So sánh với dạng sóng gốc thì sai số khá lớn. Để giảm bớt sai số thì
tăng số bit của ADC, với dạng sóng trên khi dùng ADC 4 bit thì dạng sóng
lấy mẫu như hình 14-4.
Hình 14-4: Chuyển đổi tín hiệu tương tự sang số bằng ADC 4 bit.
418
Bảng 14-2: Kết quả của quá trình lấy mẫu:

Mẫu Giá trị số Giá trị nhị phân
1 2 0001
2 6 0101
3 9 1001
4 9 1001
5 6 0101
6 5 0100
7 7 0110
8 11 1010
9 15 1110
10 16 1111
11 16 1111
12 15 1110
13 11 1010
Nếu lấy các mẫu ở bảng trên đưa đến mạch chuyển đổi DAC để tái tạo
lại tín hiệu tương tự thì dạng sóng sau khi tái tạo như hình 14-5.
Hình 14-5: Tái tạo lại tín hiệu tương tự.

419
II. MẠCH CHUYỂN ĐỔI TÍN HIỆU TƯƠNG TỰ SANG TÍN HIỆU
SỐ - ADC
Có nhiều nguyên lý chuyển đổi tín hiệu tương tự sang tín hiệu số, ở
phần này sẽ trình bày các nguyên lý từ đơn giản đến phức tạp.
1. ADC bậc thang – (stairstep ramp ADC)

Sơ đồ khối ADC bậc thang như hình 14-6:
Hình 14-6: Sơ đồ khối mạch ADC bậc thang.

Nguyên lý chuyển đổi: khi bắt đầu chuyển đổi thì mạch điều khiển
ADC nâng xung START lên mức 1 có chức năng reset bộ đếm (counter) về 0
sau đó hạ xung START về 0 qua cổng NOT điều khiển cổng AND cho phép
xung clock vào mạch đếm nếu tín hiệu ngõ ra bộ so sánh op-amp bằng 1.
Khi bộ đếm bị reset, tất cả các ngõ ra số của bộ đếm bằng 0, qua mạch
DAC chuyển đổi thành tín hiệu tương tự Va cũng bằng 0V đưa đến ngõ vào
trừ của bộ so sánh op-amp.
Giả sử tín hiệu vào Vs có dạng sóng như trong hình 14-6 Vs > Va làm
ngõ ra bộ so sánh op-amp bằng 1, cổng AND được phép cho xung clock vào
bộ đếm làm tăng giá trị đếm, qua mạch DAC làm tăng giá trị theo dạng bậc
thang như trong hình.
420
Quá trình thực hiện cho đến khi giá trị điện áp Va > Vs thì ngõ ra bộ
so sánh về mức logic 0 sẽ khóa cổng AND không cho xung clock vào mạch
đếm – mạch đếm ngừng đếm – giá trị các ngõ ra của mạch đếm chính là dữ
liệu số tương ứng với biên độ điện áp tín hiệu tương tự Vs.
Mạch điều khiển phát hiện tín hiệu ngõ ra bộ so sánh xuống mức 0
cho biết quá trình chuyển đổi kết thúc.
Muốn chuyển đổi mẫu tiếp theo thì mạch điều khiển thực hiện lại từ
đầu như đã trình bày.
Dạng sóng chuyển đổi liên tục của tín hiệu như hình sau:
Hình 14-7: Dạng sóng chuyển đổi liên tục.

 Ưu điểm: của mạch chuyển đổi ADC bậc thang là mạch đơn giản.
 Khuyết điểm: tốc độ chuyển đổi chậm vì giá trị bộ đếm luôn đếm từ
giá trị 0 cho đến khi đạt Va>Vs. Muốn tăng tốc độ chuyển đổi thì tăng tần
số xung clock, thời gian chuyển đổi các mẫu không bằng nhau, giá trị Vs
càng lớn thì thời gian chuyển đổi càng lớn – xem hình 14-8. Thời gian
chuyển đổi lớn nhất bằng (2n – 1) chu kỳ xung clock. Chính vì tốc độ chậm
nên ADC này ít được sử dụng.
Hình 14-8: Thời gian chuyển đổi dài ngắn khác nhau.
421
2. ADC xấp xỉ liên tiếp – (Successive approximation ADC)

Một trong những ADC thường được sử dụng phổ biến là ADC xấp xỉ
liên tiếp với tần số chuyển đổi khá nhanh và thời gian chuyển đổi cho tất cả
các mẫu đều bằng nhau.
Sơ đồ khối ADC xấp xỉ liên tiếp như hình 14-9 gồm có một DAC, một
thanh ghi xấp xỉ liên tiếp SAR (Successive – Approximation register) và
một bộ so sánh (comparator).
 Hoạt động của ADC như sau:
Thanh ghi SAR sẽ cho bit MSB lên 1, các bit còn lại bằng 0, qua mạch
DAC tạo ra điện áp Vout để so sánh với điện áp của tín hiệu ngõ vào Vs.
̶ Nếu điện áp Vout > Vs thì ngõ ra bộ so sánh xuống mức 0 sẽ reset giá
trị của bit MSB về 0 – do giá trị này lớn.
̶ Nếu điện áp Vout < Vs thì ngõ ra bộ so sánh ở mức 1 sẽ giữ nguyên
giá trị bit MSB bằng 1 – giá trị này được chấp nhận.
Tiếp tục thanh ghi SAR sẽ làm bit kế MSB lên 1 và cứ thế cho đến bit
cuối cùng.
Hình 14-9: Sơ đồ khối mạch ADC xấp xỉ liên tiếp.
422
Để dễ hiểu chúng ta sẽ phân tích hoạt động của ADC sấp xỉ liên tiếp 4
bit thực hiện quá trình chuyển đổi như hình 14-10. Cho điện áp tín hiệu vào
Vs = 5.1V, DAC có hệ số chuyển đổi SS = 1V.
Bước 1: Xung CK thứ nhất: làm bit thứ ba của thanh ghi SAR có giá
trị thập phân 8 = 23 (MSB) lên mức 1 qua DAC sẽ tạo ra điện áp tương tự
Va = 8V lớn hơn Vs nên ngõ ra mạch so sánh xuống mức 0 sẽ xóa bit thứ 3
về 0 - xem hình a.
Bước 2: Xung CK thứ hai: làm bit thứ hai có giá trị thập phân 4 = 22
lên mức 1 qua DAC sẽ tạo ra điện áp tương tự Va = 4V nhỏ hơn Vs nên ngõ
ra mạch so sánh ở mức 1 – giữ nguyên giá trị của bit thứ hai - xem hình b.
Bước 3: Xung CK thứ ba: làm bit thứ nhất có giá trị thập phân 2 = 21
lên mức 1 qua DAC sẽ tạo ra điện áp tương tự Va = (4V + 2V) lớn hơn Vs
nên ngõ ra mạch so sánh ở mức 0 sẽ xóa bit thứ 1 về 0 – xem hình c.
Bước 4: Xung CK thứ tư: làm bit thứ 0 có giá trị thập phân 1 = 20 lên
mức 1 qua DAC sẽ tạo ra điện áp tương tự Va = (4V + 1V) bằng với điện áp
vào Vs nên ngõ ra mạch so sánh ở mức 1 – bit này giữ nguyên – xem hình d.
Kết quả quá trình chuyển đổi ta được số nhị phân tương ứng là 0101B = 5.
Hình 14-10: Các sơ đồ mạch ADC sấp xỉ liên tiếp thực hiện quá trình chuyển đổi.
423
ADC xấp xỉ liên tiếp 4 bit cần 4 xung clock để thực hiện quá trình
chuyển đổi, nếu ADC 8 bit thì cần 8 xung clock để thực hiện, tổng quát n bit
sẽ cần n xung chuyển đổi.
Có thể so sánh ADC bậc thang và ADC xấp xỉ liên tiếp cùng 8 bit,
cùng tần số xung clock thì thời gian chuyển đổi lớn nhất của ADC xấp xỉ
liên tiếp là 8 chu kỳ, còn ADC bậc thang có thời gian chuyển đổi lớn nhất
tương ứng với số nhị phân lớn nhất là 255 chu kỳ.
3. ADC hai độ dốc – (Dual Slop ADC)

ADC thường được sử dụng phổ biến trong các thiết bị đo điện áp hiển
thị số và các thiết bị đo lường là ADC hai độ dốc. Máy phát hàm dốc (là
mạch tích phân) được dùng để tạo đặc tính hai độ dốc. Sơ đồ khối ADC hai
độ dốc như hình 14-11. Ở ADC hai độ dốc không còn sử dụng mạch DAC
mà thay bằng mạch tích phân.
Hình 14-11: Sơ đồ khối mạch ADC hai độ dốc.

 Nguyên lý hoạt động:
t
1
RC 0
Ta có phương trình ngõ ra bộ tích phân: VO (t )   Vi (t )dt  VC (0)
424
Trong đó Vi (t ) là điện áp vào, VC (0) là điện áp ban đầu.

Nếu Vi (t ) là hằng số và cho VC (0) ban đầu bằng 0 thì phương trình
điện áp ra là
 V 
VO (t )   i t  tx0
 RC 
Là phương trình bậc nhất tuyến tính theo thời gian phụ thuộc vào thời
gian tồn tại của tín hiệu và nằm trong giới hạn của nguồn cung cấp cho op-amp.
Giả sử khi bắt đầu chuyển đổi thì bộ đếm counter bị reset và điện áp ra
mạch tích phân bằng 0. Giả sử điện áp tín hiệu vào cần chuyển đổi là điện
áp dương được đưa đến ngõ vào thông qua SW có điều khiển.
Do điện áp Vs = Vin là hằng số trong quá trình chuyển đổi nên tạo ra
dòng điện cũng là hằng số chạy qua R và cũng chính là dòng chạy qua tụ C.
Tụ được nạp điện tuyến tính vì dòng là hằng số – kết quả ta được đường đặc
tuyến âm (giảm) như hình trong hình 14-12(a). Trong quá trình này, ngõ ra
bộ so sánh A2 bằng 1 cho phép xung clock vào bộ đếm. Bộ đếm sẽ đếm đến
giá trị nào đó (tùy ý) sẽ tự động reset, đồng thời tác động đến mạch điều
khiển (control logic). Mạch điều khiển sẽ tác động đến SW chuyển mạch
ngõ vào bộ tích phân sang ngõ vào –Vref như hình trong hình 14-12(b).
Do điện áp ngõ vào bây giờ là hằng số âm và đã biết giá trị –Vref nên
điện áp ra của bộ tích phân cũng tuyến tính ta được đường đặc tính dương
(tăng) như hình trong hình 14-12(c).
Điện áp đã nạp được của tụ C bây giờ sẽ xả qua R về nguồn âm –Vref,
điện áp ra bộ tích phân tăng dần từ âm cho đến khi bằng 0 và bắt đầu sang
giá trị dương thì ngõ ra mạch so sánh A2 sẽ chuyển trạng thái từ 1 xuống 0
khóa cổng AND không cho phép xung clock vào mạch đếm, mạch đếm
ngừng đếm đồng thời tác động đến mạch điều khiển logic chốt dữ liệu của
bộ đếm – đó chính là kết quả chuyển đổi của điện áp ADC tương ứng với hệ
số chuyển đổi là số xung đếm được tỷ lệ với thời gian xả của tụ – thời gian
xả tuyến tính với biên độ điện áp tín hiệu vào đã nạp trước đó.
425
Hình 14-12: Quá trình chuyển đổi của mạch ADC 2 độ dốc.
Đường đặc tuyến quá trình nạp và xả của tụ C như hình 14-13(a) thời
gian nạp là cố định do giá trị của bộ đếm quyết định, thời gian xả tuyến tính
với điện áp đã nạp được. Hình 14-13(a) trình bày hai giá trị khác nhau của
Vin: Vin1 giá trị lớn nên thời gian xả dài, Vin2 giá trị nhỏ nên thời gian xả
426
ngắn, các khoảng thời gian xả này khác nhau làm giá trị đếm của bộ đếm
khác nhau tỉ lệ tuyến tính với điện áp vào.
V Tạ
vào o ra
n áp b ởi
i điệ đ iện
a bở áp
or -V
(a) Tạ erf
t
0
T1 T2
(cố định) (Tuyến tính với Vin)
V Vin1
Vin2
(b)
t
0
T1 T21
(cố định) T22
Hình 14-13: Đường đặc tuyến chuyển đổi của mạch ADC hai độ dốc.
Ví dụ 14-1: Một mạch ADC hai độ dốc có R = 1k và C = 1µF. Cho
xung clock có chu kỳ 1ms, thời gian T1 để tích điện là ba chu kỳ xung
clock, hãy tính điện áp nạp được, thời gian xả và số lượng xung clock tương
ứng với điện áp vào là Vin bằng 1V, 2V và 3V. Cho tỉ lệ xả 1V/1ms.
Giải:
 V 
Phương trình điện áp ra VO (t )   i t  tx0
 RC 
Thời hằng RC: RC  1k 1F  1ms
Thì phương trình điện áp ra VO (t )  Vi t tx0
Với Vin = 1V:
Điện áp nạp được: VO (t )   1t (3  0)  3V
Điện áp 3V này khi xả sẽ cho 3 xung qua.
427
Với Vin = 2V:

Với Vin = 3V:
4. ADC Flash
ADC Flash dùng các mạch so sánh điện áp tương tự với điện áp tham
chiếu, khi điện áp tín hiệu tương tự vượt quá điện áp tham chiếu thì ngõ ra
bộ so sánh lên mức 1, ngược lại thì bằng 0. Cấu trúc của ADC Flash như
hình 14-14.
Điện áp chuẩn cùng với mạng 8 điện trở tạo ra 7 cấp điện áp khác
nhau nhưng tỉ lệ với nhau đưa đến các ngõ vào trừ của op-amp. Điện áp vào
cần chuyển đổi thành số đều được đưa đến tất cả các ngõ vào cộng của op-
amp. Tất cả các op-amp đều thực hiện so sánh tạo mức logic 0 hoặc 1.
Các giá trị nhị phân được đưa qua mạch mã hóa ưu tiên để tạo thành
số nhị phân tương ứng.
Hình 14-14: Sơ đồ khối mạch ADC flash.

428
Để hiểu rõ nguyên lý so sánh và chuyển đổi hãy khảo sát bảng thông
số – kết quả so sánh và giá trị số sau khi mã hóa ưu tiên được trình bày
trong bảng sau:
Bảng 14-3:
Điện áp vào Kết quả ngõ ra của 7 bộ so sánh op-amp
MÃ HÓA
NHỊ
SS6 SS5 SS4 SS3 SS2 SS1 SS0
PHÂN
1 0 0 0 0 0 0 0 000
Vi  VREF
8
1 2 0 0 0 0 0 0 1 001
VREF  Vi  VREF
8 8
2 3 0 0 0 0 0 1 1 010
8 8
3 4 0 0 0 0 1 1 1 011
8 8
4 5 0 0 0 1 1 1 1 100
8 8
5 6 0 0 1 1 1 1 1 101
8 8
6 7 0 1 1 1 1 1 1 110
8 8
7 1 1 1 1 1 1 1 111
VREF  Vi
8
III. CÂU HỎI ÔN TẬP - BÀI TẬP

Câu 14-1: Lấy mẫu có ý nghĩa gì?
Câu 14-2: Tại sao phải lưu giá trị lấy mẫu?
Câu 14-3: Nếu tần số cao nhất của tín hiệu tương tự là 20kHz thì tần
số lay mẫu tối thiểu bằng bao nhiêu?
Câu 14-4: Định lượng có ý nghĩa gì?
Câu 14-5: Cái gì quyết định mức độ chính xác của quá trình định lượng?
429
430
GIÁO TRÌNH KỸ THUẬT SỐ TÀI LIỆU THAM KHẢO
TÀI LIỆU THAM KHẢO
1. Digital fundamentals 8e, Thomas L Floyd, 2003, - Pearson Education Inc

2. Introduction to Digital Electronics, John Crowe and Barrie Hayes -
Gill, Newnes
3. Introduction to Logic Design, Sajjan G. Shjiva, 1998, second edition,
Marcel Dekker.
4. Introduction to Digital Systems, John Crisp, Newnes
5. Digital Design with CPLD applications and VHDL
6. Digital Design principles and pratices, John F. Wakerly, 1999, pdf.
7. Digital systems principles and pratices, Ronald J. Tocci Neal S.
Widmer, Prentice Hall.
8. http://www.ralfzimmermann.de/ttl_ic/0e09.html
9. http://www.elion.ca/74LS_Pinout.html
10. http://embedded-lab.com/blog/?p=2086
11. http://www.play-hookey.com/digital/experiments/seven_seg_led.html
12. http://www.futurlec.com/LEDDisp.shtml
13. http://en.wikipedia.org/wiki/Seven-segment_display
14. http://www.datasheetcatalog.com/datasheets_pdf/7/4/L/S/74LS148.shtml
15. http://www.ee.surrey.ac.uk/Projects/Labview/multiplexer/index.html
16. http://www.datasheetcatalog.com/datasheets_pdf/S/N/7/4/SN74LS151
N.shtml
17. http://www.electronics-tutorials.ws/
18. http://www.mpdigest.com/issue/Articles/2008/Mar/Crystek/Default.asp
19. http://www.eleccircuit.com/crystal-oscillator-with-ic-digital-74hc04/
20. http://hyperphysics.phy-astr.gsu.edu/hbase/electronic/adc.html
21. http://www.allaboutcircuits.com/vol_4/chpt_13/6.html
22. http://www.hardwaresecrets.com/article/How-Analog-to-Digital-
Converter-ADC-Works/317/8
431
Giáo trình
KỸ THUẬT SỐ
ThS. Nguyễn Đình Phú – ThS. Nguyễn Trường Duy
NHÀ XUẤT BẢN ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH

Khu phố 6, Phường Linh Trung, Quận Thủ Đức, TPHCM
Số 3 Công trường Quốc tế, Quận 3, TP. HCM
ĐT: 38 239 172 - 38 239 170
Fax: 38 239 172
E-mail: vnuhp@vnuhcm.edu.vn

Chịu trách nhiệm xuất bản
TS. HUỲNH BÁ LÂN
Tổ chức bản thảo và chịu trách nhiệm về tác quyền

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HCM
Biên tập
NGUYỄN ĐỨC MAI LÂM
Sửa bản in
THUỲ DƯƠNG
Thiết kế bìa
TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HCM
GT.01.KTh (V) 155-2012/CXB/541-08

ĐHQG.HCM-13 KTh.GT93. -13 (T)
In 300 cuốn khổ 16 x 24cm, tại Công ty TNHH In và Bao bì Hưng Phú. Số
đăng ký kế hoạch xuất bản: 155-2012/CXB/541-08/ĐHQGTPHCM. Quyết định
xuất bản số: 26/QĐ-ĐHQGTPHCM cấp ngày 01/02/2013 của Nhà xuất bản
ĐHQGTPHCM. In xong và nộp lưu chiểu Quí I năm 2013.
ISBN: 978-604-73-1265-8
9 786 047 31 265 8

Giáo Trình Kỹ Thuật Số - Nguyễn Đình Phú

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Giáo Trình Kỹ Thuật Số - Nguyễn Đình Phú

Uploaded by

Copyright:

Available Formats

BOÄ GIAÙO DUÏC VAØ ÑAØO TAÏO

NGUYỄN ĐÌNH PHÚ - NGUYỄN TRƯỜNG DUY

NHAØ XUAÁT BAÛN

NGUYỄN ĐÌNH PHÚ

NHÀ XUẤT BẢN ĐẠI HỌC QUỐC GIA

Chƣơng 1: CÁC KHÁI NIỆM – HỆ THỐNG SỐ - CÁC LOẠI

Chương 4: MẠCH ĐA HỢP – MẠCH GIẢI ĐA HỢP – MẠCH

Chương 5: MẠCH CỘNG TRỪ NHÂN CHIA SỐ NHỊ PHÂN,

Chương 6: FLIP FLOP ............................................................................ 167

Chương 9: THANH GHI DỊCH .............................................................. 249

Chương 10: ĐẶC TÍNH IC SỐ HỌ TTL, CMOS VÀ CÁC

Chương 11: MẠCH ĐỊNH THỜI, MẠCH DAO ĐỘNG,

Chương 12: BỘ NHỚ ............................................................................... 345

Chương 13: MẠCH CHUYỂN ĐỔI SỐ SANG TƢƠNG TỰ -

Chương 14: MẠCH CHUYỂN ĐỔI TƢƠNG TỰ SANG SỐ -

TÀI LIỆU THAM KHẢO ....................................................................... 431

II. ĐẠI LƢỢNG SỐ VÀ TƢƠNG TỰ – TÍN HIỆU SỐ VÀ TÍN

Hình 1-1: Nhiệt độ biến thiên trong ngày.

1. Hệ thống điện tử tƣơng tự

Hình 1-2: Hệ thống điện tử tương tự.

Hình 1-4: Hệ thống điện tử số điều khiển đèn giao thông.

3. Hệ thống điện tử tổng hợp gồm cả số và tƣơng tự

Hình 1-5: Hệ thống điện tử số và tương tự.

4. Ƣu điểm của hệ thống số so với hệ thống tƣơng tự

III. SỐ NHỊ PHÂN, MỨC LOGIC VÀ DẠNG SÓNG TÍN HIỆU SỐ

2. Các mức logic

3. Dạng sóng tín hiệu số

Hình 1-7: Các xung lý tưởng.

Hình 1-8: Đặc tính xung không lý tưởng.

IV. CÁC HỆ THỐNG SỐ

1. Hệ thống số thập phân – Decimal system

2. Hệ thống số nhị phân – Binary system

23 22 21 20 2-1 2-2 2-3

3. Hệ thống số thập lục phân – Hexadecimal system

Giá trị tương đương với số thập phân là:

Hình 1-10: Chuyển số thập phân sang số nhị phân.

Hình 1-11: Chuyển số thập phân sang số thập lục phân.

 Chuyển từ thập lục phân sang số nhị phân

1. Mã BCD - Binary coded decimal)

3. Chuyển mã nhị phân sang mã Gray

4. Chuyển mã Gray sang mã nhị phân

5. Mã ASCII – AMERICAN STANDARD CODE FOR

Bảng 1-6: Bảng mã ASCII

VI. BÀI TẬP

Câu 1-16: Máy tính sử dụng mã nào

 SỰ ĐA NĂNG CỦA CỔNG NAND, CỔNG NOR

II. CÁC CỔNG LOGIC

Hình 2-1: Cổng OR.

2. Phép toán AND – cổng AND

Hình 2-2: Cổng AND.

3. Phép toán NOT – cổng NOT hay cổng INVERTER

Hình 2-3: Cổng NOT.

4. Phép toán NOR – cổng NOR = cổng OR + cổng NOT

Hình 2-4: Cổng NOR.

5. Phép toán NAND – Cổng NAND = cổng AND + cổng NOT

Hình 2-5: Cổng NAND.

6. Phép toán EX-OR – cổng EX-OR hay còn gọi là XOR

Hình 2-6: Cổng Ex-OR.

Phương trình cổng EX-OR hai ngõ vào: Y  A  B  AB  AB

7. Phép toán EX-NOR – cổng EX-NOR hay còn gọi là XNOR

Hình 2-7: Cổng Ex-NOR.

Bảng 2-7: Bảng trạng thái cổng EX-NOR:

Hình 2-10: Mạch điện được xây dựng từ phương trình.