Xemtailieu Nghien Cuu Va Thiet Ke Ic Chuyen Mach Adc

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

---------------------------------------
PHẠM VĂN DANH
PHẠM VĂN DANH
NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC
LUẬN VĂN THẠC SĨ KỸ THUẬT

KỸ THUẬT ĐIỆN TỬ
CH2011B
Hà Nội – Năm 2013
1
BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
---------------------------------------
PHẠM VĂN DANH
NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC
CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ
LUẬN VĂN THẠC SĨ KỸ THUẬT

KỸ THUẬT ĐIỆN TỬ
NGƯỜI HƯỚNG DẪN KHOA HỌC: TS. PHẠM NGUYỄN THANH LOAN
Hà Nội – Năm 2013
2
MỤC LỤC
MỤC LỤC ............................................................................................................................................. I
LỜI CAM ĐOAN ............................................................................................................................... IV
DANH MỤC CÁC HÌNH VẼ .............................................................................................................. V
DANH SÁCH BẢNG BIỂU............................................................................................................. VIII
DANH SÁCH CÁC TỪ VIẾT TẮT ................................................................................................... IX
PHẦN MỞ ĐẦU ...................................................................................................................................1
Chương 1. Lý thuyết chung .............................................................................................................2
1.1. Hệ thống định vị toàn cầu GNSS ...........................................................................................2
1.2. Bộ thu RF (RF receiver) ........................................................................................................4
1.3. Công nghệ mạch tích hợp CMOS ..........................................................................................5
1.3.1. Cấu trúc của MOSFET...................................................................................................5
1.3.2. Các vùng làm việc của MOSFET ..................................................................................8
Chương 2. Giới thiệu về bộ ADC ..................................................................................................10
2.1. Thế nào là ADC? .................................................................................................................10
2.2. Thông số bộ chuyển đổi A/D ...............................................................................................12
2.2.1. Sai số độ lệch ...............................................................................................................12
2.2.2. Sai số khuếch đại .........................................................................................................13
2.2.3. Sai số kích thước bão hòa ............................................................................................14
2.2.4. Độ phi tuyến vi phân (DNL) ........................................................................................14
2.2.5. Tính đơn điệu ...............................................................................................................16
2.2.6. Độ phi tuyến tích phân (INL) .......................................................................................16
2.2.7. Tỷ số tín hiệu trên nhiễu ..............................................................................................17
2.2.8. Tổng méo hài (THD) ...................................................................................................18
2.2.9. Tỉ số tín hiệu trên nhiễu và biến dạng (SINAD hay SNDR) ........................................18
2.2.10. Hiệu quả sử dung bit (ENOB)......................................................................................19
2.2.11. Spurious Free Dynamic Range ....................................................................................19
I
2.3. Các kiến trúc bộ ADC ..........................................................................................................19
2.3.1. Flash ADCs ..................................................................................................................20
2.3.2. Kiến trúc SAR ..............................................................................................................22
2.3.3. So sánh giữa Flash ADCs và SAR ADCs [6] ..............................................................24
2.3.4. Tối ưu kiến trúc SAR ADCs để tăng tốc độ và giảm sai bit. .......................................26
Chương 3. Tổng quan về bộ so sánh (Comparator) .......................................................................29
3.1. Giới thiệu .............................................................................................................................29
3.1.1. Cấu tạo của Comparator...............................................................................................30
3.1.2. Nguyên lý làm việc ......................................................................................................31
3.1.3. Thông số của Comparator lý tưởng..............................................................................32
3.1.4. Comparator Gain ..........................................................................................................33
3.1.5. Gain Bandwidth Op-amp .............................................................................................33
3.1.6. Tốc độ đáp ứng (Slew rate) ..........................................................................................34
3.1.7. Hệ số nén tín hiệu kiểu chung (CMRR: Common Mode Rejection Ratio)..................35
3.1.8. Tham số Maximum output Voltage Swing ..................................................................35
3.2. Mạch Comparator CMOS SR Latch ....................................................................................36
3.2.1. Cấu trúc mạch Comparator CMOS SR Latch ..............................................................36
3.2.2. Khối tạo tín hiệu CLK đồng bộ ....................................................................................38
Chương 4. Thiết kế và mô phỏng ..................................................................................................41
4.1. Quá trình mô phỏng cho cấu trúc ADC dạng nối tiếp..........................................................41
4.1.1. Yêu cầu đề bài ..............................................................................................................41
4.1.2. Quá trình thực hiện mô phỏng cho mạch Comparator .................................................41
4.1.3. Quá trình ghép nối các bộ comparator và các bộ MUX cho cấu trúc 4 bit flash ADC
dạng nối tiếp.................................................................................................................................53
4.2. Thiết kế layout .....................................................................................................................60
4.2.1. Lý thuyết cơ bản trong thiết kế layout .........................................................................60
4.2.2. Thiết kế các sub cells ...................................................................................................64
II
4.2.3. Ghép nối các subcell thành ADC .................................................................................66
KẾT LUẬN..........................................................................................................................................68
TÀI LIỆU THAM KHẢO ...................................................................................................................71
III
LỜI CAM ĐOAN
Trước hết, tôi xin gửi lời cảm ơn chân thành tới tập thể các thầy cô trong
Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội đã tạo ra một môi
trường tốt để tôi học tập và nghiên cứu. Tôi cũng xin cảm ơn các thầy cô trong
Viện Đào tạo sau đại học đã quan tâm đến khóa học này, tạo điều kiện cho các học
viên có điều kiện thuận lợi để học tập và nghiên cứu. Và đặc biệt tôi xin gửi lời
cảm ơn sâu sắc đến thầy giáo TS. Phạm Nguyễn Thanh Loan, đã tận tình hướng
dẫn và sửa chữa cho nội dung của luận văn này.
Tôi xin cam đoan rằng nội dung của luận văn này hoàn toàn do tôi tìm hiểu,
nghiên cứu và viết ra. Tất cả đều được tôi thực hiện cẩn thận, có sự góp ý và sửa
chữa của giáo viên hướng dẫn.
Tôi xin chịu trách nhiệm với tất cả nội dung trong luận văn này.
Tác giả
Phạm Văn Danh
IV
DANH MỤC CÁC HÌNH VẼ
Hình 1.1 Kiến trúc hệ thống GNSS................................................................................ 3
Hình 1.2 Sơ đồ khối bộ thu RF ...................................................................................... 4
Hình 1.3 Cấu trúc của một thiết bị MOS ....................................................................... 5
Hình 1.4 Sự kết nối chất nền ......................................................................................... 6
Hình 1.5 (a) thiết bị PMOS đơn giản, (b) PMOS bên trong n-well .............................. 7
Hình 1.6 Đặc tuyến V-A của MOSFET ......................................................................... 8
Hình 2.1 Hoạt động của bộ ADC.[2] .......................................................................... 10
Hình 2.2 Đáp ứng của bộ ADC lý tưởng.[2] ............................................................... 11
Hình 2.3 Sai số độ lệch dương.[3] .............................................................................. 13
Hình 2.4 Sai số khuếch đại dương.[3] ........................................................................ 14
Hình 2.5 Minh họa sai số kích thước bão hòa.[3] ...................................................... 14
Hình 2.6 Minh họa về độ phi tuyến vi phân.[3] .......................................................... 15
Hình 2.7 Sai từ mã ở ADC 3 bit do DNL quá lớn. [3] ................................................ 16
Hình 2.8 INL của một bộ ADC 3-bit.[3] ..................................................................... 17
Hình 2.9 Spurious Free Dynamic Range.[5] .............................................................. 19
Hình 2.10 Kiến trúc bộ ADC truyền thống [6]............................................................ 20
Hình 2.11 Lưu đồ thuật toán bộ kiến trúc ADC đề nghị ............................................. 22
Hình 2.12 Kiến trúc bộ ADC 4-bit đề nghị.[7] ........................................................... 23
Hình 2.13 Kiến trúc SAR ADCs đơn giản.[9] ............................................................. 24
Hình 2.14 Minh họa nhược điểm của SAR ADC so với Flash ADC ........................... 26
Hình 2.15 Kiến trúc SAR có khả năng đồng bộ CLK .................................................. 28
Hình 3.1 Mô hình cơ bản của bộ so sánh .................................................................... 29
Hình 3.2 Sơ đồ khối bộ so sánh. .................................................................................. 30
Hình 3.3 Đặc tuyến truyền đạt của bộ so sánh. .......................................................... 31
Hình 3.4 Các tham số của Comparator lý tưởng ........................................................ 32
Hình 3.5 Input Common-Mode Voltage ...................................................................... 33
Hình 3.6 Tham số Gain Bandwidth Op-amp ............................................................... 34
V
Hình 3.7 Tham số slew rate. ........................................................................................ 34
Hình 3.8 Tham số voltage swing ................................................................................. 35
Hình 3.9 Cấu trúc bộ so sánh CMOS SR Latch. ......................................................... 37
Hình 3.10 Cơ chế phóng xả của tụ ở M6:9 ................................................................... 38
Hình 3.11 Hình minh họa tín hiệu INV1, INV2 của khối CMOS latch ....................... 39
Hình 3.12 Kiến trúc comparator đồng bộ xung CLK .................................................. 39
Hình 3.13 Hình minh họa quá trình tạo xung CLK1 từ xung CLK0 ........................... 40
Hình 4.1 Cấu trúc bộ comparator CMOS SR latch ..................................................... 42
Hình 4.2 Quy trình thiết kế cho mạch 4 bit flash ADC dạng nối tiếp ......................... 43
Hình 4.3 Cách tính thời gian trễ của mạch ................................................................. 44
Hình 4.4 Ảnh hưởng của Vg1 tới trễ của mạch ........................................................... 45
Hình 4.5 Ảnh hưởng của kích thước (số finger) của M1 tới trễ của mạch ................. 45
Hình 4.6 Xác định số finger N2 và N3 của M2 và M3 ................................................ 46
Hình 4.7 Minh họa M4, M5 trên CMOS SR latch ....................................................... 47
Hình 4.8 Xác định N4, N5 của M4, M5 ....................................................................... 47
Hình 4.9 Xác định kích thước của từng finger N6, N7 ................................................ 48
Hình 4.10 Xác định kích thước của N8, N9 ................................................................. 49
Hình 4.11 Khối NOR2 (a) và Khối inverter (b) ........................................................... 50
Hình 4.12 Mạch nguyên lý MUX 21 (a) và kết quả mô phỏng MUX 2:1 (b) .............. 51
Hình 4.13 Sơ đồ bộ MUX 41 (a) và Kết quả mô phỏng MUX 4:1 (b) ........................ 52
Hình 4.14 Sơ đồ bộ MUX 81 (a) kết quả mô phỏng MUX 81 (b)................................ 53
Hình 4.15 Mạch nguyên lý của 4 bit flash ADC .......................................................... 54
Hình 4.16 Sử dụng xung ramp tại đầu vào ADC......................................................... 55
Hình 4.17 Tham số DNL và INL của 4 bit flash ADC dạng nối tiếp........................... 56
Hình 4.18 Kết quả dạng sóng sau khi qua bộ DAC lý tưởng ...................................... 57
Hình 4.19 Kết quả đạt được sau khi biến đổi Fourier ................................................ 58
Hình 4.20 Hình minh họa thứ tự trên dưới các layer .................................................. 61
Hình 4.21 Sơ đồ stich diagram của khối NAND3 ....................................................... 62
Hình 4.22 Mạch nguyên lý cổng login AND ba đầu vào............................................. 62
VI
Hình 4.23 Hình minh họa sơ đồ share gate khi thiết kế AND3 ................................... 63
Hình 4.24 Sơ đô thiết kế AND3 mới mỗi transistor gồm hai finger ............................ 63
Hình 4.25 Minh họa các linh kiện CMOS cơ bản ....................................................... 64
Hình 4.26 Thiết kế layout của khối comparator .......................................................... 65
Hình 4.27 Sơ đồ layout khối mux21 ............................................................................ 65
Hình 4.28 Sơ đồ layout khối ADC ............................................................................... 66
VII
DANH SÁCH BẢNG BIỂU
Bảng 2.1 Bảng tổng kết so sánh ưu và nhược điểm giữa các kiến trúc ADC ............. 25
Bảng 3.1 Bảng so sánh tham số của comparator lý tưởng và thực tế......................... 32
Bảng 3.2 Bảng trạng thái của SR latch ....................................................................... 38
Bảng 4.1 Bảng yêu cầu thiết kế cho cấu trúc 4 bit flash ADC dạng nối tiếp .............. 41
Bảng 4.2 Bảng trạng thái cho bộ MUX 2.1 ................................................................. 51
Bảng 4.3 Bảng trạng thái cho bộ MUX 4.1 ................................................................. 52
Bảng 4.4 Bảng trạng thái cho bộ MUX 81 .................................................................. 53
Bảng 4.5 Bảng các giá trị DNL và INL ....................................................................... 55
Bảng 4.6 Bảng kết quả đạt được của mạch 4 bit flash ADC dạng nối tiếp................. 58
Bảng 4.7 Bảng so sánh các kết quả với các bài báo công bố IEEE............................ 59
Bảng 4.8 so sánh hai cấu trúc 4 bit flash ADC dạng nối tiếp (Series Flash ADC) và 4
bit flash ADC truyền thống (Coventional Flash ADC) ............................................... 69
VIII
DANH SÁCH CÁC TỪ VIẾT TẮT
ADC Analog to Digital Converter Bộ chuyển đổi tương tự - số
GNSS Global Navigation Satellite Hệ thống vệ tinh dẫn đường toàn
System cầu
GPS Global Positioning System Hệ thống định vị toàn cầu
RF Radio Frequency Tần số vô tuyến
LNA Low Noise Amplifier Khuếch đại tạp âm thấp
CMOS Complementary Metal Oxide Công nghệ sử dụng trongthiết kế IC
Semiconductor
MOSFET Metal oxide semiconductor Transistor hiệu ứng trường kênh
field-effect Transistor cảm ứng.
NMOS Negative Metal Oxide Transistor hiệu ứng trường loại N
Semiconductor
PMOS Posistive Metal Oxide Transistor hiệu ứng trường loại P
Semiconductor
IC Integrated Circuit Mạch tích hợp
DNL Differential non-linearity Độ phi tuyến vi phân
INL Integral Non-linearity Độ phi tuyến tích phân
ENOB Effective number of bits Hiệu quả sử dụng bit
SNR Signal to Noise Ratio Tỷ lệ tín hiệu trên nhiễu
SFDR Spurious Free Dynamic Range Dãy nhiễu động
SNDR Signal to Noise and Distortion Tỷ lệ tín hiệu trên nhiễu và suy giảm
Rate
SAR ADC Successive Approximation Kiến trúc ADC có quá trình lượng
Register tử hóa nối tiếp từng bit
IX
Nghiên cứu và thiết kế IC chuyển mạch ADC
PHẦN MỞ ĐẦU
Hiện nay, vi mạch số chiếm hơn 80% thị phần của vi mạch điện tử trên thế
giới và ngày càng chiếm ưu thế hơn. Tuy nhiên, với các thiết bị điện tử thu phát hay
các thiết bị truyền năng lượng không dây thì vi mạch tương tự là một phần không thể
thiếu được. Do vậy, có thể khẳng định rằng luôn luôn có một vị trí quan trọng cho vi
mạch tương tự. Trong các vi mạch điện tử tương tự, thường gồm ba tầng chức năng:
tầng đầu vào là các vi mạch tương tự chịu trách nhiệm thu nhận tín hiệu (khuếch đại,
lọc, giải điều chế...) và chuyển đổi sang tín hiệu số để tận dụng ưu điểm xử lý không
thể thiếu của hệ thống số ở tầng thứ hai, sau đó nếu đầu ra của vi mạch là tín hiệu
tương tự (truyền tín hiệu, sóng âm...) thì ta lại cần các vi mạch tương tự ở tầng thứ ba
để chuyển đổi tín hiệu số ra tín hiệu tương tự. Khối chuyển đổi tín hiệu tương tự sang
tín hiệu số là khối ADC (Analog Digital Converter) và tương ứng ta có khối DAC
(Digital Analog Converter) để chuyển đổi tín hiệu số ra tín hiệu tương tự.
Trong luận văn này tôi tập trung nghiên cứu và thiết kế khối ADC. Quá trình
thiết kế và xây dựng kiến trúc cho bộ ADC đặt ra một số vấn đề như năng lượng tiêu
thụ, tốc độ xử lý, số bit mà bộ ADC có thể đáp ứng được và độ chính xác của nó...
Hiện nay, các thiết bị cầm tay phát triển mạnh như điện thoại di động, laptop sử dụng
nguồn năng lượng chủ yếu là pin, do vậy hiệu năng của chúng thông thường được
đánh giá bởi năng lượng tiêu thụ của thiết bị. Vì vậy, trong các nghiên cứu và thiết kế
vi mạch gần đây, việc tối ưu năng lượng luôn được chú trọng và đó cũng là một trong
những mục tiêu chính trong thiết kế khối ADC của tôi. Ngoài vấn đề về năng lượng
thì vấn đề về tốc độ cũng cần được quan tâm bởi lượng dữ liệu mà con người cần
máy móc xử lý ngày càng lớn.
Trong báo cáo này tôi sẽ trình bày quá trình thiết kế bộ ADC đáp ứng hai yêu
cầu trên là tiêu thụ năng lượng thấp và hoạt động với tốc độ cao được ứng dụng cho
bộ thu RF.
1
Chương 1. Lý thuyết chung

1.1. Hệ thống định vị toàn cầu GNSS
Hệ thống định vị toàn cầu GPS được Navstar GPS thuộc bộ quốc phòng Mỹ
phát triển từ cuối thế kỉ 20 với chi phí trên 10 tỉ đô la với mục đích phục vụ hoạt động
quân sự. Dự án được bắt đầu từ năm 1973 và hoàn thiện vào năm 1995 tuy nhiên
1980 hệ thống đã bắt đầu được đưa vào khai thác với mục đích dân sự. GPS dần phát
triển với nhiều ứng dụng dân sự như dẫn tàu thủy, dẫn máy bay, vũ trụ, dẫn các
phương tiện giao thông trên mặt đất, xây dựng, đặc biệt lắp đặt các thiết bị trên biển
phục vụ ngành khai thác dầu khí và thủy hải sải, cảm biến từ xa... mang lại hiệu quả
thiết thực.
Các nước trong liên minh châu Âu cũng đang xây dựng hệ thống Galileo có
tính năng giống như GPS. Dự án được chấp nhận vào năm 1999, Galileo là hệ thống
độc lập và được mong đợi có tính chính xác toàn ven và liên tục hơn hệ thống định vị
ngày nay. Galileo là hệ thống được thiết kế với mục đích dân sự với tên gọi “chương
trình dân sự dưới sự kiểm soát dân sự (civil programme under civil control)”. Ngoài
ra còn có các hệ thống định vị của Nga là GLONASS, của Trung Quốc là Bắc Đẩu.
Hệ thống GNSS là hê thống bao gồm ba phân hệ: phân hệ không gian, phân hệ
điều khiển, phân hệ người dùng như hình 1.1.
Phân hệ không gian bao gồm 24 vệ tinh hoạt động trên sáu quỹ đạo cách mặt
đất xấp xỉ 20200km, chuyển động với vận tốc ổn định và quay hai vòng quỹ đạo
trong khoảng gần 24h. Thông thường có 5 vệ tinh hoạt động trong vùng của người sử
dụng ở mọi nơi trên thế giới. Trong suốt 28 năm qua có bốn thế hệ GPS được phát
triển là Block I, Block Iia, Block IIR, Block IIF. Mỗi vệ tinh có 4 đồng hồ nguyên tử
cực kì chính xác và một hệ vi xử lý để điều khiển và xử lý dữ liệu trong giới hạn của
nó. Các vệ tinh được cung cáp năng lượng bằng năng lượng mặt trời
2
Phân hệ
điều khiển
Phân hệ Phân hệ
không gian người dùng
Hệ thống GNSS
Hình 1.1 Kiến trúc hệ thống GNSS

Phân hệ điều khiển gồm một trạm điều khiển chủ ở Colorado Springs,
Colorado cùng năm trạm giám sát (ở Colorado Springs, đảo Ascension, đảo Diego
Garcia, Hawaii và đảo Kwajalein) và ba anten mặt đất đặt rải rác trên thế giới. Ba
trạm ở Ascension, Diego Garcia và Kwajalein dùng để triển khai tuyến lên, truyền
thông tin từ mặt đất lên vệ tinh, bao gồm các dữ liệu lịch thiên văn mới, hiệu chỉnh
đồng hồ và các bản tin quảng bá khác. Chỉ có Bộ quốc ph ng Mỹ mới có trách nhiệm
với phân hệ điều khiển: bao gồm việc xây dựng, triển khai, duy trì bảo dưỡng và
giám sát hoạt động liên tục của các vệ tinh GPS.
Phân hệ người dùng bao gồm tất cả các thiết bị thu GPS trên mặt đất trên mặt
đất cho phép người dùng nhận tín hiệu phát quảng bá từ vệ tinh và tính toán thời gian,
vận tốc, tọa độ của họ một cách chính xác thông qua ít nhất 3 vệ tinh. Trong các máy
thu GPS thì một thành phần quan trọng là bộ thu RF. Ở luận văn này, tôi tập trung
thiết kế bộ chuyển đổi ADC cho bộ thu RF.
3
1.2. Bộ thu RF (RF receiver)
Hình 1.2 là sơ đồ khối hệ thống bộ thu RF. Tín hiệu vệ tinh của hệ thống GPS
được mang trên hai sóng mang là L1 (1575.42 Mhz) và L2 (1227.6 Mhz). Tín hiệu
được thu bởi anten sau khi qua bộ lọc thông dải để lấy ra dải tần của tín hiệu sau đó
được khuếch đại tín hiệu bằng bộ LNA đầu ra của bộ LNA lại tiếp tục được đưa qua
bộ lọc để loại bỏ tần số ảnh trước khi được đổi xuống trung tần bởi bộ Mixer.
Hình 1.2 Sơ đồ khối bộ thu RF

Kênh tần số được chọn lại tiếp tục được lọc rồi được đưa vào bộ giải điều chế
I/Q Demod để đạt được tín hiệu mong muốn. Trước khi tín hiệu được xử lý số để lấy
được thông tin một cách chính thức thì nó cần đưa qua bộ ADC. Bộ ADC là bộ
chuyển đổi từ tương tự sang số, với yêu cầu độ chính xác cao thì khi đưa vào xử lý số
DSP ta mới có được đúng thông tin cần thiết.
Hiện nay với sự bùng nổ của công nghệ thông tin, các thiết bị cầm tay phát
triển mạnh đặc biệt là điện thoại di động thông minh. Chúng được tích hợp nhiều tính
năng siêu việt cho phép người sử dụng truy cập các ứng dụng tiện ích một cách nhanh
chóng và hiệu quả. Trong các ứng dụng thì cần phải kể đến dịch vụ GPS giúp người
sử dụng tra bản đồ, xác định vị trí của bản thân, tìm đường ngắn nhất đi tới đích cần
đến. Tuy nhiên hạn chế lớn nhất của thiết bị cầm tay là năng lượng. Các thiết bị này
thường sử dụng pin để hoạt động vì vậy nguồn năng lượng cung cấp không lớn. Có
4
hai cách khắc phục, một là nghiên cứu chế tạo ra loại pin với nguồn cấp bền bỉ hơn
đáp ứng tốt hơn cho thời gian sử dụng lâu hơn. Tuy nhiên vấn đề này vô cùng phức
tạp, một cách giải quyết khả quan hơn đó là giảm công suất của các module trong
cấu trúc của các thiết bị cầm tay này trong đó có module là bộ thu RF. Chính vì lý do
trên tôi tập trung thiết kế bộ thu RF với công suất tiêu thụ thấp. Để giải quyết bài toán
tôi đi vào thiết kế bộ ADC với công suất tiêu thụ nhỏ sử dụng công nghệ mạch tích
hợp CMOS 130nm.
1.3. Công nghệ mạch tích hợp CMOS

1.3.1. Cấu trúc của MOSFET
Hình 1.3 chỉ ra cấu trúc cơ bản của một thiết bị MOS loại n. Chế tạo trên một
khối chất nền loại p (thường được gọi là “phần chính” hay “thân”), thiết bị bao gồm
hai miếng bán dẫn pha nhiều tạp chất loại n tạo thành cực nguồn và cực máng, một
miếng vật dẫn polysilicon (thường được gọi đơn giản là poly) hoạt động như là cực
cửa, và một lớp oxit silic mỏng để cách điện cực cửa với chất nền. Những hoạt động
hữu ích của thiết bị đều xảy ra ở vùng chất nền bên dưới lớp oxit cực cửa. Lưu ý rằng
cấu trúc này là đối xứng đối với S và D.
Hình 1.3 Cấu trúc của một thiết bị MOS

Kích thước của cực cửa dọc theo đường từ cực nguồn đến cưc máng được gọi
là chiều dài, kí hiệu là L, và chiều vuông góc với chiều dài được gọi là bề rộng, kí
hiệu là W. Vì trong suốt quá trình chế tạo lớp tiếp giáp S/D có “khuếch tán phụ”,
khoảng cách thực tế giữa nguồn và cực máng là nhỏ hơn một chút so với L. Chiều dài
5
kênh hiệu dụng được biểu diễn như sau Leff = Ldrawn – 2LD, ở đây Leff là chiều dài hiệu
dụng, Ldrawn là tổng chiều dài, và LD là chiều dài của miền khuếch tán phụ. Như ta
thấy sau đây, Leff và bề dày lớp oxit, kí hiệu là tox, đóng một vai trò quan trọng
trong hiệu suất của mạch điện MOS. Do vậy, sức ép chủ yếu trong phát triển công
nghệ MOS là giảm cả hai kích thước này mà không làm giảm các tham số khác của
thiết bị. Những giá trị tiêu biểu tại thời điểm này là Leff ≈ 0.15 µm and tox ≈ 50Å.
Từ đây trong các công thức ta sử dụng L là chiều dài hiệu dụng của transistor.
Nếu cấu trúc vật chất của MOS là đối xứng, tại sao ta lại phân biệt tên gọi của
transistor thành hai cực nguồn và cực máng. Lý do là ở chức năng của từng cực khi
hoạt động. Cực nguồn được định nghĩa là cực cung cấp hạt điện dẫn (electrons trong
trường hợp thiết bị NMOS) và cực máng là cực nhận các hạt điện dẫn này. Do đó, khi
điện áp tại ba cực của thiết bị biến đổi, cực nguồn và cực máng có thể đổi vai trò.
Đến nay, tôi đã bỏ qua ảnh hưởng của chất nền trên đó thiết bị được chế tạo.
Trong thực tế, điện thế của chất nền ảnh hưởng rất lớn đến những đặc trưng của thiết
bị. Tức là, MOSFET là một thiết bị bốn cực. Vì trong hoạt động đặc trưng của MOS
lớp tiếp giáp hai cực S/D phải được phân cực ngược, tôi giả thiết rằng chất nền của
NMOS transistor được nối với điện thế cung cấp âm nhất trong hệ thống. Ví dụ, nếu
một mạch điện hoạt động trong khoảng từ 0 V đến 3V, Vsub, NMOS = 0. Kế nối
thực tế thường được cung cấp thông qua một vùng p+, như được mô tả trong mặt cắt
của thiết bị này trong hình 1.4.
Hình 1.4 Sự kết nối chất nền
6
Trong công nghệ CMOS, cả transistor NMOS và PMOS đều có thể dùng
được. Từ một cách nhìn đơn giản, thiết bị PMOS có được bằng cách đổi ngược tất cả
các kiểu pha tạp (bao gồm cả chất nền) [Hình 1.5 (a)], nhưng trong thực tế, thiết bị
NMOS và PMOS phải được chế tạo trên cùng miếng bán dẫn, nghĩa là trên cùng chất
nền. Với lý do này, một kiểu thiết bị có thể được đặt trong một “chất nền cục bộ,”
thường được gọi là “ well”. Trong hầu hết các công nghệ xử lý CMOS hiện nay, thiết
bị PMOS được chế tạo trong một n-well [Hình 1.4 (b)]. Lưu ý rằng n-well phải được
nối với một điện thế sao cho lớp tiếp giáp đi-ốt S/D của transistor PMOS vẫn giữ
được phân cực ngược dưới tất cả các điều kiện. Trong hầu hết các mạch điện ngày
nay, n-well được nối với điện áp cung cấp dương nhất. Với mục tiêu ngắn gọn, đôi
khi ta gọi thiết bị NMOS và PMOS theo thứ tự là “NFETs” và “PFETs.”
Hình 1.5 (a) thiết bị PMOS đơn giản, (b) PMOS bên trong n-well
Hình 1.5 (b) chỉ ra một điều khác biệt thú vị giữa transistor NMOS và PMOS:
Trong khi tất cả các NFET dùng chung cùng một chất nền, thì mỗi PFET có thể có
một n-well độc lập. Đó là tính linh hoạt của các thiết bị PFET được khai thác trong
một số mạch điện tương tự.
7
1.3.2. Các vùng làm việc của MOSFET
Hình 1.6 là đường đặc tuyến V-A của MOSFET. MOSFET có 3 vùng làm việc
là chế độ tuyến tính sâu, chế độ tuyến tính và chế độ bão hòa.
Hình 1.6 Đặc tuyến V-A của MOSFET
Điều kiện để MOSFET làm việc ở chế độ tuyến tính sâu là VDS 2(VGS –V TH)
khi đó MOSFET được coi như một điện trở với giá trị là
(1.1)
Khi làm việc ở chế độ này thì d ng điện đi qua MOSFET là
(1.2)
Vùng làm việc thứ hai là vùng tuyến tính. Khi làm việc ở vùng này d ng điện
đi qua MOSFET được tính theo công thức.
(1.3)
Vùng làm việc thứ hai là vùng tuyến tính. Khi làm việc ở vùng này d ng điện
đi qua MOSFET được tính theo công thức.
(1.4)
8
Với điều kiện là VDS (VGS –V TH).
Vùng làm việc thứ 3 là vùng bão h a. Điều kiện để MOSFET làm việc tại
vùng này là VDS (VGS –V TH). Khi đó d ng đi qua MOSFET là d ng không đổi
không phụ thuộc vào giá trị của VDS như công thức.
(1.5)
Một MOSFET hoạt động trong miền bão h a cung cấp một d ng điện để đáp
ứng lại điện áp điều khiển cực cửa-nguồn, ta có thể định nghĩa một hệ số phẩm chất
để chỉ ra rằng một thiết bị tốt chuyển đổi một điện áp thành một d ng điện như thế
nào? Cụ thể hơn, vì trong xử lí tín hiệu ta sẽ bàn về sự thay đổi về điện áp và d ng
điện, ta định nghĩa hệ số phẩm chất như là sự thay đổi về d ng điện cực máng chia
cho sự thay đổi về điện áp cực cửa-cực nguồn. Được gọi là “hỗ dẫn” và kí hiệu là gm,
độ lớn của nó được cụ thể là:
gm | (1.6)
gm (1.7)
Theo một nghĩa nào đó, gm thể hiện độ nhạy của thiết bị: với một gm cao, một
sự thay đổi nhỏ của VGS dẫn đến một sự thay đổi lớn của ID. Rất thú vị, gm trong miền
bão hòa là bằng với nghịch đảo của Ron trong vùng tuyến tính sâu.
9
Chương 2. Giới thiệu về bộ ADC

2.1. Thế nào là ADC?
ADC (Analog to Digital Converter) là một thiết bị chuyển đổi tín hiệu từ
tương tự sang số. Tín hiệu tương tự là tín hiệu liên tục theo thời gian và biên độ trong
khi tín hiệu số rời rạc theo thời gian cũng như biên độ. Theo lý thuyết, một bộ ADC
phải chuyển tín hiệu tương tự sang số thông qua hai bước: chuyển tín hiệu tương tự
sang rời rạc theo thời gian và chuyển nó rời rạc theo biên độ. Quá trình chuyển từ tín
hiệu tương tự sang tín hiệu rời rạc theo thời gian gọi là “lấy mẫu” (sampling) c n
chuyển rồi rạc theo biên độ gọi là “lượng tử hoá” (quantization). Hình 2.1 mô tả quá
trình lấy mẫu và lượng tử hoá tín hiệu hình sin. A là tín hiệu tương tự, B và C là kết
quả của lượng tự hoá và lấy mẫu riêng biệt trên tín hiệu, D là kết quả đạt được thông
qua lấy mẫu của lượng tử hoá hoặc ngược lại.
Hình 2.1 Hoạt động của bộ ADC.[2]
10
Ví dụ trên thể hiện hoạt động của bộ ADC lý tưởng. Với bộ ADC lý tưởng có
đáp ứng tuyến tính với khoảng tín hiệu đầu vào. Khoảng tín hiệu đầu vào có thể xem
như khoảng điện áp tín hiệu tương tự đầu vào mà bộ ADC có thể chuyển thành tín
hiệu số tương ứng. Nếu bộ ADC có thể chuyển đổi cả hai phần dương và phần âm
của tín hiệu thì đáp ứng của nó sẽ nằm ở góc phần tư thứ nhất và thứ ba (Hình 2.2A).
Nói cách khác, nếu bộ ADC chỉ có thể chuyển đổi phần dương thì đáp ứng của nó bị
giới hạn ở góc phần tư thứ nhất ( Hình 2.2B). Trong cả hai trường hợp, biên độ lớn
nhất của tín hiệu tương tự là biên độ mà tại đó bộ ADC còn có thể chuyển đổi được
c n được gọi là “ Full scale input voltage” của bộ ADC.
Giống như hình 2.2, đáp ứng của bộ ADC lý tưởng là hoàn toàn tuyến tính.
Điều đó có nghĩa là không có một mã tín hiệu số nào bị lỗi ở đầu ra của bộ ADC, tất
cả các mã đều được thực hiện một cách chính xác sau khi xác định độ tăng điện áp
Hình 2.2 Đáp ứng của bộ ADC lý tưởng.[2]

đầu vào. Trong biểu đồ, toàn bộ khoảng tín hiệu đầu vào được chia là 8 phần, mỗi
phần tương đương với một mã tín hiệu số ở đầu ra. Bề rộng của tín hiệu tương tự sau
khi được chuyển tới đầu ra của bộ ADC được gọi là một LSB của bộ ADC đó. Một
LSB c n được biết tới là “kích thước bước” (Step size) của bộ ADC, hai thuật ngữ có
thể thay đổi cho nhau.
11
Kích thước bước là khoảng thay đổi điện áp nhỏ nhất ở đầu vào mà bộ ADC
vẫn còn có thể đưa ra được quyết định. Khái niệm này có quan hệ chặt chẽ với độ
phân giải của bộ ADC.
Độ phân giải của bộ ADC là số bit của tín hiệu số đầu ra của bộ ADC [2]. Với
bộ ADC có đáp ứng như ở hình 2.2 sẽ có độ phân giả là 3 bit. Quan hệ giữa step size,
resolution, input range:
Step Size = (2.1)
Với input range = VFS khi ADC chỉ hoạt động ở phần dương.
= 2VFS khi ADC hoạt động ở cả hai phần âm và dương.
2.2. Thông số bộ chuyển đổi A/D
Thông số làm việc tĩnh mô tả sự khác nhau giữa điểm thực tế và điểm lý
thuyết trên đồ thị hình thang mô tả hoạt động của bộ ADC khi thực hiện chuyển đổi
tín hiệu một chiều sang tín hiệu số. Thông số làm việc tĩnh bao gồm sai số độ lệch
(Offset error), sai số khuếch đại (Gain error), sai số kích thước bão hòa (Full scall
error), độ phi tuyến vi phân (Differential Non-linearity) và độ phi tuyến tích phân
(Intergral Non-linearity). Sau đây tôi sẽ xét chi tiết về từng thông số này.
Thông số làm việc động có quan hệ với các đặc điểm kỹ thuật như độ phân
giải, tần số lấy mẫu và tần số làm việc của bộ ADC. Các thông số làm việc động quan
trọng là: tỷ số tín hiệu trên nhiễu (SNR), tỷ số tín hiệu trên nhiễu và biến dạng
(SNDR), hiệu quả sử dụng bit (ENOB), tổng méo hài (THD), supurious-free dynamic
(SFDR).
2.2.1. Sai số độ lệch
Sai số độ lệch được định nghĩa là độ lệch của đường cong truyền thực tế và lý
tưởng tính từ điểm không tới điểm số một của đường cong truyền tính theo LSB [3],
được minh họa như hình 2.3. Trong hình 2.3, khi mã đầu ra thay đổi từ 000 tới 001
không xuất hiện với độ lệch là 1LSB, khi đó ta nói sai số độ lệch là 1LSB.
12
Hình 2.3 Sai số độ lệch dương.[3]

Trong trường hợp này sai số độ lệch mang giá trị dương tuy nhiên nó hoàn
toàn có thể mang giá trị âm khi mã 000 có độ lớn lớn hơn 0.5LSB. Với sai số độ lệch
dương sẽ làm cho đầu ra tới giá trị bão h a trước khi đầu vào tới giá trị lớn nhất. Còn
với sai số độ lệch âm sẽ cho đầu ra đạt giá trị bão hòa lớn nhất sau khi đầu vào đạt tới
giá trị lớn nhất hoặc đầu ra không thể đạt giá trị bão hòa lớn nhất khi đầu vào đạt lớn
nhất. Như vậy sai số độ lệch làm giới hạn khoảng làm việc của bộ ADC. Sai số này
có thể khắc phục bằng cách bù điện áp chuẩn đầu vào.
2.2.2. Sai số khuếch đại
Sai số khuếch đại là độ lệch của điểm giữa của mã ở thực tế và lý thuyết sau
khi đã bù sai số độ lệch [3]. Sau khi bù cho sai số độ lệch thì với đầu vào 0V thì đầu
ra luôn là 0. Tuy nhiên sai số khuếch đại là nguyên nhân gây ra đường cong truyền
thực tế có độ dốc khác với độ dốc lý tưởng. Cũng giống như sai số độ lệch thì sai số
khuếch đại cũng có thể âm có thể dương, cũng có thể đo được và bù bằng một số quy
chuẩn.
13
Hình 2.4 Sai số khuếch đại dương.[3]

2.2.3. Sai số kích thước bão hòa
Sai số kích thước bão h a (Full Scall Offset) là độ lệch của mã cuối giữa thực
tế và lý tưởng như mô tả ở hình 2.5 và được tính theo đơn vị 1LSB. Sai số này là so
cả hai sai số khuếch đại và sai số độ lệch tạo nên [3]. Sai số khuếch đại và sai số độ
lệch một khi đã được bù bằng một số quy chuẩn thì đường cong truyền thực tế sẽ
bằng đúng đường cong lý tưởng. Tuy nhiên, độ phi tuyến trong bộ ADC có thể gây ra
đường cong thực tế lệch đi so với đường cong lý tưởng ngay cả khi không có sai số
khuếch đại [2].
Hình 2.5 Minh họa sai số kích thước bão hòa.[3]

2.2.4. Độ phi tuyến vi phân (DNL)
14
Với bộ ADC lý tưởng, tín hiệu đầu ra được chia thành 2N bước như nhau, mỗi
bước có độ rộng ∆ và mỗi bước là một từ mã. Độ phi tuyến vi phân của một bộ ADC
là giá trị lớn nhất hoặc nhỏ nhất của sự sai khác giữa độ rộng từ mã thực tế so với độ
rộng lý tưởng với đơn vị là LSB [2] .
Với định nghĩa trên ta có công thức tính DNL của từ mã thứ k là
Trong đó W (k) là độ rộng từ mã thứ k.
Hình 2.6 Minh họa về độ phi tuyến vi phân.[3]

Với bộ ADC có đường cong truyền như hình 2.6 thì giá trị DNL nhỏ nhất ở từ
mã 001 là -0,5LSB lớn nhất ở từ mã 101 là 0.5LSB. Vậy độ phi tuyến vi phân của
tuyệt đối của bộ ADC này là 0.5LSB.
15
Hình 2.7 Sai từ mã ở ADC 3 bit do DNL quá lớn. [3]

Khi độ phi tuyến vi phân lớn hơn 1LSB thì kết quả của bộ ADC sẽ dẫn đến từ
mã bị sai như minh họa ở hình 2.7. Như hình vẽ thì tại vị trí từ mã 101 có DNL bằng
+1LSB tức từ mã 101 có độ rộng quá lớn dẫn đến mất từ mã 100. Do đó đầu ra của
bộ ADC từ mã 100 bị lỗi do DNL quá lớn. Trong bộ ADC với DNL nhỏ hơn ±1LSB
thì sẽ đảm bảo không bị sai từ mã.
2.2.5. Tính đơn điệu
Trong bộ ADC, nếu mã đầu ra luôn tăng khi tín hiệu đầu vào tăng và luôn
giảm khi tín hiệu đầu vào giảm, tính chất này gọi là tính đơn điệu. Nếu một bộ ADC
có DNL lớn hơn -1LSB và nhỏ hơn 1LSB thì nó có tính đơn điệu. Một khi bộ ADC
đơn điệu điều đó có nghĩa là không có sự sai mã nào xảy ra.
2.2.6. Độ phi tuyến tích phân (INL)
Độ phi tuyến tích phân (INL) được định nghĩa như là độ lệch lớn nhất theo
chiều thẳng đứng giữa đường cong thực tế vào đường cong lý tưởng [3] (hình 2.8).
INL có thể được tính bằng tổng DNL của tất cả các từ mã. Mỗi một từ mã có INL
được tính theo công thức [4]:
16
Hình 2.8 INL của một bộ ADC 3-bit.[3]
Với một bộ ADC nếu giá trị của nhỏ hơn hoặc bằng ±1/2 LSB thì nó luôn luôn
đơn điệu và như đã nói ở trên thì bộ ADC đó sẽ không bị sai mã. Tuy nhiên nếu một
bộ ADC được coi là đơn điệu không có nghĩa là INL của nó nhỏ hơn hoặc bằng ±1/2
LSB [1].
2.2.7. Tỷ số tín hiệu trên nhiễu
Tỷ số tín hiệu trên nhiễu (SNR) là một thông số làm việc động quan trọng nhất
trong tất cả các bộ chuyển đổi kiểu tín hiệu. SNR được định nghĩa là mối quan hệ về
biên độ tín hiệu với biên độ nhiễu ở đầu ra của bộ ADC theo thời gian [2] và thường
được tính ở đơn vị dB theo công thức:
17
SNR phụ thuộc vào độ phân giải của bộ ADC, độ méo, tần số lấy mẫu, nhiễu
và settling time [1]. Bởi vì biên độ tín hiệu thay đổi theo thời gian nên ta có thể thay
thế biên độ tín hiệu bằng giá trị hiệu dụng của nó nên ta có biên độ tín hiệu kí hiệu là
VRMS (signal) được tính theo công thức:
Với ADC lý tưởng thì SNR được tính theo công thức 2.6
Với N là độ phân giải của bộ ADC. Ví dụ với bộ ADC 10-bit ta có SNR xấp xỉ
bằng 62dB.
2.2.8. Tổng méo hài (THD)
Tổng méo hài (Total harmonic distortion –THD) được định nghĩa là tỉ số giữa
năng lượng của các thành phần tần số hài trên năng lượng của thành phần tần số cơ
bản hay tần số gốc [3]. Với giá trị điện áp hiệu dụng thì THD được cho bởi công
thức:
Trong đó V1 là điện áp hiệu dụng của tần số cơ bản, V2, V3 ...Vn là điện áp
hiệu dụng của các tần số hài. THD có giá trị nhỏ nhất khi có độ méo là nhỏ nhất. Khi
mà biên độ tín hiệu vào tăng thì méo cũng sẽ tăng. Hệ số THD cũng tăng với tần số
tăng.
2.2.9. Tỉ số tín hiệu trên nhiễu và biến dạng (SINAD hay SNDR)
Tỉ số tín hiệu trên nhiễu và biến dạng (Signal to noise and distortion) là tổng
hợp của hai hệ số SNR và THD. Nó được định nghĩa là tỉ số giữa giá trị biên độ hiệu
dụng của tín hiệu trên giá trị hiệu dụng của tất cả các thành phần phổ khác bao gồm
18
cả hài nhưng trừ thành phần một chiều [3]. SNDR có thể được tính theo công thức
với SNR và THD như sau:
( )
2.2.10. Hiệu quả sử dung bit (ENOB)
Hiệu quả sử dụng bit (Effective number of bits –ENOB) là số bit của bộ ADC
hoạt động giống với trường hợp lý tưởng [3]. Nó được tính theo công thức như sau:
Như vậy ENOB là thể hiện khác của tỉ số tín hiệu trên nhiễu và biến dạng.
2.2.11. Spurious Free Dynamic Range
Spurious Free Dynamic Range (SFDR) là tỷ số giữa giá trị hiệu dụng của tín
hiệu và giá trị hiệu dụng của tín hiệu ký sinh xấu nhất ở bất kể phổ tần nào [5], minh
họa ở hình 2.9. Tín hiệu ký sinh xấu nhất có thể hoặc không phải là hài của tín hiệu
gốc. SFDR là thông số rất quan trọng trong hệ thống vì nó thể hiện giá trị nhỏ nhất
của tín hiệu có thể phân biệt với tín hiệu nhiễu lớn.
Hình 2.9 Spurious Free Dynamic Range.[5]

2.3. Các kiến trúc bộ ADC
19
Khối chuyển đổi ADC có nhiều loại cấu trúc với ưu và nhược điểm cũng khác
nhau do vậy ứng dụng của mỗi loại cũng khác nhau. Các cấu trúc thường được
nghiên cứu đó là Flash ADCs, Pipelined ADCs, và Sigma-Delta ADC. Trong phần
này, tôi chỉ đề cập đến hai loại ADC cơ bản và khá phổ biến đó là Flash ADCs và
SAR ADCs.
2.3.1. Flash ADCs
Flash ADC là một bộ chuyển đổi có cấu trúc song song, có tốc độ chuyển đổi
rất nhanh. Flash ADC phù hợp với các ứng dụng đ i hỏi dải tần lớn tuy nhiên năng
lượng tiêu thụ khá lớn, với độ phân giải không cao và bị giới hạn trong các ứng dụng
đ i hỏi tần số hoạt động cao [6].
Hình 2.10 Kiến trúc bộ ADC truyền thống [6].

Kiến trúc truyền thống của một Flash ADC được minh họa ở hình 2.10. Đầu
vào của bộ ADC là các bộ so sánh mắc song song có điện áp tham chiếu được tạo ra
20
bởi chuỗi điện trở mắc hình thang (resistor ladder) theo nguyên lý phân áp. Với bộ
ADC N-bit, mạch cần có 2N -1 bộ so sánh và 2N điện trở phân áp. Điện áp tham
chiếu cho mỗi bộ so sánh lớn hơn 1 LSB (least significant bit) so với điện áp tham
chiếu của bộ so sánh ngay dưới nó. Đầu ra của 2N – 1 bộ so sánh sẽ là 2N -1 tín hiệu
số, tại một thời điểm tổ hợp của các tín hiệu số này tạo thành một từ mã. Từ mã này
được gọi là Themometer code. Bộ mã hóa có nhiệm vụ mã hóa từ mã thành mã nhị
phân hoặc mã gray. Với kiến trúc này thì có tốc độ cao nhưng công suất tiêu thụ cao
do số lượng bộ so sánh tăng theo hàm số mũ của độ phân giải [7]. Cũng do số lượng
bộ so sánh lớn nên nó làm hạn chế độ phân giải của bộ ADC.
Để giảm số lượng bộ so sánh nhằm tăng độ phân giải và giảm công suất tiêu
thụ của khối chuyển đổi ADC, trong luận văn này tôi sử dụng kiến trúc Flash ADC 4-
bit như hình 2.11. Trong kiến trúc này việc sử dụng các bộ Mux giúp làm giảm số
lượng bộ so sánh, do vậy giảm năng lượng tiêu thụ. Bộ Mux có nhiệm vụ quyết định
mức điện áp tham chiếu được đưa vào bộ so sánh. Với bộ ADC N-bit thì chỉ cần N bộ
so sánh và N-1 bộ Mux để tạo ra được mã nhị phân, như vậy đã làm giảm diện tích
thiết kế. Bộ so sánh là thành phần tiêu thụ năng lượng chủ yếu nên với kiến trúc này
ta có thể làm giảm được công suất tiêu thụ của mạch. Ở đây tất cả các giá trị bit được
thực hiện một cách tuần tự. Tất cả các giá trị so sánh được thực hiện và đưa ra kết
quả trong một chu kì xung đồng hồ. Hoạt động của mạch được thực hiện như lưu đồ
thuật toán sau.
21
Đầu vào Vin ,

Vref
B3=0 No Vin>1/2Vref Yes B3=1
Yes Vin>1/4Vref No Vin>3/4Vref No

Yes
B2=1 B2=0 B2=1 B2=0
Vin>3/8Vref Vin>1/8Vref Vin>7/8Vref Vin>5/8Vref

Yes No Yes No Yes No Yes No
B1=1 B1=0 B1=1 B1=0 B1=1 B1=0 B1=1 B1=0
Vin> Vin> Vin> Vin> Vin> Vin> Vin> Vin>

7/16Vref 5/16Vref 3/16Vref 1/16Vref 15/16Vref 13/16Vref 11/16Vref 9/16Vref
B0=0 B0=1
Không thỏa mãn điều kiện

Thỏa mãn điều kiện
Hình 2.11 Lưu đồ thuật toán bộ kiến trúc ADC đề nghị
2.3.2. Kiến trúc SAR
Một bộ ADC với kiến trúc SAR đơn giản nhất được minh họa như hình 2.12.
Tín hiệu tương tự ở đầu vào được ghim lại tại khối track/hold để thực hiện thuật toán
tìm kiếm, thanh ghi N-bit đầu tiên được đặt sao cho MSB bằng 1 (midscale). Điều
này làm cho đầu ra của bộ DAC là Vref/2. Nếu Vin lớn hơn Vref thì đầu ra của bộ so
sánh là mức cao hay mang giá trị 1 và MSB của thanh ghi được giữ bằng 1 ngược lại
22
mang giá trị 0 và MSB của thanh ghi được xóa về 0. Bộ điều khiển logic SAR sau đó
sẽ điều khiển chuyển tới bit tiếp theo phía sau MSB, tương tự bit này cũng được đặt
bằng 1 và tiếp tục thực hiện so sánh với mức điện áp tham chiếu tương ứng là
1/4Vref. Cứ tuần tự như vậy cho tới bit LSB. Kết thúc so sánh bit LSB thì trong
thanh ghi N-bit ta sẽ có từ mã số (digital word) của đầu vào, từ mã này có thể được
đưa ra ngoài tuần tự hoặc song song [8].
Hình 2.12 Kiến trúc bộ ADC 4-bit đề nghị.[7]

Đối với kiến trúc SAR ADCs thì độ phân giải dao động từ 8-bit đến 18-bit với
tần số lấy mẫu lên tới 5Msps (Mega samples per second). Độ chính xác của kiến trúc
này khá cao, năng lượng tiêu thụ thấp phù hợp với hệ thống làm việc ở tốc độ và độ
phân giải trung bình [9].
23
Hình 2.13 Kiến trúc SAR ADCs đơn giản.[9]

2.3.3. So sánh giữa Flash ADCs và SAR ADCs [6]
Với SAR ADCs thì tại một thời điểm chỉ có thể đưa ra được một bit với độ
chính xác cao và giới hạn ở tần số lấy mẫu không thể vượt quá Msps trong khi dó
Flash ADCs tại một thời điểm đưa ra toàn bộ các bit của từ mã với tốc độ lấy mẫu lên
tới vài Gsps (giga-samples per second). Tuy nhiên, SAR ADCs có độ phân giải có thể
đạt tới 18-bit [10] trong khi độ phân giải của Flash ADCs thường bị giới hạn quanh
8-bit mà thôi. Tốc độ thấp cho phép SAR ADCs có năng lượng tiêu thụ nhỏ hơn của
Flash ADCs. Trên thực tế thì bộ ADC sử dụng kiến trúc SAR có giá thành cao hơn
bộ ADC sử dụng kiến trúc Flash. Do đó, trong luận văn này tôi lựa chọn kiến trúc
SAR để làm đề tài nghiên cứu và thiết kế của mình.
24
Bảng 2.1 Bảng tổng kết so sánh ưu và nhược điểm giữa các kiến trúc ADC
Cấu trúc Độ Phân Giải Tốc độ Ưu / nhược điểm
Flash < 8 bits 250MS/s-1GS/s + Rất nhanh
+ Dải tần đầu vào lớn
- Công suất tiêu thụ lớn
- Diện tích mạch cứng lớn
- Điện dung đầu vào lớn
- Giá thành cao
SAR 10bits- 16 bits 76KS/s–250KS/s + Độ phân giải cao và độ
chinh
xác cao
+ Tiêu thụ công suất thấp
- Dải tần vào thấp
- Giới hạn tần số lấy mẫu
Integrating > 18 bits < 50KS/s + Độ phân giải cao
+ Nguồn dòng cần cấp thấp
+ Tính chống nhiễu tốt
- Tốc độ chậm
Sigma–Delta >16 bits > 200 KS/s + Độ phân giải cao
(∑-∆) + Dải tần đầu vào lớn
+ Lọc số trên chip
- Track/ Hold ngoài
- Giới hạn tần số lấy mẫu
Pipline 12bits– 16 bits 1 MS/s – 80 MS/s + Công suất truyền cao
+ Công suất tiêu thụ thấp
+ Tự sửa lỗi tín hiệu số ngay
trên chip
25
2.3.4. Tối ưu kiến trúc SAR ADCs để tăng tốc độ và giảm sai bit.
Qua so sánh với kiến trúc Flash ADC, ta thấy kiến trúc SAR ADCs bị giới hạn
bởi quá trình lượng tử hóa: lượng tử hóa nối tiếp từng mẫu theo thời gian.
B0=B1=B2=B
Thời gian
lấy mẫu
flash ADC
B0 B1 B2 B3 Thời gian
lấy mẫu
SAR ADC
Tín hiệu
t0 t1 t2 t3 vào
Hình 2.14 Minh họa nhược điểm của SAR ADC so với Flash ADC
Từ hình minh họa ta thấy trên flash ADC quá trình lượng tử hóa được tiến
hành đồng thời tại thời điểm đầu t0 của chu kì CLK. Tất cả các bit B0, B1, B2, B3
đều được lấy mẫu tương ứng với cùng một giá trị tín hiệu vào Vin_t0. Do đó kiến trúc
flash ADC có độ trễ và băng thông bằng với độ trễ và băng thông của một thành phần
comparator ở tầng đầu tiên. Đây chính là lý do tại sao flash ADC có thể đạt được
băng thông lớn, tốc độ cao và dễ dàng mở rộng số bit.
26
So sánh với kiến trúc SAR ADC, ta thấy nhược điểm của kiến trúc này nằm
ngay ở quá trình lấy mẫu. Vì quá trình lấy mẫu diễn ra tuần tự, bit B0 được so sánh
trước tại thời điểm t0, từ giá trị B0 mới so sánh bit B1 tại thời điểm t1. Thời gian từ
t0 đến t1 chính là thời gian trễ ttrễ của một comparator. Quá trình lẫy mẫu này nối tiếp
theo thời gian làm tăng độ trễ của mạch (tổng thời gian trễ bằng số bit nhân với ttrễ)
và giới hạn số bit có thể mở rộng của ADC. Thêm nữa, tại thời điểm t0, mạch lấy
mẫu ứng với giá trị Vin_to được bit B0, tại thời điểm t1, mạch lấy mẫu ứng với giá trị
Vin_t1 tạo ra bit B1. Do đó nếu số bit của mạch lớn sẽ dẫn đến sai bit do Vin_to khác
xa với Vin_tbit_n. Vậy ưu điểm tiết kiệm số bộ so sáng để tối ưu công suất chính là
điểm gây hạn chế tạo ra độ trễ lớn, băng thông nhỏ, số bit nhỏ và tốc độ thấp của kiến
trúc SAR. Do đó cần lựa chọn thiết kế SAR ADC cho những bài toán cần tiết kiệm
năng lượng và số bit cũng như băng thông không quá lớn.
Để giảm sai bit, tăng hiệu quả của kiến trúc SAR, tôi đề suất một kiến trúc
SAR trên đó có khả năng đồng bộ thời gian lẫy mẫu giữa các bộ comparator. Nguyên
lý đồng bộ là ban đầu xung CLK kích hoạt comparator thứ nhất tạo ra bit B0, đồng
thời comparator này cũng sinh ra một xung CLK1 có thời gian trễ ttrễ so với CLK.
Bởi vì bit B0 sẽ được đưa qua bộ MUX để chọn giá trị Vref so sánh cho comparator
thứ hai, nên ta cần xung CLK1 kích hoạt comparator thứ hai sau khi đã có bit B1 (sau
khoảng thời gian trễ của comparator thứ nhất) cộng với thời gian bit B0 đi qua bộ
Mux để tạo ra giá trị so sánh Vref đưa vào comparator thứ hai. Đây chính là quá
trình đồng bộ thời gian giữa các comparator được minh họa trong hình 2.15
27
CLK
CLK1 = CLK + trễ
CLK2 = CLK1 + trễ
CLK3 = CLK2 + trễ
Hình 2.15 Kiến trúc SAR có khả năng đồng bộ CLK
28
Chương 3. Tổng quan về bộ so sánh (Comparator)

3.1. Giới thiệu
Như đã đề cập ở chương 2, cấu trúc của một bộ ADC có thành phần quan
trọng không thể thiếu là bộ so sánh. Trong chương này, tôi sẽ trình một cách tổng
quan về một bộ so sánh cơ bản, cấu trúc khối, hoạt động cũng như các tham số của bộ
so sánh.
Hình 3.1 là cấu trúc cơ bản của một bộ so sánh, nhiệm vụ của bộ so sánh là so
sánh mức điện áp giữa hai đầu vào V+ và V- để quyết định mức tín hiệu ở đầu ra
Vout là điện áp ở mức cao hay mức thấp. Một bộ so sánh lý tưởng có hệ số khuếch
đại rất lớn nên nó có thể hoạt động ở mức điện áp thấp cỡ mV. Điện áp đầu ra của bộ
so sánh là hai mức điện áp hoàn toàn phân biệt, mức cao (mức) thường rất gần với
nguồn cấp Vdd, mức thấp thường gần với mức đất 0V. Do có hai mức điện áp phân
biệt như vậy nên một bộ so sánh hoạt động tốt khi tốc độ chuyển từ mức thấp lên
mức cao hay từ mức cao xuống mức thấp phải rất nhanh.
Hình 3.1 Mô hình cơ bản của bộ so sánh
Một số đặc điểm quan trọng của một bộ so sánh bất kỳ:
 Hai ngõ vào đảo (V-) và không đảo (V+) cho phép bộ so sánh khuếch đại được
nguồn tín hiệu có tính đối xứng.
29
 Ngõ ra chỉ khuếch đại sự sai lệch giữa hai tín hiệu ngõ vào nên Comparator có
độ miễn nhiễu rất cao vì khi tín hiệu nhiễu đến hai ngõ vào cùng lúc sẽ không
thể xuất hiện ở ngõ ra.
 Hệ số khuếch đại của Comparator rất lớn do đó cho phép Comparator khuếch
đại được những tín hiệu với biện độ thấp (vài chục micro Volt).
 Do các mạch Comparator được chế tạo trên cùng một đế bán dẫn do đó độ ổn
định nhiệt cao.
 Tổng trở ngõ vào của Comparator rất lớn, cho phép mạch Comparator khuếch
đại được những nguồn tín hiệu có công suất bé.
 Tổng trở ngõ ra thấp cho phép Comparator cung cấp dòng tốt cho phụ tải.
 Băng thông rất rộng cho phép Comparator làm việc tốt với nhiều dạng nguồn
tín hiệu khác nhau
3.1.1. Cấu tạo của Comparator
Comparator được cấu tạo như hình vẽ
Hình 3.2 Sơ đồ khối bộ so sánh.

 Khối 1 (stage1): Đây là tầng khuếch đại vi sai (Differential Amplifier), nhiệm
vụ khuếch đại độ sai lệch tín hiệu giữa hai ngõ vào V- và V+. Nó có độ miễn
nhiễm cao, khuếch đại được tín hiệu biến thiên chậm, tổng trở ngõ vào lớn…
30
 Khối 2 (stage2): Tầng khuếch đại trung gian, bao gồm nhiều tầng khuếch đại
vi sai mắc nối tiếp nhau tao nên một mạch khuếch đại có hệ số khuếch đại lớn,
nhằm tăng độ nhạy cho Comparator.
 Khối 3 (stage3): Tầng khuếch đại đệm, tầng này nhằm tăng dòng cung cấp ra
tải, giảm tổng trở ngõ ra giúp Comparator phối hợp dễ dàng với nhiều dạng tải
kháu nhau.
Ngoài 3 khối liệt kê như trên, trong thiết kế khối Comparator còn chú ý tới khối
d ng gương (current mirror) tạo dòng ổn định cho khối khuếch đại vi sai.
3.1.2. Nguyên lý làm việc
Dựa vào ký hiệu của Comparator ta có đáp ứng tín hiệu ngõ ra Vo theo các
cách tín hiệu ngõ vào như sau:
 Đưa tín hiệu vào ngõ vào đảo, ngõ vào không đảo nối mass:Vout= Av.V+
 Đưa tín hiệu vào ngõ vào không đâỏ, ngõ vào đảo nối mass: Vout= Av.V-
 Đưa tín hiệu vào đồng thời trên hai ngõ vào (tín hiệu vào vi sai so với mass):
Vout= Av. (V+ - V-) Av. (ΔVin).
 Để việc khảo sát mang tính tổng quát, xét trường hợp tín hiệu vào vi sai so với
mass. Comparator có đặc tính truyền đạt như hình sau:
Hình 3.3 Đặc tuyến truyền đạt của bộ so sánh.

Trên đặc tính thể hiện rõ 3 vùng:
31
 Vùng khuếch đại tuyến tính: Trong vùng này điện áp ngõ ra Vout tỷ lệ với tín
hiệu ngõ vào theo quan hệ tuyến tính. Nếu sử dụng mạch khuếch đại điện áp
vòng hở (Open loop) thì vùng này chỉ nằm trong một khoảng rất bé.
 Vùng bão h a dương: Bất chấp tín hiệu ngõ vào ngõ ra luôn ở +Vcc.
 Vùng bão hòa âm: Bất chấp tín hiệu ngõ vào ngõ ra luôn ở - Vcc.
3.1.3. Thông số của Comparator lý tưởng
Khối comparator lý tưởng:
Trở kháng vào Zi ∞
Trở kháng ra Zo=0
Differential Gain ∞
Common mode gain=0
Hình 3.4 Các tham số của Comparator lý tưởng

Để đơn giản trong việc tính toán trên Comparator, có thể tính toán trên
Comparator lý tưởng sau đó thực hiện bổ chính các thông số trong mạch. Để có được
một cái nhìn tổng quan giữa Comparator thực tế và Comparator lý tưởng, có thể so
sánh một vài thông số giữa Comparator lý tưởng và Comparator thông dụng (general
purpose) như bảng sau:
Bảng 3.1 Bảng so sánh tham số của comparator lý tưởng và thực tế

Comparator lý tưởng Comparator thực tế
 Độ lợi vô cùng lớn  Độ lợi 100.000 -> 200.000
 Tổng trở ngõ vào -> ∞  Tổng trở vào 10   10 
8 13
 Tổng trở ngõ ra 0  Tổng trở ngõ ra nhỏ

 Băng thông ->∞  Băng thông hữu hạn
 D ng vào tĩnh 0
32
 D ng vào lệch 0  D ng vào tĩnh nhỏ

 Điện áp lệch: Voffset 0  D ng vào lệch: 20 ->30nA
 Slew rate: SR ->∞  Điện áp lệch: 2 ->10mV
 Slew rate: 0.7 - >100V/ms
3.1.4. Comparator Gain
 Open-loop Gain: Là giá trị Gain của mạch khi không có feedback.
 Close-loop Gain: Là giá trị Gain của mạch khi có thêm vòng lặp.
 Common mode Gain: Là tỷ số điện áp output và điện áp common mode đầu
vào. Lý tưởng Common mode Gain =0
Aicm = Vo / Vcm (3.1)
 Differential mode Gain: Là tỷ lệ giữa điện áp ra và độ sai khác điện áp đầu

vào.
Av = Vo / (v+ - v-) (3.2)
Hình 3.5 Input Common-Mode Voltage

3.1.5. Gain Bandwidth Op-amp
Là dải tần số mà giá trị được đo từ f=1 Hz cho tới điểm mà tại đó Gain của
mạch suy giảm 3dB.Tần số mà tại đó Gain của Comparator chỉ còn 1 hoặc 0dB được
gọi là unity gain frequency.
33
Hình 3.6 Tham số Gain Bandwidth Op-amp

3.1.6. Tốc độ đáp ứng (Slew rate)
Tốc độ đáp ứng của Comparator thể hiện sự thay đổi điện áp đầu ra trong một
khoảng thời gian nhất định và có đơn vị V/us. Thường được đo trong khoảng 10%
đến 90% của giá trị cuối cùng (giá trị để output ổn định)
Vout
SR 
t
Hình 3.7 Tham số slew rate.
34
3.1.7. Hệ số nén tín hiệu kiểu chung (CMRR: Common Mode Rejection Ratio)
Do Comparatoraraator có ngõ vào là mạch khuếch đại vi sai nên có một chỉ số
rất quan trọng khi đánh giá chất lượng của mạch khuếch đại vi sai cũng dùng được
cho Comparator đó là hệ số CMRR.
Giá trị CMRR càng cao mạch có tính triệt nhiễu đồng pha càng tốt. Thông số
này được định nghĩa như sau:
Avd
CMRR  20 lg (dB) (3.4)
AvCM
Với Avd là hệ số khuếch đại vi sai và AvCM à hệ số khuếch đại common

mode.
3.1.8. Tham số Maximum output Voltage Swing
Là giá trị điện áp đỉnh-đỉnh đầu ra lớn nhất và không bị cắt đỉnh, đồng thời
dòng 1 chiều tĩnh ở đầu ra bằng 0.
VOM được giới hạn bởi trở kháng ra của bộ khuếch đại, điện áp bão hòa của
transistor và nguồn cung cấp
Hình 3.8 Tham số voltage swing
35
3.2. Mạch Comparator CMOS SR Latch
Ưu nhược điểm của mạch CMOS SR Latch.
Ưu điểm:
 Mạch Comparator CMOS SR latch tiêu thụ công suất cực thấp do trong
cấu trúc không sử dụng các tầng khuếch đại riêng lẽ thay vào đó là sự ghép
nối của tầng tiền khuếch đại (preamplifier) và tầng khuếch đại trung gian
làm một.
 Do sử dụng cấu trúc chốt (latch) tín hiệu nên cho tốc độ nhanh.
Nhược điểm:
 Giới hạn băng thông của tín hiệu vào.

 Tốc độ chậm so với mốt số cấu trúc vừa dùng bộ chốt (latch) vừa dùng các
tầng khuếch đại nối tiếp.
3.2.1. Cấu trúc mạch Comparator CMOS SR Latch
Mạch Comparator CMOS SR Latch có cấu trúc như hình vẽ 3.9:

Cấu trúc Comparator CMOS SR latch gồm 2 phần: CMOS latch và SR latch.
CMOS latch bao gồm: Thành phần phân cực cho mạch (M1), khuếch đại vi sai
(M2 và M3) và khối latch (hay khối regeneration) (M6, M7, M8 và M9).
Chức năng của khối CMOS Latch là khuếch đại tín hiệu vi sai ngõ vào, lấy
mẫu được tín hiệu tại khối chốt nhằm phân biệt được mức high và low của mạch.
Đồng thời nhờ vào cách mắc cascode M4 và M5 làm giảm ảnh hưởng của nhiễu phản
hồi từ đầu ra tới đầu vào (kickback noise).
SR latch là bộ chốt nhằm giữ cố định giá trị của tín hiệu ra của khối CMOS
latch trong cả chu kỳ đồng hồ. Ngoài ra nó hoạt động như bộ đệm tín hiệu tại đầu ra
của mạch.
36
Hình 3.9 Cấu trúc bộ so sánh CMOS SR Latch.

Nguyên tắc hoạt động của mạch: Mạch hoạt động theo sự đồng bộ của xung
đồng hồ.
- Nửa chu kỳ mức thấp của xung đồng hồ thì M4 và M5 thông, đồng thời
khi đó M6 và M7 tắt, và tín hiệu ra được khuếch đại theo tín hiệu vào.
- Nửa chu kỳ còn lại mức cao của xung đồng hồ thì M4 và M5 tắt đồng
thời M6 và M7 thông khi đó tín hiệu vào được lấy mẫu và đưa ra ngõ
ra.
Cơ chế có thể được thực hiện thông qua quá trình phóng sạc của tụ tại cực D
của M6, M8 và M7, M9 được thể hiện như trong hình vẽ 3.10:
37
Hình 3.10 Cơ chế phóng xả của tụ ở M6:9

SR latch hoạt động theo nguyên lý của SR flip-flop với bảng chân lý sau:
Bảng 3.2 Bảng trạng thái của SR latch
Tín hiệu vào
S = OUT1 R = OUT2 Qnext
INV1 INV2
0 0 0 X Q
0 1 1 0 1
1 0 0 1 0
1 1 X 0 0
Thời gian đầu của chu kì CLK, CMOS latch sẽ thực hiện so sánh hai tín hiệu
vào và tín hiệu Vref được kết quả là hai tín hiệu đầu ra của khối CMOS latch là INV1
và INV2 luôn là nghịch đảo của nhau. Do đó ta luôn chỉ có các cặp trạng thái của
INV1 và INV2 là (0,1) hoặc (1,0). Tín hiệu INV1 và INV2 được chốt trạng thái và
khuếch đại thêm bằng SR latch. Đến đây ta được kết quả của bộ so sánh Q.
3.2.2. Khối tạo tín hiệu CLK đồng bộ
38
Theo nguyên lý hoạt động của kiến trúc comparator trên ta có tổng tín hiệu ra
INV1 và INV2 của khối CMOS latch có tính chất như xung CLK.
Hình 3.11 Hình minh họa tín hiệu INV1, INV2 của khối CMOS latch
Do đó tôi sử dụng một cổng login NOR2 để tạo ra tín hiệu CLK1 cùng dạng
với tín hiệu CLK. Do thời gian trễ của khối comparator chủ yếu là của khối CMOS
latch do quá trình nạp vào hai transistor M8/M9 nên có thể coi thời gian trễ của
comparator sấp xỉ bằng thời gian trễ của CMOS latch. Do xung CLK1 được tạo ra
bởi đầu ra của CMOS latch nên xung CLK1 có thời gian trễ bằng thời gian trễ của
comparator. Kiến trúc comparator được minh họa bởi hình 3.12.
Hình 3.12 Kiến trúc comparator đồng bộ xung CLK
39
Trong kiến trúc mới cổng NOR2 chịu trách nhiệm cộng hai tín hiệu INV1 và
INV2, hai cổng inverter được đặt vào làm bộ đệm khuếch đại tín hiệu CLK. Kết quả
tạo xung CLK được minh họa bởi hình 3.13.
Hình 3.13 Hình minh họa quá trình tạo xung CLK1 từ xung CLK0
Xung CLK0 qua khối CMOS latch tạo ra hai tín hiệu đầu ra INV0, INV1 với
thời gian ttrễ . Đưa hai tín hiệu INV1, INV2 qua cổng logic NOR2 ta được xung
CLK1 đồng dạng với CLK0 sau khoảng thời gian ttrễ.
40
Chương 4. Thiết kế và mô phỏng

4.1. Quá trình mô phỏng cho cấu trúc ADC dạng nối tiếp
4.1.1. Yêu cầu đề bài
Khối ADC được thiết kế cho khối thu RF trong hệ thống GNSS, do vậy yêu
cầu thiết kế của mạch được đề ra căn cứ dựa trên tín hiệu đầu vào của hệ thống GNSS
và yêu cầu thiết kế của GNSS. Bảng bên dưới liệt kê yêu cầu thiết kế cho khối 4 bit
flash ADC dạng nối tiếp.
Bảng 4.1 Bảng yêu cầu thiết kế cho cấu trúc 4 bit flash ADC dạng nối tiếp
Các thông số Yêu cầu thiết kế
Cấu trúc F1
Số bit 4 – Bits
Giới hạn điện áp vào 0.6 V (1LSB= 7.5
(Vreference)
Tốc độ > mV)
1GS/s
Nguồn cung cấp 1.2 V
Công nghệ 130 nm
Công suất tiêu thụ < 30 mW
DNLpeak < 0.5 LSB
INLpeak < 0.5 LSB
4.1.2. Quá trình thực hiện mô phỏng cho mạch Comparator
Sơ đồ mạch Comparator CMOS SR latch được thể hiện như hình 4.1
41
Hình 4.1 Cấu trúc bộ comparator CMOS SR latch

Mục đích mô phỏng cho mạch Comparator là xác định kích thước của các
MOS và điện áp phân cực cho các MOS sao cho mạch Comparator có công suất tiêu
thụ thấp, thời gian trễ nhỏ và đáp ứng được băng thông tín hiệu vào.
Các khối cần tối ưu trong cấu trúc comparator CMOS SR latch:
Khối CMOS latch Khối SR latch
Tối ưu kích thước (số fingers) và Tối ưu kích thước (số fingers)
điện áp phân cực cho PMOS M1 của PMOS M10 và M11
Tối ưu kích thước (số fingers) của Tối ưu kích thước (số fingers)
PMOS M2 và M3 của PMOS M12 và M13
Tối ưu kích thước (số fingers) của Tối ưu kích thước (số fingers)
PMOS M4 và M5 của NMOS M14, M15, M16 và
M17
Tối ưu kích thước (số fingers) của

NMOS M6, M7, M8 và M9
42
Để thực hiện thiết kế mạch một cách tốt nhất thì quá trình thiết kế cần qua các
bước như quy trình thiết kế cho mạch comparator dưới đây. Đầu tiên cần thiết lập
kích thước cũng như điện áp phân cực ban đầu cho các transistor. Tiếp theo là tiến
hành tối ưu các tham số như kích thước, điện áp phân cực sao cho thỏa mãn các yêu
cầu mà thiết kế đặt ra như thời gian trễ, công suất, băng thông hay các tham số động
ENOB, SFDR, SNR của ADC. Nếu chưa đạt yêu cầu thiết kế thì cần tiếp tục tối ưu.
Kích thước và
điện áp phân
cực ban đầu
Tối ưu điện áp phân cực và

kích thước các MOS của bộ
comparator
Đảm bảo tốc độ và

Chưa tốt trễ nhỏ
Tốt
Ghép nối comparator với

các bộ mux tạo thành ADC
Chưa tốt
Đo các thông số bộ
ADC
Tốt
Kết quả cuối cùng
Hình 4.2 Quy trình thiết kế cho mạch 4 bit flash ADC dạng nối tiếp
a. Cách tính trễ của comparator
Trễ của mạch comparator được tính là thời gian đáp ứng của tín hiệu ra theo
tín hiệu đầu vào. Như hình 4.3 cho thấy thời gian trễ được tính là thời gian từ thời
43
điểm bắt đầu Vin <Vref (Vin>Vref) cho tới khi Vout bắt đầu đạt mức thấp (hay mức
cao)
Thời gian Trễ Vref
Vin
Vout
Hình 4.3 Cách tính thời gian trễ của mạch

b. Xác định kích thước (số fingers) và điện áp phân cực cho PMOS M1
PMOS M1 cung cấp dòng chủ yếu cho mạch hay nó quyết định chính đến
công suất tiêu thụ toàn mạch. Do đó chọn kích thước cũng như điện áp phân cực của
M1 sao cho có được công suất thấp đồng thời thời gian trễ thấp.
Để xác định sự ảnh hưởng của kích thước của M1 lên trễ của mạch cho giá trị
finger (N1) của M1 chạy từ giá trị 1 tới 20 và xác định giá trị N1 sao cho trễ nhỏ
nhất. Tương tự xét sự ảnh hưởng của Vg1 (điện áp phân áp cho M1) khi cho Vg1
chạy từ -1.2V đến 1.2V và xác định giá trị Vg1 sao cho trễ nhỏ nhất.
Từ kết quả mô phỏng như hình 4.4 và hình 4.5 cho thấy kích thước và điện áp
phân cực của PMOS M1 không ảnh hưởng nhiều tới trễ của mạch.
Từ kết quả mô phỏng rút ra được được giá trị Vg1=0.2V và N1 4. Khi đó
dòng tiêu thụ toàn mạch là 47uA hay công suất tiêu thụ 1 comparator là
0.047*1.2=0.0564mW, với giá trị này mạch đã đạt được công suất tiêu thụ thấp thỏa
mã yêu cầu.
44
Hình 4.4 Ảnh hưởng của Vg1 tới trễ của mạch
Hình 4.5 Ảnh hưởng của kích thước (số finger) của M1 tới trễ của mạch
c. Xác định kích thước (số finger) của PMOS M2 và M3
Trong cấu trúc comparator CMOS SR latch thì thời gian trễ cũng như độ rộng
băng thông tín hiệu vào phụ thuộc nhiều vào PMOS M2 và M3. Phương trình thể
hiện độ sai lệch dòng trên M2 và M3:
45
kW 4I D
I  I D 2  I D3  V  V 2
2 L k (W / L) (4.1)
Theo phương trình (4.1) muốn cho ΔI lớn để có được thời gian trễ nhỏ (vì
muốn giảm trễ thì chênh lệch điện áp ra của khối khuếch đại vi sai phải lớn theo
phương trình 3.2), mà ΔI lớn khi W đủ lớn hay số finger của M2 và M3 phải đủ lớn.
Do mạch có tính chất đối xứng nên kích thước của PMOS M2 và M3 phải
bằng nhau hay chọn giá trị số finger N2 và N3 như nhau. Cho N2 và N3 chạy với
những giá trị khác nhau từ N=1 tới N=20 kết quả ta sẽ lấy giá trị có trễ nhỏ nhất do
đó có được kết quả như hình 4.6 và có được N2=N3=2 (W2=W3=2*600n).
Trễ nhỏ nhất
Hình 4.6 Xác định số finger N2 và N3 của M2 và M3

d. Xác định kích thước số finger (N4, N5) cho PMOS M4, M5
Hai PMOS M4 và M5 được mắc cascode cùng với hai PMOS M2 và M3 nhằm
tăng độ khuếch đại vi sai cho mạch. Bên cạnh đó M4 và M5 có tác dụng làm giảm
kickback noise ảnh hưởng từ đầu ra tới đầu vào của mạch.
46
Hình 4.7 Minh họa M4, M5 trên CMOS SR latch

Để xác định kích thước của M4 và M5 (số finger) ảnh hưởng tới trễ của mạch
cho kích thước hay số finger của M4 và M5 chạy những giá trị khác nhau và xem đáp
ứng đầu ra, từ đó xác định được kích thước (số finger) của M4 và M5 cho giá trị trễ
nhỏ nhất.
Vin
Vout
Trẽ nhỏ nhất
Vref
Hình 4.8 Xác định N4, N5 của M4, M5

Kết quả đạt được khi cho kích thước (số finger) của M4, M5 chạy từ giá trị 1
tới 20 và lấy giá trị cho trễ nhỏ nhất. Từ kết quả mô phỏng hình 4.8 thấy được kích
thước của PMOS M4 và M5 không ảnh hưởng nhiều tới trễ của mạch.Chọn
N4=N5=1 (W4=W5=1*1.6um)
47
e. Xác định kích thước (số finger) của các NMOS M6, M7, M8 và M9
Các NMOS M6, M7, M8 và M9 có chức năng chốt tín hiệu (latch) hay lấy
mẫu tín hiệu. Để xác định kích thước (số finger) của các MOS này cho giá trị số
finger chạy với những giá trị khác nhau và xem đáp ứng ra để xác định thời gian trễ
nhỏ nhất của mạch.
Cho giá trị finger (N6,N7, N8, N9) chạy từ 1 tới 20 và ta thấy được NMOS
M6, M7, M8 và M9 không ảnh hưởng nhiều tới trễ của mạch, nên chọn giá trị ban
đầu được đưa vào là N6=N7=1 (W6=W7=1*400um), N8=N9=1 (W8=W9=1*1um).
Hình 4.9 Xác định kích thước của từng finger N6, N7
48
Hình 4.10 Xác định kích thước của N8, N9

f. Xác định kích thước của khối SR latch
Do khối SR latch hoạt động như mạch số nên kích thước của các MOS không
ảnh hưởng nhiều tới trễ của mạch.
Cuối cùng có được kích thước của các MOS: M10, M11, M12, M13, M14,
M15, M16 và M17 như sau:
 N10=N11=N12=N13=1 (W10=W11=W12=W13=1*800nm)
 N14=N15=N16=N17=1 (W14=W15=W16=W17=1*400nm)
g. Xác định kích thước khối tạo xung CLK đồng bộ
Hình 4.11 là kiến trúc hai khối khối NOR2 và Inverter tạo ra tín hiệu đồng bộ
CLK bên trong comparator.
49
(a) (b)
Hình 4.11 Khối NOR2 (a) và Khối inverter (b)

Các tham số của khối NOR2: PMOS (0.8u, 130n)/ NMOS (0.4u, 130n)
Các tham số của khối INV: PMOS (1.2u, 130n)/ NMOS (1.2u, 130n)
h. Quá trình thực hiện mô phỏng cho các bộ MUX
Trong cấu trúc 4 bít flash ADC dạng nối tiếp được thêm vào các bộ MUX
nhằm mục đích lựa chọn các mức điện áp Vref khác nhau để đưa vào bộ so sánh. Các
bộ MUX có cấu trúc như các bộ MUX trong hệ thống số. Bộ MUX 8.1 được tạo nên
từ MUX 4.1 và MUX 4.1 được tạo nên từ các bộ MUX 2.1. Các bộ MUX không ảnh
hưởng nhiều tới trễ của mạch cũng như công suất tiêu thụ toàn mạch.
Kích thước của các transistor trong các bộ MUX2.1, MUX4.1 và MUX8.1 là:
Đối với PMOS kích thước độ rộng kênh W=800nm (số finger bằng 1 và độ rộng mỗi
finger bằng 800nm). Đối với NMOS kích thước độ rộng kênh W=400nm (số finger
bằng 1 và độ rộng mỗi finger bằng 400nm)
Cấu trúc và tín hiệu ra MUX 2.1
50
Cấu trúc mạch cho bộ MUX 21 bao gồm 2 cặp transmission gate tại hai tín
hiệu vào Vin1, Vin2 và phần đảo tín hiệu (inverter) nhằm đảo mức tín hiệu select.
Hình 4.12 thể hiện sơ đồ mạch cho bộ MUX 21 và kết quả tín hiệu ra khi cho các
mức tín hiệu vào Vin1, Vin2 và tín hiệu select.
Bảng 4.2 Bảng trạng thái cho bộ MUX 2.1

Select Out
0 Vin1
1 Vin2
Select
Vin1/Vin2
Vout
(a) (b)
Hình 4.12 Mạch nguyên lý MUX 21 (a) và kết quả mô phỏng MUX 2:1 (b)
MUX 4.1 được tạo ra từ các bộ MUX 2.1 và gồm có bốn tín hiệu vào, hai tín
hiệu lựa chọn và một tín hiệu ra. Hình 4.13 thể hiện sơ đồ mạch và kết quả tín hiệu ra
khi cho 4 mức tín hiệu vào v1, v2, v3 và v4. Các trạng thái của MUX 4.1 được biểu
diễn ở bảng sau:
51
Bảng 4.3 Bảng trạng thái cho bộ MUX 4.1

B0 B1 Out
0 0 V1
0 1 V5
1 0 V3
1 1 V7
Vout
B1
B2
(a) (b)
Hình 4.13 Sơ đồ bộ MUX 41 (a) và Kết quả mô phỏng MUX 4:1 (b)
Mux 8.1 được tạo nên từ các bộ MUX 4.1 và gồm có tám tín hiệu vào, ba tín
hiệu lựa chọn và một tín hiệu ra. Hình 4.14 thể hiện sơ đồ mạch và kết quả tín hiệu ra
khi cho 8 mức tín hiệu vào v1, v3, v5, v7, v9, v11, v13, v15 và 3 tín hiệu lựa chọn
B0, B1 và B2
52
Bảng 4.4 Bảng trạng thái cho bộ MUX 81

B0 B1 B2 Out
0 0 0 V1
0 0 1 V3
0 1 0 V5
0 1 1 V7
1 0 0 V9
1 0 1 V11
1 1 0 V13
1 1 1 V15
Bo
B1
B2
Out
(b)
(a)
Hình 4.14 Sơ đồ bộ MUX 81 (a) kết quả mô phỏng MUX 81 (b)
4.1.3. Quá trình ghép nối các bộ comparator và các bộ MUX cho cấu trúc 4 bit
flash ADC dạng nối tiếp
Sau khi tối ưu bộ comparator cho độ trễ nhỏ và công suất thấp, việc ghép nối 4
bộ comparator và 3 bộ MUX vào mạch được thực hiện để tạo thành mạch 4 bit flash
53
ADC dạng nối tiếp. Hình 4.15 thể hiện sơ đồ của mạch 4 bit flash ADC dạng nối tiếp
sau khi ghép nối 4 bộ comparator và 3 bộ MUX. Mạch được thiết kế và mô phỏng
bởi phần mềm Cadence 5.14 trên thư viện TSMC 0.13.
Bước tiếp theo là tính toán các tham số tĩnh của mạch ADC như DNL, INL và
các tham số động như ENOB, SFDR, SNR và công suất toàn mạch.
Hình 4.15 Mạch nguyên lý của 4 bit flash ADC

a. Tính toán các tham số tĩnh DNL và INL cho 4 bit flash ADC dạng nối tiếp
Các tham số tĩnh của mạch như DNL, INL thể hiện sự tuyến tính, hay đánh giá
độ chính xác của mạch ADC như đã đề cập ở chương 3. Để tính toán các tham số
DNL, INL ta cho xung Ramp có giá trị điện áp vào từ 0 đếnVref với chu kỳ 80ns sau
đó thống kê và tính toán DNL, INL dựa vào công thức 2.2
Hình 4.16 cho thấy kết quả mô phỏng khi cho tín hiệu xung ramp tại đầu vào
của ADC. Từ đó lập được bảng 4.5 và tính toán tìm các giá trị DNL, INL. Tín hiệu ra
ADC không bị mất bit nếu thỏa mãn điều kiện |DNL|max và |INL|max ≤ 1LSB.
54
Hình 4.16 Sử dụng xung ramp tại đầu vào ADC

Bảng 4.2 thể hiện các giá trị DNL và INL tại những khoảng điện áp Vref
khác nhau.
Bảng 4.5 Bảng các giá trị DNL và INL
Hình 4.17 cho kết quả DNL, INL đạt được dưới dạng đồ thị với kết quả:
 |DNL|max=0.65LSB
55
 |INL|max=0.408LSB
(a) (b)
Hình 4.17 Tham số DNL và INL của 4 bit flash ADC dạng nối tiếp
b. Tính toán các tham số động cho 4 bit flash ADC dạng nối tiếp
Các tham số động của mạch bao gồm ENOB, SFDR, SNR đánh giá mức độ
đáp ứng của mạch với tín hiệu sin được cho vào mạch. Hình 4.18 thể hiện tín hiệu ra
qua bộ ADC gồm có B0, B1, B2, B3 và tín hiệu sau khi qua bộ DAC lý tưởng khi
cho các tham số đầu vào gồm có:
 Vinbias=0.3V
 Vinamp=0.3V
 Vref=0.6V
 Fs=2G
 Fm=10M
56
Hình 4.18 Kết quả dạng sóng sau khi qua bộ DAC lý tưởng
Kết quả đạt được sau khi biến đổi Fourier
Tín hiệu sau khi được biến đổi từ bộ DAC lý tưởng với các tham số như trên
được xử lý bằng phần mềm Matlab và từ đó xác định được các tham số động của
ADC như ENOB, SFDR và SNR.
Hình 4.19 thể hiện kết quả các tham số động của bộ ADC như ENOB, SFDR
và SNR được thực hiện bởi phần mềm matlab và kết quả của các thông số động đạt
được như sau:
ENOB=2.579
SFDR=31.71dB
SNR=18.14dB
57
Hình 4.19 Kết quả đạt được sau khi biến đổi Fourier
Bảng 4.6 tổng kết các giá trị cuối cùng của các thông số cho mạch 4 bit flash
ADC dạng nối tiếp. Bảng 4.7 so sánh các kết quả đạt được của mạch 4 bit flash ADC
dạng nối tiếp trong luận văn với các mạch flash ADC đã được đăng trên báo IEEE.
Bảng 4.6 Bảng kết quả đạt được của mạch 4 bit flash ADC dạng nối tiếp
Thông số Yêu cầu thiết kế Kết quả đạt được
Kiến trúc Series Flash (pipeline) Flash
Độ phân giải 4 – Bits 4 – Bits

Input voltage range 0.6 V (1LSB = 37.5 mV) 0.6 V (1LSB = 37.5mV)
Tốc độ > 1GS/s 2GS/s
Nguồn cấp 1.2 V 1.2 V
Công nghệ 0.13 um 0.13 um
Công suất < 30 mW 0.23 mW
DNL (LSB) < 0.5 LSB -0.41 ~ 0.65 LSB
58
INL (LSB) < 0.5 LSB -0.408 ~ 0.242

ENOB 2.579@ 10M
2.0801@ 50M
1.78@100M
SFDR (dB) 31.71 @10M
23.91 @ 50M
20.62 @100M
SNR (dB) 18.14 @10M
18.05 @50M
21.83 @100M
Bảng 4.7 Bảng so sánh các kết quả với các bài báo công bố IEEE
Kết quả
[4] [5] [6] [7]
của nhóm
Năm xuất bản 2013 2006 2007 2009 2004
Công nghệ 0.13 um 90nm 0.18um 0.18um 0.18um
1.2V 1.4 V 1.8 V 1.8 V 1.8V

Supply
Power 0.23 mW 227 mW 43 mW 42 mW 70mW
4 bits 5 Bits 4 Bits 4 Bits 4 Bits

Resolution
Input range 0.6 Vp-p +_ 320 mV +_ 0.65 V 0.6 Vp-p 1 Vp-p
59
Sampling 2 GS/s 4 GS/s 4 GS/s 2 GS/s 5GS/s

Rate
DNL/INL(L DNL: - -0.83~0.93 -0.35~0.35 -0.04~0.04 0.24

SB) 0.41~0.65 -0.89~0.88 -0.26~0.24 -0.03~0.06 0.34
INL: -
0.408~0.242
ENOB/SND 2.579@2GS/ SNDR 3.71@4GS 3.91 3.65 @DC

R s, 10M 27.5dB /s, 10MHz @2GS/s,
SNDR @4GS/s, 3.06 91.8MHz
17.29dB@2 5MHz @3.5GS/s, 3.61
GS/s, 23.6dB 0.501GHz @2GS/s,
10MHz @3.5GS/s, 970.2MHz
1GHz
Series Flash Conventional Conventional Conventional Conventional

Architecture
ADC Flash ADC Flash ADC Flash ADC Flash ADC
4.2. Thiết kế layout

4.2.1. Lý thuyết cơ bản trong thiết kế layout
a. Khái niệm layout
Layout trong thiết kế IC là quá trình thiết kế vị trí các lớp vật chất (Layer) để
tạo nên các linh kiện, thiết kế các layer để kết nối các linh kiện với nhau trên cùng
một đế bán dẫn (SoC).
Layer là thành phần cơ bản và nhỏ nhất của một thiết kế layout. Layer có thể
là một lớp vật chất vật lý như bán dẫn, kim loại…, có thể chỉ là các lớp text nhằm mô
tả thông tin phục vụ quá trình thiết kế, hoặc đơn giản là các đường biên, chỉ dẫn.
60
Các layer luôn có vị trí độ cao xác định so với đế. Vì vậy bạn có thể đặt chúng
chồng lên nhau không phân biệt thứ tự đặt trước hay đặt sau mà không phải lo về thứ
tự trên dưới của chúng. Như minh họa trong hình 4.20 dưới đây khi thiết kế ta chỉ cần
quan tâm đến tọa độ X, Y (phương ngang) của các layer metal 1 và metal 2 chứ
không cần phải quan tâm đến việc đặt metal 1 hay metal 2 trước vì metal1 luôn nằm
dưới metal 2 và được nối với nhau bởi contact.
Hình 4.20 Hình minh họa thứ tự trên dưới các layer
b. Sử dụng hierarchy để quản lý khi thiết kế layout
Kiến trúc hierarchy rất quan trọng, giúp giảm thiểu khối lượng công việc và dễ
dàng quản lý đặc biệt là trong mạch IC số.
Đặc điểm của kiến trúc này là phân cấp bản thiết kế thành các kiến trúc con
nhỏ hơn ta gọi là các subcell. Để xây dựng cả thiết kế thay vì từ các layer (Flat)
chúng ta có thể xây dựng các cấu trúc có thể dùng chung được (linh kiện cơ bản: R,
L, C, Trans) hay các mạch cơ bản như mạch logic (AND, NOR, NOT) hay thậm chí
các subcell lớn hơn rất nhiều. Vậy nếu kiến trúc đó có thể dùng tại nhiều vị trí thì hãy
thiết kế supcell cho kiến trúc đó.
c. Sử dụng Stick Diagram
Stick Diagram là biểu đồ mô tả các layer một cách đơn giản trên giấy. Mục
đích khi lập biểu đồ này là để giúp người thiết kế có thể định hướng thiết kế đơn giản
hơn trên giấy. Giống như bản thiết kế giấy của một công trình. Thông qua stick, ta có
nhiệm vụ của người thiết kế là tối ưu bản thiết kế để đạt được tham số yêu cầu. Tham
số hay được tối ưu nhất thông qua biểu đồ này là tham số diện tích layout thông qua
61
việc chia sẻ các kết nối chung mà ta gọi là share gate. Một stich diagram được minh
họa trong hình 4.21.
Hình 4.21 Sơ đồ stich diagram của khối NAND3

d. Khái niệm share gate
Là phương pháp hữu hiệu nhất giúp tăng tỉ lệ tích hợp của mạch IC. Trong
mạch AND3, ta có thể thấy 3 PMOS mắc song song và chung VDD với PMOS của
INV; 3 NMOS mắc nối tiếp và chung VSS với NMOS của INV như trên hình 4.22.
Hình 4.22 Mạch nguyên lý cổng login AND ba đầu vào
62
Từ đó có ta có sơ đồ share gate cho cổng AND3 như hình sau:
Hình 4.23 Hình minh họa sơ đồ share gate khi thiết kế AND3
Trong quá trình share gate ta sẽ gặp một trường hợp là có những cực của
transistor luôn luôn có cùng điện thế khi hoạt động. Khi đó do luôn có cùng điện thế
nên sẽ không bao giờ xuất hiện d ng điện di qua dây dẫn nối hai điểm diện do đó ta
có thể bỏ dây nối đi mà không ảnh hưởng đến hoạt động của mạch. Hình 4.24 mô tả
một trường hợp dây dẫn nối hai điểm có cùng điện thế khi thiết kế cổng AND3 với
cách share gate khác.
Hình 4.24 Sơ đô thiết kế AND3 mới mỗi transistor gồm hai finger
63
e. Các rule cần lưu ý khi tối ưu chất lượng của mạch layout
- Luôn tối ưu diện tích.
- Sử dụng dây nối ngắn nhất có thể
- Sử dụng nhiều contact nhất cho các kết nối.
- Tránh sử dụng PO để kết nối
- Không đặt contact, via trên kênh dẫn của transistor.
4.2.2. Thiết kế các sub cells
Trong sơ đồ thiết kế ADC trên ta có các subcell là linh kiện (transistor NMOS,
PMOS) và các subcell phụ (NOR2, INV, MUX2, MUX4, MUX8, COMPARATOR).
Do đó sau khi chia kiến trúc hirerarchy, sử dụng các kiến thức lý thuyết layout ở trên
ta tiến hành thiết kế từng subcell.
a. Thiết kế các linh kiện cơ bản NMOS, PMOS
Sử dụng phần mềm layout L-edit. Tôi đã thiết kế từng bước khối ADC từ các
subcells cơ bản như PMOS, NMOS, CONTACT, VIA. Dưới đây là hình minh họa
các linh kiện cơ bản đó:
Hình 4.25 Minh họa các linh kiện CMOS cơ bản

b. Thiết kế COMPARATOR
64
Từ các linh kiện cơ bản trên, sử dụng các kiến thức về tối ưu layout, ta được
bản thiết kế layout của comparator được minh họa trên hình 4.26 dưới đây.
Hình 4.26 Thiết kế layout của khối comparator

Trong quá trình thiết kế, các transistor được sắp đặt sao cho PMOS ở về một
phía và NMOS ở về một phía của bản thiết kế. Theo transistor thì điện áp VDD được
đặt ở phía trên và VSS được đặt ở phía dưới. Khi đó ta sẽ dễ dàng hơn khi ghép nối
các khối comparator lại với nhau cũng như vấn đề cung cấp power, đưa điện áp
xuống các đế của PMOS (bằng p tab) và NMOS (bằng n tab).
c. Thiết kế MUX
Để thiết kế các bộ mux21, mux 41, mux 81, thiết kế dần từ khối nhỏ nhất
mux21. Sau đó các bộ mux41 và mux81 sẽ được xây dựng từ mux21.
Áp dụng cùng nguyên tắc sắp xếp khi thiết kế khối comparator vào thiết kế
khối mux21, ta được sơ đồ thiết kế khối mux21 như hình sau.
Hình 4.27 Sơ đồ layout khối mux21
65
4.2.3. Ghép nối các subcell thành ADC
Sau khi đã thiết kế xong các khối cơ bản, ta tiến hành ghép nối thành khối
ADC hoàn chỉnh. Nguyên tắc sắp xếp phải đảm bảo dây nối giữa các khối được tối
ưu ngắn nhất, tổng diện tích layout bé nhất cũng như khả năng kết nối tín hiệu, power
cho mạch. Ta có sơ đồ thiết kế khối ADC hoàn chỉnh được minh họa trong hình 4.28.
Hình 4.28 Sơ đồ layout khối ADC
66
67
KẾT LUẬN
Bộ chuyển đổi tín hiệu tương tự - số tốc độ cao tiêu thu công suất cực thấp
(flash ADC) được ứng dụng trong hệ thống truyền dẫn tín hiệu đã được phân tích,
thiết kế và mô phỏng trên phần mềm Cadence. Căn cứ vào những yêu cầu về tốc độ,
công suất tiêu thụ, dải tần, bộ chuyển đổi tín hiệu tương tự số đã đạt được một số yêu
cầu như tiêu thụ công suất cực thấp và tốc độ cao. Tuy nhiên độ rộng dải tần còn bị
hạn chế, bên cạnh đó độ tuyến tính của mạch chưa được tốt thể hiện thông qua việc
ảnh hưởng lớn của nhiễu mà ở đây chính là các hài.
Cấu trúc SAR ADC dạng nối tiếp đã được thực hiện và so sánh với cấu trúc
truyền thống ở các tham số như công suất tiêu thụ, độ chính xác, ENOB, SFDR,
SNR. Với cấu trúc 4 bit flash ADC dạng nối tiếp đã đạt được công suất tiêu thụ rất
thấp là 0.23mW và tham số tĩnh của mạch như INL, DNL là khá tốt tuy nhiên dải tần
cũng như tham số động ENOB, SFDR, SNR còn thấp. Các kết quả của luận văn được
tổng hợp trong bảng 4.8
Kết quả thiết kế này còn một số hạn chế tập trung chủ yếu ở khối comparator
như độ trễ còn lớn và băng thông nhỏ. Vì năng lượng tiêu thụ của khối comparator
còn rất thấp nên có thể tập trung vào tối ưu độ trễ, nâng mức năng lượng sử dụng để
đạt được hiệu năng cao hơn.
68
Bảng 4.8 so sánh hai cấu trúc 4 bit flash ADC dạng nối tiếp (Series Flash ADC) và
4 bit flash ADC truyền thống (Coventional Flash ADC)
Thông số Series Flash (pipeline) Coventional Flash ADC
ADC
Công nghệ 0.13 um 0.13 um
Nguồn cung cấp 1.2V 1.8V
Công suất tiêu thụ 0.23 mW 26mW
Số bit 4 – Bits 4 – Bits

Giới hạn điện áp vào (Vref) 0.6 V (1LSB = 37.5mV) 0.6 V (1LSB = 37.5 mV)
Tốc độ 2GS/s 4GS/s
DNL/INL(LSB) max 0.65/0.408 LSB 0.165 /0.231 LSB
ENOB 2.579@ 10M 3.4815@ 10M

2.0801@ 50M 2.9248@ 50M
1.78@100M 2.515@300M
SFDR (dB) 31.71 @10M 34.9@ 10M
23.91 @ 50M 30.87@ 50M
20.62 @100M 22.69@300M
SNR (dB) 18.14 @10M 23.53@ 10M
18.05 @50M 21.26@ 50M
21.83 @100M 22.08@300M
69
70
TÀI LIỆU THAM KHẢO
[1] Rudy J. van de Plassche, CMOS Intergrated Analog to Digital and Digital
to Analog Converters, 2nd Edition.
[2] Sachin Gupta and Akshay Phatak, ADC guide.
[3] Atmel, Atmel AVR127: Understanding ADC parameters.
[4] Boris Murmann Stanford University, EE315B VLSI Data Conversion
Circuits.
[5] Walt Kester, Understand SINAD, ENOB, SNR, THD, THD + N, and
SFDR so You Don't Get Lost in the Noise Floor.
[6] http://www.maximintegrated.com/app-notes/index.mvp/id/810. Truy nhập
cuối cùng ngày 18/3/2013.
[7] Manish Goswami, Dharmendra Mani Varma, Saloni, B. R. Singh ,
“Reduced comparator high speed low power ADC using 90 nm CMOS
technology” Indian Institute of Information Technology,Springer
Science+Business Media, August 2012.
[8] http://www.maximintegrated.com/app-notes/index.mvp/id/1080. Truy nhập
cuối cùng ngày 18/3/2013.
[9] Prashanth Busa, Understanding Design and Operation of Successive
Approximation Register (SAR) ADC.
[10] Dharmendra Mani Varma, “Reduced Comparator Low power Flash ADC
using 35nm CMOS” IEEE 2011.
[11] Ahmad Shar “DESIGN OF A HIGH-SPEED CMOS COMPARATOR”
Master Thesis in Electronics System at Linköping Institute of Technology
[12] Arunkumar. P. Chavan, Rekha. G, P. Narashimaraja “Design of a 1.5-V,
4-bit Flash ADC using 90nm Technology” International Journal of
Engineering and Advanced Technology (IJEAT) ISSN: 2249 – 8958, Volume-
2, Issue-2, December 2012.
[13] Samad Sheikhaei, Shahriar Mirabbasi, and Andre Ivanov “A 4-Bit 5GS/s
Flash A/D Converter in 0.18µm CMOS”, Circuits and Systems, 2005. ISCAS
2005. IEEE International Symposium on.
[14]ZHANG Wei, ZHANG Liang,ZHANG Xu,MA Xuepoand LIU Yanyan,
“An Improved Current Mode Logic Latch”,Chinese Journalof Electronics2013
71

Xemtailieu Nghien Cuu Va Thiet Ke Ic Chuyen Mach Adc

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Xemtailieu Nghien Cuu Va Thiet Ke Ic Chuyen Mach Adc

Uploaded by

Copyright:

Available Formats

BỘ GIÁO DỤC VÀ ĐÀO TẠO

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

PHẠM VĂN DANH

NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC

LUẬN VĂN THẠC SĨ KỸ THUẬT

Hà Nội – Năm 2013

PHẠM VĂN DANH

NGHIÊN CỨU VÀ THIẾT KẾ IC CHUYỂN MẠCH ADC

CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ

LUẬN VĂN THẠC SĨ KỸ THUẬT

Hà Nội – Năm 2013

LỜI CAM ĐOAN ............................................................................................................................... IV

DANH MỤC CÁC HÌNH VẼ .............................................................................................................. V

DANH SÁCH BẢNG BIỂU............................................................................................................. VIII

DANH SÁCH CÁC TỪ VIẾT TẮT ................................................................................................... IX

PHẦN MỞ ĐẦU ...................................................................................................................................1

Chương 1. Lý thuyết chung .............................................................................................................2

1.1. Hệ thống định vị toàn cầu GNSS ...........................................................................................2

1.2. Bộ thu RF (RF receiver) ........................................................................................................4

1.3. Công nghệ mạch tích hợp CMOS ..........................................................................................5

1.3.1. Cấu trúc của MOSFET...................................................................................................5

1.3.2. Các vùng làm việc của MOSFET ..................................................................................8

Chương 2. Giới thiệu về bộ ADC ..................................................................................................10

2.1. Thế nào là ADC? .................................................................................................................10

2.2. Thông số bộ chuyển đổi A/D ...............................................................................................12

2.2.1. Sai số độ lệch ...............................................................................................................12

2.2.2. Sai số khuếch đại .........................................................................................................13

2.2.3. Sai số kích thước bão hòa ............................................................................................14

2.2.4. Độ phi tuyến vi phân (DNL) ........................................................................................14

2.2.5. Tính đơn điệu ...............................................................................................................16

2.2.6. Độ phi tuyến tích phân (INL) .......................................................................................16

2.2.7. Tỷ số tín hiệu trên nhiễu ..............................................................................................17

2.2.8. Tổng méo hài (THD) ...................................................................................................18

2.2.10. Hiệu quả sử dung bit (ENOB)......................................................................................19

2.2.11. Spurious Free Dynamic Range ....................................................................................19

2.3.1. Flash ADCs ..................................................................................................................20

2.3.2. Kiến trúc SAR ..............................................................................................................22

2.3.3. So sánh giữa Flash ADCs và SAR ADCs [6] ..............................................................24

Chương 3. Tổng quan về bộ so sánh (Comparator) .......................................................................29

3.1. Giới thiệu .............................................................................................................................29

3.1.1. Cấu tạo của Comparator...............................................................................................30

3.1.2. Nguyên lý làm việc ......................................................................................................31

3.1.3. Thông số của Comparator lý tưởng..............................................................................32

3.1.4. Comparator Gain ..........................................................................................................33

3.1.5. Gain Bandwidth Op-amp .............................................................................................33

3.1.6. Tốc độ đáp ứng (Slew rate) ..........................................................................................34

3.1.8. Tham số Maximum output Voltage Swing ..................................................................35

3.2. Mạch Comparator CMOS SR Latch ....................................................................................36

3.2.1. Cấu trúc mạch Comparator CMOS SR Latch ..............................................................36

3.2.2. Khối tạo tín hiệu CLK đồng bộ ....................................................................................38

Chương 4. Thiết kế và mô phỏng ..................................................................................................41

4.1.1. Yêu cầu đề bài ..............................................................................................................41

4.2. Thiết kế layout .....................................................................................................................60

4.2.1. Lý thuyết cơ bản trong thiết kế layout .........................................................................60

4.2.2. Thiết kế các sub cells ...................................................................................................64

TÀI LIỆU THAM KHẢO ...................................................................................................................71

Phạm Văn Danh

Chương 1. Lý thuyết chung

Hình 1.1 Kiến trúc hệ thống GNSS

1.2. Bộ thu RF (RF receiver)

Hình 1.2 Sơ đồ khối bộ thu RF

1.3. Công nghệ mạch tích hợp CMOS

Hình 1.3 Cấu trúc của một thiết bị MOS