ĐHQG TPHCM–ĐH Bách Khoa

Khoa Đ-ĐT–BM Điện Tử

GVPT: Hồ Trung Mỹ
Đáp án của Đề thi HK 1 – NH:2015-2016
Môn: Xử lý tín hiệu số với FPGA (MS: 402005) – Nhóm: A01
Ngày thi: 27/12/2015 – Thời gian làm bài: 90 phút
(SV KHÔNG được sử dụng tài liệu, Laptop, PC Tablet và điện thoại di động)

Câu 1: (2 đ) Hãy trải ra (unfold) DFG trong hình sau với hệ số J = 3.

Các công thức

với k = (i + w)%J và w’ = (i + w)/J

ĐS.

om
Vì có phần tử Delay nối với khóa, ta thêm nút giả E:

.c
ng
co
an

Thực hiện trải ra DFG theo bảng sau với J = 3:

th
g
on

i w k = (i + w)%3 w’ = (i + w)/3

du

0 5 2 1
1 5 0 2
u

2 5 1 2
cu

0 3 0 1
1 3 1 1
2 3 2 1
0 2 2 0
1 2 0 1
2 2 1 1

Thực hiện trải ra DFG cho các nút B, E và C với khóa theo các thời điểm sau:

Ta có: W = W’J  W’ = W/J = 6/3 = 2. Từ đó ta có bảng sau:

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 1/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt
 Vị trí khóa Các thời điểm chuyển mạch
Bật lên 6l + 0 = 3(2l + 0) + 0
6l + 2 = 3(2l + 0) + 2
6l + 4 = 3(2l + 1) + 1
Bật xuống 6l + 1 = 3(2l + 0) + 1
6l + 3 = 3(2l + 1) + 0
6l + 5 = 3(2l + 1) + 2

Kết quả của unfolding khi vẫn còn nút giả: Kết quả sau cùng khi bỏ các nút giả:

om
.c
ng
co
an
th

Câu 2: (2 đ) Cho trước hệ thống ở hình sau (các số đi kèm bộ cộng/nhân là số thứ tự của nút) với mỗi bộ
nhân được pipeline 2 tầng và có TM = 2u.t., mỗi bộ cộng được pipeline 1 tầng và có TA = 1u.t.
g
on
du
u
cu

Hãy gấp (fold) DFG này với hệ số gấp N = 5 với các tập gấp sau:
SA = {A1, –, A2, A3, A4}
SM = { –, M1, –, M2, –}
a) Thực hiện tái định thì để các tập gấp cho kết quả chỉ có các trì hoãn không âm trong cấu trúc gấp.
b) Gấp DFG đã được tái định thì: chỉ lập bảng tính thời gian Tin và Tout của mỗi nút, không cần vẽ hình .
Ghi chú:
 Phương trình gấp DF:

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 2/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt
 với w(e) là số phần tử Delay trên cạnh e, Pu là số tầng pipeline của nút U, v là số thứ tự của V
trong tập gấp chứa V, và u là số thứ tự của U trong tập gấp chứa U.
 Công thức tính thời gian vào Tin và thời gian ra Tout tương ứng cho nút U:
Tin = u + Pu và Tout = u + Pu + maxv{DF(U  V)}
ĐS.
Theo thứ tự các nút, ta có các tập gấp sau:
Thứ tự trong tập gấp:
0 1 2 3 4
SA = {1, –, 2, 3, 4}
SM = {–, 5, –, 6, –}

Phương trình gấp DF Sau khi retiming  Phương trình gấp DF

DF(1  2) = 5(1) –1 + 2 – 0 = 6 DF(1  2) = 5(0) –1 + 2 – 0 = 1

DF(1  3) = 5 (3) –1 + 3 – 0 = 17 DF(1  3) = 5 (0) –1 + 3 – 0 = 2

om
DF(1  4) = 5 (3) –1 + 4 – 0 = 18 DF(1  4) = 5 (2) –1 + 4 – 0 = 13
DF(2  6) = 5 (0) –1 + 3 – 2 = 0 DF(2  6) = 5 (0) –1 + 3 – 2 = 0

.c
DF(3  5) = 5 (0) –1 + 1 – 3 = –3 (*) DF(3  5) = 5 (1) –1 + 1 – 3 = 2
DF(5  2) = 5 (0) –2 + 2 – 1 = –1 (*) DF(5  2) = 5 (1) –2 + 2 – 1 = 4
DF(6  1) = 5 (0) –2 + 0 – 3 = –5 (*)
ng
DF(6  1) = 5 (1) –2 + 0 – 3 = 0
co
DF(6  4) = 5 (1) –2 + 4 – 3 = 4 DF(6  4) = 5 (1) –2 + 4 – 3 = 4
Với bảng trên ta thấy việc tái định thì sẽ phải xảy ra với các tập cắt đi qua các nhánh:
an

3  5, 5  2, và 6  1 vì DF < 0 với các nhánh này  DFG sau cùng phải có thêm các D
để tại các nhánh đó có DF  0 .
th

Tái định thì DFG theo các CS DFG sau khi tái định thì
g
on
du
u
cu

 Tính thời gian Tin và Tout của mỗi nút để tối thiểu hóa thanh ghi:
DF
DF(1  2) = 5 (0) –1 + 2 – 0 = 1
DF(1  3) = 5 (0) –1 + 3 – 0 = 2
DF(1  4) = 5 (2) –1 + 4 – 0 = 13
DF(2  6) = 5 (0) –1 + 3 – 2 = 0
DF(3  5) = 5 (1) –1 + 1 – 3 = 2
DF(5  2) = 5 (1) –2 + 2 – 1 = 4
DF(6  1) = 5 (1) –2 + 0 – 3 = 0
DF(6  4) = 5 (1) –2 + 4 – 3 = 4
Nút Tin  Tout
1 1  14
2 3  3
3 4  6
4 –––––
5 3 7
6 5 9

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 3/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt
Câu 3: (2 đ) Thiết kế mạch biến đổi ma trận 3 x 3 với 1 ngõ vào và 1 ngõ ra, theo quy tắc sau:
Ma trận vào Ma trận ra

a b c c e f
d e f  a b d
g h i i g h

a) Lập bảng thời gian sống và giản đồ thời gian sống, từ đó suy ra số thanh ghi cần cho mạch này
là bao nhiêu?
b) Lập bảng cấp phát thanh ghi thuận-nghịch. (Không cần vẽ mạch)
ĐS.


om
Bảng thời gian sống:
Mẫu Tin Tzlout Tdiff Tout Đời sống

.c
a 0 3 2 6 0  6
b 1 4 3 7 1  7
c 2 0 –2 ng
3 2  3
d 3 5 –2 8 3  8
co
e 4 1 –3 4 4  4
an

f 5 2 –3 5 5  5
g 6 7 –1 10 6  10
th

h 7 8 –1 11 7  11
g

i 8 6 –2 9 8  9
on
du

 Giản đồ thời gian sống:

u
cu

Như vậy số thanh ghi cần sử dụng là 3.

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 4/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt
  Bảng cấp phát thanh ghi thuận-nghịch
Cycle Input R1 R2 R3 Output
0 a
1 b a
2 c b a
3 d c b a c
4 e d a b e
5 f b d a f
6 g a b d a
7 h g d b b
8 i h g d d
9 i h g i
10 g h g

om
11 h h

.c
Câu 4: (2 đ) Với giản đồ phụ thuộc (DG) cho trước trong hình sau (ngõ vào x hướng lên, trọng số w hướng
ngang, ngõ ra y hướng chéo) ng
co
an
th
g
on
du
u

a) Hãy tìm biểu thức y(n) của bộ lọc này?

cu

b) Hãy tìm các cạnh cơ bản ex, ew và ey?

c) Cho trước d = [0 1]T, tìm p và s.
(Giả sử d, p và s phải thỏa các điều kiện: PTd = 0; sTd ≠ 0 và sTe ≥ 0)
d) Vẽ mảng tâm thu cần thiết kế.
ĐS.
a) (0.5 đ) Biểu thức y(n):
NX: y(6) = ax(6) + bx(3) + cx(0)
Suy ra: y(n) = ax(n) + bx(n–3) + cx(n–6)

b) (0.5 đ) Theo DG ta có ex = [0 1]T, ew = [1 0]T, và ey = [3 –1]T

c) (0.5 đ) Tìm p và s khi d = [0 1]T

 Điều kiện pTd = 0  [p1 p2] [0 1]T = 0  p2 = 0.
Nếu chọn p1 = 1  p = [1 0]T
 Điều kiện của s:
 sTd  0  [s1 s2] [0 1]T  0  s2  0.
 sTe  0 :

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 5/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt
 e sTe  0
ex = [0 1]T s2  0
T
ew = [1 0] s1  0
ey = [3 –1]T 3s1 – s2  0
Kết hợp các bất đẵng thứ trên, ta chọn s1 = 1  0  s2  3s1 hay 0  s2  3
Như vậy chọn s2 = 1  s = [1 1]T.
Kết luận: p = [1 0]T s = [1 1]T.

d) (0.5 đ) Mảng tâm thu cần thiết kế:

Bảng ánh xạ cạnh với pT = [1 0] và sT = [1 1] :
e pTe sTe
ex = [0 1]T 0 1
T
ew = [1 0] 1 1
T
ey = [3 –1] 3 2

om
Sơ đổ mảng tâm thu:

.c
ng
co
an
th

Câu 5: (2 đ)
g

Thiết kế mạch lọc FIR có 3 nhánh [rẽ] (3-tap FIR filter) với hệ số là h0 = 11, h1= 14, và h2 = 7.
on

a) Với số học phân bố (distributed arithmetic), hãy cho biết cần dùng bảng tra cứu (ROM hoặc bảng LUT
cùa FPGA) có kích thước bao nhiêu và nội dung của bàng này.
du

b) Với cải tiến dùng mã CSD và vẽ sơ đồ khối cài đặt FIR này.
ĐS.
u

a) (1 đ) Trường hợp dữ liệu lớn nhất là tổng các hệ số h là:

cu

11 + 14 + 7 = 32 và 25 – 1 < 32 < 26 – 1
Suy ra bảng tra cứu phải có độ rộng dữ liệu là 6 và số đường địa chỉ là 3 (do có 3 tap).
Nếu gọi các bit địa chỉ là A2A1A0 thì nội dung tại ô nhớ là A2h2 + A1h1 + A0h0
Từ đó ta có bảng ghi ROM cho FIR có các hệ số {11, 14, 7} như sau:

Địa chỉ Dữ liệu

(Binary) (Decimal)
000 0
001 11
010 14
011 25
100 7
101 18
110 21
111 32

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 6/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt
b) (1 đ) Đổi các giá trị hệ số sang dạng CSD:
7D = 1 1 1 = 1 0 0 –1 = 23 – 1  7 x X = X x (23 – 1 ) = X<<3 – X
11D = 1 0 1 1 = 1 1 0 –1 = 1 0 –1 0 –1 = 24 – 22 – 1  11X = X(24 – 22 – 1) = X<<4 – X<<2 – X
14D = 1 1 1 0 = 1 0 0 –1 0 = 24 – 21  14X = X(24 – 21 ) = X<<4 – X<<1
Như vậy ta dùng các khối dịch trái và cộng/trừ để có được sơ đồ khối cài đặt cho bộ lọc này.
Với bộ lọc FIR: y(n) = 11x(n) + 14x(n–1) + 7x(n–2)
Ta có sơ đồ khối sau:

om
.c
ng
co
an
th
g
on
du
u
cu

Đáp án của DSP-FPGA_Thi HK_AY1516-S1_trang 7/7

CuuDuongThanCong.com https://fb.com/tailieudientucntt