BỘ GIÁO DỤC VÀ ĐÀO TẠO

TRƯỜNG ĐẠI HỌC SƯ PHẠM KĨ THUẬT

KHOA ĐIỆN – ĐIỆN TỬ

Thiết Kế Mạch Tích Hợp VLSI_ Nhom 02CLC

ĐỀ TÀI
SRAM 6T
Thành viên: MSSV:
Lã Nguyễn Gia Huy 21161314
Nguyễn Thế Luân 21161337
Hứa Duy Bình 21161286
Phạm Công Việt 21161384

TP. Thủ Đức ngày … tháng … năm 2023

 MỤC LỤC
A. MỞ ĐẦU..................................................................................................................................................1
1.1 Đặt vấn đề......................................................................................................................................1
1.2 Mục tiêu.........................................................................................................................................1
1.3 Nội dung nghiên cứu......................................................................................................................1
B.NỘI DUNG.................................................................................................................................................1
Chương 1: CƠ SỞ LÝ THUYẾT....................................................................................................................1
1.1. Tổng quan về SRAM.......................................................................................................................1
1.2. Cấu tạo SRAM 6T...........................................................................................................................2
1.3. Nguyên lý hoạt động SRAM 6T......................................................................................................2
1.4. Ứng dụng của SRAM 6T.................................................................................................................9
1.5. Ưu điểm và hạn chế SRAM 6T......................................................................................................10
Chương 2: THIẾT KẾ VÀ ĐÁNH GIÁ QUA TESTBENCH.............................................................................11
2.1. Ô nhớ SRAM 6T............................................................................................................................11
C.KẾT LUẬN................................................................................................................................................12
D. TÀI LIỆU THAM KHẢO............................................................................................................................12
 A. MỞ ĐẦU
1.1 Đặt vấn đề
Bộ nhớ là một yếu tố quan trọng trong máy tính và được sử dụng để lưu trữ
dữ liệu hoặc thông tin dưới dạng biểu đồ nhị phân. Do đó, việc lưu trữ chương trình
trong bộ nhớ là cần thiết để tạm thời và lâu dài lưu trữ dữ liệu trong môi trường kỹ
thuật số. Bộ nhớ chia thành hai loại chính, đó là ROM và RAM. RAM cũng được
chia thành hai dạng chính, đó là SRAM và DRAM. SRAM (bộ nhớ truy cập ngẫu
nhiên tĩnh) có hai khía cạnh quan trọng về thiết kế: tản điện và truyền trễ trong quá
trình đọc và ghi vào ô nhớ. Biên độ nhiễu của SRAM cũng cần được xem xét đến.
Công suất tiêu thụ, sự ổn định và hiệu suất của SRAM 6T đóng vai trò quan trọng
trong thế giới vi xử lý và sẽ được tìm hiểu chi tiết trong bài báo cáo này.
1.2 Mục tiêu
Mục tiêu của bài báo cáo này là tìm hiểu về bộ nhớ SRAM 6T, mô phỏng,
phân tích cũng như đánh giá được công suất, độ trễ trong quá trình đọc và ghi của
SRAM 6T qua Cadence.
1.3 Nội dung nghiên cứu
- Tìm hiểu các khái niệm về SRAM 6T, cấu tạo, nguyên lý làm việc
- Các ứng dụng của SRAM 6T
- Phân loại cơ bản của SRAM
- Thiết kế SRAM trên Cadence

B. NỘI DUNG
Chương 1: CƠ SỞ LÝ THUYẾT
1.1. Tổng quan về SRAM
SRAM 6T được gọi là "6T" vì nó sử dụng 6 transistor để biểu diễn một bit dữ
liệu. Nó bao gồm hai cặp transistor PMOS (P-type Metal-Oxide-Semiconductor) và

1
NMOS (N-type Metal-Oxide-Semiconductor) để tạo ra một cơ chế lưu trữ bit. Khi
một transistor NMOS được bật và một transistor PMOS được tắt, bit 0 được lưu
trữ, và ngược lại, khi transistor NMOS tắt và transistor PMOS bật, bit 1 được lưu
trữ. Điều này tạo ra một cặp trạng thái ổn định để biểu diễn các bit 0 và 1.
1.2. Cấu tạo SRAM 6T
Được tạo thành từ 6 Transitor. Trong đó, 4 transistor gồm P1, N1, P2, N2 được
sử dụng để tạo nên 2 cổng đảo; 2 transistor N3 và N4 được điều khiển bởi tín hiệu
WL cho phép kết nối điểm A và B với đường Bit và Bit_bar tương ứng khi
WL=‘1’. Ngõ vào/ra của 2 cổng đảo được thiết kế kết nối dạng hồi tiếp dương tạo
thành thiết kế flip-flop để lưu trữ dữ liệu nhị phân tại các vị trí A và B. Giá trị dữ
liệu được lưu trữ sẽ được đưa đến các đường Bit và Bit_bar thông qua việc
đóng/ngắt các transistor N3 và N4 tương ứng.

1.3. Nguyên lý hoạt động SRAM 6T

- SRAM 6T làm việc với 3 chế độ đọc, ghi, lưu dữ liệu
- Cấu thành bởi 5 module: ô nhớ, bộ nạp trước (pre –charge), bộ khuếch đại
cảm nhận ( sense Amplifier), bộ giải mã hàng ( Decoder Row), Bộ ghi (Write

2
Driver), ô nhớ SRAM 6T sẽ làm việc với các module còn lại để có thể thực hiện
3 hoạt động đọc, ghi và lưu dữ liệu.
1.3.1. Nguyên lý hoạt động của ô nhớ SRAM 6T

- Input của mỗi cell gồm 3 đường BL, WL cùng với BL đảo
- BL (Bit Line) là đường dữ liệu đưa vào bên trong ô nhớ
- WL ( Word Line) là đường điều khiển hoạt động ô nhớ nhằm cho phép ô
nhớ đó thực hiện hoạt động đọc ghi.
- Đầu tiên ta nói đến cấu trúc của 4 transistor M1,M2,M3,M4. M1 và M2 tạo
nên 1 cổng Inverter và M3, M4 cũng tạo nên 1 cổng Inverter.

3
- Ta được một sơ đồ tương đương như trên. Có thể thấy đầu ra của cổng
Inverter này là đầu vào của cổng Inverter kia.
- Đầu tiên, cho WL = 0, do WL được nối với 2 nMOS cho nên khi WL = 0 thì
2 nMOS M5,M6 sẽ tắt cho nên dù giá trị của BL là bao nhiêu đi nữa thì vị trí
Q vẫn không thay đổi giá trị. Do vậy WL = 0 tương ứng với ô nhớ đó không
được chọn để lưu giá trị (ghi).
- Nếu WL = 1, ô nhớ được chọn để ghi giá trị. Hai nMOS M5 và M6 đóng nên
giá trị của BL đi từ Drain của M5 qua Soucre dẫn vào 2 cổng Inverter nối
vòng. Và giá trị BL đảo cũng từ Drain của M6 qua Soucre dẫn vào 2 cổng
Inverter nối vòng. Lúc này giá trị ở ngõ ra Q = BL và tại Q đảo = BL đảo. Vì
cấu trúc 2 cổng Inverter nối vòng nên khi Q = 1 qua cổng Inverter tạo ra Q
đảo và Q đảo lại vào cổng Inverter tạo ra Q. Có thể thấy mức điện áp tại Q
luôn được giữ nguyên lại giá trị. Cho dù mức điện áp bị suy hao nhưng nó sẽ
được tạo lại do vậy sẽ lưu được giá trị trong khỏang thời gian mà SRAM

4
 được cung cấp điện áp. Cho dù WL trở lại giá trị 0, không còn giá trị từ
đường BL thì Q vẫn luôn được giữ nguyên và không thay đổi giá trị.
1.3.2. Nguyên lý hoạt động Mạch nạp trước (Pre – charger)

Gồm 3 tín hiệu BL, BL đảo và PRE

Như ở trên BL là tín hiệu vào của dữ liệu bit được ghi
- PRE là tín hiệu cho phép mạch nạp trước hoạt động
- Khi PRE =1, 3 pMOS mở nên chưa cho phép mạch nạp trước hoạt
động
Khi PRE =0, 3 pMOS đóng, khi đó 2 đường BL và BLD (BL đảo) được nạp
điện áp từ Vdd và ta có một pMOS ở giữa 2 cổng của nó được mắc với 2
đường BL và BLB, khi pMOS ở giữa được đóng, BL và BLB sẽ được cân
bằng mức điện áp và BL và BLB có cùng mức điện áp là Vdd/2 mức điện áp
không xác định được mức logic ( disallowed range ). Mạch nạp trước sẽ luôn
được hoạt đông trước khi quá trình truy xuất bộ nhớ diễn ra để giúp bộ khuếch
đại cảm nhận có thể hoạt động quá trình đọc.

5
1.3.3. Nguyên lý hoạt động Bộ khuếch đại cảm nhận ( sense Amplifier)

- Bộ khuếch đại cảm nhận này thiết kế với 4 đường SE, SE đảo, BL vào BL
đảo
- Bộ khuếch đại cảm nhận được sử dụng để đọc dữ liệu từ ô nhớ được truy
xuất.
- Trước khi bắt đầu việc đọc dữ liệu từ ô nhớ, 2 tín hiệu vào BL và BL đảo
được bộ nạp trước nạp mức điện áp cùng là Vdd/2 và khi vào bộ khuếch đại
cảm nhận thì nó sẽ không hoạt động vì Vdd/2 là mức điện áp không xác định
được mức logic.

6
 Bắt đầu khi WL chọn ô nhớ để đọc dữ liệu, lúc này BL và BL đảo có giá trị
của bit lưu trong ô nhớ.Tín hiệu BL và BL đảo từ ô nhớ được đưa vào trong bộ
khuếch đại cảm nhận. BL và BL đảo thiết lập mức điện áp mà bộ khuếch đại
cảm nhận có thể biết được mức logic.
+ VD BL = 1 và BL đảo = 0. Làm cho nMOS M3 đóng, nMOS M4, Out lúc
này có giá trị bằng Vdd vì nối thẳng lên Vdd khi nMOS M3 đóng. Điều này
làm nMOS M2 đóng.
+ Sau đó SE = 1, nMOS M5 đóng. Out đảo lúc này được nối xuống Vsss
khi cả 2 nMOS M2 và M5 đều đóng. Out lúc này = Vdd ứng với mức logic 1
và Out đảo là Vss tường ứng mức 0 và ta hoàn thành xong việc đọc dữ liệu
bên trong một ô nhớ
- Tương tự cho trường hợp BL=0. Sau đó SE -=0 để kết thúc quá trình đọc
một ô nhớ.
1.3.4. Nguyên lý hoạt đông Bộ ghi (Write Driver)

7
 Thiết kế mạch này bao gồm 1 đường dữ liệu vào Datain và 1 đườg tín hiệ
điều khiển mạch ghi WE ( Write Enable), và 2 ngõ ra được nối vào 2 đường
BL và BL đảo.
Nguyên hoạt động:
+ Trước khi bắt đầu mạch nạp trước đặt mức điện áp nạp vào 2 đường BL
vào BL đảo. Mức điện áp này khoảng Vdd/2. Do vậy nên hoạt động ghi sẽ có
độ trễ thấp khi chỉ cần tăng mức điện áp từ Vdd/2 lên Vdd hoặc từ Vdd/2
xuống Vss.
+ Bắt đầu quá trình Ghi dữ liệu được đưa vào qua đường Datain. Dữ liệu
được chia thành 2 đường nối đến cổng Source của 2 nMOS. Một đường qua 2
cổng Inverter để đệm dữ liệu, một đường qua 1 cổng Inverter để đệm và đảo
dữ liệu vào.
+ Sau đó WE=1 cho phép ghi, lúc này 2 nMOS đóng 2 đường dữ liệu đi vào
2 đường tín hiệu BL và BL đảo rồi vào ô nhớ để lưu.
+ Kết thúc quá trình ghi WE=0, 2 nMOS mở dữ liệu không thể vào 2 đường
BL vào BL đảo được nữa.
1.3.5. Nguyên lý hoạt động bộ giải mã hàng (Decoder Row)
Với chức năng quản lý việc truy xuất các ô nhớ theo hàng hay truy xuất các
word dữ liệu ( 1 word có thể 8,16, 32 hoặc 64 bit, thông thường là 8 bit tương
ứng 1 byte). Ngõ ra của bộ Decoder là tín hiệu WL dùng để truy xuất các hàng
ô nhớ. Với mỗi lần truy xuất chỉ được một hàng.

8
 Có 3 đường dữ liệu vào A2, A1, A0 cung cấp vị trí hàng cần truy xuất, Y0
đến Y7 là tín hiệu được giải mã dùng để tạo tín hiệu để chọn hàng cần được
truy xuất.
Nguyên lý hoạt đông: ở đây ta xét một bộ giải mã 3 sang 8 tương ứng truy
xuất 8 hàng ô nhớ.
+ Ví dụ nếu A2A1A0 =010 tướng ứng số 4, ngõ ra chỉ có Y4 =1 và các ngõ
còn lại bằng 0, tín hiệu Y4 là WL để truy xuất đến hàng ô nhớ thứ 4 của nhớ.
Như vậy ta đã hoàn thành việc chọn hàng ô nhớ để truy xuất dữ liệu
Ngoài 5 module đã đề ở trên, chúng ta có thể thiết kế thêm một mạch
Decoder cột để có thể truy xuất bộ nhớ theo cột. Tuy nhiên ở đâu, nhóm chỉ
thiết kế một bộ nhớ SRAM 6T đơn giản và có thể hoạt động được như một
SRAM 6T thông thường nên nhóm không để cập thêm.
1.4. Ứng dụng của SRAM 6T
Bộ vi điều khiển thường sử dụng SRAM cho các hoạt động đơn giản và tiêu
thụ điện năng thấp. Ngoài ra, vi điều khiển thường không yêu cầu dung lượng bộ
nhớ lớn của DRAM. Bộ nhớ SRAM được sử dụng trong các ứng dụng ưu tiên
tốc độ hoặc tiêu thụ điện năng thấp. Nó cũng có thể được sử dụng trong các ứng
9
dụng bộ nhớ bán dẫn đòi hỏi bộ nhớ dung lượng cao, chẳng hạn như bộ nhớ làm
việc trong máy tính, vì mật độ cao hơn và cấu trúc đơn giản hơn.
Đối với các dự án hạn chế về năng lượng như thám hiểm không gian và vệ
tinh, nên sử dụng ô SRAM tiêu thụ năng lượng tối thiểu trong khi đối với các
thiết bị xử lý rất nhanh, nên sử dụng ô SRAM có độ trễ thời gian tối thiểu.
SRAM có SNM tối đa có thể được sử dụng trong thiết bị hoạt động trong môi
trường nhiễu. Thiết kế của ô SRAM có thể được tối ưu hóa bằng cách cân bằng
giữa các thông số hiệu suất khác nhau.
1.5. Ưu điểm và hạn chế SRAM 6T
Ưu điểm:
+ So với DRAM sử dụng tụ điện nên cần phải làm mới điện áp trong tụ
thường xuyên do sự suy giảm điện áp. Trong khi đó SRAM không cần thường
xuyên làm mới điện áp trong ô nhớ thường xuyên nhưng vẫn giữ đúng mức điện
áp chứa trong ô nhớ. SRAM có hiệu năng cao hơn DRAM và ít tiêu tốn năng
lượng hơn DRAM.
+ Sử dụng công nghệ CMOS, nên tốc độ nhanh hơn nhiều và kích thước bóng
bán dẫn nhỏ hơn nhiều so với các công nghệ sản xuất hệ thống chip khác. Có thể
tích hợp nhiều bóng bán dẫn hơn trên cùng một diện tích. Vậy nên có thể tạo một
bộ nhớ SRAM có dung lượng lớn như vẫn nhỏ gọn
+ So sánh với có bộ nhớ SRAM 4T và 8T thì SRAM 6T nằm giữa 2 loại bộ
nhớ. Trong khi SRAM 4T sử dụng 4 transistor MOSFET chiếm ít diện tích
nhưng tính ổn định thấp và điện áp dao động cao. Và đối với SRAM 8T có độ ổn
định cao nhưng sử dụng đến 8 transistor MOSFET làm tăng diện tích chip.
SRAM 6T trung hòa giữa giữa tính ổn định và diện tích chip.
+Về độ trễ thì SRAM thấp hơn nhiều so với DRAM.
Nhược điểm:

10
 +Tuy nhanh hơn và không cần làm mới liên tục so với DRAM nhưng thiết kế
SRAM lại phức tạp, một ô nhớ phải sử dụng đến 6 transistor CMOS chiếm nhiều
diện tích chip. SRAM chỉ phù hợp cho các tác vụ cần truy xuất tốc độ cao như
dùng trong CPU máy tính.
+Dung lượng lưu trữ thấp hơn DRAM khi so trên cùng một diện tích chip.
+Giá thành trên một bit đắt.
+So sánh với SRAM 8T tính ổn định của SRAM 6T khi đọc và ghi thấp hơn
nhiều

Chương 2: THIẾT KẾ VÀ ĐÁNH GIÁ QUA TESTBENCH

2.1. Ô nhớ SRAM 6T

Hình 2.1.1 Schematic của ô nhớ

11
 Hình 2.1.2 Schematic của ô nhớ

Hình 2.1.3 Dạng sóng mô phỏng của ô nhớ

- Khi WL = 0 thì ngõ ra Q và ~Q sẽ giữ nguyên trạng thái

12
 - Khi WL = 1 (để chọn ô nhớ) thì Q và ~Q sẽ đảo để lưu dữ liệu

Hình 2.1.4 Đo delay của mạch giữa ngõ vào và ngõ ra (từ mức cao xuống thấp)

Hình 2.1.5 Đo delay của mạch giữa ngõ vào và ngõ ra (từ mức thấp lên cao)
T HTL+¿T 112.793+61.5972
Công thức tính Delay: T pd= LTH
= =87.2 ps ¿
2 2

Hình 2.1.6 Công suất

13
- Với các giá trị tần số tăng dần ta thấy phần mềm tính toán được công suất sẽ
tăng dần theo
2.2. Mạch nạp trước (Pre-charger)

Hình 2.2.1 Schematic mạch nạp trước

14
Hình 2.2.2 Symbol mạch nạp trước

Hình 2.2.3 Dạng sóng mô phỏng

15
 Hình 2.2.4 Delay đi từ mức thấp lên mức cao

Hình 2.2.5 Delay đi từ mức cao xuống mức thấp

Hình 2.2.6 Công suất tiêu thụ của mạch

- Ta thấy được khi tần số tăng dần thì công suất sẽ tăng theo
16
 C. KẾT LUẬN

D. TÀI LIỆU THAM KHẢO

[1] Surya Narayan Panda , Somanath Padhi , Vedula Phanindra , Umakanta
Nanda , Sushant Kumar Pattnaik , Debasish Nayak,”Design and Implementaton
of SRAM Macro Unit”, International Conference on Trends in Electronics and
Informatics ICEI 2017.
[2] Paridhi Athe, S. Dasgupta,” A Comparative Study of 6T, 8T and 9T
Decanano SRAM cell”, 2009 IEEE Symposium on Industrial Electronics and
Applications (ISIEA 2009), October 4-6, 2009, Kuala Lumpur, Malaysia.
[3] Phạm Văn Khoa , Nguyễn Duy Thông,” PHÂN TÍCH HIỆU NĂNG CỦA
CÁC THIẾT KẾ SRAM TRÊN CÔNG NGHỆ TSMC 90nm CMOS”
[4] Abhishek Agal et al Int. Journal of Engineering Research and
Applications “6T SRAM Cell: Design And Analysis” Vol. 4, Issue 3( Version
1) March 2014
[5] Phạm Văn Khoa, Nguyễn Duy Thông “PHÂN TÍCH HIỆU NĂNG CỦA
CÁC THIẾT KẾ SRAM TRÊN CÔNG NGHỆ TSMC 90nm CMOS” TẠP
CHÍ KHOA HỌC VÀ CÔNG NGHỆ - ĐẠI HỌC ĐÀ NẴNG, VOL. 20, NO.
1, 2022 – ngày đăng 10/01/2022
[6] V. Panduranga Vemula, S. Priyanka, Mohammed Raheez, Ale Sairam
“Design of 6T SRAM” Vol. 11 Issue 05, May-2022, published by
https://www.ijert.org/
[7]

17