Professional Documents
Culture Documents
BT 4
BT 4
MSSV: 2114903
Lớp: L01
tpdr (propagation delay rising): maximum time from input to rising output crossing VDD/2
tpdf (propagation delay falling): maximum time from input to falling output crossing VDD/2
tf (fall time): time for a waveform to fall from 80% to 20% of its steady-state value
tr (rise time): time for a waveform to rise from 20% to 80% of its steady-state value
tcdr (contamination delay rising): minimum time from input to rising output crossing VDD/2
tcdf (contamination delay falling): minimum time from input to falling output crossing VDD/2
Logical Effort của một cổng được định nghĩa là tỷ số giữa điện dung đầu vào của cổng và đầu vào điện
dung của biến tần có thể cung cấp cùng dòng điện đầu ra.
7.
Độ trễ ký sinh của một cổng là độ trễ của cổng khi nó điều khiển tải bằng 0. Nó có thể được ước tính
bằng các mô hình độ trễ RC. Một phương pháp thô sơ tốt cho việc tính toán bằng tay là chỉ đếm điện
dung khuếch tán trên nút đầu ra