see (Capiruze 12/Disposrmivos DE MEMORIA 12-18 EXPANSION DETAMANO DE PALABRA Y CAPACIDAD Fn muchas aplicaciones de memoria no se puede satisfacer Ia capacidad o el tamafio de palabra requeridos para una memoria RAM o ROM con un solo chip de memoria. Hay que combinar varios chips de memoria para proporcionar la capacidad y/o el tamafio de palabra. En esta seccién veremos eémo se hace esto a través de varios ejemplos en los que se ilustran las ideas importantes que se utilizan cuando se inte- gran chips de memoria con un microprocesador. Los siguientes ejemplos estin dise- fiados para ser instructivos, y los tamafios de los chips de memoria utilizados se cligieron de manera que se conservara espacio. Las vécnicas que vamos a presentar pueden extenderse a chips de memoria més grandes. Expansién del tamaiio de palabra Suponga que necesitamos una memoria que pueda almacenar 16 palabras de ocho bits y todo lo que tenemos son chips de RAM ordenados como memorias de 16 X 4, con lineas comunes de E/S. Podemos combinar dos de estos chips de 16 4 para produeir la memoria deseada. La configuracién para hacerlo se muestra en la figura 12-34. Exa- mine este diagrama con cuidado y vea lo que puede averiguar de él antes de seguir leyendo. Como cada chip puede almacenar 16 palabras de cuatro bits y queremos almace- nar 16 palabras de 8 bits, vamos a utilizar cada chip para que almacene la mitad de cada palabra. Fs decir, la RAM.O almacena los cuatro bits cle mayor orden de cada una de las 16 palabras y la RAM-1 almacena los cuatro bits de menor orden de cada una de las 16 palabras. De esta manera hay una palabra de ocho bits completa en las salidas de la RAM que se conectan al bus de datos. Para seleccionar cualquiera de las 16 palabras, se aplica el cédigo de direccién apropiado al bus de direcciones de cuatro Iineas (43, A>, Ay, Ag). Por lo general, las. lineas de direccién se originan en la CPU. Observe que cada linea del bus de direc- ciones esté conectada a la entrada de direecién correspondiente de cada chip. Esto significa que, una ver. que se coloca un cédigo de direceién en el bus de direcciones, este mismo cédigo de direccién se aplica a los dos chips, de manera que pueda acce- derse a la misma ubicacién en cada chip al mismo tiempo. ‘Una ver seleccionada la diteccién, podemos leet 0 escribir en ella bajo el con- trol de Ia linea comtin R/W y CS. Para leer, R/W debe estar en alto y CS debe estar en bajo. Esto hace que las lineas de F/S de'la RAM acttien como sifidas. La RAM-O coloca su palabra de cuatro bits seleccionada en Ias cuatro Kineas superiores del bus de datos y Ia RAM-1 coloca su palabra de cuatro bits seleceionada en las cuatro lineas inferiores del bus de datos. Asf, el bus de datos eontiene la palabra de ocho bits completa que se seleccion6, la cual puede ahora transmitirse hacia algin otro dispositive (por lo general, hacia un registro en la CPU). Para escribir, la condicién R/W = 0 y CS = O hace que las lineas de E/S de la RAM actvien como entradas. La palabra de ocho bits que se va a escribir se coloca en el bus de datos (por lo general, la CPU se encarga de ello). Los cuatro bits superiores se escribirin en la ubicacién seleccionada de la RAM, y los cuatro bits inferiores‘SucctOy 12-18/EXPANSION DE TAMARO DE PALABRA ¥ CAPACDAD 837 See s + aa ' ¢—_1 drecciones qt ALA Ay AD ALAA A RW RW RaNeo Raut es * | Lode text EVS, EIS, E/S,E'So| EIS3 E/S E/S,E/Sp| i t io + T + 1 * + Bus t Tt seats + Pr po Intervalo de drecciones de 0000 a 1111 (16 pelsbras) Taman de palabra de & bis los 4bitsde mayor _ L034 bls de menor cen decodes palabra aden de cada palabra se sesmacenan en ia RAW.0, simacenan on fa RAM FIGURA 1234 Combinacién de dos RAMs de 16 4 para obtener un médulo de 16 x 8. En esencia, la combinacién de los dos chips de RAM actiia como un chip de memoria individual de 16 x 8. A esta combinacién se le denomina médulo de memo- ria de 16 x 8. ‘La misma idea bésica para expandir el tamaiio de palabra funcionard en distin- tas situaciones. Lea el siguiente ejemplo y dibuje un diagrama sencillo que ilustre la apariencia del sistema antes de ver la soluci6n. Puce 121254 es un CI de RAM estética que tiene una capacidad de 1K x 1, una entrada de seleccién de chip activa en BAJO y lineas separadas de entrada y salida de datos. Muestre cémo se pueden combinar varios CIs 2125A para formar un médulo de 1K x8. Solucién El arreglo se muestra en la figura 12-35, en donde se utilizan ocho chips 2125A para un médulo de 1K X 8. Cada chip almacena uno de los bits de cada una de las 1024 palabras de ocho bits. Observe que todas las entradas R/W y CS estan conectadas entre si, y que el bus de direcciones de 10 lineas esté conectado a las entradas de direccién de cada chip. Observe ademas que como el 21254 tiene terminales sepa- radas de entrada y salida de datos,ambas terminales de cada chip estan conectadas a la misma Iinea del bus de datos.838 (Cavituto 12/DISPOSITIVOS DE MEMORIA * RW] Rw Rw RW) 1 | — | a 4 — 4 — & [awxa] S fact] So fawal 2] at! 2 fawcet] Saket) Sof act) So) ct =) ol po] x | a | ~ cs cs cs cs cs cs cs cs ental] lento} ent sa} © entsal © fentsal] = fertsa) ent sal lent sal » tt tf a 2 tt Dy +4 a my oe = Dy ++ De oh 7 D, $4 - Dy +t “Todas las entradas RW us GS estan conectadas de datos fen comin. FIGURA 12-35 Ocho chips 2125A de 1K x 1 que forman un arreglo de memoria de 1K x 8. Expansién de la capacidad ‘Suponga que necesitamos una memoria que pueda almacenar 32 palabras de cuatro bits y que todo lo que tenemos son los chips de 16 x 4. Si combinamos dos chips de 16 X 4 como se muestra en la figura 12-36, podremos producir la memoria deseads Una vez més, examine este diagrama y vea qué puede determinar de é1 antes d seguir leyendo. Cada RAM se utiliza para almacenar 16 palabras de cuatro bits. Las cuatro ter- minales de E/S de datos de cada RAM se conectan a un bus de datos comin de quatro lineas. Sélo uno de los chips de RAM puede seleccionarse (habilitarse) en un momento dado, de manera que no haya problemas de colisién de bus. Para asegurar sto se controlan las respectivas entradas CS mediante distintas sefiales légicas. La capacidad total de este médulo de memoria es de 32 x 4, por lo que debe haber 32 direcciones distintas. Para esto se requieren cinco lineas en el bus de direc- ciones. La linea de direccién superior A, se utiliza para seleccionar una u otra RAM (a través de las entradas CS), para leer o escribir informacién en ella. Las otras cua- tro lineas de direccién (Ap-43) se utilizan para seleccionar una de las 16 ubicaciones: de memoria del chip de RAM seleccionado. Para ilustrar esto, cuando 4y = 0 la sefial CS de la RAM-0 habil que representan ubicaciones en la RAM-0 es. AsAgA24 Aq = 00000 2 01111 este chip para lectura 0 escritura. Después se puede acceder a cualquier ubicacién en la RAM a través de las lineas Ay4p. Las Gltimas cuatro lineas de direccién pueden variar de 0000 a 1111 para seleccionar la ubicacién deseada. Asi, el intervalo de direcciones Observe que cuando A, = 0 la sefial CS de la RAM-1 esta en alto, por lo cual sus lineas de F/S estan deshabilitadas (Hi-Z) y no pueden comunicarse con (dar o recibir datos) el bus de datos. ‘Hay que dejar en claro que cuando Ay = se invierten los roles de la RAM-0 y lq RAMA. Ahora la RAM-1 esté habilitada y las lineas 43-Ag seleccionan una de sus ubicaciones. Asi, el intervalo de direcciones ubicadas en la RAM-1 es AidadaAdy = 10000 11111FIGURA 12.36 Combinacién de dos chips de 16 x4 para formar una memoria de 324, ‘SucctOy 12-18/EXPANSION DE TAMARO DE PALABRA Y CAPACIDAD 839 Bus de drecelones Imervaies de dlrecclones: 0000. a 01111 ~ RAM-0 10000 a 1111 - RAM 1 Yotal 0000.8 11111 ~ (32 palabras) coe (Queremos combinar varias PROMs de 2K X 8 para produeir una capacidad total de 8K X 8. ¢Cudntos chips de PROM se necesitan? ;Cudntas lineas se requieren para el bus de direcciones? Solucién Se requieren cuatro chips de PROM, cada uno con capacidad de almacenar 2K de las 8K palabras. Como 8K = 8 X 1024 = 8192 = 2!3, se requieren trece lineas de direc- cin. La configuracién para la memoria del ejemplo 12-14 es similar a 1a memoria de 32 X4 dela figura 12-36. No obstante, es un poco més compleja debide a que requie- re un circuito decodificador para generar las sefiales de entrada CS. En la figura 12.37(a) se muestra el diagrama completo para esta memoria de 8192 * 8. La capacidad total del bloque de ROM es de 8192 bytes. Este sistema que con- tiene el bloque de memoria tiene un bus de direcciones de 16 bits, algo comdn en un sistema pequeiio basado en microcontrolador. El decodificador en este sistema s6lo puede habilitarse cuando Ays y Ajy estén en BAJO, y que B esté en ALTO. Esto sig- nifica que s6lo puede decodificar direcciones menores del yalor 4000 hexadecimal (40001). Es mas facil comprender esto si analizamos el mapa de memoria de la figu- ra 12:37(b). Ahi podemos ver que los dos MSBs superiores (Ays y Ay) estén siempre en BAJO para las direcciones menores que 4000H. Las lineas de direcci6n Ayy-Ay1 se conectan a las entradas C-A del decodificador, respectivamente. Estos tres bits se decodifican y se utilizan para seleccionar uno de los CIs de memoria. Observe en el mapa de bits de la figura 12-37(b) que todas las direcciones dentro de la PROM-0 tienen ys, Ay2, Ai1 = 0, 0, 0; la PROM-1 se selecciona cuando estos bits tienen un valor de 0,0, 1;1a PROM.2 cuando son 0, 1, 0;y la PROM-3 cuando son 0,1,1. Cuando se selecciona cualquier PROM, las Iineas de direccién AyqAg pueden variar desde S6lo Os hasta sélo 1s. Para sintetizar el esquema de direcciones de este sistema, se1 decoditeasor eeloostona Lun chip de PROM, ual se deter con bese.en Ans Ysa. : ‘Bade datos * (a) Bis Aus Avs A An Mio Ao Ac Ar Ae As As Aa Ap A Ap |Droccién | Maps dol sistema: oot eee ee a 8 8 8 8] Om mmo | 2« ooo ot ttl oe Too eo op on0n mmo | 2 eo oo tt ttt | oe Tt ee ee ee | rroma | 2« ooo ttt tt oe eee rows | 2 oo ttt | To ee Oa tos © voatets | 4 a © Bonin eo tt | oe fo a yentte | aac po tt tl ® FIGURA 12.37 (a) Cuatro PROMs de 2K x 8 en un arreglo para formar una capacidad total de 8K x 8. (b) Mapa de memoria del sistema completo.‘SucctOy 12-18/EXPANSION DE TAMARO DE PALABRA Y CAPACIDAD 8a utilizan 10s dos bits superiores para seleccionar este decodificador, se utilizan Ios siguientes tres bits (4ya-4j1) para seleccionar uno de los cuatro chips de PROM y se utilizan las 11 Tineas de direccién inferiores para seleccionar una de las 2048 ubica- ciones de memoria del tamafo de un byte en la PROM habilitada. Guando hay una direccién del sistema de 400011 o mayor en el bus de direccio- nes, ninguna de las PROMs se habilitard. No obstante, pueden utilizarse las salidas 47 del decodificador para habilitar més chips de memoria si deseamos expandi capacidad det sistema de memoria. FI mapa de memoria a la derecha de fa figura 12:37(b) muestra un area de 48K del espacio del sistema que no esté ocupada por este bloque de memoria, Para poder expandirse a esta dtea del mapa de memoria, se requeriria més légica de decodificacién. ‘qué lineas de direccién se utilizan. Solucién Una capacidad de 32K requiere 16 de los chips PROM de 2K. Ya se muestran cuatro de ellos y pueden conectarse cuatro mas a las salidas 04-07 del decodificador. Fsto cubre la mitad del sistema, Para seleccionar Ios otros ocho chips PROM hay que agregar otro decodificador 74415138 y habilitarlo s6lo cuando 435 =O y Ayy = 1. Para logrario se conecta un inversor entre Ay4 y E; mientras se conecta Ay, en forma direeta con F, Las otras conexiones son iguales que en el decodificador existente. Decodificacién incompleta de direcciones En muchos casos es necesario utilizar varios dispositivos de memoria en el mismo sistema de memoria. Por ejemplo, considere los requerimientos de un sistema de tablero de controles digital en un automévil. Este se implementa, por lo general, mediante el uso de un microprocesador- Fn consecuencia, necesitamos cierta ROM no volatil para almacenar las instrucciones del programa. Necesitamos cierta memo- ria de lecturalescritura para almacenar los digitos que representan la velocidad, RPM, galones de combustible, etcétera. Hay que almacenar otros valores digitaliza- dos para representar la presion del aceite, la temperatura del motor, voltaje de la bateria, etcétera. También necesitamos cierto almacenamiento de lectura/escritura no voldtil (EEPROM) para la lectura del odémetro, ya que no seria conveniente que este mimero se restableciera a 0 0 que asumiera un valor aleatorio cada vez que se desconectara la bateria del automévil. Ta figura 12-38 muestra un sistema de memoria que podria utilizarse en un sis- tema de microcomputadora. Observe que la parte correspondiente a la ROM esta compuesta de dos dispositivos de 8K x 8 (PROM.0 y PROM-1). La seccién de RAM. requiere un solo dispositive de 8K x 8.La EEPROM disponible es s6lo un dispositivo de 2K x 8. El sistema de memoria requiere un decodificador para seleccionar s6lo un dispositivo a la vez. Este decodificador divide todo el espacio de memoria (supo- niendo 16 bits de direccién) en bloques de direcciones de 8K. En otras palabras, la salida de cada decodificador se activa mediante 8192 (8K) direcciones distintas. Observe que las tres lineas de direccién superiores controlan el decodificador. Las 13 Ifneas de direccién de menor orden se conectan en forma directa a las entrada: de direccién en los chips de memoria. La tinica excepcién a esto es la EEPROM, la cual tiene sélo 11 lineas de direccién para su capacidad de 2 Kbytes. Si el intervalo de la direccién (en hexadecimal) de esta EEPROM debe estar entre 6000 y 67FF, responderd a estas direcciones de la manera esperada. No obstante, las dos lineas de direccién yy y Ajz no estén involucradas en el esquema de decodificacién para este chip. La salida del decodificador (K3) esta activa para direcciones de 8K, pero el chipal que esta conectado contiene sélo 2K ubicaciones. Como resultado, la EEPROM. también responderd a los otros 6K de direcciones en este bloque decodificado de"_Decodificadar ‘328 lineas| 0 Lo raaisisa Z| bus de cgntrai_*” $e poe decositicador selecciona ‘un chip do mamoria eterminado por AIS-AA Rw [el ‘Bus de datos [6] Intervalos de direcciones (hexadecimal (0000 a 1FFF - PROW-0 2000 a SFFF- PROM 4000 a SFFF- RAM 6000 a G7FF — EEPROM FIGURA 12.38 Un sistema con decodificacién incompleta de direcciones. memoria. El mismo contenido de la EEPROM aparecera también en las direcciones (6800-6 FF, 7000-77FF y 7800-7 FFF. Estas areas de memoria que se ocupan de mane- ra redundante por un dispositivo debido a la decodificacién incompleta de direccio- hes se conocen como areas de empalme de memoria. Esto ocurre con frecuencia en sistemas en donde hay una abundancia de espacio de direcciones y existe la necesi- dad de minimizar la logica de decodificacién. Un mapa de memoria de este sistema FIGURA1239 Un 0000 000 ‘mapa de memoria de un PROMO sistemade tablerode FFF 7 controles digital, 2000 proult SFr 00 SFFF e000 oreF 800 OFF 7000 |” Empaime de TTF 7800 Dsponibie TEE FFF‘SucctOy 12-18/EXPANSION DE TAMARO DE PALABRA Y CAPACIDAD 843 (vea la figura 12-39) muestra con claridad las direcciones a las que esta asignado cada dispositivo, ast como el espacio de memoria disponible para expansién. Combinacién de chips de DRAM Por lo general, los CIs de DRAM tienen tamafios de palabra de uno o cuatro bits, por lo que es necesario combinar varios de ellos para formar médulos con tamafios de palabra mas grandes. La figura 12-40 muestra cémo combinar ocho chips de DRAM TSM44100 para formar un médulo de 4M x 8. Cada chip tiene una eapaci- dad de 4M x1. bus de drocciones dela CPU ied Aad see hada Aa sineroniracond 44100 | 100 | 4800 ssi00 | 4n00 | 4100 ‘nial | awit ein CPU mS | a Ccutos Bere oS | = ‘ - leisoranl we] jaa cr satlenr satlewr saul saul ext saulewr saulenr sal[enr sa y——} ETT % tt o, 44 Deibus| ps tt te doios dela Dy +—* Pu 0 +t 2, 44 FIGURA 12-40 Ocho chips de DRAM de 4M x 1 combinados para formar un médulo de memoria de 4M ‘Hay varios puntos importantes que observar. En primer lugar, como 4M = 2"? el chip TMS44100 tiene once entradas de direccién; recuerde que las DRAMS utilizan entradas de direccién multiplexadas. Fl multiplexor de direcciones recibe el bus de direcciones de 22 lineas de la CPU y lo cambia por un bus de direcciones de 11 Iineas para los chips de DRAM. En segundo lugar, las entradas RAS, CAS y WE de los ocho chips se conectan entre sf para que todos los chips se activen de manera simulténea para cada operacién de memoria. Por tiltimo, recuerde que el TMS44100 cuenta con circuitos de control de regeneracién integrados en el chip, por lo que no hay necesidad de un contador de regeneracién externo.