Sekvencijalna Kola PDF

7.
SEKVENCIJALNA KOLA
7.1. Odnos između kombinacionih i sekvencijalnih kola
Na logičkom nivou digitalna kola se dele na dve velike klase: ona koja ne
poseduju memoriju nazivamo kombinacionim kolima, dok su ona koja poseduju memoriju
poznata pod imenom sekvencijalna kola. Ponašanje kombinacionog kola u potpunosti je
specificirano istinitosnom tablicom ili skupom jednačina koje za svaku ulaznu kombinaciju
daju odgovarajuću izlaznu kombinaciju. Ova kola preslikavaju ulazne podatke u izlazne, tj.
obavljaju izračunavanje u jednom koraku. U praksi postoji neznatno kašnjenje pre nego što
izlazni signali promene svoje stanje kao odziv na promene vrednosti signala na ulazu.
Vreme odziva je obično veoma kratko, najčešće reda nanosekunde ili kraće, tako da se sa
tog aspekta za odziv kombinacionih kola kaže da je trenutan.
U idealnom slučaju, kombinaciono kolo se definiše kao kolo čije je vreme odziva
nula. U opštem slučaju, ponašanje kombinacionog kola sa n ulaza koje koristi binarne
signale se može opisati istinitosnom tablicom koja ima 2n vrsta, po jednu za svaku moguću
ulaznu kombinaciju. Ilustracije radi, dvobitni sabirač sa slike 7.1a ima četiri ulazna signala,
a shodno prethodnom zaključku, njegov rad se opisuje istinitosnom tablicom koja ima 16
vrsta (slika 7.1b).
Ulazi Izlazi
x1 x0 y1 y0 z2 z1 z0
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 1 1
0 1 0 0 0 0 1
0 1 0 1 0 1 0
X ⎧
x1 0 1 1 0 0 1 1
⎨ x0 dvobitni z2 ⎫ 0 1 1 1 1 0 0
⎩
sabirač z1 ⎬ Z 1 0 0 0 0 1 0
Y ⎧
y1
⎨ y0
z0 ⎭ 1 0 0 1 0 1 1
⎩ 1 0 1 0 1 0 0
1 0 1 1 1 0 1
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 1 1 0
a) b)
Sl. 7.1. (a) Dvobitni sabirač i (b) njegova istinitosna tablica.
Da bi opisali rad sabirača dva 16-bitna broja, kakve obično srećemo u praksi,
potrebna je istinitosna tablica koja ima astronomskih 232 = 4,294,967,296 vrsta. Imajući
ovo u vidu, logično se nameće potreba za efikasnijim opisom ponašanja kombinacionih
148 RAČUNARSKI SISTEMI: Principi digitalnih sistema
kola. Dva moćna sredstva koja se koriste za ovu namenu su Bulova algebra i jezici za opis
hardvera.
7.2. Pojam sekvencijalnih kola
Projektanti najčešće razlažu složena izračunavanja na sekvencu jednostavnih

koraka. U tom slučaju, umesto da se rezultat odredi odjednom, u datom trenutku dobijamo
samo mali deo tog rezultata. Isti princip važi i kod digitalnih sistema. Naime, digitalna kola
koja izvršavaju specificirani zadatak obavljaju aktivnost kao sekvencu koraka. Zbog toga
za ova kola kažemo da su sekvencijalna. Sekvencijalna kola moraju da pamte parcijalne
rezultate između koraka. Pojmovi sekvencijalno kolo i kolo koje poseduje memoriju
predstavljaju sinonime. Prednost sekvencijalnog rada je ta što je za izvršenje svakog koraka
potrebno ugraditi jednostavniji hardver, ali sa druge strane, treba da protekne znatno duži
period dok se ne dobije konačan rezultat. To znači da implementacija nekog zadataka
pomoću kombinacione logike rezultira kraćem vremenu generisanja rezultata u odnosu na
implementaciju zasnovanu na sekvencijalnoj logici, ali će zato obim hardvera biti veći.
xi zi x0=0 z0=1
potpuni potpuni
yi sabirač y0=1 sabirač
ciz c0=0
cul jednobitna cul=0 jednobitna

memorija memorija
a) Sekvencijalno kolo za
implementaciju binarnog b) Prvi korak.
sabiranja
x1=1 z1=0 x2=0 z2=1

potpuni potpuni
y1=1 sabirač y2=0 sabirač
c1=1 c2=0
c0=0 jednobitna c1=1 jednobitna

memorija memorija
c) Drugi korak. d) Treći korak.
Sl. 7.2. Korišćenje sekvencijalnog sabirača za izračunavanje 2+3=5.
Da bi ukazali na kompromis između obima ugrađenog hardvera i brzine

izračunavanja, analiziraćemo primer sabiranja dva n-tobitna broja. Koristeći princip "papira
i olovke" primenićemo višekoračni metod kod koga se u datom trenutku sabira
odgovarajući par cifara, počev od cifre najmanje težine. Kada suma izračunata u tekućem
7. Sekvencijalna kola 149
koraku premaši vrednost najveće cifre "prenosimo jedinicu" ka narednom paru cifara. To
znači da je za sabiranje n cifara potrebna sekvenca od n koraka, pri čemu se u svakom
koraku cifra xi prvog broja sabira sa po težini odgovarajućom cifrom yi drugog broja.
Takođe, sumi se dodaje cifra prenosa (0 ili 1) koja je generisana u toku prethodnog koraka.
Ilustracije radi, na slici 7.2 je prikazan sekvencijalni način sabiranja binarnih brojeva. Kao
što se vidi sa slike 7.2a, u svakom koraku se sabiraju tri bita, xi, yi i cul, gde je cul bit
prenosa iz prethodnog koraka, i određuje bit sume zi i novi bit prenosa ciz. Na slici 7.2b-d
prikazani su koraci kod izračunavanja 2+3=5 (10+11=101).
7.3. Struktura sekvencijalnih kola
Sekvencijalni sabirač sa slike 7.2 karakterišu osobine koje su tipične za sva

sekvencijalna kola. Naime, struktura sa slike 7.2a se može razložiti na sledeća dva dela:
kombinacioni deo (potpuni sabirač) i memorijski deo (deo za pamćenje prenosa). Postoji
povratna veza iz memorije ka kombinacionom kolu, tako da prethodni događaji imaju
uticaj na tekuću operaciju. Kod kombinacionih kola ne postoje ovakve povratne veze.
U opštem slučaju, struktura sekvencijalnog kola je prikazana na slici 7.3.
Memorijski deo M može da pamti veću, ali konačnu, količinu informacija (p bitova), a
kombinacioni deo C može takođe da bude složen. Informacija koja se čuva u M naziva se
stanje kola, tako da je alternativno ime za sekvencijalno kolo mašina sa konačnim brojem
stanja (FSM - finite state machine). Kao što se vidi sa slike 7.3, kombinaciono kolo C
prima dva skupa ulaznih signala: sekundarni (dolaze iz memorije) i primarni (dolaze iz
okruženja kola). Odgovarajuća kombinacija sekundarnih ulaznih promenljivih u datom
trenutku se naziva tekuće stanje kola, dok su sekundarne promenljive poznate kao
promenljive stanja.
⎧ x1 z1 ⎫
primarni ⎪ x2 z2 ⎪ primarni
ulazni ⎨ ..
.
.. ⎬ izlazni
signali . signali
⎪⎩ xn
kombinaciono kolo
C zm
⎪⎭
⎧ .. .. ⎫
sekundarni ⎪ . .
ulazni signali ⎨ ⎪
⎪⎩ ⎪
⎪ sekundarni
⎬ izlazni signali
⎪
tekuće . p-bitna memorija ..
⎪
.
stanje
.
M . ⎪
⎭
samo kod sinhronih

takt sekvencijalnih kola
Sl. 7.3. Opšta struktura sekvencijalnog kola ili mašine sa konačnim brojem stanja.
Ako postoji m sekundarnih ulaznih promenljivih, tada sekvencijalno kolo može da

se nađe u jednom od 2m različitih tekućih stanja. Izlazi kombinacionog dela kola se dele na
dva skupa. Primarni izlazi se koriste za upravljanje radom okruženja kola dok se
sekundarni izlazi koriste da specificiraju naredno stanje koje će se pamtiti u memoriji. Broj
sekundarnih izlaznih promenljivih, koje se često nazivaju ekscitacionie promenljive, zavisi
od tipa memorije i korišćenog memorijskog elementa.
7.3.1. Podela sekvencijalnih kola

Sekvencijalna logička kola se mogu podeliti na sinhrona i asinhrona. Kod
sinhronih kola interna stanja se menjaju u diskretnim vremenskim trenucima pod
kontrolom impulsa za sinhronizaciju koga nazivamo takt (isprekidane linije na slici 7.3).
Talasni oblik taktnog impulsa je obično pravougaoni (slika 7.4). "ON" vreme se definiše
kao period dok je signal u stanju 1, a "OFF" vreme kao period dok je signal u stanju 0.
pozitivna negativna
ivica ivica
1
0
"ON" vreme "OFF" vreme
perioda
Sl. 7.4. Taktni signal.

Prelazi stanja kod sinhronih sekvencijalnih kola se obično javljaju u trenutku kada
postoje prelazi taktnih impulsa bilo sa 0 na 1 ili sa 1 na 0. Prelaz sa 0 na 1 se naziva
pozitivna ivica ili usponska ivica, dok prelaz sa 1 na 0 odgovara negativnoj ili opadajućoj
ivici taktnog signala. Između sukcesivnih taktnih impulsa ne dolazi do promene informacije
koja se čuva u memoriji. Sinhrona sekvencijalna kola su takođe poznata i kao taktovana
sekvencijalna kola.
Kod asinhronih sekvencijalnih kola ne postoji spoljna sinhronizacija (taktni
signal) tako da se prelazi kola sa jednog stanja u drugo iniciraju promenom primarnih
ulaza. S obzirom da se promene stanja ne dešavaju u specificiranim vremenskim trenucima,
asinhrona kola rade sopstvenom brzinom.
7.4. Lečevi
7.4.1. SR leč
Kao što se vidi sa slike 7.3, memorija predstavlja ključni deo sekvencijalnog kola.
Ovaj blok se obično sastoji od niza lečeva. Leč je logičko kolo memorijskog tipa sa dva
izlaza koji su komplementarni jedan u odnosu na drugi. Osnovni leč se može realizovati
unakrsnim povezivanjem dva NOR kola kako je to prikazano na slici 7.5.
Reset
G1 Q
G2 ⎯Q
Set
Sl. 7.5. Leč kolo sa NOR logičkim kolima.

Ulazi leč kola se označavaju sa Set i Reset. U toku normalnog rada izlazi Q i Q su
uvek komplementarni jedan u odnosu na drugi. Usvojimo da su oba ulaza na 0, izlaz Q na 1
a Q na 0. Izlaz kola G1 biće na 1, pa kako izlaz Q preko povratne grane pobuđuje ulaz kola
G2, izlaz G2 biće 0. Kolo će zbog toga biti stabilno sa Q na 1 i Q na 0, kako smo i
pretpostavili na početku. Ako se sada Reset ulaz postavi na 1, izlaz G1 će se promeniti na
0. Oba ulaza kola G2 biće na 0 tako da će se njegov izlaz promeniti na 1. Leč kolo će sada
postati stabilno sa Q=0 i Q =1.
Ponašanje leč kola se može opisati istinitosnom tablicom datoj na slici 7.6a.
Ukršteni NOR je poznat kao SR (Set-Reset) leč. Logički simbol koji se koristi za
predstavljanje SR leča prikazan je na slici 7.6b.
Set Reset Q Q R Q
0 0 nema
promene
0 1 0 1 S Q
a) 1 0 1 0 b)
1 1 nedefinisano
Sl. 7.6. (a) Istinitosna tablica i (b) logički simbol SR leča.

Analizirajući istinitosnu tablicu sa slike 7.6a uočavamo sledeće. Ulazna
kombinacija Set=1 i Reset=1 nije dozvoljena, jer će oba izlaza Q i Q biti postavljena na 0,
što je u kontradikciji sa uslovom da su Q i Q komplementarni.
Set Reset Q Q
Set 0 0 nedefinisano
Q
0 1 1 0
1 0 0 1
1 1 nema promene
b) Tablica istinitosti.
⎯Q
Reset
Set Q
a) NAND leč.
Reset Q
c) Logički simbol.
Sl. 7.7. Leč sa NAND kolima.

SR leč se može, kako je to prikazano na slici 7.7, realizovati i pomoću međusobno

ukrštenih NAND kola.
Kod velikog broja aplikacija leč treba setovati ili resetovati u sinhronizmu sa
upravljačkim signalom. Na slici 7.8a prikazano je kako se NAND leč sa slike 7.7a može
modifikovati uradnjom dodatnog upravljačkog signala Control koji je obično povezan na
taktni signal. Rezultantno kolo je poznato kao gejtovani leč ili taktovani leč. Sve dok je
Control=0 (slika 7.8a) izlazi G3 i G4 biće na 1 i leč neće menjati stanje. Kada je Control=1,
ulazi Set i Reset će imati efekat na rad leča.
Set Q Control Set Reset G3 G4 Qt+1

G3
0 - - 1 1 Qt
NAND 1 0 0 1 1 Qt
Control leč 1 0 1 1 0 0
1 1 0 0 1 1
⎯Q 1 1 1 0 0 nedefinisano
Reset G4
a) Logički simbol. b) Istinitosna tablica.
Sl. 7.8. Gejtovani NAND leč (Napomena: Qt odgovara tekućem stanju leča a Qt+1 narednom stanju).
Kako je to prikazano na slici 7.9, moguća je i realizacija gejtovanog leča i sa NOR

lečom.
Set Q
G3
Control Set Reset G3 G4 Qt+1
NOR 0 - - 0 0 Qt
Control le~ 1 0 0 0 0 Qt
1 0 1 1 0 0
1 1 0 0 1 1
Reset G4 ⎯Q
1 1 1 1 1 nedefinisano
Sl. 7.9. Gejtovani NOR leč.
Tipovi lečeva sa slika 7.8 i 7.9 nazivaju se transparentnim, jer se njihovi izlazi
menjaju (nakon propagacionog kašnjenja kroz leč) kako se i ulazi menjaju, pod uslovom da
je ulaz dozvole (enable input≡Control) na visoko.
SR lečeve je moguće realizovati sa više od dva ulaza. Na slici 7.10 je prikazan SR
leč koji je konstruisan od dva četvoroulazna NOR kola. Izlaz Q će biti na 1 ako je bilo koji
Set ulaz na 1 a Reset ulazi na 0. Takođe, izlaz Q će biti na 0 ako je bilo koji Reset ulaz na 1
a svi Set ulazi na 0, itd.
Reset1
Reset2 G1
Reset3 Q
Set1 ⎯Q
Set2 G2
Set3
Sl. 7.10. Troulazni NOR SR leč.
7.4.2. D leč
Jedan od načina da se eliminiše neželjeno nedefinisano stanje kod SR leča je da se
obezbedi da ulazi S i R ne budu nikada istovremeno jednaki 1. Ovo se izvodi kod D leča
kako je to prikazano na slici 7.11.
D S
Q
R ⎯Q
a) Logički dijagram.
C D naredno stanje za Q
0 x nema promene
1 0 Q=0; Reset stanje
1 1 Q=1; Set stanje
b) Funkcionalna tabela.
Sl. 7.11. D leč.
Leč ima samo dva ulaza: D (Data - podaci) i C (Control - upravljački).

Komplement ulaza D dovodi se preko NI kola na ulaz⎯S, a ulaz D preko invertora i NI kola
na ulaz⎯R. Sve dok je upravljački ulaz C=0 oba ulaza SR leča su na visoko i kolo ne može
da promeni svoje stanje nezavisno od vrednosti D. Ulaz D se uzorkuje (odmerava) kada je
C=1. Ako je D=1, Q se postavlja na 1, tj. za kolo kažemo da je u stanju set. Kada je D=0,
izlaz Q=0 i kolo je u stanju reset. Logički simbol D leča prikazan je na slici 7.12.
D Q
Sl. 7.12. Logički simbol D leča.

SR i D lečevi su sigurno najjednostavniji i najjevtiniji tipovi memorijskih

elemenata koji se koriste kod logičkih kola. Oni se koriste kao elementi za memorisanje
(pamćenje) u kolima gde ne postoji direktna povratna veza sa izlaza bilo kog leča preko
spoljnih kola na ulaze lečeva (u okviru leča postoje povratne veze). Ovaj zahtev je ispunjen
kod strukture prikazane na slici 7.13. Kao što se vidi sa slike 7.13, računar prihvata podatke
sa ulaznog uređaja (tastatura), a generiše podatke na izlaznom uređaju (LED displej)
koristeći lečeve. Svaka kolona lečeva ima zajedničku upravljačku liniju. Lečevi se koriste
kao privremni memorijski elementi podataka na putu ulazni uređaj - računar ili računar -
izlazni uređaj. Podatak se pamti u leč (lečuje) i ostaje tamo sve dok ne naiđe novi podatak i
zameni ga.
tastatura ulazni lečevi izlazni lečevi LED displej
D Q D Q
S1 D1
C C
D Q D Q
S2 Računar D2
C C
. .
. . . .
. . . .
. .
D Q D Q
Sk Dk
C C
dirka na dioda koja

tastaturi emituje svetlo
Sl. 7.13. Tipičan način korišćenja lečeva kod računarskih ulazno/izlaznih kola.
Kao što smo napomenuli, zbog svoje transparentnosti u radu (kada je C=1, izlaz Q
prati stanje na ulazu D) lečevi nisu pogodni za korišćenje kod sekvencijalnih kola koja
imaju povratnu strukturu, kao što je ona prikazana na slici 7.14, tj. kada se izlaz leča preko
kombinacione logike dovodi na njegov ulaz. Naime, kada je C=1, izlazni signal (Q ili Q )
se vraća preko povratne grane na ulaz D. Neželjene kombinacije propagacionog kašnjenja
(kašnjenja signala kroz kola) mogu da uzrokuju višestruke promene, što rezultira novom
neodređenom stanju leča. Ovaj fenomen se naziva problem trke (race problem) i direktna
je posledica transparentnosti leča koja omogućava da kada je C=1 (rad leča dozvoljen) kroz
leč prođe neograničen broj promena podataka. Da bi ograničili memorijski element na
samo jednu promenu stanja po koraku kada je leču dozvoljen rad, neophodno je koristiti
netransparentne memorijske elemente kao što su flip-flopovi.
"trka" oko spoljne povratne veze
D leč
D Q
kombinaciono C
kolo
rad leča dozvoljen
kada je C=1
Sl. 7.14. Problem trke zbog transparentnosti leča

kod kola koje sadrži globalnu povratnu spregu.
7.5. Flip-flopovi
Posmatrajmo bistabilno memorijsko kolo ME koje ima ulaz(e) X, izlaz podataka

Q i upravljački(e) ulaz(e) (takt) C. Broj ulaznih i upravljačkih linija, kao i način na koji se
upravlja kolom, zavisi od tipa memorije. Kada je rad ME-u dozvoljen, prelaz iz jednog
stabilnog stanja u drugo opisuje se relacijom
X (t )
⎯→ Q(t + τ ) .
Q(t ) ⎯⎯ (1)
Za ME smatramo da je pouzdana komponenta ako se (1) uvek izvršava korektno.
Drugim rečima, ako se Q(t) i X(t) postave na specifične vrednosti, a ME korektno radi,
naredno stanje Q(t+τ) biće uvek isto. U prethodnoj diskusiji smo ukazali da leč radi
pouzdano samo kod kola koja nemaju povratne puteve sa izlaza leča na njegove ulaze
(slika 7.14). Da bi prelaz iz jednog stanja u drugo, definisan sa (1), bio pouzdan, važno je
da novo stanje Qnovo = Q(t+τ) ne interferira sa starom vrednošću Qstaro = Q(t) u toku
promene stanja. Dok izračunavamo Qnovo memorijsko kolo mora da ima na raspolaganju
dostupne stabilne vrednosti za Qstaro i X.
Flip-flop se definiše kao bistabilno kolo koje koristi specijalni upravljački signal C
(može i nekoliko takvih signala) radi specificiranja trenutaka u kojima se memorija odaziva
na promene ulaznih podataka i trenutaka u kojima memorija menja svoje izlazne podatke,
tako da se postigne pouzdan netransparentan način rada. S obzirom da signal C, kada je u
pitanju flip-flop, ima sinhronizirajuću ulogu, on se naziva taktni signal (clock signal).
7.5.1. Metodi taktovanja

Postoji već broj tipova flip-flopova koji se razlikuju po načinu taktovanja.
Uloga signala C kod leča prikazana je na slici 7.15a. U toku perioda t1:t2, kada je
C=1, bilo kakva promena signala podataka prenosi se kroz leč. Nakon određenog
propagacionog kašnjenja ove promene utiču na izlaz leča Q (a takođe i na Q ) u toku
perioda t3:t4. Ako se ignoriše jedan kratak period neodređenosti kada signali podataka i
takta menjaju vrednosti, za leč kažemo da se odaziva na sve ulazne promene kada je C na
nivou 1. Kada je C na logičkoj nuli promene podataka na ulazu nemaju efekat na promene
podataka na izlazu. Iz ovih razloga za lečeve kažemo da su osetljivi na nivo (level sensitive)
ili da se okidaju na nivo (level triggered).
t1 t2 t1
promenljive
ulaznih podataka se
prihvataju
Data Q
1
takt t
0 Clock Q
izlaz Q se može
menjati
t3 t4 t3
a) Leč osetljiv na nivo.
t1 t 2 t1 t2
promenljive ulaznih Data Q
podataka se
prihvataju
1 Clock Q
takt t
0
izlaz Q se dinamički ulazni
može menjati simbol
okidačka ivica
t3 t4 t3 t4
b) Flip-flop koji se okida pozitivnom ivicom.
t1 t 2 t1 t2
promenljive ulaznih
podataka se
prihvataju Data Q
1
Clock Q
takt t
0
izlaz Q se
može menjati inverzni simbol
okidačka ivica
t3 t4 t3 t4
c) Flip-flop koji se okida negativnom ivicom.
Sl. 7.15. Osnovni metodi taktovanja i korišćeni simboli kod flip-flopova.
Da bi ostvarili ponašanje flip-flopa moramo da obezbedimo da ne dođe do

preklapanja između vremenskog perioda t1:t2 (kada se prihvataju promene ulaznih signala) i
perioda t3:t4 (kada se menjaju izlazni podaci). Jedan od načina da flip-flop ispuni ove
zahteve sastoji se u sledećem. Ulazne promene treba prihvatati kada je C=1, a menjati
izlaze kada je C=0. Ovaj impulsni metod rada je bio korišćen kod nekih ranijih verzija
bistabilnih kola. Kod najvećeg broja današnjih rešenja koristi se tehnika okidanja na ivicu
(edge triggering).
Na slici 7.15b je definisano ponašanje flip-flopa koji se okida pozitivnom ivicom,
a na slici 7.15c ponašanje flip-flopa koji se okida na negativnu ivicu.
Flip-flopovi imaju isti simbol kao i lečevi sa izuzetkom jedne male, ali ključne,
modifikacije koja se odnosi na specifikaciju načina taktovanja. Simbol '>' koji se nalazi na
kraju linije za taktovanje ukazuje da se okidanje flip-flopa vrši pri prelazu signala C sa 0 na
1. Simbol '>' se naziva dinamički ulazni simbol. Okidanje negativnom ivicom se označava
kombinovanjem dinamičkog ulaznog simbola '>' i simbola inverzije 'o'.
7.5.2. Kombinovanje lečeva kod flip-flopova

Postoje dva načina na koje se kombinuju lečevi kod flip-flopova. Kod prvog
načina lečevi se kombinuju tako da se:
1. važećim ulaznim podacima koji su prisutni na ulazima flip-flopa smatraju
samo oni koji su prisutni u trenutku kada je važeći i upravljački signal;
2. stanje flip-flopa menja samo kada stanje upravljačkog impulsa nije aktivno.
Ovaj tip flip-flopa se naziva master-slave.
Kod drugog načina važi sledeći princip. Flip-flop se okida samo u toku promene
taktnog impulsa sa 0 na 1 (ili sa 1 na 0), a u ostatku perioda promene nisu dozvoljene
uključujući i period taktnog signala. Ovaj flip-flop se naziva ivično-okidani flip-flop.
7.5.3. Master-slave flip-flop - okidanje na nivo

Strukturu master-slave flip-flopa čine dva leča i jedan invertor. Struktura jednog
master-slave RS flip-flop prikazana je na slici 7.16. Levi flip-flop naziva se master, a desni
slave.
Y Q
S Sm Ss
master slave
C Cm leč Cs leč
Y Q
R Rm Rs
Sl. 7.16. SR master-slave flip-flop (okida se na nivo).
Struktura master (slave) leča je ekvivalentna onoj koja je prikazana na slici 7.8.
Kada je C=0 izlaz invertora je 1 i rad slave leča je dozvoljen, tako da njegov izlaz Q prati
vrednost na izlazu master-a Y. U tom trenutku rad master leča je zabranjen, jer je C=0.
Kada je C=1, signali prisutni na ulazima Sm i Rm definišu na koje će se vrednosti postaviti
Y. Rad slave-a je zabranjen sve dok je C=1, tj Cs=0. Bilo kakve promene na ulazima S i R
menjaju master izlaz Y, ali nemaju efekat na slave izlaz Q. Kada ponovo bude C=0 rad
master-a se zabranjuje, tako da se promene na ulazima Sm i Rm više ne prihvataju, ali je
istovremeno rad slave-a dozvoljen tako da se tekuća vrednost Y prenosi na izlaz Q.
Vremenski dijagrami karakteristični za rad master-slave RS flip-flopa su prikazani
na slici 7.17.
S
- nepoznato
inicijalno
R
stanje
Y
Sl. 7.17. Vremenski dijagrami master-slave RS flip-flopa.
7.5.4. Master-slave JK flip-flop - okidanje na nivo

Analizom istinitosne tablice SR leča na slici 7.8b vidimo da je izlaz leča
nedefinisan kada su pri C=1 oba ulaza S=R=1. Da bi se eliminisao neželjeni uslov koji
dovodi do toga da izlazi budu nedefinisani koristi se JK flip-flop. Kod ovog flip-flopa
uslov kada su oba ulaza jednaka 1 ukazuje da izlaz primi komplementarnu vrednost.
Struktura JK flip-flopova i odgovarajuće istinitosne tablice na osnovu koje se opisuje
njegovo ponašanje prikazane su na slici 7.18.
Q
J S S J K Naredno stanje Q
0 0 Q
C C C 0 1 0
1 0 1
Q 1 1
K R R Q
a) Struktura. b) Istinitosna tablica.
Sl. 7.18. Master-slave JK flip-flop (okida se na nivo).
7.5.5. Flip-flop koji se okida na ivicu

Flip-flop koji se okida na ivicu ignoriše upravljački signal C dok je na
konstantnom nivou a okida se samo u toku prelaza taktnog signala sa jednog nivoa na
drugi. Neki od ivično okidanih flip-flopova okidaju se na pozitivnu ivicu (prelaz sa 0 na 1),
dok se drugi okidaju na negativnu ivicu (prelaz sa 1 na 0). Jedan tipičan predstavnik flip-
flopova iz ove grupe je ivično okidani D flip-flop.
7.5.6. Ivično okidani D flip-flop

Logički dijagram D tipa flip-flopa koji se okida na prednju ivicu prikazan je na
slici 7.19. Flip-flop čine dve celine: master deo realizovan D lečom i slave deo koji može
biti SR ili D leč. Na ulazu taktnog signala se dodaje invertor. S obzirom da je master leč D
leč, flip-flop ima osobinu da se okida na ivicu, a ne na nivo kao što je to slučaj sa master-
slave. Kada je C=0, rad master leča je dozvoljen i transparentan, tj. njegov izlaz sledi stanje
na D ulazu. Rad slave leča je zabranjen i on održava nepromenjeno stanje flip-flopa. Kada
se javi pozitivna ivica taktni ulaz se promeni na 1. Rad master leča se zabranjuje, njegov
izlaz zamrzava, a slave leču je dozvoljen rad tako da on kopira na svom izlazu stanje koje
je prisutno na izlazu master leča. Stanje master leča koje treba kopirati je stanje koje je
prisutno u trenutku pojave pozitivne ivice taktnog impulsa. Zbog ovoga se ponašanje flip-
flopa opisuje kao okidanje na ivicu. Kada je C=1, rad master leča je zabranjen i on ne može
da se promeni, tako da stanja oba leča (i master-a i slave-a) ostaju nepromenjena. Konačno,
kada se C promeni sa 1 na 0, rad master-a je dozvoljen i njegov izlaz počinje da sledi
vrednost na ulazu D. U toku prelaza sa 1 na 0 rad slave-a se zabranjuje tako da bilo kakva
promena na master-u nema efekta na izlaz slave-a. Zbog toga, vrednost koja je memorisana
u slave-u ostaje nepromenjena u toku ove promene.
D D S Q
master C slave
C C R Q
Sl. 7.19. D tip flip-flopa koji se okida na pozitivnu ivicu.
Kao što smo napomenuli, ivično okidani D flip-flop (ili delay flip-flop) se može
realizovati i pomoću dva D leča i jednog invertora (slika 7.20). Ovo rešenje se uglavnom
koristi kod logičkih kola koja pripadaju CMOS tehnologiji, kao što je 74HC74.
Flip-flopovi se obično projektuju sa jednim ili dva dodatna upravljačka ulaza koji
su namenjeni za inicijalizaciju početnog stanja flip-flopa. Upravljački signal koji dovodi
flip-flop u stanje Q=0 se naziva clear ( C L R ) ulaz, a onaj koji postavlja flip-flop u stanje
Q=1 se naziva preset ( P R ) ulaz. Uticaj P R i C L R upravljačkih signala je nezavisan od
taktnog signala pa zbog toga za P R i C L R kažemo da su kao ulazi asinhroni. Nasuprot
njima, D je sinhroni ulaz u odnosu na taktni signal. Logički simbol za D flip-flop koji se
okida pozitivnom ivicom sa Reset i Set ulazima, kao i odgovarajuća funkcionalna tabela,
prikazani su na slici 7.21.
Qm
D D D Q D Q
master slave
C
C C C Q
a) Logičko kolo. b) Grafički simbol.
okidačka ivica taktnog impulsa
takt 1
C(t)
ulazni 1
podaci
D(t)
t
1
Qm(t)
t
propagaciono kašnjenje
izlazni 1
podaci
Q(t)
t
c) Vremenski dijagram.
ulazi
tekuće stanje D(t ) D(t)
Q(t) 1
Q(t+1) = D(t)
karakterisitika D flip-flopa
Q(t ) 1
d) Karnoova mapa D flip-flopa.
Sl. 7.20. D flip-flop koji se okida ivično.

PR = 0
postavi PR CLR D C Q Q
PR
Q=1
0 1 - - 1 0
D Q 1 0 - - 0 1
0 0 - - 1 1
1 1 0 0→1 0 1
C 1 1 1 0→1 1 0
CLR = 0
postavi
CLR
Q=0
a) Logički simbol. b) Funkcionalna tabela.
Sl. 7.21. D flip-flop koji se okida pozitivnom ivicom sa Preset i Clear ulazima.
7.5.7. Ivično okidani JK flip-flop

Već smo razmatrali (slika 7.18) implementaciju master-slave JK flip-flopa kod
koga je master-slave SR flip-flopu dodata logika i, kao rezultat toga, dobijen je JK flip-flop
koji se okida na nivo.
Razmotrimo sada implementaciju JK flip-flopa koji se okida pozitivnom ivicom
impulsa a dobija se dodavanjem logike D flip-flopu koji se okida pozitivnom ivicom
taktnog impulsa. Rezultujuće kolo je prikazano na slici 7.22.
J D S Q
C
C C Q
R
K
Sl. 7.22. JK flip-flop koji se okida pozitivnom ivicom.
Logički simbol, važeći talasni dijagrami, Karnoova mapa i istinitosna tablica

ivično okidanog flip-flopa dati su na slici 7.23.
tekuće naredno
stanje ulazi stanje
PR Q(t) J(t) K(t) C(t) Q(t+1)
0 0 0 0→1 0
ulaz J J Q 0 0 1 0→1 0
takt C 0 1 0 0→1 1
0 1 1 0→1 1
ulaz K K 1 0 0 0→1 1
1 0 1 0→1 0
1 1 0 0→1 1
CLR 1 1 1 0→1 0
J (t ) K (t ) J (t ) K (t ) J(t )K(t ) J (t ) K (t )
1 1
Q (t )
Q (t ) 1 1
Q (t + 1) = J (t )Q (t ) + K (t )Q (t )
c) Karnoova mapa.
1
J(t)
0 t
1
K(t)
0 t
1
C(t)
t
0
1
Q(t)
0 t
propagaciono
kašnjenje
d) Vremenski dijagram.
Sl. 7.23. Ivično okidani JK flip-flop.

7.5.8. T flip-flop
T flip-flop je poznat pod nazivom trigerski (trigger ili toggle), a karakteriše se
jedinstvenom ulaznom linijom. Simbol T flip-flopa je prikazan na slici 7.24a. Ako je T=1
kada se taktni impuls menja sa 0 na 1, izlaz flip-flopa prelazi u komplementarno stanje u
odnosu na tekuće, a kada je T=0 flip-flop ne menja svoje stanje. Istinitosna tablica T flip-
flopa je prikazana na slici 7.24b, a Karnoova mapa na slici 7.24c.
tekuće stanje naredno

ulaz T Q ulazi stanje
Q(t) T takt Q(t+1)
takt
0 0 0→1 0
C
0 1 0→1 1
1 0 0→1 1
1 1 0→1 0
ulazi
tekuće stanje T T
1
Q(t + 1) = Q(t )T (t ) + Q (t )T (t )
Q (t )
Q(t) 1
c) Karnoova mapa.
Sl. 7.24. T flip-flop.
Kako je to prikazano na slici 7.25, T flip-flop se može konstruisati od JK flip-

flopa (slika 7.25a) ili od D flip-flopa (slika 7.25b). Treba naglasiti da T flip-flopovi nisu
dostupni kao komponente nego se oni konstruišu od JK i D flip-flopova.
J Q T D Q
T C
K takt
takt C
a) Konstrukcija T flip-flopa od JK flip-flopa b) Konstrukcija T flip-flopa od D flip-flopa
Sl. 7.25. Izvedene verzije T flip-flopa.

Primer 7.1.
Ukaži na standardno korišćene grafičke simbole za lečeve i flip-flopove.
Odgovor:
S Q S Q D Q D Q
R R C C
SR SR D sa 1 kao upravljački D sa 1 kao upravljački
a) lečevi.
J Q J Q J Q J Q
C C C C
K K K K
okidani SR okidani SR okidani JK okidani JK
b) Master-slave flip-flopovi (okidanje na nivo).
D Q D Q J Q J Q
C C
C C K K
okidani D okidani D okidani JK okidani JK
c) Ivično okidani flip-flopovi.
Sl. 7.26. Grafički simboli lečeva i flip-flopova.

7.6. Analiza rada sekvencijalnih kola
Ponašanje sekvencijalnog kola određeno je stanjem na ulazima, izlazima i tekućim

stanjem kola. Izlazi i naredno stanje su funkcija ulaza i tekućeg stanja. Analiza rada
sekvencijalnog kola sastoji se u dobijanju pogodnog opisa kojim je određena vremenska
sekvenca ulaza, izlaza i tekućeg i narednog stanja. Za neku logičku šemu kažemo da
opisuje sinhrono sekvencijalno kolo ako ona sadrži flip-flopove koji se direktno ili
indirektno pobuđuju taktnim signalom, a direktni Preset i Reset signali se ne koriste u toku
normalnog rada kola. Flip-flopovi mogu biti bilo kog tipa, a logički dijagram može da
sadrži, ali i ne mora, kombinacionu logiku. U ovom odeljku ćemo uvesti algebarsku
prezentaciju kojom se specificira logički dijagram sekvencijalnog kola, a predstavićemo i
tabelu stanja i dijagram stanja kao načine za opis ponašanja kola.
7.6.1. Tabela stanja i dijagram stanja
Opšti model sekvencijalnog kola opisan je na slici 7.3. Kod ovog modela, efekat
svih prethodnih promena na ulazu na stanje na izlazu predstavlja se stanjem kola. To znači
da u bilo kom trenutku izlaz kola zavisi od njegovog tekućeg stanja i ulaza, a da se na
osnovu njih određuje naredno stanje kola. Zavisnosti koje postoje između primarno ulaznih
promenljivih, promenljive tekućeg stanja, promenljive narednog stanja i izlazne
promenljive mogu se specificirati preko tabele stanja ili preko dijagrama stanja. Kada se
sekvencijalno kolo predstavlja tabelom stanja kolone tabele odgovaraju primarnim ulazima,
a vrste tekućem stanju kola. Ilustracije radi, posmatrajmo sekvencijalno kolo sa slike 7.27.
Ovo kolo ima jedan ulaz x, jedan izlaz z i dve promenljive stanja Y1 i Y2 (to znači da kolo
ima četiri tekuća stanja 00, 01, 10, 11). Ponašanje kola određeno je sledećim jednačinama:
x
z
z = xy1
Y1 = x + y1
Y2 = xy 2 + x y1
D flip-flop
y1 Y1
⎯y1
y2 Y2
⎯y2 takt
Sl. 7.27. Sekvencijalno kolo.

Na osnovu ovih jednačina može se formirati tabela stanja. Usvojimo da je

prethodno stanje bilo Y1Y2 = 00, a ulaz x = 0. Pod ovim uslovima dobićemo z = 0, Y1 = 1 i
Y2 = 1. To znači da je naredno stanje kola Y1Y2 = 01 (naredno stanje odgovaraće tekućem
stanju kola nakon dovođenja taktnog impulsa). Izlaz kola koji odgovara tekućem stanju
Y1Y2 = 00 pri x = 1 je z = 0. Ovi podaci, kako je prikazano na slici 7.28a, se unose u tabelu
stanja. Uobičajeno je da se svaka kombinacija promenljivih tekućeg stanja zameni slovom
(slika 7.28b), što je izvedeno iz slike 7.28a zamenom stanja 00, 01, 11, i 10 sa A, B, C i D,
respektivno. U opštem slučaju, mašina sa m ulaza i n stanja će imati n vrsta i jednu kolonu
za svaku od 2m kombinacija ulaza.
tekuće ulazi tekuće ulazi

stanje stanje
y1 y2 x =0 x=1 x =0 x=1
00 11, 0 10, 0 A C, 0 B, 0
01 11, 0 00, 0 B C, 0 A, 0
11 10,0 10, 1 C D, 0 D, 1
10 10. 0 11, 1 D D, 0 C, 1
naredno stanje, izlaz
a) b)
Sl. 7.28. Tabela stanja sekvencijalnog kola sa slike 7.27.
Kao što smo naglasili, rad sekvencijalnog kola se može predstaviti pomoću
dijagrama stanja ili grafa prelaza stanja (state diagram ili state transition graph).
Dijagram stanja predstavlja usmereni graf kod koga svaki čvor odgovara stanju kola, a
svaki poteg prelazu iz jednog u drugo stanje. Dijagram stanja sekvencijalnog kola sa slike
7.28 prikazan je na slici 7.29. Stanjima 00, 01, 11 i 10 pridružena su slova A, B, C i D,
respektivno. Na primer, potegu od B ka A je pridružena oznaka 1/0 koja ukazuje da ako je
B tekuće stanje a ulaz je 1, tada je naredno stanje A a izlaz je 0.
A 1/0
0/0
1/0
B
C 0/0
0/0
0/0
1/1
1/1
D
Sl. 7.29. Dijagram stanja kola sa slike 7.28.

Za definisanje rada sekvencijalnih kola ravnopravno se mogu koristiti dijagrami

stanja i tabela stanja, jer oni u potpunosti pružaju istu informaciju. Ipak, u većini slučajeva
dijagram stanja se više koristi za predstavljanje rada kola, dok se tabela stanja koristi kao
sredstvo za projektovanje sekvencijalnog kola
memorija M
⎧ FF1 ⎫
⎪ ⎪
⎪ ⎪
kombinaciona kombinaciona
primarni ⎪
⎪ FF2 ⎪⎪ primarni
ulazna logika ulazna logika
ulazi ⎨ .
.
.
. ⎬ izlazi
X ⎪ .
C1 C2
. ⎪ Z(Y)
⎪ .
.
⎪
⎪ . ⎪
⎪⎩ ⎪⎭
FFp
flip-flop promenljive stanja

takt Y(X)
CLK
a) Sekvencijalno kolo bez globalnih povratnih veza.
⎧ FF1
⎫
X ⎨ .
. ⎪
⎩ .
FF2
⎪
⎪⎪
C1 C2 .
. ⎬ Z(Y)
.
⎪
⎧ . ⎪
Y ⎨ .
.
.
. ⎪
⎩ .
⎪⎭
FFp
takt
CLK
b) Sekvencijalno kolo kod koga su primarni izlazi nezavisni od primarnih ulaza (Murov model).
Sl. 7.30. Strukture sinhronih sekvencijalnih kola.

.
.
.
Y(X)
⎫
⎪
⎧ FF1
⎪
X ⎨ . C2
⎪⎪
⎩
.
. .
. ⎬ Z(X,Y)
.
C1
FF2 ⎪
⎪
⎪
.
.
. ⎪⎭
. .
.
FFp
takt
povratne veze
CLK
c) Opšti slučaj (Milijev model).
Sl. 7.30. (nastavak) Strukture sinhronih sekvencijalnih kola.
7.6.2. Strukture sinhronih sekvencijalnih kola
Gradivni blokovi sinhronih sekvencijalnih kola su logička kola i flip-flopovi.

Tipovi logičkih kola koji se koriste su AND, OR, NOT, NAND, NOR, ExOR i ExNOR
koje smo već izučavali, a od flip-flopova srećemo D i JK flip-flopove. Logika kola i flip-
flopovi se mogu povezati na veliki broj načina sa ciljem da se formira sekvencijalno kolo.
Pri ovome, skup flip-flopova čini memoriju M, a logička kola formiraju kombinaciona
podkola C1, C2, ... , Cq.
Tipični predstavnici struktura sekvencijalnih sinhronih kola prikazani su na slici
7.30.
Na slici 7.30a je prikazano kolo kod kojeg ne postoje povratne veze. Naredno
stanje ovog kola Y(X)(t+1) ≡ Y(t+1) je nezavisno od tekućeg stanja Y(X)(t) ≡ Y(t). Naredno
stanje Y(t+1) je funkcija samo primarnih ulaza X(t) i određeno je od strane kombinacione
ulazne logike C1. Primarni izlazi Z(t) zavise samo od Y(t) i određeni su od strane izlazne
logike C2. U pogledu ponašanja primena sekvencijalnih kola ovog tipa je veoma
ograničena. Kod realnih aplikacija ovog tipa kola umesto flip-flopova srećemo lečeve.
Generalnija struktura sinhronog sekvencijalnog kola prikazana je na slici 7.30b.
Kod ovog kola postoje globalne povratne veze iz memorije M ka ulaznom podkolu C1 koje
obezbeđuju da naredno stanje bude funkcija, kako od X, tako i od Y. Ipak, u konkretnom
rešenju (slika 7.30b) Z zavisi samo od Y.
Najopštiji slučaj sekvencijalnog kola prikazan je na slici 7.30c, gde su Z, kao i

Y(t+1), funkcije od X i Y. Model sekvencijalnog kola sa slike 7.30c se naziva Milijev
(Mealy) model, a onaj sa slike 7.30b Murov (Moore) model. Tipovi ovih kola dobili su
nazive po istraživačima G. H. Miliju i E. F. Muru koji su AT&T Bell Laboratories 1950.
godine izučavali njihove osobine.
Ako se C1 i C2 sa slike 7.30c zajedno sa pripadajućim vezama kombinuju u
jedinstveno kobinaciono kolo C, dobija se Hafmanov (Huffman) model koji je prikazan na
slici 7.31. U suštini, kola sa slika 7.30c i 7.31 su "skoro" identična, a od njih se mogu
izvesti kola sa slike 7.30a i 7.30b. Na primer, ako se izlaz Z od C2 ili C učini nezavisnim
od X, dobija se tip Murovog kola.
Tabela stanja i dijagram stanja kojim se opisuje Murov model jednog
sekvencijalnog kola prikazani su na slici 7.32.
⎫
primarni ulazi ⎧ . . ⎪ primarni izlazi
X ⎨ .
.
.
. ⎬ Z(Y)
⎩ kombinaciona izlazna ⎪⎭
logika
C
. .
. .
. .
FF1
Sekundarni ulazi y1(t) y1(t+1) Sekundarni izlazi
Y Y(X,Y)(t+1)
(promenljive stanja)
FF2
y2(t) y2(t+1)
. . .
. . .
. . .
FFp
yp(t) yp(t+1)
Reset CLK
Sl. 7.31. Hafmanov model.

ulaz izlaz 0
B/0
x=0 x=1
Tekuće stanje 0
1
A B D 1 A/1
B C A 0
C C D 0 0
D B D 0 C/0
1
naredno
stanje 1 0
D/0
a) Tabela stanja. b) Dijagram stanja.
Sl. 7.32. Tabela stanja i dijagram stanja Murovog modela jednog sekvencijalnog kola.
Sekvencijalna kola se mogu predstaviti Murovim ili Milijevim modelom, a

konverzija iz jednog modela u drugi je uvek moguća. Kroz dva primera, koji slede u daljem
tekstu, analiziraćemo slučajeve konverzije Milijevog modela sekvencijalnog kola u Murov
model.
Primer 7.2.
Tabela stanja Milijevog tipa nekog sekvencijalnog kola prikazana je na slici 7.33,
a odgovarajuća ekvivalentna tabela stanja Murovog tipa za isto sekvencijalno kolo
prikazana je na slici 7.34.
ulazi
Tekuće x=0 x=1
stanje
A B, 0 A, 1
B D, 0 C, 1
C B, 0 C, 0
D E, 1 E, 1
E A, 0 B, 0
Sl. 7.33. Tabela stanja jednog sekvencijalnog kola Milijevog tipa.

ulaz izlaz
Tekuće stanje x=0 x=1
A, 0 B A, 1 0
A,1 B A, 1 1
B D C, 1 0
C, 0 B C, 0 0
C, 1 B C, 0 1
D E E 0
E A, 0 B 1
Sl. 7.34. Tabela stanja ekvivalentnog kola Murovog tipa.
Primer 7.3.
Tabela stanja Murovog tipa nekog sekvencijalnog kola prikazana je na slici 7.35,
odgovarajuća ekvivalentna tabela stanja Milijevog tipa za isto sekvencijalno kolo prikazana
je na slici 7.36.
ulaz izlaz
A B C 0
B A C 0
C D E 1
D C B 0
E A F 1
F A E 1
naredno
stanje
Sl. 7.35. Tabela stanja Murovog tipa sekvencijalnog kola.
ulazi
A B, 0 C, 1
B A, 0 C, 1
C D, 0 E, 1
D C, 1 B, 0
E A, 0 F, 1
F A, 0 E, 1
Sl. 7.36. Tabela stanja jednog sekvencijalnog kola Milijevog tipa.

7.6.3. Opis rada sekvencijalnih kola

U toku dosadašnje analize razmatrali smo principe rada nekoliko osnovnih modela
sekvencijalnih kola. U principu, od ovakvih kola je moguće konstruisati i kompleksnija
kola koja će biti u stanju da obavljaju složenije funkcije. Na osnovu analize ponašanja
ovakvih kola pokušaćemo da identifikujemo procese koji su potrebni za njihovu sintezu.
Razmatraćemo sekvencijalno kolo sa slike 7.37 koje ima jeda ulaz x, jedan izlaz z i dva JK
flip-flopa koji se koriste kao memorijski elementi (dva memorijska elementa definišu četiri
moguća stanja kola y1y2 = 00, 01, 10 i 11).
z
J1 y1 J2 y2
x C C
K1 y1 K2 y2
Sl. 7.37. Tipičan primer sekvencijalnog kola.
Analizom slike 7.37 uočavamo da su jednačine kojima se opisuje rad kola

J1 = x + y2
K1 = x + y2
J2 = xy1
K2 = x
z= y1 y2
Ove jednačine ćemo nazvati jednačine dizajna.
Kao što je poznato, karakteristična jednačina kojom se opisuje rad JK flip-flopa je
oblika.
Q (t + 1) = J (t )Q (t ) + K (t )Q (t ) ,
gde su Q(t) i Q(t+1) tekuće i naredno stanje flip-flopa, respektivno. Zamenom J1, K1 i J2,
K2 u ovu jednačinu, funkcije narednog stanja koje se odnose na oba flip-flopa dobijaju
oblik
y1 (t + 1) = ( x1 + y2 ) y1 + ( x + y2 )y1
= xy1 + y1 y2 + xy1 y2
= xy1 + xy2
y2 (t + 1) = xy1 y2 + xy2
= xy1 y2 + xy2
= xy1 + xy2
Na osnovu ovih jednačina je moguće definisati tabelu prelaza (slika 7.38) za kolo sa slike
7.37.
tekuće stanje ulaz izlaz

y1 y2 x=0 x=1 z (kada je x = 0) z (kada je x = 1)
0 0 00 10 0 0
0 1 10 11 0 0
1 0 00 01 0 0
1 1 10 01 1 1
naredno stanje
Sl. 7.38. Tabela prelaza za kolo sa slike 7.37.
Zamenom y1y2 = 00, 01, 10, 11 sa A, B, C i D respektivno možemo na osnovu

tabele prelaza sa slike 7.37 izvesti tabelu stanja koja je prikazana na slici 7.39.
ulaz
A A, 0 C, 0
B C, 0 D, 0
C A, 0 B, 0
D C, 1 B, 1
Sl. 7.39. Tabela stanja za kolo sa slike 7.37.
Dijagram stanja kola sa slike 7.37 izvodi se na osnovu tabele stanja sa slike 7.39 i
prikazan je na slici 7.40.
0/0
1/0
0/0
0/0
B C
1/0
1/1
0/1
1/0
D
Sl. 7.40. Dijagram stanja za kolo sa slike 7.37.
Primer 7.4.
Na slici 7.41 prikazan je dijagram stanja jednog taktovanog sekvencijalnog kola.
Koristeći D flip-flopove kao memorijske komponente projektovati logiku sekvencijalnog
kola.
0/0
00
1/0 1/1 0/0
1/0
01 11
0/0 1/1
10
0/0
Sl. 7.41. Dijagram stanja jednog sekvencijalnog kola.

Odgovor:
Na osnovu dijagrama stanja kola sa slike 7.41 izvodi se tabela stanja. Ulazne
jednačine za flip-flopove dobijaju se na osnovu vrednosti narednog stanja iz tabele stanja
(slika 7.42), a jednačine koje odgovaraju izlazu dobijaju se na osnovu binarne vrednosti
koja odgovara Y iz iste tabele kada je Y=1. Tri Bulove jednačine za kombinacionu logiku
mogu se izraziti kao suma mintermova promenljivih tekućeg stanja A i B, kao i ulazne
promenljive X, na sledeći način:
A(t+1) = DA(A,B,X) = Σm(2,4,5,6)

B(t+1) = DB(A,B,X) = Σm(1,3,5,6)
Y(A,B,X) = Σm(1,5)
tekuće stanje ulaz naredno stanje izlaz
A B X A B Y
0 0 0 0 0 0
0 0 1 0 1 1
0 1 0 1 0 0
0 1 1 0 1 0
1 0 0 1 0 0
1 0 1 1 1 1
1 1 0 1 1 0
1 1 1 0 0 0
Sl. 7.42. Tabela stanja za kolo čiji je dijagram stanja dat na slici 7.41.
Bulove jednačine se mogu pojednostaviti pomoću Karnoovih mapa prikazanih na

slici 7.43.
B B B
B B B
X X X
A 00 01 11 10 A 00 01 11 10 A 00 01 11 10
0 1 0 1 1 0 1
A 1 1 1 1 A 1 1 1 A 1 1
X X X
DA = AB + BX DB = AX + BX + ABX Y = BX
Sl. 7.43. Karnoove mape za ulazne jednačine i izlaz Y.
Pojednostavljene funkcije su
DA = AB + BX ,
DB = AX + BX + ABX ,
Y = BX .
Logički dijagram sekvencijalnog kola prikazan je na slici 7.44.
D A
X
C ⎯A
D B
C ⎯B
Y
takt
Sl. 7.44. Logički dijagram sekvencijalnog kola sa D flip-flopovima.

7.7. Procedura za projektovanje sekvencijalnih kola
Glavni koraci u procesu sinteze sekvencijalnih kola prikazani su na slici 7.45.

• Cilj prvog koraka je da da preciznu definiciju ponašanja kola. U ovoj fazi kolo se
opisuje na nivou crne kutije čije je ponašanje poznato, a interna struktura nije.
• U drugom koraku se specifikacija kola opisuje na osnovu stanja kola.
• Treći korak je poznat kao minimizacija stanja a sastoji se u eliminisanju ekvivalentnih
stanja (ako postoje) iz tabele stanja izvedene u drugom koraku.
• Četvrti korak se naziva dodela stanja. Suština ovog koraka se sastoji u sledećem.
Različitim stanjima se dodeljuju kodovi sa krajnjim ciljem da se dobije ekonomično
rešenje za logiku.
• U petom koraku se formira tabela prelaza.
• U šestom koraku se biraju tipovi flip-flopova, pa shodno tome i izvode odgovarajuće
jednačine za pobudu tih flip-flopova kao jednačine izlazne logike.
• U poslednjem, sedmom, koraku se crta logički dijagram sekvencijalnog kola.
korak 1 Specificira se problem
Izvodi se dijagram stanja ili

korak 2
tabela stanja
korak 3 Redukuje se broj stanja
korak 4 Vrši se dodela stanja
korak 5 Konstruiše se tabela prelaza
korak 6 Izvode se jednačine pobude
korak 7 Implementira se kolo
Sl. 7.45. Procedura projektovanja sekvencijalnih kola.
U tekstu koji sledi ukazaćemo sa nešto više detalja na neke od ključnih koraka.
Celokupan postupak projektovanja sprovešćemo na jednom konkretnom primeru.
7.7.1. Specifikacija problema

Projektovati sinhrono sekvencijalno kolo (slika 7.46) koje prepoznaje
četvorobitnu serijsku ulaznu sekvencu 1101, tako da uvek kada se ova sekvenca pojavi na
serijskom ulazu kola, na izlazu se generiše jedinica. Pri tome je dopušteno preklapanje
sekvenci.
sekvencijalno kolo
za prepoznavanje
serijski ulaz serijski izlaz
takt
Sl. 7.46. Sekvencijalno kolo za prepoznavanje ulazne

sekvence specificirano na nivou crne kutije.
7.7.2. Konstrukcija dijagrama stanja i tabele stanja

Ovaj korak uglavnom predstavlja jedan intuitivni proces i jako je zavisan od
znanja i iskustva projektanta. Na primer, projektant donosi odluku da li će rad kola
predstaviti Murovim ili Milijevim modelom. Imajući u vidu da je opštiji, u praksi se
Milijev model češće sreće.
Usvojimo da je inicijalno stanje kola A (postavljeno nakom Reseta sistema).
Reset
U stanju A kolo očekuje prvi ulazni signal koji može biti 0 ili 1. Ako je ulaz 0,
kolo ostaje u stanju A i na izlazu se generiše 0, a ako je ulaz 1, prelazi se u stanje B i
generiše 0 na izlazu.
0/0
1/0
A B
Kada je kolo u stanju B, ako na ulazu primi 1 (sekvenca 11) kolo prelazi u stanje
C, a ako primi 0, vraća se u stanje A.
0/0
0/0
1/0
A B C
1/0
Dok je u stanju C, ako se na ulazu pojavi 1, kolo ostaje u istom stanju, a ako
primu 0 prelazi u stanje D (sekvenca 110).
0/0
0/0
1/0 0/0
A B C D
1/0
1/0
Kada je kolo u stanju D, a primi 1, prelazi u stanje B i generiše na svom izlazu 1, a

kada primi 0 prelazi u stanje A i generiše na izlazu 0.
Kompletan dijagram stanja za detektor sekvence 1101 prikazan je na slici 7.47.
1/1
0/0
0/0
1/0 0/0
A B C D
1/0
1/0
0/0
Sl. 7.47. Dijagram stanja detektora sekvence 1101.
Ilustracije radi, za ulaznu sekvencu 010110110101, izlazna sekvenca će biti

000000100100.
Na osnovu dijagrama stanja sa slike 7.47 moguće je konstruisati tabelu stanja
(slika 7.48).
ulaz
A A, 0 B, 0
B A, 0 C, 0
C D, 0 C, 0
D A, 0 B, 1
Sl. 7.48. Tabela stanja detektora sekvence 1101.
7.7.3. Redundantna stanja

Neka smo kao projektanti dobili zadatak da sintetizujemo sinhrono sekvencijalno
kolo sa jednim ulazom x i jednim izlazom z koje testira serijske ulazne podatke u sekvenci
od po četiri bita. Izlaz kola će imati vrednost 1 ako i samo ako se u četvorobitnoj sekvenci
pojave dve jedinice (uzastopne ili ne). Da bi nacrtali dijagram stanja usvojićemo sledeće:
a) početno stanje kola je A;
b) s obzirom da kolo ima samo jedan serijski ulaz, svako stanje u dijagramu stanja će
imati dva prelaza, jedan koji odgovara ulazu 0, a drugi ulazu 1;
c) ulaznu sekvencu čine četiri bita, tako da se nakon ispitivanja sva četiri bita vraćamo u
početno stanje A.
Odgovarajući dijagram stanja je prikazan na slici 7.49. Na osnovu dijagrama
stanja sa slike 7.49 moguće je kreirati tabelu stanja (slika 7.50) koja odgovara kolu za
detekciju dve jedinice u četvorobitnoj sekvenci.
A
0/0 1/0
B C
1/0 0/0 1/0

0/0
D E F G
0/0 1/0 0/0 1/0 0/0 1/0 0/0 1/0
H I J K L M N P
1/1
0/0 1/0 0/0 0/0 1/1 0/1 1/0 0/0 1/1 0/1 1/0 0/1 1/0 0/0 1/0
Sl. 7.49. Dijagram stanja detektora dve jedinice u četvorobitnoj sekvenci.
ulaz
A B, 0 C, 0
B D, 0 E, 0
C F, 0 G, 0
D A, 0 I, 0
E J, 0 K, 0
F L, 0 M, 0
G N, 0 P, 0
H A, 0 A, 0
I A, 0 A, 1
J A, 0 A, 1
K A, 1 A, 0
L A, 0 A, 1
M A, 1 A, 0
N A, 1 A, 0
P A, 0 A, 0
Sl. 7.50. Tabela stanja kola koje detektuje dve jedinice u četvorobitnoj sekvenci.
Analizom slike 7.49 dolazimo do sledećih zaključaka:
1. Kod kreiranja dijagrama stanja svaka kombinacija od četiri bita je razmatrana.
2. U dijagramu stanja (slika 7.49) i tabeli stanja (slika 7.50) postoji nekoliko
redundantnih stanja. Za jedno stanje kažemo da je redundantno, ako se njegova
funkcija može obaviti od strane drugog stanja u kolu.
Glavni cilj u sledećem koraku sinteze sekvencijalnog kola svodi se na određivanje

redudantnih stanja i njihovu eliminaciju.
A. Redukcija broja stanja
U principu važi sledeće pravilo: Što sekvencijalno kolo ima veći broj stanja to je
ono složenije. Eliminisanjem ekvivalentnih ili redundantnih stanja iz dijagrama stanja ili
tabele stanja pojednostavljuje se logika kola. Ovaj proces se naziva redukcija broja stanja,
a odgovara procesu minimizacije logičkih funkcija u kombinacinom delu sekvencijalnog
kola. Da bi ukazali na postupak redukcije stanja analizirajmo tabelu stanja jednog
proizvoljnog sekvencijalnog kola koja je data na slici 7.51. Analizom slike 7.51 dolazimo
do sledećeg zaključka: stanja A i F imaju identična ponašanja (za iste ulaze generišu iste
izlaze i prelaze u ista naredna stanja). To znači da se jedno od stanja može eliminisati. Na
primer, ako eliminišemo vrstu F, u svim kolonama tabele sa slike 7.51 gde se javlja F treba
upisati A. Na ovaj način se dobija nova tabela stanja (slika 7.52).
Ulaz
A B, 1 C, 0
B F, 0 D, 0
C D, 1 E, 1
D F, 0 E, 1
E A, 0 D, 0
F B, 1 C, 0
Sl. 7.51. Tabela stanja nekog proizvoljnog sekvencijalnog kola.

Ulaz
A B, 1 C, 0
B A, 0 D, 0
C D, 1 E, 0
D A, 0 E, 1
E A, 0 D, 0
Sl. 7.52. Tabela stanja kod koje je stanje F eliminisano.

Daljom analizom slike 7.52 uočavamo da su stanja B i E ekvivalentna.
Eliminisaćemo stanje E tako da će nova tabela stanja (slika 7.53) imati samo četiri stanja.
ulaz
A B, 1 C, 0
B A, 0 D, 0
C D, 1 B, 1
D A, 0 B, 1
Sl. 7.53. Redukovana tabela stanja.

Zaključak bi bio sledeći: Za dva stanja smatramo da su ekvivalentna ako i samo
ako za svaku ulaznu sekvencu kolo generiše istu izlaznu sekvencu nezavisno od toga koje
je od ta dva stanja početno stanje, tj. ako su stanja A i B ekvivalentna i stanja B i C takođe
ekvivalentna, tada su i A i C ekvivalentna stanja, pa za sva tri stanja kažemo da formiraju

skup ekvivalentnih stanja.
B. Particija
Određivanje broja ekvivalentnih stanja kod sekvencijalnih kola se vrši postupkom

koji se zasniva na particiji.
Aktivnost prvog koraka je sledeća. Izdvajaju se skupovi stanja kola u blokove
tako da sva stanja u bloku imaju identičan izlaz za svaki mogući ulaz. Ilustracije radi,
posmatrajmo primer sa slike 7.54.
ulaz
A B, 0 A, 0
B D, 1 D, 0
C A, 0 C, 0
D B, 1 F, 0
E B, 0 E, 0
F D, 1 E, 0
Sl. 7.54. Tabela stanja proizvoljnog sekvencijalna kola.
Analizom slike 7.54 zaključujemo da su generisani izlazi za svako od stanja A, C i

E identični za obe kombinacije ulaza x = 0 i x =1. Sa druge strane, B, D i F generišu iste
izlaze za oba ulaza x = 0 i x =1. Shodno prethodnom, prva particija kola biće
P1 = (ACE)(BDF).
Naredni korak se odnosi na izvođenje particije P2 a sastoji se u sledećem: Dva

stanja se smeštaju u isti blok ako se za svaku ulaznu vrednost njihova naredna stanja nalaze
u zajedničkom bloku particije P1. U primeru sa slike 7.54 naredna stanja za A, C i E
(pripadaju prvom koraku P1) koja odgovaraju x = 0 su B, A i B, respektivno. S obzirom da
A i B, što se tiče P1, pripadaju različitim blokovima, particija P2 mora da izdvoji C od A i
E. Za x =1 naredna stanja A, C i E se nalaze u istom bloku. Na identičan način se razmatra i
drugi blok particije P1 tako da ćemo konačno za particiju P2 imati:
P2 = (C)(AE)(F)(BD).
Particija P3 se može formirati sličnim postupkom. Naredna stanja za A i E za oba x

= 0 i x =1 se nalaze u istom bloku tako da se ne mogu razdvajati. Ali, to ne važi za B i D,
jer se pri x = 1 nalaze u različitim blokovima P2 tako da se blok (BD) deli na (B) i (D), pa je
P3 = (C)(AE)(F)(B)(D).
Naredna particija P4 je identična kao P3, tj.
P4 = (C)(AE)(F)(B)(D).
Isti zaključak važi i za ostale particije P5, P6 , ... U principu važi sledeći zaključak: Onog
trenutka, kada je particija Pj+1 identična sa particijom Pj proces particije se završava, a za
particiju Pj kažemo da je ekvivalentna particija. Sva stanja koja pripadaju bloku u
ekvivalentnoj particiji su ekvivalentna. Na primer, P3 je ekvivalentna particija i stanja A i E
su ekvivalentna. Zbog toga se na slici 7.54 vrsta E može zameniti vrstom A, kako je to
prikazano na slici 7.55.
ulaz
A B, 0 A, 0
B D, 1 D, 0
C A, 0 C, 0
D B, 1 F, 0
F D, 1 A, 0
Sl. 7.55. Redukovana tabela stanja.
Ovaj postupak se često radi tablično, zbog bolje preglednosti. Grupišu se stanje
koja imaju identičan izlaza za isti ulaz, te se, slično prethodnom dolazi do minimalnog
broja stanja. Ovaj postupak za isti primer je prikazan u sledećim tabelema.
stanje
x A B C D E F
0 B/0 D/1 A/0 B/1 B/0 D/1
1 A/0 D/0 C/0 F/0 E/0 E/0
stanje a b
x A C E B D F
0 Bb Aa Bb Db Bb Db
1 Aa Ca Ea Db Fb Ea
stanje a b c d
x A E C B D F
0 Bc Bc Aa Dc Dc Dc
1 Aa Ea Cb Dc Fd Ea
stanje a b c d e
x A E C B D F
0 Bc Bc Aa Dd Dd Dd
1 Aa Aa Cb Dd Fe Ea
C. Implikaciona tabela
Implikaciona tabela predstavlja alternativni metod za nalaženje ekvivalentnih

stanja. Da bi objasnili ovaj metod usvojićemo da je rad nekog sekvencijalnog kola opisan
tabelom stanja sa slike 7.56.
ulaz
A B, 0 A, 0
B D, 1 D, 0
C A, 0 C, 0
D B, 1 F, 0
E B, 0 E, 0
F D, 1 E, 0
Sl. 7.56. Tabela stanja nekog sekvencialnog kola.
Prvi korak ove procedure je sledeći. Formira se nova tabela koju čine sve vrste sa
izuzetkom prvog stanja, i sve kolone koje čine sva stanja sa izuzetkom zadnjeg. Na slici
7.57 prikazana je implikaciona tabela za primer sa slike 7.56.
B
C
D
E
F
A B C D E
Sl. 7.57. Implikaciona tabela.
Nakon konstrukcije implikacione tabele analizira se i ustanovljava da li je par

stanja implikacione tabele ekvivalentan ili nije. Par stanja ne može biti ekvivalentan ako
stanja imaju različite izlaze. Svaki kvadratić i implikacionoj tabeli se popunjava krstićem
(šrafira se) ako odgovarajući par ima različite izlaze (slika 7.58). Za parove stanja koji nisu
ekvivalentni kažemo da su nekompatibilni.
B
C
D
E
F
A B C D E
Sl. 7.58. Implikaciona tabela nakon prvog koraka.

U daljem postupku u prazne kvadratiće sa slike 7.58 se upisuju parovi stanja čije
ekvivalencije ukazuju na ekvivalenciju paru stanja koji definiše nepopunjeni kvadratić. Na
primer u kvadratić koji odgovara paru AC unosi se par AB koji mora biti ekvivalentan
kako bi stanja A i C bila (postala) ekvivalentna (slika 7.59). Simbol "√" se unosi u
kvadratić ako je odgovarajući par (stvarno) ekvivalentan. Na slici 7.59 "stvarno"
ekvivalentna stanja su A i E. Tabela sa slike 7.59 se popunjava kolona po kolonu.
Analizirajući sliku 7.59 uočavamo da kvadratić definisan parom stanja D i F
sadrži parove BD EF. Kako je kvadratić definisan sa E i F već precrtan, to znači da i bilo
koji drugi par, čija ekvivalencija sledi iz ekvivalencije E i F, mora takođe da bude precrtan
(markiran), kako je to prikazano na slici 7.60. Procedura se ponavlja proverom za sve
ostale kvadratiće. Jedini ekvivalentan par sa slike 7.60 je par AE. Prema tome, particija
koja odgovara ekvivalenciji je oblika
P = (AE)(B)(C)(D)(F).
B
C AB
D DF
E
AB
F
BD
DE EF
A B C D E
Sl. 7.59. Implikaciona tabela nakon popunjavanja ekvivalentnih parova stanja.
B
C AB
D DF
E
AB
√
F
DE BD
EF
A B C D E
Sl. 7.60. Konačni izgled implikacione tabele.
7.7.4. Izvođenje jednačine stanja

Nakon što smo dobili redukovanu tabelu stanja sledeći korak u procesu
projektovanja sekvencijalnog kola odnosi se na kodiranje stanja u binarnom obliku. Ova
aktivnost je poznata kao dodela stanja (state assignment). Suština se sastoji u sledećem:
Svakom stanju se dodeljuje jedinstvena binarna kombinacija. Kod kola koja imaju n ulaza,
da bi dobili različitu kombinaciju za svako stanje, potrebno je s sekundarnih ulaznih
promenljivih, gde je s = ⎡log2n⎤, tj. s ≥ log2n. Svaku sekundarnu promenljivu generiše flip-
flop. Zbog toga je potreban broj flip-flopova da se implementira sekvencijalno kolo sa n
stanja jednak ⎡log2n⎤.
Da bi sekvencijalno kolo prelazilo iz jednog stanja u drugo po određenom
redosledu, neophodno je da se flip-flopovi korektno pobuđuju. Način pobude flip-flopa
određuje njegov tip, D, JK ili T. Da bi ukazali na ovaj postupak detaljnije, analiziraćemo

kolo čija je tabela stanja prikazana na slici 7.61.
ulaz
Tekuće stanje x1 x2
A C, 0 D, 0 A, 1 D, 0
B C, 1 D, 0 A, 1 D, 1
C A, 0 B, 1 A, 1 B, 0
D A, 1 B, 0 A, 1 B, 1
Sl. 7.61. Tabela stanja sekvencijalnog kola.

Za memorijske elemente sekvencijalnog kola usvojićemo da su JK flip-flopovi, a
izvršićemo sledeću dodelu stanja: A = 00, B = 01, C = 10, D = 11. Odgovarajuća tabela
prelaza prikazana je na slici 7.62.
ulaz
y1 y2 x1 x2
00 01 10 11
00 10, 0 11, 0 00, 1 11, 0
01 10, 1 11, 0 00, 1 11, 1
10 00, 0 01, 1 00, 1 01, 0
11 00, 1 01, 0 00, 1 01, 1
Sl. 7.62. Tabela stanja sekvencijalnog kola posle izvršene dodele stanja.
S obzirom da sekvencijano kolo ima četiri stanja, to znači da su potrebna dva JK

flip-flopa. Jednačine pobude za oba flip-flopa izvode se iz Karnoovih mapa (slika 7.64) za
njihove J i K ulaze (vidi odeljak 7.6.7; mape se formiraju na osnovu ekscitacionie tabele sa
slike 7.63).
J K Q(t) Q(t+1)
0 - 0 0
1 - 0 1
- 1 1 0
- 0 1 1
Sl. 7.63. Ekscitacionia tabela JK flip-flopa (Napomena: simbol

"-" ukazuje da stanje na tom ulazu nema efekat na naredno
stanje flip-flopa).
x1x2 x1x2
y1y2 00 01 11 10 y1y2 00 01 11 10
1 1 1 0 - - - -
00 00
01 1 1 1 0 01 - - - -
- - - - 1 1 1 1
11 11
10 - - - - 10 1 1 1 1
J1 K1
x1x2 x1x2
y1y2 00 01 11 10 y1y2 00 01 11 10
0 1 1 0 - - - -
00 00
01 - - - - 01 1 0 0 1
- - - - 1 0 0 1
11 11
10 0 1 1 10 - - - -
J2 K2
Sl. 7.64. Karnoove mape za JK flip-flopove.
Karnoova mapa za izlaz z je prikazana na slici 7.65.
x1x2
y1y2 00 01 11 10
0 0 0 1
00
01 1 0 1 1
11 1 0 1 1
10 0 0 0 1
Sl. 7.65. Karnoova mapa za izlaz z.

Odgovarajuće jednačine pobude JK flip-flopova i izlaz z su oblika:
J1 = x 1 + x 2 K1 = 1
J2 = x 2 K2 = x2
z = x1 y2 + x1 x 2 + x 2 y2
Na slici 7.66 je prikazana implementacija sekvencijalnog kola.
x2
J1 y1
x1
Cp
K1 ⎯y1
J2 y2
Cp 1
Cp
K2 ⎯y2
Sl. 7.66. Implemetacija sekvencijalnog kola specificiranog tabelom stanja sa slike 7.61.

Sekvencijalna Kola PDF

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Sekvencijalna Kola PDF

Uploaded by

Copyright:

Available Formats

7.

7.1. Odnos između kombinacionih i sekvencijalnih kola

7.2. Pojam sekvencijalnih kola

Projektanti najčešće razlažu složena izračunavanja na sekvencu jednostavnih

cul jednobitna cul=0 jednobitna

x1=1 z1=0 x2=0 z2=1

c0=0 jednobitna c1=1 jednobitna

c) Drugi korak. d) Treći korak.

Sl. 7.2. Korišćenje sekvencijalnog sabirača za izračunavanje 2+3=5.

Da bi ukazali na kompromis između obima ugrađenog hardvera i brzine

7.3. Struktura sekvencijalnih kola

Sekvencijalni sabirač sa slike 7.2 karakterišu osobine koje su tipične za sva

samo kod sinhronih

Ako postoji m sekundarnih ulaznih promenljivih, tada sekvencijalno kolo može da

7.3.1. Podela sekvencijalnih kola

Sl. 7.4. Taktni signal.

Sl. 7.5. Leč kolo sa NOR logičkim kolima.

Sl. 7.6. (a) Istinitosna tablica i (b) logički simbol SR leča.

Sl. 7.7. Leč sa NAND kolima.

SR leč se može, kako je to prikazano na slici 7.7, realizovati i pomoću međusobno

Set Q Control Set Reset G3 G4 Qt+1

a) Logički simbol. b) Istinitosna tablica.

Kako je to prikazano na slici 7.9, moguća je i realizacija gejtovanog leča i sa NOR

a) Logički simbol. b) Istinitosna tablica.

Sl. 7.9. Gejtovani NOR leč.

Sl. 7.10. Troulazni NOR SR leč.

Sl. 7.11. D leč.

Leč ima samo dva ulaza: D (Data - podaci) i C (Control - upravljački).

Sl. 7.12. Logički simbol D leča.

SR i D lečevi su sigurno najjednostavniji i najjevtiniji tipovi memorijskih

tastatura ulazni lečevi izlazni lečevi LED displej

dirka na dioda koja

"trka" oko spoljne povratne veze

Sl. 7.14. Problem trke zbog transparentnosti leča

Posmatrajmo bistabilno memorijsko kolo ME koje ima ulaz(e) X, izlaz podataka

7.5.1. Metodi taktovanja

a) Leč osetljiv na nivo.

b) Flip-flop koji se okida pozitivnom ivicom.

c) Flip-flop koji se okida negativnom ivicom.

Sl. 7.15. Osnovni metodi taktovanja i korišćeni simboli kod flip-flopova.

Da bi ostvarili ponašanje flip-flopa moramo da obezbedimo da ne dođe do

7.5.2. Kombinovanje lečeva kod flip-flopova

7.5.3. Master-slave flip-flop - okidanje na nivo

Sl. 7.16. SR master-slave flip-flop (okida se na nivo).

Sl. 7.17. Vremenski dijagrami master-slave RS flip-flopa.

7.5.4. Master-slave JK flip-flop - okidanje na nivo

a) Struktura. b) Istinitosna tablica.

Sl. 7.18. Master-slave JK flip-flop (okida se na nivo).

7.5.5. Flip-flop koji se okida na ivicu

7.5.6. Ivično okidani D flip-flop

Sl. 7.19. D tip flip-flopa koji se okida na pozitivnu ivicu.

a) Logičko kolo. b) Grafički simbol.

okidačka ivica taktnog impulsa

d) Karnoova mapa D flip-flopa.

Sl. 7.20. D flip-flop koji se okida ivično.

a) Logički simbol. b) Funkcionalna tabela.

7.5.7. Ivično okidani JK flip-flop

Sl. 7.22. JK flip-flop koji se okida pozitivnom ivicom.

Logički simbol, važeći talasni dijagrami, Karnoova mapa i istinitosna tablica

a) Logički simbol. b) Istinitosna tablica.

Sl. 7.23. Ivično okidani JK flip-flop.

tekuće stanje naredno

a) Logički simbol. b) Istinitosna tablica.