Ch.

11 Fundamentals of the MOSFET

11.1 The Two-Terminal MOS structure
~ 11.5 The CMOS Technology
INDEX

11.1 2단자 MOS구조

1. 에너지밴드 그림 2. 공핍층의 두께
3. 일함수 차 4. 평탄대 전압
5. 문턱전압 6. 전하 분포
11.2 커패시턴스 대 전압
1. 이상적인 C-V특성 2. 주파수 효과
3. 고정 산화막과 계면 전하 효과
11.3 기본적인 MOSFET 동작
1. MOSFET 구조 2. 전류-전압 관계-개념
3. 전류-전압 관계-수학적인 유도 4. 전달 컨덕턴스
5. 기판 바이어스 효과
11.4 주파수 제한
1. 소신호 등가회로 2.주파수 제한요소와 차단 주파수
11.5 CMOS 기술
11.1 2단자 MOS구조

tox : thickness of the oxide

εox : permittivity of the oxide

11.1.1 에너지밴드 그림

(a) 전계와 컨덕터 전하를 나타낸 평행판 커패시터


C ' (ε :절연체 유전율, d : 평행판 거리)
d
V
Q '  C 'V , E 
d
(b) 전계와 전하흐름을 나타낸 게이트가 음으로
bias 된 MOS 커패시터

(c) 정공 축적층을 가진 MOS 커패시터

- Accumulation layer는 MOS 커패시터의 하단 평판상의
양전하에 해당.
11.1.1 에너지밴드 그림

Fig 11.3 양으로 bias된 MOS 커패시터

(a) 전계와 전하흐름.

(b) 유도된 공간전하 영역

11.1.1 에너지밴드 그림

Fig 11.4 p형 기판을 가진 MOS 커패시터의 에너지 밴드 그림

(a) negative gate bias

(b) moderate positive gate bias

11.1.1 에너지밴드 그림

Fig 11.5 큰 양의 게이트 바이어스에 대한 P형

기판을 가진 MOS 커패시터의 에너지 밴드 그림

Fig 11.6 n-sub MOS capacitor

(a) positive gate bias

(b) moderate negative gate bias

11.1.1 에너지밴드 그림

Fig 11.7 n-sub MOS capacitor energy-band

(a) positive gate bias

(b) moderate negative gate bias

(c) large negative gate bias

11.1.2 공핍층의 두께

E Fi 와 E F간의 전위차  fp 는

Fig 11.8 표면전위가 표현된 p형 Na

 fp  Vt ln( )
반도체 에너지 밴드 그림 ni

(Na : acceptor doping concentration

ni : intrinsic carrier concentration )
Φs(surface potential) : 벌크 반도체에서 측정된
EFi와 EF 사이의 차.
2  s s 1 / 2
xd  ( )
eN a
( εs : permittivity of the semiconductor )
11.1.2 공핍층의 두께

Fig 11.9 문턱 반전점에서 p형 s  2 fp 인 경우,

반도체의 에너지 밴드 그림

문턱반전점(threshold inversion point)

문턱전압(threshold voltage)

4  s  fp
x dT  ( ) 1 / 2 : 최대 공간전하 폭
eN a

(assumes that the abrupt depletion approximation is valid. )

11.1.2 공핍층의 두께

Fig 11.10 문턱 반전점에서 n형 반도체의

에너지밴드 그림
Nd
 fn  V t ln( )
ni

4  s  fn
x dT  ( )1 / 2
eN d

Fig 11.11 최대 유도 공간전하 영역 폭 대

반도체 도핑
11.1.3 일함수 차

Fig 11.12 (a) 접촉 전 MOS계의 에너지 준위 (b) 접촉 후 열적 평형에서의 MOS 구조의 에너지 밴드 그림
E
e  m '  eV  e  '  e s0  e
g
ox 0 fp
2
E
  s 0   [ m ' (  '  
g
V ox 0 fp )]
2e
E : the metal-semiconductor work
 ms  [  m '  (  '  g
  fp )]
2e function difference.
11.1.3 일함수 차

Fig 11.13 zero gate bias대한 p-sub MOS구조

n+ polysilicon gate, the metal-semiconductor

work function difference
Eg Eg
ms  [  '(  '   fp )]  (   fp )
2e 2e
n+ 다결정 실리콘 게이트

p+ polysilicon gate ,
Eg Eg Eg
ms  [( ' )  (  '   fp )]  (   fp )
e 2e 2e

p+ 다결정 실리콘 게이트

11.1.3 일함수 차

Fig 11.14 negative gate bias 대한 n-sub MOS 구조

Eg
 ms  m ' (  '   fn )
2e
11.1.3 일함수 차

Fig 11.15 알루미늄, 금 n+, p+ 다결정 실리콘

게이트들에 대한 금속 – 반도체 일함수차 대
도핑 농도
11.1.4 평탄대 전압

Flat-Band Voltage : The flat-band voltage is defined as the applied

gate voltage such that there is no band bending in the semiconductor
and, as a result, zero net space charge in this region.

(가정 1.단위 면적당 등가 포획전하 QSS’가 산화막-반도체

계면 바로 근처에 존재
2.소자 내에 존재 할 수 있는 다른 산화막형 전하 무시.)

V ox 0   s 0   ms
게이트 전압이 인가된 경우
V G   V ox    s  (V ox  V ox 0 )  ( s   s 0 )
V G  V ox   s   ms
11.1.4 평탄대 전압

가정 1. 반도체내 순 전하 0
2. 등가 고정표면 전하밀도는 산화막 내에 존재

금속상 전하밀도는 Qm’, 전하중성조건 으로부터

Q m '  Q ss '  0
Q '
V ox  m
(Cox:단위면적당 산화막 커패시턴스)
C ox

 Q ss '
V ox 
C ox
평탄대 상태 표면전위는 0 또는 Φs=0

Q ' ss
V G V FB   ms  (MOS 평탄대 전압)
C ox
11.1.5 문턱전압

The threshold voltage was defined as the applied gate voltage

required to achieve the threshold inversion point.

neglect the inversion layer charge at this threshold inversion point

Q'mT Q'ss | Q'SD (max)|

| Q'SD (max)| eNa xdT

(the magnitude of the maximum space charge density per unit area
of the depletion region. )
11.1.5 문턱전압

VG  Vox  s  Vox  s  ms

VTN  VoxT  2 fp  ms
Q 'mT
VoxT 
C ox
Q 'mT 1
VoxT   (| Q ' SD (max) | Q ' ss )
C ox C ox

| Q ' SD (max) | Q ' ss

VTN     ms  2 fp
C ox C ox
t ox
VTN  (| Q ' SD (max) |  Q ' ss )( )   ms  2 fp
 ox
| Q ' SD (max) |
VTN   V FB  2 fp
C ox
11.1.5 문턱전압

We may note that the p-type semiconductor must be somewhat heavily

doped in order to obtain an enhancement mode device.
A negative gate voltage can induce an inversion layer of holes at the
oxide-semiconductor interface.
t ox
VTP  (  | Q ' SD (max) | Q ' ss )( )   ms  2 fn
 ox
Eg
 ms   'm  (  '   fn )
2e
| Q ' SD (max) | eN d x dT
4 s fn
x dT  { }1 / 2
eN d
Nd
 fn  Vt ln( )Nd
ni
11.1.6 전하분포

전자 농도 증가할수록 표면 전위 상승.
- 전자 농도 급속히 변화, 표면 전위는 아주 작은 변화를 하지만
공간 전하폭이 최대.
11.2.1 이상적인 C-V 특성

*We will initially assume that there is zero charge trapped in the oxide and also that there is no charge
trapped at the oxide-semiconductor interface.

The capacitance per unit area of the MOS capacitor for this accumulation mode is just the oxide capacitance
 ox
C ' ( acc )  C ox 
t ox
11.2.1 이상적인 C-V 특성

1 1 1 CoxC 'SD
  or C ' (depl) 
C ' (depl) Cox C 'SD Cox  C 'SD

Cox  ox
C ' (depl)  
C 
1  ox tox  ( ox ) xd
C 'SD s

문턱 반전점에서 최소 커패시턴스 C’min로 두면

 ox
C ' min 

t ox  ( ox ) x dT
s
11.2.1 이상적인 C-V 특성

If the inversion charge can respond to the change in capacitor voltage as indicated in
Figure 11.26b, then the capacitance is again just the oxide capacitance
 ox
C ' ( inv )  C ox 
t ox
11.2.1 이상적인 C-V 특성

Moderate inversion, which is indicated in the figure,

is the transition region between the point when only
the space charge density changes with gate voltage
and when only the inversion charge density changes
with gate voltage.
The flat-band condition occurs between the accumul
-ation and depletion conditions.

 ox
C ' FB 
 ox kT 
t ox  ( ) ( )( s )
s e eN a

: 평탄대 커패시턴스
11.2.2 주파수 효과

반전층 전하밀도를 변화시킬 수 있는 전자 공급원

1. p형 기판으로부터 공간전하 영역을 가로지르는 소수캐리어 전자들의 확산에 의한 것
2. 공간전하 영역내의 전자 –정공쌍의 열적 생성에 의한 것.

(이 두 과정은 특정비율로 전자를 생성하므로 반전층에서의 전자농도는 순간적으로 변할 수 없다.)

11.2.3 고정 산화막과 계면 전하효과

Q ' ss 등가 고정 산화막 전하
V FB   ms 
C ox
금속 –반도체 일함수 차

평탄대 전압은 양의 고정 산화막 전하로 인해 더 큰

음의 전압으로 이동

Fig 11.32 반도체의 주기적 특성은 계면에서 종료, 전자

에너지 준위들이 금지대 내에 존재. 이들 허용 에너지
상태를 계면상태.
11.2.3 고정 산화막과 계면 전하효과

(a) 도너준위에 포획된 순 양의 전하 존재

(b) fermi준위는 표면에서 진성fermi준위와 일치.
-> 모든계면상태는 중성(: midgap)
(c) 억셉터 상태에 순 음의 전하가 존재하는 반전상태.
11.2.3 고정 산화막과 계면 전하효과

When interface states are present, the amount and

direction of the shift changes as we sweep through
the gate voltage, since the amount and sign of the
interface trapped charge changes.
11.3.1 MOSFET 구조

n-channel enhancement mode MOSFET

Implicit in the enhancement mode notation
is the idea that the semiconductor substrate
is not inverted directly under the oxide with
zero gate voltage.

n-channel depletion mode MOSFET

an electron inversion layer already exists with
zero gate voltage applied.
11.3.1 MOSFET 구조

p-channel enhancement mode MOSFET and a p-channel depletion mode MOSFET

In the p-channel enhancement mode device, a negative gate voltage must be applied to
create an inversion layer of holes that will "connect" the p-type source and drain regions.
Holes flow from the source to the drain so the conventional current will enter the source
and leave the drain. A p-channel region exists in the depletion mode device even with
zero gate voltage.
11.3.2 전류-전압 관계-개념

For small values, the channel region has the characteristics of a resistor, so we can write

I D  g dVDS
where is defied as the channel conductance in the limit as . The channel conductance is given by
W
gd   n | Q 'n |
L
11.3.2 전류-전압 관계-개념

When VGS<VT, the drain current is zero. As VGS becomes larger

than VT, channel inversion charge density increases, which
increases the channel conductance.

A larger value of gd produces a larger initial slope of the Id

versus VDS characteristic as shown in the figure.
11.3.2 전류-전압 관계-개념

(a) The thickness of the inversion channel layer in the

figure qualitatively indicates the relative charge
density, which is essentially constant along the entire
channel length for this case.

(b) As the drain voltage increases, the voltage drop

across the oxide near the drain terminal decreases.
11.3.2 전류-전압 관계-개념

When VDS increases to the point where the potential drop across
the oxide at the drain terminal is equal to VT , the induced inversion
charge density is zero at the drain terminal.

VGS  VDS ( sat )  VT or VDS ( sat )  VGS  VT

VDS(sat) is the drain-to-source voltage producing zero inversion
charge density at the drain terminal.

When VDS>VDS(sat) .
If we assume that the change in channel length Δl is small
compared to the original length l, then the drain current will
be a constant for VDS>VDS(sat) .

: saturation region
11.3.2 전류-전압 관계-개념

When changes, the versus One basic requirement for this device is that the channel thickness
tc must be less than the maximum induced space.
curve will change.
W  n C ox
ID  [ 2 (V GS  V T )V DS  V DS2 ] : Non-saturation region
2L
W  n C ox : saturation region
ID  (V GS  V T ) 2
2L
11.3.3 전류-전압 관계-수학적인 유도

Assumptions
1. The current in the channel is due to drift rater than diffusion.
2. There is no current through the gate oxide.
3. A gradual channel approximation is used in which
∂ Ey/∂y>> ∂Ex/∂x. This approximation means that Ex is essentially
a constant.
4. Any fixed oxide charge is an equivalent charge density at the
oxide-semiconductor interface.
5. The carrier mobility in the channel is constant.

Ohm's law : J x  Ex , The total channel current : Ix    J dydz

x
y z

the inversion layer charge per unit area : Q' n   en( y)dy

I x  W n Qn ' E x
11.3.3 전류-전압 관계-수학적인 유도

Two concepts we will use in the current-voltage derivation

are charge neutrality and Gauss's law.
Q'm Q'ss Q'n Q'SD (max)  0
11.3.3 전류-전압 관계-수학적인 유도

Gauss's law  E
s
n dS  Q T

Consider the surfaces labeled 1 and 2 in Figure 11.46 From the

gradual channel approximation, we will assume that Ex is essentially
a constant along the channel length.

surfaces 1 and 2 cancel each other , Surface 3 is in the neutral p-region,

so the electric field is zero at this surface

 E dS   
s
n ox EoxWdx  QT

The total charge enclosed : QT  (Q'ss Q'n Q'SD (max))Wdx  0

  ox Eox  Q'ss Q'n Q'SD (max)

11.3.3 전류-전압 관계-수학적인 유도

Assume : the source is at ground potential

EFp  EFm  e(VGS  Vx )
Eg
VGS  Vx  ( 'm Vox )  (  '  s   fp )
2e
VGS  V x  Vox  2 fp   ms
V ox
E ox 
t ox

 ox
  ox E ox   [(V GS  V x )  ( ms  2 fp )]
t ox
 Q ' ss  Q ' n  Q ' SD (max)
dV x
I x  W  n C ox [(VGS  V x )  VT ]
dx
L Vx ( L )
0
I x dx  W nCox 
Vx ( 0 )
[(VGS  VT )  Vx ]dVx

W  n C ox : The ideal current-voltage relationship

ID  [ 2 (V GS  VT )V DS  V DS2 ] of the n-channel MOSFET in the
2L non-saturation region.
11.3.3 전류-전압 관계-수학적인 유도

the peak current occurs when

VDS  VGS  VT
WnCox
I D (sat)  [2(VGS  VT )VDS (sat)  VDS
2
(sat)]
2L
WnCox
I D (sat)  (VGS  VT ) 2
2L

: The ideal current-voltage relationship of the n-channel

MOSFET in the saturation region
11.3.3 전류-전압 관계-수학적인 유도

WnCox
ID  (VGS  VT )VD S
L

The deviation from the straight line at low values of VGS is due to
subthreshold conduction and the deviation at higher values of VGS
is due to mobility being a function of gate voltage.

WnCox
I D (sat)  (VGS  VT )
2L

The threshold voltage may be a function of in short channel

devices.
11.3.3 전류-전압 관계-수학적인 유도

The current-voltage relationship of a p-channel device

for 0≤VSD≤VSD(sat)

W pCox
ID  [2(VSG  VT )VSD  VSD
2
]
2L
for VSD(sat) ≤VSD
W pCox
I D (sat)  (VSG  VT ) 2
2L
VSD ( sat)  (VSG  VT )

VT is negative for a p-channel enhancement mode MOSFET and

positive for a depletion mode p-channel device.
11.3.4 전달 컨덕턴스

The MOSFET trans-conductance is defined as the change in drain current with respect
to the corresponding change in gate voltage.
I D
gm 
 V GS
If we consider an n-channel MOSFET operating in the non-saturation region,
I D WnCox
g mL   VDS
VGS L
n-channel MOSFET in the saturation region
I D ( sat ) W  n C ox
g ms   (VGS  VT )
VGS L
In the saturation region, the trans-conductance is a linear function of VGS and is
independent of VDS .
11.3.5 기판 바이어스 효과

Q'SD (max)  eNa xdT   2e s N a (2 fp )

When VSB=0

When VSB>0 Q'SD  eNa xd   2e s N a (2 fp  VSB )

The change in the space Q'SD   2e s N a [ 2 fp  VSB  2 fp ]

charge density is then
Q'SD 2e s N a
The change in threshold voltage VT    [ 2 fp  VSB  2 fp ]
Cox Cox
11.4 주파수 제한

One simplifying assumption we will make in the

equivalent circuit is that the source and substrate
are both tied to ground potential.

Cgs, Cgd : which represent the interaction Between

the gate and the channel charge near the
source and drain terminals respectively.

Cgsp, Cgdp are parasitic or overlap capacitances.

11.4.1 소신호 등가회로

The voltage V’gs is the internal gate-to-source voltage

that controls the channel current

The parameters CgsT and CgdT are the total

gate-to-source and total gate-to-drain capacitances.

rds is associated with the slope ID versus VDS .

11.4.1 소신호 등가회로

rs and rds , have been neglected.

The drain current is essentially only a function of the

gate-to-source voltage through the transconductance.
11.4.1 소신호 등가회로

Low-frequency equivalent circuit including

rs but neglection rds.
I d  g mV ' gs

Vgs  V ' gs ( g mV ' gs )rs  (1  g m rs )V ' gs

gm
Id  ( )Vgs  g 'm Vgs
1  g m rs

: The source resistance reduces the effective

transconductance or transistor gain.
11.4.2 주파수 제한요소와 차단 주파수

Two basic frequency limitation factors in the MOSFET

1. channel transit time
2. the gate or capacitance charging time

Summing currents at the input gate node

I i  jCgsTVgs  jCgdT (Vgs  Vd )
Summing currents at the output drain node
Vd
 g mVgs  jCgdT (Vd  Vgs )  0
RL
1  g m RL
I i  j[C gsT  C gdT ( )]Vgs
1  jRL C gdT
ωRLCgdT is much less than unity

I i  j[C gsT  C gdT (1  g m RL )]V gs

11.4.2 주파수 제한요소와 차단 주파수

Miller capacitance CM  CgdT (1  g m RL )

Input current I i  j (CgsT  CM )Vgs

Ideal load current I d  g mVgs
Id gm
The magnitude of the current gain 
Ii 2f (C gsT  CM )

gm gm W nCox
fT   , g ms  (VGS  VT )
2f (C gsT  C M ) 2CG L

W nCox
(VGS  VT )
gm L  (V  V )
Ideal case, the cutoff frequency is fT    n GS 2 T
2CG 2 (CoxWL) 2L
11.5 CMOS 기술
11.5 CMOS 기술

In the CMOS layout, the p+-source to n-substrate to p-well to n+-source forms such
a four-layer structure.
11.5 CMOS 기술

The SCR action involves the interaction

of the parasitic pnp and npn transistors.

High-current low-voltage condition - latch-up –

can sustain itself by positive feedback.

Latch-up can be prevented if the product βnβp

is less than unity at all times

* Method of preventing latch-up

1. "kill" the minority carrier life time.
2. by using proper circuit layout techniques.