Exercicis d’entrega en paper (nivell A) del Tema 7b

Cognoms: …………………………………………………………………… Nom: ………………………………… Grup Base: ……………………………………

ET7b: Cap al Processador de propòsit general. (Part b).

De la Unitat de Propòsit Específic a la Unitat de Propòsit General

Exercici 1. (Objectiu 7.5)

Pregunta a. Dibuixa una Unitat de Procés General (UPG) utilitzant multiplexors de busos 2-1, MUX 2-
1, el bloc ALU dissenyat a l’exercici 2 i un banc de 8 registres de 16 bits REGFILE amb un port
d’escriptura D i dos ports de lectura A i B. La UPG té un bus d’entrada de 16 bits RD-IN i un bus de
sortida també de 16 bits WR-OUT. El disseny que fem de la UPG ha de permetre salvar el valor de
l’entrada a un registre de REGFILE directament. La sortida de la UPG ha d’estar connectada al port de
lectura B del banc de registres. A més, la UPG ha de poder rebre de la UC 16 bits pel bus N amb els
quals s’ha de poder operar directament. Així, la UPG només realitza operacions amb el bloc ALU entre
valors emmagatzemats al banc de registres o bé entre un valor emmagatzemat al banc de registres i la
constant N que ens arriba de la UC.
RD IN-

10
In/Am
MUX

B
WrD WrB
&D &D

cek
&B &B

&A &A
A R

wr/ouT N

M O

Rb/N
MUX

X
Y

F F
Z
Z
Op Op
ALU

Pregunta b. A partir del circuit que has dissenyat a la pregunta anterior especifica quins senyals/busos
són les entrades i les sortides de dades del sistema, quins formen part de la paraula de control i quins
formen part de la paraula de condició.

ENTRADES DE DADES: RD IN
-

,
N

SORTIDES DE DADES: WR-OUT , Z

SENYALS DE CONTROL: IN/ALU ,

RdIN ,
WrD ,
CeR

SENYALS DE CONDICIÓ: & D &A , & B

, ,
F
,
Op

Temps dedicat a resoldre els ET:

1 /1
Exercicis d’entrega electrònica (nivell B) del Tema 7b

ET7b: Cap al Processador de propòsit general. (Part b).

De la Unitat de Propòsit Específic a la Unitat de Propòsit General

Exercici 2. (Objectiu 7.6 Y 7.7)

La següent taula resumeix diferents accions (identificades com mnemotècnics) que la UPG de l'exercici 3
pot realitzar en un cicle. Aquestes accions es realitzen correctament si s'alimenta la paraula de control de
forma apropiada. Completa la taula indicant els valors que ha de prendre cada senyal de la paraula de
control per cada acció. Quan no importi el valor que ha de prendre la senyal de control escriu X. NOTA: Es
dóna com exemple la primera operació.

Nota: El mnemotècnic NOP indica “No operació”, és a dir que cap registre de la UPG ha de modificar-se.

Palabra de Control
Mnemotécnico @D @A OP F @B N (hexa)
In/Alu

Rb/N
WrD

b2 b1 b0 b2 b1 b0 b1 b0 b2 b1 b0 b2 b1 b0 D3 D2 D1 D0
a) ADD R1,R2,R1 0 1 0 0 1 0 1 0 0 0 1 0 0 1 0 0 1 X X X X
b) AND R4,R5,R3
c) CMPLTU R3,R1,R5
d) CMPLTU -,R1,R5
e) NOT R4,R7
f) ANDI R2,R5,0x00F1
g) MOV R3, 0xFF45
h) MOVI R3, 0xFF45
i) IN R3
j) OUT R7
k) IN R2 // OUT R6
l) IN R4 // CMPEQ -,R0,R1
m) SHAI R5,R1,R2
n) SUBI -,R2, 1
o) SUB R4,R2,R7
p) NOP

Exercici 3. (Una part de l'objectiu 7.8)

Per cada un dels següents apartats, completa les accions que falten (mnemotècnics) en el graf de la
unitat de control de propòsit específic per què la UPG de l'exercici 3 realitzi la funcionalitat que s'indica.
Considerem que els continguts dels registres són números naturals codificats en binari (unsigned
integers). NOTA: Es dóna com exemple la primera funcionalitat.

Apartat a. Funcionalitat Graf d'estat

.
.
.
if (R2 ≤ R3)
R3 = R1 – 1;
.
.
.

1 /2
Exercicis d’entrega electrònica (nivell B) del Tema 7b

Apartat b. Funcionalitat Graf d'estat

.
.
.
if (R1 != 0)
R2 = R2 + R3;
else
R2 = R2 + 1;

R4=R2+5;
.
.
.

Apartat c. Funcionalitat Graf d'estat

.
.
.
for (R0 = 0; R0 < R5; R0++)
{
R7 = R7 - 3;
}

R6++;
.
.
.

Apartat d. Funcionalitat Graf d'estat

.
.
.
while (R5 != R4)
{
R2 =R2-1;
if (R2 <= 3) R1= R1+R4;
R5++;
}
R3 = R3/2;
.
.
.

Temps de lectura/estudi de la documentació, apunts, etc.:

Temps dedicat a resoldre els ET:

Temps de treball en grup:

2 /2
Exercicis d’entrega electrònica (nivell B) del Tema 7a

ET7a: Cap al Processador de propòsit general.

De la Unitat de Propòsit Específic a la Unitat de Propòsit General

Exercici 1. (Objectiu 7.1)

Volem dissenyar un bloc aritmètico-lògico (AL) que processa dues paraules X i Y, de 16 bits cadascuna,
i que té una entrada F de 3 bits que codifica l’operació aritmètica o lògica que ha de realitzar el bloc AL.
Les operacions que ha de poder realitzar aquest circuit lògic combinacional són les següents:

• AND lògica bit a bit, AND(X,Y), quan Fu = 0

• OR lògica bit a bit, OR(X,Y), quan Fu = 1
• XOR lògica bit a bit, XOR(X,Y), quan Fu = 2
• Negació lògica bit a bit, NOT(X), quan Fu = 3
• Suma de naturals i enters, ADD(X,Y), quan Fu = 4
• Resta de naturals i enters, SUB(X,Y), quan Fu = 5
YS
• Desplaçament aritmètic SHA(X,Y), quan Fu = 6, que calcula X S × 2 , quan aquest nombre
enter és representable en complement a 2 amb n bits, considerant per Y S únicament els 5 bits
de menys pes d’Y.
YS
• Desplaçament lògic SHL(X,Y), quan Fu = 7, que calcula X u × 2 , quan aquest nombre enter és
representable en binari amb n bits, considerant per Y S únicament els 5 bits de menys pes d’Y.

Pregunta a. AL bàsica.
Dibuixa l’esquema lògic del bloc AL descrit a l’enunciat. Per implementar aquest circuit pots utilitzar un
multiplexor de busos 8-1 i un bloc dels vistos a classe per cadascun dels càlculs aritmètics o lògics.

1 /2
Exercicis d’entrega electrònica (nivell B) del Tema 7a

Exercici 2. (Objectiu 7.2)

Dibuixa l’esquema lògic d’un circuit combinacional
combinaci nal com el de la figura, anomenat comptador
multifunció CMP que compara dues paraules,, X i Y, de 16 bits cadascuna, i que permet realitzar
operacions de comparació que la següent taula especifica:

Temps de lectura/estudi de la documentació, apunts, etc.:

Temps dedicat a resoldre els ET:

Temps de treball en grup:

2 /2
Exercicis d’entrega en paper (nivell A) del Tema 7a

Cognoms: …………………………………………………………………… Nom: ………………………………… Grup Base: ……………………………………

ET7a: Cap al Processador de propòsit general.

De la Unitat de Propòsit Específic a la Unitat de Propòsit General

Exercici 1. (Objectiu 7.1)

Volem dissenyar un bloc aritmètico-lògico (AL) que processa dues paraules X i Y, de 16 bits cadascuna,
i que té una entrada F de 3 bits que codifica l’operació aritmètica o lògica que ha de realitzar el bloc AL.
Les operacions que ha de poder realitzar aquest circuit lògic combinacional són les següents:

• AND lògica bit a bit, AND(X,Y), quan Fu = 0

• OR lògica bit a bit, OR(X,Y), quan Fu = 1
• XOR lògica bit a bit, XOR(X,Y), quan Fu = 2
• Negació lògica bit a bit, NOT(X), quan Fu = 3
• Suma de naturals i enters, ADD(X,Y), quan Fu = 4
• Resta de naturals i enters, SUB(X,Y), quan Fu = 5
YS
• Desplaçament aritmètic SHA(X,Y), quan Fu = 6, que calcula X S × 2 , quan aquest nombre
enter és representable en complement a 2 amb n bits, considerant per Y S únicament els 5 bits
de menys pes d’Y.
YS
• Desplaçament lògic SHL(X,Y), quan Fu = 7, que calcula X u × 2 , quan aquest nombre enter és
representable en binari amb n bits, considerant per Y S únicament els 5 bits de menys pes d’Y.

Pregunta b. AL modificada.
Dibuixa un nou esquema lògic del bloc AL descrit a l’enunciat. Per implementar aquest circuit pots
utilitzar un multiplexor de busos 8-1 i els blocs combinacionals vistos a classe per fer càlculs aritmètics
i lògics, tenint en compte que no pots utilitzar cap restador i només pots utilitzar un sumador.

1 /3
Exercicis d’entrega en paper (nivell A) del Tema 7a

Cognoms: …………………………………………………………………… Nom: ………………………………… Grup Base: ……………………………………

Exercici 3. (Objectiu 7.3)

Dibuixa l’esquema lògic d’un circuit combinacinal com el de la figura, anomenat ALU (Unitat Aritmètico-
Lògica) que processa dues paraules X i Y, de 16 bits cadascuna, i que permet realitzar operacions
aritmètiques, lògiques i comparacions. A banda de les dues entrades de 16 bits, el circuit té una
entrada de dos bits anomenada OP que permet triar entre diversos tipus d’operació. Concretament,
quan OPu=0 es realitzen operacions aritmètico-lògiques (utilitzant el bloc AL), quan OPu=1 es realitzen
operacions de comparació (utilitzant els comparador multifunció per a naturals i enters dels objectius) i
quan OPu=2 o OPu=3 retornem el valor a l’entrada Y. A més, existeix un senyal F de 3 bits que ens
indica el tipus d’operació aritmètico-lògica o de comparació que hem de realitzar en el cas que OPu=0 o
OPu=1. El circuit té una sortida de 16 bits anomenada W per on retorna el resultat (en el cas d’una
comparació el resultat s’ha de retornar utiltzant el bit de menys pes i posant els altres 15 bits a zero).
Finalment, el circuit també té una sortida z d’un bit que s’activa a 1 quan la sortida W val zero.
La següent taula especifica quin ha de ser el comportament del circuit. Per tal de dissenyar aquest bloc
pots utiltzar l’AL de la pregunta a) de l’exercici 1 i un comptador multifunció CMP que permeti realitzar
les operacions necessàries triant-les a través d’una entrada de 3 bits. La codificació de les operacions
que pot realitzar el comparador coincideix amb la codificació expressada a la taula quan OP=01. Podeu
utilitzar multiplexors de busos 1-4 i portes lògiques.

16 16
X Y
F ALU
3
z
OP
2 W
16

2 /3
Exercicis d’entrega en paper (nivell A) del Tema 7a

Cognoms: …………………………………………………………………… Nom: ………………………………… Grup Base: ……………………………………

Exercici 4. (Objectiu 7.4)

Dibuixa el símbol i l'esquema lògic intern d'un banc (REGFILE) de 8 registres de n bits cadascun; el
banc té dos busos de lectura i un bus d'escriptura. A partir d'un decodificador 3-8, 8 registres de n bits
amb control de càrrega i multiplexores de busos de 8-1.

Temps dedicat a resoldre els ET:

3 /3