Professional Documents
Culture Documents
Bus địa chỉ và Bus địa chỉ tích Bus dữ liệu tích
Bus địa chỉ và
bus dữ liệu của cực và bus dữ cực và bus địa chỉ
bus dữ liệu của
135 ROM sẽ ở trạng liệu của ROM sẽ của ROM sẽ ở 2
ROM sẽ ở trạng
thái trở kháng ở trạng thái trở trạng thái trở
thái tích cực
cao kháng cao kháng cao
Trong định thời bộ nhớ
ROM ở trên, khi CE ở
mức cao:
Cấp DT/R=1; Cấp DT/R=0; Cấp DT/R=0;
Cấp DT/R=0; cấp
cấp địa chỉ và cấp địa chỉ và cấp địa chỉ và
địa chỉ và chốt
chốt bằng tín chốt bằng tín chốt bằng tín
bằng tín hiệu
hiệu ALE=1; cấp hiệu ALE=1; cấp hiệu ALE=1; cấp
ALE=0; cấp IO/M
IO/M để xác IO/M để xác IO/M để xác
để xác định đọc bộ
định đọc bộ nhớ định đọc bộ nhớ định đọc bộ nhớ
nhớ hay vào ra;
hay vào ra; cấp hay vào ra; cấp hay vào ra; cấp
136 cấp RD=0 tác 2
RD=0 tác động RD=0 tác động RD=1 tác động
động đọc bộ nhớ;
đọc bộ nhớ; cấp đọc bộ nhớ; cấp đọc bộ nhớ; cấp
cấp DEN=0 cho
DEN=0 cho DEN=0 cho phép DEN=0 cho phép
Trong định thời (Timing phép bộ đệm bus
phép bộ đệm bus bộ đệm bus dữ bộ đệm bus dữ
diagram) ở trên, để thực dữ liệu và lấy dữ
dữ liệu và lấy dữ liệu và lấy dữ liệu và lấy dữ
hiện chu kỳ đọc dữ liệu liệu từ Data Bus
liệu từ Data Bus liệu từ Data Bus liệu từ Data Bus
cần: vào CPU
vào CPU vào CPU vào CPU
Cấp DT/R=1; Cấp DT/R=0; Cấp DT/R=0;
Cấp DT/R=0; cấp
cấp địa chỉ và cấp địa chỉ và cấp địa chỉ và
địa chỉ và chốt
chốt bằng tín chốt bằng tín chốt bằng tín
bằng tín hiệu
hiệu ALE=1; cấp hiệu ALE=1; cấp hiệu ALE=1; cấp
ALE=0; cấp IO/M
IO/M để xác IO/M để xác IO/M để xác
để xác định đọc bộ
định đọc bộ nhớ định đọc bộ nhớ định đọc bộ nhớ
nhớ hay vào ra;
hay vào ra; cấp hay vào ra; cấp hay vào ra; cấp
137 cấp RD=0 tác 2
RD=0 tác động RD=0 tác động RD=1 tác động
động đọc bộ nhớ;
đọc bộ nhớ; cấp đọc bộ nhớ; cấp đọc bộ nhớ; cấp
cấp DEN=0 cho
DEN=0 cho DEN=0 cho phép DEN=0 cho phép
Trong định thời (Timing phép bộ đệm bus
phép bộ đệm bus bộ đệm bus dữ bộ đệm bus dữ
diagram) ở trên, để thực dữ liệu và lấy dữ
dữ liệu và lấy dữ liệu và lấy dữ liệu và lấy dữ
hiện chu kỳ ghi dữ liệu liệu từ Data Bus
liệu từ Data Bus liệu từ Data Bus liệu từ Data Bus
cần: vào CPU
vào CPU vào CPU vào CPU
Chốt BUS điều Chốt BUS địa Chốt BUS dữ liệu Điều khiển cấp
138 khiển kết nối tới chỉ kết nối tới bộ kết nối tới bộ nhớ nguồn cho hệ 2
Trong sơ đồ kết nối hệ bộ nhớ và vào ra nhớ và vào ra và vào ra thống vi xử lý
thống vi xử lý 8086 trên
tín hiệu ALE và các bộ
chốt (Latch) được sử
dụng để:
139 Khi CPU đọc bộ Khi CPU truy Khi CPU ghi bộ Khi CPU truy 2
nhớ cập bộ nhớ nhớ cập vào ra
Trong sơ đồ kết nối hệ
thống vi xử lý hình vẽ
trên, tín hiệu IO/M sẽ có
mức logic 0:
T1 T2 T3
CLOCK
___
IOR
____
IOW
_____
MEMR
______
MEMW MEMR mức 0
141 Logic 0 Logic 1 High Z 2
Address
Bus
port address MEMW mức 1
data
Data Bus in
CLOCK
___
IOR
____
IOW
_____
MEMR
______
MEMW MEMR mức 0
142 Logic 0 Logic 1 High Z 2
Address
Bus
port address MEMW mức 1
Data Bus data out
MEMR mức 0
145 Logic 0 Logic 1 High Z 2
MEMW mức 1
Xả dòng trên
cuộn dây relay Dẫn dòng điện
khi transistor khi ngõ ra điều Tăng dòng điện Cả ba câu kia
152 2
ngưng dẫn tránh khiển cung cấp cung cấp cho tải đều đúng
hư hỏng mức logic 1
Trong sơ đồ hình vẽ trên transistor
diode D1 có chức năng:
153 A0H A1H A4 A2 3
8088 CS
Minimum
A17
Mode :
A0
D7
:
256KB
D0 #2
RD
WR
CS
A17
:
A0
D7
:
256KB
D0 #1
RD
WR
CS
Trong sơ đồ kết nối bộ
nhớ hình vẽ trên bộ nhớ
#2 có vùng địa chỉ:
A17
:
A0
D7
:
256KB
D0 #4
RD
WR
A19 I1
O3 CS
A18 I0
A17 A17
: :
A0 A0
D7 D7
: :
256KB
D0 D0 #3
MEMR RD
MEMW WR
8088 O2 CS
Minimum
A17
Mode :
A0
D7
256KB
00000H- C0000H-
159 80000H-BFFFFH 40000H-7FFFFH 3
:
D0 #2
3FFFFH FFFFFH
RD
WR
O1 CS
A17
:
A0
D7
:
256KB
D0 #1
RD
WR
O0 CS
Cạnh lên của tín Cạnh xuống của Cạnh xuống của Cạnh xuống của
199 2
hiệu E tín hiệu E tín hiệu RS tín hiệu RW
Trong giản đồ thời gian
của Text LCD hình trên,
dữ liệu sẽ được ghi vào
LCD ở: