CKDT - Chuong 2 - FET

BÀI GIẢNG MÔN: CẤU KIỆN ĐIỆN TỬ
CHƯƠNG 2. CẤU KIỆN BÁN DẪN VÀ

ỨNG DỤNG
www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

Trang 1
BỘ MÔN: ĐIỆN TỬ MÁY TÍNH - KHOA KTĐT1
2.1. Vật liệu bán dẫn

2.2. Chuyển tiếp PN
2.3. Đi ốt bán dẫn và ứng dụng
2.4. Transistor lưỡng cực – BJT
2.5. Transistor trường – JFET
2.6. Transistor trường - MOSFET

Trang 2
Giới thiệu chung về FET
- Transistor hiệu ứng trường FET (Field Effect Transistor) là cấu

kiện điều khiển bằng điện áp.
- Nguyên lý hoạt động cơ bản của Transistor trường là điện trở
suất hoặc nồng độ hạt dẫn của lớp bán dẫn thay đổi dưới tác dụng
của điện trường vuông góc với nó, do đó điện trường này điều
khiển được dòng điện đi qua lớp bán dẫn. Lớp bán dẫn này được
gọi là kênh dẫn điện.
- Khác với BJT, FET chỉ có một loại hạt dẫn cơ bản tham gia dẫn
điện.

Trang 3
Giới thiệu chung về FET (tiếp)
- FET có ba chân cực là cực S, G, D.
FET
BJT
S Source Cực nguồn: các hạt dẫn đa số đi vào kênh tạo ra dòng điện nguồn
E IS.
B G Gate Cực cửa: cực điều khiển dòng điện chạy qua kênh
C D Drain Cực máng: các hạt dẫn đa số rời khỏi kênh tạo ra dòng I D

Trang 4
Giới thiệu chung về FET (tiếp) – Phân loại FET

Field Effect Transistor
FET
JFET IGFET
Junction FET Isolated Gate FET
MESFET MOSFET
Metal-Semiconductor FET Metal-Oxide-Semiconductor FET
D-MOSFET E-MOSFET
Deplection MOSFET Enhancement MOSFET

Trang 5
Giới thiệu chung về FET (tiếp) – Phân loại FET
+ JFET (Junction FET) : Transistor hiệu ứng trường điều khiển bằng
chuyển tiếp PN, cực điều khiển G ngăn cách với kênh dẫn bằng vùng
nghèo của chuyển tiếp PN phân cực ngược.
+ IGFET (Isolated Gate FET) : Transistor hiệu ứng trường cực cửa cách
ly với kênh dẫn, điển hình là linh kiện MOSFET (Metal-Oxide-
Semiconductor FET) và MESFET (Metal-Semiconductor FET).
* MESFET: cực điều khiển cách ly với kênh dẫn bằng vùng nghèo của
chuyển tiếp kim loại-bán dẫn.
* MOSFET cực điều khiển cách ly hẳn với kênh dẫn thông qua một
lớp điện môi (SiO2). Đây mới đúng là Transistor trường theo đúng
nghĩa của thuật ngữ này, vì chỉ có loại này dòng chảy qua kênh dẫn
mới được điều khiển hoàn toàn bằng điện trường, dòng điều khiển hầu
như bằng không tuyệt đối, (trong khi đó dòng rò của chuyển tiếp PN
hoặc Schottky phân cực ngược, chưa hoàn toàn bằng không).
- Mỗi loại FET còn được chia thành loại kênh N và kênh P.

Trang 6
Giới thiệu chung về FET (tiếp)

* Một số ưu điểm của FET:
- FET là loại linh kiện một loại hạt dẫn (unipolar device).
- FET có trở kháng vào rất cao.
- Nhiễu trong FET nhỏ hơn nhiều so với Transistor lưỡng cực.
- FET không bù điện áp tại dòng ID = 0, do đó nó là linh kiện chuyển
mạch tuyệt vời.
- Có độ ổn định về nhiệt cao.
- Tần số làm việc cao.
- Kích thước của FET nhỏ hơn của BJT nên có nhiều ưu điểm trong IC.
* Một số nhược điểm:
- Nhược điểm chính của FET là hệ số khuếch đại điện áp thấp hơn nhiều
so với BJT.

Trang 7
2.5. Transistor trường - JFET

2.5.1. Cấu tạo
2.5.2. Nguyên lý hoạt động
2.5.3. Các tham số cơ bản của JFET
2.5.4. Các cách mắc JFET trong sơ đồ khuếch đại
2.5.5. Phân cực cho JFET

Trang 8
2.5.1. Cấu tạo của JFET
G G
P+ N+
S D S D
Kênh dẫn N Kênh dẫn P
P+ N+
Chuyển tiếp P-N
D D
G G
S S
Kênh N Kênh P

Trang 9
2.5.1. Cấu tạo của JFET (tiếp)

G
- JFET cấu tạo gồm:
S
P+
D
+ Một kênh dẫn được làm từ bán dẫn N (n-
Kênh dẫn N JFET) hoặc P (p-JFET), có 2 điện cực 2
P+ đầu là cực nguồn S và cực máng D.
Chuyển tiếp P-N
+ Điện cực thứ 3 là cực cổng G, giữa cực
D này và kênh dẫn có một chuyển tiếp PN,
G trong đó miền bán dẫn cực cổng được pha
tạp mạnh hơn nhiều so với kênh dẫn để
Kênh vùng điện tích không gian (vùng nghèo)
của chuyển tiếp PN lan chủ yếu về phía
kênh dẫn.
- JFET hầu hết đều là loại đối xứng, nghĩa là có thể đổi chỗ hai chân cực S
và D cho nhau mà các tính chất và tham số của JFET không hề thay đổi.

Trang 10
2.5.1. Cấu tạo của JFET (tiếp)

JFET công suất thấp
JFET vỏ kim loại JFET vỏ nhựa
JFET công suất cao
JFET vỏ nhựa tổng hợp với đầu JFET vỏ hoàn toàn bằng kim loại
nhiệt kim loại
Trang 11
2.5.2. Nguyên lý hoạt động của JFET
- Nguyên lý hoạt động của n-JFET và p-

JFET giống nhau, chỉ khác nhau về dấu G
của nguồn điện cung cấp. P+

S D
- JFET được phân cực sao cho vùng Kênh dẫn N
chuyển tiếp PN bao quanh kênh dẫn P+

Chuyển tiếp P-N
luôn được phân cực ngược, và dòng các
hạt dẫn đa số đi từ S sang D. Nghĩa là: D
- VGS phải được phân cực sao cho chuyển G
tiếp PN phân cực ngược. Kênh
- VDS phải được phân cực sao cho dòng

các hạt dẫn đa số đi từ S sang D.

Trang 12
2.5.2. Nguyên lý hoạt động của JFET (tiếp)
VGS < 0 và VDS > 0 VGS > 0 và VDS < 0

Trang 13
2.5.2. Nguyên lý hoạt động của JFET (tiếp) – n JFET

- Do tác dụng của VGS và VDS, trên kênh dẫn xuất hiện dòng điện
hướng từ cực D sang cực S (dòng điện tử di chuyển từ S sang D).
Dòng điện này gọi là dòng điện cực máng ID.
- Độ lớn ID phụ thuộc vào giá trị VGS và VDS, vì độ phân cực ngược
của chuyển tiếp PN phụ thuộc vào hai điện áp này, nghĩa là độ
dẫn điện của kênh phụ thuộc vào hai điện áp này.
- Tìm hiểu nguyên lý hoạt động của JFET thông qua họ đặc tuyến
ra và họ đặc tuyến truyền đạt.
I D  f1  VDS  Đặc tuyến ra

VGS  const
I D  f2  VGS  Đặc tuyến truyền đạt

VDS  const

Trang 14
2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến ra
- Khi VGS = 0V, VDS > 0V: - Khi đặt điện áp VDS vào kênh và cực G
được nối trực tiếp với cực S
 VGS = 0V.
- Lúc này độ rộng miền điện tích không gian
(ở phần cuối của lớp bán dẫn P) tương tự
như ở điều kiện cân bằng.
- - Khi VDS=VDD các điện tử sẽ chảy về phía
cực máng tạo dòng ID (hình vẽ). Nhìn vào
dòng chảy của điện tử ta thấy dòng của cực
S và cực D là tương đương nhau (ID=IS).
Với điều kiện được thiết lập như hình vẽ ta
thấy dòng điện là không bị cấm và nó bị
giới hạn bởi điện trở kênh giữa cực máng
và nguồn.
Trang 15
- Độ rộng miền điện tích không gian (ở

phía đỉnh của bán dẫn P) mở rộng.
- VDS tăng từ 0 đến vài volt thì dòng bắt
đầu xuất hiện và xác định theo định luật
Ohm. Trên hình dòng điện tăng tuyến
tính theo điện áp đặt vào kênh.
- Khi VDS đạt giá trị VP thì miền điện
ID
tích không gian bắt đầu mở rộng làm IDSS
Mức bão hòa
cho độ rộng của kênh dẫn bị suy VGS = 0

Điện trở kênh tăng làm
giảm, điện trở kênh tăng và xuất hiện cho kênh bị hẹp lại
đường cong trên đồ thị.

Điện trở kênh n
0 VP VDS

Trang 16

- Nếu tiếp tục tăng VDS thì hai miền điện tích
D
Pinch-off
+
không gian sẽ chạm vào nhau. Trạng thái
này gọi là trạng thái thắt kênh (pinch off) G
P P VDS = VP
tương ứng với điện áp thắt kênh VP. + N
VGS=0
- Đây là cách gọi nhầm lẫn, vì khi kênh dẫn

-
bị thắt thì dòng phải bằng 0, nhưng trên S
-
thực tế dòng ID đạt tới trạng thái bão hòa
và gọi là IDSS. Thực tế, dù bị thắt kênh ID
nhưng vẫn tồn tại kênh và mật độ dòng IDSS
Mức bão hòa
VGS = 0
điện vẫn cao nên dòng không bị giảm. Điện trở kênh tăng làm
cho kênh bị hẹp lại
Điện trở kênh n
0 VP VDS

Trang 17
- Khi VDS vượt qua giá trị VP thì vùng IDSS

ID
Mức bão hòa
chạm nhau của hai miền điện tích VGS = 0

Điện trở kênh tăng làm
cho kênh bị hẹp lại
không gian sẽ dài ra nhưng dòng ID hầu
như không thay đổi.
- Lúc này JFET có tính chất như 1 nguồn Điện trở kênh n
dòng (ID = IDSS) nhưng điện áp VDS 0 VP VDS
được xác định bởi trở tải.

Trang 18

- Khi VGS < 0V, VDS > 0V:
- Đối với BJT điện áp ra VCE và dòng
ra IC phụ thuộc vào dòng IB . Đối với
JFET điện áp ra VDS và dòng ra ID
phụ thuộc vào điện áp VGS
- Khi đặt điện áp VGS = -1V , độ rộng
miền điện tích không gian tương tự
như trường hợp VGS = 0V nhưng
thấp hơn.

Trang 19
2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Họ đặc tuyến ra
- Mức bão hòa của ID sẽ giảm xuống và càng giảm hơn nếu VGS càng
âm. Điện áp thắt kênh sẽ giảm theo đường cong Parabol nếu V GS càng
âm hơn.
- Khi VGS = - VP thì JFET sẽ xác lập trạng thái bão hòa, ID = 0mA. Trên
thực tế, nhiều tài liệu gọi điện áp (–VP) là điện áp khóa kênh VGS0
(VGSoff)
Trang 20
2.5.2. Nguyên lý hoạt động của JnFET (tiếp)- Họ đặc tuyến ra

* Tổng kết:
- Dòng lớn nhất là dòng IDSS và dòng
này xuất hiện khi:
VGS = 0V và VDS  VP .
- Khi VGS = - VP = VGS0 thì ID = 0
- Khi VGS0  VGS  0 thì dòng

0  ID  IDSS
- Đối với JFET kênh P tương tự.

Trang 21
2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến truyền đạt
- Đặc tuyến truyền đạt được xác định bởi phương trình Schockley:
   VGS  VDS  VGS  
2
 I DSS 2 1    1   
   VGS 0  VGS 0  VGS 0   Vùng ohmic

ID  
2
  VGS 
 I DSS  1   khi VGS 0  VGS  0 Vùng bão hoà

  VGS 0 
v`a VGS 0   VP
+ IDSS là dòng cực máng bão hòa khi VGS = 0V, khi đó kênh mở
rộng nhất, ID đạt giá trị lớn nhất.
+ VGS0 là điện áp khóa kênh hay điện áp ngắt kênh, vì ID =0 khi độ
rộng của kênh dẫn bằng 0. Vậy VGS0 là điện áp đặt lên cực G làm
cho JFET bắt đầu bị khóa hoàn toàn.

Trang 22
2.5.2. Nguyên lý hoạt động của JFET (tiếp) – Đặc tuyến truyền đạt
- Khi VGS = 0 thì ID = IDSS.

- Khi VGS = - VP = VGS0 thì ID = 0

Trang 23
2.5.2. Nguyên lý hoạt động của JFET (tiếp) – pJFET
ID (mA)
ID (mA)
A
VGS = 0V
IDSS IDSS
B
0,5 V
Giảm dần VGS
1,0 V
VDS1
1,5 V
VGS VGS0 VDS

0 UGS0 VDS1 VP0 0
IDSS>0 – Dòng IDbh khi VGS=0V
VGS0>0 – Điện áp khóa kênh
   V V  VGS 

2
 I DSS 2 1  GS

DS
 1    Vùng ohmic
D    VGS 0  VGS 0  VGS 0  
ID  
2
G   VGS 
 I DSS 1   khi 0  VGS  VGS 0
Vùng bão hoà
S   VGS 0 

Trang 24
2.5.3. Các tham số cơ bản của JFET – n-JFET
* Tham số giới hạn:

+ Dòng cực máng cực đại cho phép:
IDmax - là dòng điện ứng với điểm B trên đặc tuyến ra khi VGS = 0;
IDmax  50mA.
+ Điện áp VDS cực đại cho phép VDSmax
VDSmax = VB /(1,2  1,5) (cỡ vài chục vôn).
Trong đó VB là điện áp đánh thủng tại điểm B.
+ Điện áp khoá cực đại VGS0
Nếu VGS<VGS0, kênh bị khoá ID=0, RDS ≈ ∞

Trang 25
2.5.3. Các tham số cơ bản của JFET – n-JFET (tiếp)

* Tham số làm việc:
+ Điện trở trong hay điện trở vi phân đầu ra: VDS
ro  rd  VGS  const
I D
I D
+ Hỗ dẫn của đặc tuyến truyền đạt: S  gm  VDS  const
VGS
(gm cho biết khả năng điều khiển điện áp cực cửa tới dòng cực máng ,
giá trị điển hình gm=(7 ÷ 10) mA/V)
2I
+ Độ hỗ dẫn cực đại: S0  g m0   DSS
VGS0
VGS
+ Điện trở vi phân đầu vào: rvao 
IG
+ Hệ số khuếch đại điện áp :
 VDS  VDS V
  = DS
 VGS I  const  VGS I  const VGS I =const
D D D

Trang 26
So sánh giữa BJT và FET
BJT JFET
Sử dụng cả 2 loại hạt tải điện, hoạt Chỉ sử dụng 1 loại hạt dẫn chính,
động bằng cách phun hạt tải không có hiện tượng phun hạt tải
Linh kiện điều khiển bằng dòng Linh kiện điều khiển bằng thế (Thế lối
(Dòng lối vào điều khiển dòng lối ra vào điều khiển dòng lối ra)
Điện trở lối vào nhỏ (vì dòng lối vào Điện trở lối vào rất lớn (vì dòng ở lối
là dòng của chuyển tiếp PN phân cực vào là dòng của chuyển tiếp PN phân
thuận) cực ngược), IG rất nhỏ (1pA÷1nA)
Điện trở lối ra nhỏ hơn Điện trở lối ra lớn hơn
Sử dụng cho các tín hiệu lớn hơn (các Sử dụng cho các tín hiệu nhỏ (Các
tầng đầu trong hệ khuếch đại) tầng cuối trong hệ khuếch đại)
Nhiễu lớn hơn Nhiễu nhỏ
Độ ổn định nhiệt kém hơn Độ ổn định nhiệt tốt

Trang 27
So sánh giữa BJT và FET (tiếp)

Trang 28
2.5.4. Các cách mắc JFET trong sơ đồ khuếch đại
- Cũng tương tự như BJT, JFET cũng có 3 cách mắc chủ yếu là:
+ Chung cực nguồn (CS)
+ Chung cực máng (CD)
+ Chung cực cửa (CG)
-Mạch chung cực nguồn CS thường được dùng nhiều hơn cả vì
kiểu mắc này cho hệ số khuếch đại điện áp cao, trở kháng vào
cao.
-Các mạch mắc CD, CG thường được dùng trong tầng khuếch
đại đệm và khuếch đại tần số cao.

Trang 29
2.5.4. Các cách mắc JFET trong sơ đồ khuếch đại (tiếp)
+VDD +VDD +VDD

RD RD C
C2 5
C1
C1 Q1 C2 V0
Q1 V0 Q
Vi Vi C1
RG V0
RG RS C3 RS Vi RS
(CS) (CD) (CG)

Trang 30
2.5.5. Phân cực (định thiên) cho JFET
- Có nhiều kiểu mạch phân cực khác nhau, phân tích, tính toán
mạch phân áp cho JFET sẽ được dựa trên các điều kiện sau:
+ Dòng cực cổng rất nhỏ, bỏ qua, coi như cực cửa hở mạch:
IG 0
+ Điện áp VDS đủ lớn để JFET làm việc trong vùng bão hoà (vùng
pinch-off), khi đó:
I D IS
2
 VGS 
I D  I DSS 1   khi VGS0  VGS  0
 VGS0 
v`a VGS0   VP

Trang 31
2.5.5. Phân cực (định thiên) cho JFET (tiếp)
- Các phương pháp phân cực cho JFET (có so sánh với BJT) như
sau:
BJT JFET
Dòng IB cố định Định thiên cực cổng (Gate bias/ Fixed bias)
Định thiên tự cấp Định thiên tự cấp (Voltage-divider bias)
Không tương đương Tự định thiên (Self bias)
Định thiên hồi tiếp âm Emitter Không tương đương
Định thiên hồi tiếp âm Collector Không tương đương
Định thiên hồi tiếp âm E và C Không tương đương

Trang 32
2.5.5.1. Định thiên điện áp cực G cố định (Gate bias/Fixed bias)
VDD
- Xác định điểm làm việc tĩnh:
VGS  ?
RD
C1
ID  ?
V0
VDS  ?
C2
VI - Phương trình đường tải tĩnh ?
RG
VG

Trang 33
2.5.5.1. Định thiên điện áp cực G cố định (tiếp)
VDD VG  IG .R G  VGS
RD Do IG = 0
C1
V0
 VGS  VG
C2
VI
2
RG
 VGS 
I D  I DSS 1  
VG
 VGS0 
VDS  VDD  I D .R D
Do phải dùng 2 nguồn và độ ổn định không cao nên mạch này ít được sử dụng.

Trang 34
2.5.5.1. Định thiên điện áp cực G cố định (tiếp)

- Phương trình đường tải tĩnh: VDS  VDD  I D .R D

Trang 35
2.5.5.2. Mạch tự định thiên

VDD
RD VGS  ?
C1 ID  ?
C2
V0
VDS  ?
VI
- Phương trình đường tải tĩnh ?
RG RS

Trang 36
2.5.5.2. Mạch tự định thiên (tiếp)
VGS  VG  VS  IG .R G  IS .R S
VDD
RD Do IG  0
C1
V0
 VGS   IS .R S   I D .R S
C2
VI
2
RG RS  VGS 
I D  I DSS 1  
 VGS0 
VDS  VDD  ID .R D  IS .R S
 VDS  VDD  ID .(R D  R S )
Do ID  IS

Trang 37
2.5.5.3. Mạch định thiên phân áp
VDD
VGS  ?
R1 RD
C2
ID  ?
C1
V0 VDS  ?
VDS
VI - Phương trình đường tải tĩnh ?
R2 RS

Trang 38
2.5.5.3. Mạch định thiên phân áp (tiếp)

VDD
VDD
R1 VGS  VG  VS  .R 2  IS .R S
R1  R 2
RD
C2
C1
V0
VDS 2
VI  VGS 
I D  I DSS 1  
R2 RS
 VGS0 
Do ID  IS

Trang 39
Ví dụ 1:
V DD
VDD  12V; R D  1,5k; R S  680;
RD
C2
Vi C1
V0 I DSS  12mA; VGS0  6V;
RS Xác định:
VGS ; I D ; VDS  ?
Q Q
Hình vẽ bài 5
VD ; VG ; VS  ?

Trang 40
Ví dụ 2:
VDD  16V; R D  2, 4k; R S  1,5k; R 1  2,1M; R 2  270k;

V DD
I DSS  8mA; VGS0  4V;
RD
C2 V0
R1
T1
Xác định:
C1
Vi 10uF
VGS ; I D  ?
Q Q
5uF
R2 RS CS = 20uF
VD ; VS ; VDS ; VDG  ?
Hình vẽ bài 8

Trang 41
2.1. Vật liệu bán dẫn

2.2. Chuyển tiếp PN
2.3. Đi ốt bán dẫn và ứng dụng
2.4. Transistor lưỡng cực – BJT
2.5. Transistor trường – JFET
2.6. Transistor trường - MOSFET

Trang 42
2.6. Transistor trường loại cực cửa cách ly IGFET

- MOSFET
2.6.1. Cấu tạo và nguyên lý hoạt động của MOSFET kênh
đặt sẵn – DMOSFET
2.6.2. Định thiên cho DMOSFET
2.6.3. Cấu tạo và nguyên lý hoạt động của MOSFET kênh
cảm ứng- EMOSFET
2.6.4. Định thiên cho EMOSFET

Trang 43
Transistor trường MOSFET
-MOSFET là loại linh kiện điển hình trong họ Transistor trường

có cực cửa cách ly (IGFET – Isolated Gate Field Effect
Transistor).
- MOS: Metal Oxide Semiconductor.
- Phân loại MOSFET theo kênh dẫn:
+ nMOS: kênh dẫn loại n, lớp bán dẫn nền loại p.
+ pMOS: kênh dẫn loại p, lớp bán dẫn nền loại n.
- Phân loại MOSFET theo cách tạo ra kênh dẫn:
+ D-MOSFET (Deplection MOSFET): MOSFET kênh đặt sẵn
(kiểu làm nghèo).
+ E-MOSFET (Enhancenment MOSFET): MOSFET kênh
cảm ứng (kiểu làm giàu).

Trang 44
2.6.1. Cấu tạo và nguyên lý hoạt động của D-MOSFET

a. Cấu tạo:
G D G
S D S D D
B
G B
G
n+ Kênh dẫn (n) n+ S p+ Kênh dẫn (p) p+ S
D D
Substrate (p) G Substrate (n) G
S S
B B
D-MOSFET kênh N D-MOSFET kênh P

Trang 45
2.6.1. Cấu tạo và nguyên lý hoạt động của D-MOSFET (tiếp)

G
S D + Trên đế bán dẫn (bán dẫn nền B), tạo ra 2
vùng bán dẫn khác với bán dẫn nền. Hai
n+ Kênh dẫn (n) n+ vùng bán dẫn N được dẫn ra ngoài thành 2
điện cực S và D.
Substrate (p) + Vùng bán dẫn giữa S và D gọi là kênh dẫn
bao giờ cũng có loại hạt dẫn đảo so với đế.
B
+ Phía trên kênh dẫn phủ lớp điện môi mỏng (SiO2), và trên lớp điện
môi này phủ tiếp lớp kim loại tạo ra điện cực G của MOSFET, G
được cách ly hoàn toàn với kênh dẫn.
+ MOSFET thường có thêm điện cực thứ 4 gọi là cực đế B
(substrate), cực đế (cực nền) ngăn cách với kênh dẫn bằng chuyển
tiếp p-n nên cũng có thể dùng nó như một cực điều khiển nữa bên
cạnh G. Tuy nhiên nó thường không được sử dụng và được nối tắt với
cực nguồn.
Trang 46
4.1 Cấu tạo của MOSFET
MOSFET vỏ kim loại MOSFET vỏ nhựa
MOSFET công suất cao
MOSFET vỏ nhựa tổng hợp với MOSFET vỏ hoàn toàn bằng kim
đầu nhiệt kim loại loại

Trang 47

b. Nguyên lý làm việc của D-MOSFET
S G D
n+ Kênh dẫn (n) n+
Substrate (p)
B
- Trong D-MOSFET hoạt động ở hai chế độ:
+ VGS < 0  Nguyên lý tổn hao.
+ VGS > 0  Nguyên lý tăng cường.

Trang 48

S G D + Nguyên lý tổn hao:
- Khi VGS ≤ 0, hình thành một vùng
n+ Kênh dẫn (n) n+ chuyển tiếp nghèo hạt dẫn tại kênh
ngay phía dưới cực G làm cho điện
trở của kênh tăng lên, dòng ID giảm
Substrate (p)
xuống.
B - VGS càng giảm thì độ rộng miền
Vùng đánh thủng
12 ID (mA) (Avalanche Region) điện tích không gian càng mở rộng
A
10
IDbh
UGS<0V B và nồng độ hạt dẫn trong kênh càng
8
6
giảm  ID càng giảm. Điều này
Vùng bão hoà
4 nghĩa là kênh làm việc ở chế độ tổn
2
hao hạt dẫn.
0
2 VP 4 6 8 10 12 VDS (V)

Trang 49
G + Nguyên lý tăng cường:
S D
- Khi VGS>0, khi ấy dưới tác dụng của
điện trường cực G các điện tử được
n+ Kênh dẫn (n) n+
cảm ứng vào kênh dẫn làm tăng nồng
độ của điện tử trong kênh dẫn do đó
Substrate (p) làm giảm điện trở kênh dòng ID cũng sẽ
B tăng.  Kênh làm việc ở trạng thái tích
12 I (mA)
D
Vùng đánh thủng
(Avalanche Region)
luỹ.
I
10
Dbh
A
U <0V
GS B - Với VGS=const, khi VDS tăng dần thì
8
6
vùng chuyển tiếp PN giữa B và kênh
Vùng bão hoà
4 phân cực ngược lan sâu hơn vào kênh,
2 và nồng độ điện tử trong kênh cũng
0
2 V 4P 6 8 10 12 V (V)
DS
giảm dần về phía cực D, như vậy kênh
cũng sẽ bị thắt dần về phía cực D.
Trang 50

Các họ đặc tuyến của D-MOSFET kênh N:
Vùng Ohmic
ID (mA) ID (mA)
VGS = +1V Chế
IDmax B
IDmax độ
A
Chế độ giầu
nghèo hd VGS = 0 V hd
IDSS IDSS
 1,0 V Chế
Chế độ độ
giàu hd 2V
nghèo
0 hd
VGS0 VGS0
3 2 1 0 4 VP 6
VGSmaxVGS (V) 2 8 10 12 VDS (V)
2
 VGS 
I D  I DSS 1   khi VGS0  VGS  VGSmax Vùng bão hòa
 VGS0 

Trang 51

Các họ đặc tuyến của D-MOSFET kênh P:
ID (mA)
ID (mA)
VGS = -1V
IDmax
IDmax
Vùng Ohmic
IDSS VGS = 0 V
IDSS
1,0 V
2V
VGS VGS0 0
-1 0 1 2 VGS0 VDS
VGSmin
2
 VGS 
I D  I DSS 1   khi VGSmin  VGS  VGS0 Vùng bão hòa
 VGS0 

Trang 52
2.6.2. Định thiên cho D-MOSFET

- Với MOSFET làm việc ở chế độ xung số thường được phân áp
để chúng làm việc ở vùng đặc tuyến khoá hoàn toàn và vùng
ohmic hoặc gần bão hoà.
- Trong phần này chủ yếu tính toán mạch định thiên để MOSFET
làm việc ở chế độ tích cực. Với các giả thiết sau:
2
 VGS 
IG 0A; I D  IS ; I D  I DSS 1   khi VGS0  VGS  VGSmax
 VGS0 
- Các phương pháp định thiên cho D-MOSFET:

+ Tự định thiên
+ Định thiên cực cổng
+ Định thiên bằng mạch phân áp

Trang 53
2.6.2.1. Mạch tự định thiên cho D-MOSFET
VDD
RD
IDSS
VGS0
RG RS
VGS  ? ID  ? VDS  ?
Trang 54
2.6.2.1. Mạch tự định thiên cho D-MOSFET (tiếp)
VDD VGS  VG  VS  IG .R G  IS .R S
RD Do IG  0
IDSS  VGS   IS .R S   I D .R S
VGS0
RG RS 2
 VGS 
I D  I DSS 1  
 VGS0 
Do ID  IS

Trang 55
2.6.2.1. Mạch tự định thiên cho D-MOSFET (tiếp)
- Xác định điểm làm việc Q:
IDSS
VGS0

Trang 56
2.6.2.2. Mạch định thiên cực cổng cho D-MOSFET
- Còn gọi là mạch định thiên cực G cố định.
VDD
RD
V0
IDSS IDSS
VGS0 VGS0
Vi
VG
VGS  ? ID  ? VDS  ?

Trang 57
2.6.2.2. Mạch định thiên cực cổng cho D-MOSFET (tiếp)
VG  IG .R G  VGS
VDD
RD Do IG  0
V0
IDSS IDSS
 VGS  VG
VGS0 VGS0
Vi 2
VG
 VGS 
I D  I DSS 1  
 VGS0 
VDS  VDD  I D .R D

Trang 58
2.6.2.3. Mạch định thiên phân áp cho D-MOSFET
VDD
RD
R1
IDSS IDSS
VGS0 UGS0
R2 RS
VGS  ? ID  ? VDS  ?

Trang 59
2.6.2.3. Mạch định thiên phân áp cho D-MOSFET (tiếp)
VDD VDD
VGS  VG  VS  .R 2  IS .R S
R1  R 2
RD
R1 Do ID  IS
IDSS IDSS VDD
VGS0UGS0 VGS  .R 2  I D .R S
R1  R 2
R2 RS
2
 VGS 
I D  I DSS 1  
 VGS0 
VDD  ID .R D  VDS  IS .R S
 ID .R D  VDS  ID .R S  VDS  VDD  ID .(R D  R S )

Trang 60
2.6.2.3. Mạch định thiên phân áp cho D-MOSFET (tiếp)
VGS0

Trang 61
2.6.3. Cấu tạo và nguyên lý hoạt động của E-MOSFET

a. Cấu tạo:
D
S G D D S G D B
B G
G
S
n+ n+ S p+ p+ D
D
G
Substrate (p) G Substrate (n)
S
S
B B
E-MOSFET kênh N E-MOSFET kênh P

Trang 62
2.6.3. Cấu tạo và nguyên lý hoạt động của E-MOSFET (tiếp)
S G D
- E-MOSFET (Enhancement MOSFET):
MOSFET kênh cảm ứng (MOSFET kiểu
làm giàu), kênh dẫn chưa được chế tạo
n+ n+
trước.
- Kênh dẫn sẽ được tạo ra khi điện áp đặt
Substrate (p)
lên cực G thích hợp và có giá trị lớn hơn
B điện áp ngưỡng nào đó thì sẽ tạo lớp đảo
hạt dẫn phía dưới cực cổng, lớp hạt dẫn
đảo này tương tự như một kênh dẫn nối
cực S và D.

Trang 63

b. Nguyên lý hoạt động:
G - Để E-MOSFET hoạt động ta
S D
phải phân cực:
+ VGS  để hình thành kênh
n+ n+
dẫn
+ VDS  tạo dòng hạt đa số
Substrate (p)
hướng từ SD.
B
- Do vậy đối với E-MOSFET kênh N thì:
+ VGS > 0  để hình thành kênh dẫn
+ VDS > 0  tạo dòng hạt điện tử hướng từ SD.
- Đối với E-MOSFET kênh P thì ngược lại: VGS < 0; VDS < 0

Trang 64

- Nếu VGS < điện áp ngưỡng VT (hay
VGSTh) và VDS > 0 thì E-MOSFETchưa
hình thành kênh dẫn  ID = 0.
- Khi VGS > giá trị ngưỡng VT (hay
VGSTh) và VDS > 0 thì E-MOSFET hình
thành kênh dẫn  ID > 0.
- Như vậy khi VGS = 0V thì kênh không
tồn tại, và khi “tăng
cường”(enhancement) VGS > 0 thì tồn
tại kênh. Đây chính là lý do MOSFET
có tên gọi như vậy.
- Cả hai loại D-MOSFET và E-
MOSFET đều hoạt động ở chế độ
tăng cường nhưng nó chỉ được đặt tên
cho E – MOSFET vì E – MOSFET
chỉ hoạt động trong một chế độ này.
Trang 65

Vùng bắt đầu thắt kênh - Khi VGS vượt qua điện áp ngưỡng
SiO2 Miền điện tích không gian
VT (VGSTh) thì mật độ điện tử
ID
trong kênh tăng và làm dòng ID
D N
tăng.
IGS = 0 e + - Tuy nhiên nếu ta cho VGS = const
G e Đế P VGS
+ e
- và tăng VDS thì dòng ID đạt đến
VGS e
- N
trạng thái bão hòa giống như
JFET và D-MOSFET.
IS = ID
- Dòng ID bị tăng chậm lại là do
kênh dẫn bị hẹp lại về phía D cho
sự phân cực ngược mạnh của
chuyển tiếp PN tại vùng này. Lúc
đó ta có:
VDG  VDS  VSG  VDS  VGS

Trang 66

Các họ đặc tuyến của E-MOSFET kênh N:
VDSsat  VGS  VT

Trang 67
- Khi VGS < VT (VGSTh)  ID = 0.

ID(on )
- Khi VGS > VT (VGSTh)  I D  k(VGS  VT ) 2 k
(VGS(on )  VT ) 2

Trang 68

Các họ đặc tuyến của E-MOSFET kênh P:
-VDS
S
+ Khi VGS>VT : kênh bị khóa hoàn toàn, chưa hình thành kênh cảm ứng I D= IDbh=0.
+ Khi VGS<VT<0, nếu -VDS >Vp thì ID =IDbh=const
+ Biểu thức tính ID theo VGS tại vùng bão hoà thường được tính như sau:
ID(on )
I D  k.(VGS  VT ) 2
k
(VGS(on )  VT ) 2

Trang 69
TÓM TẮT ID  k.(VGS  VT ) 2
VT
IDSS IDSS ID(on)
VGS0 VGS0 VGS(on)
V I D(on )
V k
I D  I DSS (1  GS ) 2 I D  I DSS (1  GS ) 2
VGS0 VGS0 (VGS(on )  VT ) 2
VGS0 VGS0/2 VGS0 VT

Trang 70
2.6.4. Định thiên cho E-MOSFET
- Các phương pháp định thiên cho E-MOSFET:

+ Định thiên bằng mạch hồi tiếp
+ Định thiên bằng mạch phân áp

Trang 71
2.6.4.1.Định thiên cho E-MOSFET bằng mạch hồi tiếp
VGS  ? ID  ? VDS  ?

Trang 72
2.6.4.1.Định thiên cho E-MOSFET bằng mạch hồi tiếp (tiếp)
VDD  ID .R D  IG .R G  VGS
Do IG  0
 VGS  VDD  I D .R D
VDS  VDD  I D .R D  VGS
I D( on ) I D = k(VGS - VGSTh ) 2
k=
(VGS( on ) - VGSTh ) 2
VGSTh  VT

Trang 73
- Sơ đồ 1 chiều tương đương:
VGS=VDS

Trang 74

- Đặc tuyến truyền đạt:

Trang 75

VT

Trang 76
2.6.4.2.Định thiên cho E-MOSFET bằng mạch phân áp
VGS  ? ID  ? VDS  ?
 R2 
VG = VDD  
 R1 +R2 
VGS  VG  VS
VDD
 .R 2  IS .R S
R1  R 2
VDD
VGS  .R 2  I D .R S
R1  R 2

Trang 77
2.6.4.2.Định thiên cho E-MOSFET bằng mạch phân áp (tiếp)
I D = k(VGS - VGSTh ) 2
I D( on )
k=
(VGS( on ) - VGSTh ) 2
VDD  ID .R D  VDS  IS .R S
Do ID  IS

Trang 78
Ví dụ 1:
Cho mạch điện như hình vẽ. Biết:
Hãy xác định:
VDD = 16V; R D = 2, 4kΩ ; R S = 1,5kΩ ; R1 = 2,1MΩ ; R 2 = 270kΩ ;

I DSS = 8mA; VGS0 = -4V; V DD
RD
C2 V0
R1
VGSQ ; I DQ ; T1
C1
Vi 10uF
VD ; VS ; VDS ; VDG
5uF
R2 RS CS = 20uF
Hình vẽ bài 8

Trang 79

CKDT - Chuong 2 - FET

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

CKDT - Chuong 2 - FET

Uploaded by

Copyright:

Available Formats

BÀI GIẢNG MÔN: CẤU KIỆN ĐIỆN TỬ

CHƯƠNG 2. CẤU KIỆN BÁN DẪN VÀ

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.1. Vật liệu bán dẫn

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

Giới thiệu chung về FET

- Transistor hiệu ứng trường FET (Field Effect Transistor) là cấu

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

Giới thiệu chung về FET (tiếp)

- FET có ba chân cực là cực S, G, D.

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

Giới thiệu chung về FET (tiếp) – Phân loại FET

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

Giới thiệu chung về FET (tiếp) – Phân loại FET

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

Giới thiệu chung về FET (tiếp)

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5. Transistor trường - JFET

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.1. Cấu tạo của JFET

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.1. Cấu tạo của JFET (tiếp)

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.1. Cấu tạo của JFET (tiếp)

JFET vỏ kim loại JFET vỏ nhựa

JFET công suất cao

2.5.2. Nguyên lý hoạt động của JFET

- Nguyên lý hoạt động của n-JFET và p-

của nguồn điện cung cấp. P+

chuyển tiếp PN bao quanh kênh dẫn P+

- VGS phải được phân cực sao cho chuyển G

tiếp PN phân cực ngược. Kênh

- VDS phải được phân cực sao cho dòng

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.2. Nguyên lý hoạt động của JFET (tiếp)

VGS < 0 và VDS > 0 VGS > 0 và VDS < 0

2.5.2. Nguyên lý hoạt động của JFET (tiếp) – n JFET

I D  f1  VDS  Đặc tuyến ra

I D  f2  VGS  Đặc tuyến truyền đạt

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến ra

2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến ra

- Độ rộng miền điện tích không gian (ở

cho độ rộng của kênh dẫn bị suy VGS = 0

đường cong trên đồ thị.

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến ra

tương ứng với điện áp thắt kênh VP. + N

- Đây là cách gọi nhầm lẫn, vì khi kênh dẫn

Điện trở kênh n

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến ra

- Khi VDS vượt qua giá trị VP thì vùng IDSS

chạm nhau của hai miền điện tích VGS = 0

dòng (ID = IDSS) nhưng điện áp VDS 0 VP VDS

được xác định bởi trở tải.

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Đặc tuyến ra

www.ptit.edu.vn GIẢNG VIÊN: VŨ ANH ĐÀO

2.5.2. Nguyên lý hoạt động của nJFET (tiếp) – Họ đặc tuyến ra

2.5.2. Nguyên lý hoạt động của JnFET (tiếp)- Họ đặc tuyến ra

- Khi VGS = - VP = VGS0 thì ID = 0

- Khi VGS0  VGS  0 thì dòng