Professional Documents
Culture Documents
Báo cáo đồ án 1
Mạch điện tử
Tính toán:
Chọn JFET kênh N: 2SK117
Từ bảng datasheet ta có được các giá trị: IDSS = 14mA và VGS(off) = -1.5V
Ta chọn: ID 7mA
VD 10V
Ta có: RD 1.4827kΩ
=>Chọn RD 1.8 kΩ.
Ta có: ID
0.4393V
Mà: 62.75Ω
=>Chọn RS 68 Ω.
II - THIẾT KẾ
Tính toán:
Ta tính độ lợi điện thế, ta có: AV
Trong đó: **(rd//RD)
Mà: gm
Và: Vi VGS
AV
Mà chỉ có 1.8kΩ nên ta có thể bỏ qua giá trị
AV*23.76V.
II - THIẾT KẾ
Nhận xét:
Tín hiệu ngõ vào đảo pha so với tín
hiệu ngõ ra.
Tín hiệu ngõ ra có dạng sóng hình
sin.
Độ lợi điện thế của mạch thực tế
gần bằng với độ lợi khi tính toán trên
lý thuyết
III - THÍ NGHIỆM
3.Nhận xét tín hiệu khi thay đổi điện thế nguồn V DD
Nhận xét:
Không làm thay đổi hình dạng của
sóng.
Khi tăng điện thế nguồn thì điên độ
của tín hiệu ngõ ra tăng lên.
Lúc này độ lợi điện thế Av = 28
Khi VDD = 28 V
III - THÍ NGHIỆM
3.Nhận xét tín hiệu khi thay đổi điện thế nguồn V DD
• Ở đây chúng em chỉ có thể
khảo sát với nguồn VDD < 30 V
nên chưa phản ánh chính xác
sự thay đổi của tín hiệu ra.
3.Nhận xét tín hiệu khi thay đổi điện thế nguồn V DD
Nhận xét:
Tín hiệu ngõ ra bị biến dạng ở chu
kỳ âm.
Khi giảm điện thế nguồn thì biên độ
của tín hiệu ngõ ra cũng giảm theo.
3.Nhận xét tín hiệu khi thay đổi điện thế nguồn V DD
Nhận xét:
Tín hiệu ngõ ra bị biến dạng ở chu
kỳ âm.
Khi giảm điện thế nguồn thì biên độ
của tín hiệu ngõ ra cũng giảm theo.
Khi VDD = 5V
KẾT LUẬN
IV - KẾT LUẬN
Giá trị linh R1= 1 MΩ, R2= 10 MΩ, RD= 1.8 kΩ, RS= 68Ω,
kiện C1= C2= 1F, C3= 50F, JFET 2SK117
HỌ TÊN NHIỆM VỤ
Nguyễn Duy Tân 1,2,3,4
Thái Đức Thịnh 1,2,3,4
Nguyễn Hoàng Thông 1,2,3,4
Nguyễn Văn Đương 1,2,3,4
Nhiệm vụ:
1. Thiết kế mạch
2. Chạy mô phỏng trên Multisim
3. Chạy mô phỏng trên Oscilloscope
4. Làm báo cáo
Cảm ơn Thầy và
các bạn đã lắng
nghe