TH kĩ thuật số

TRƯỜNG ĐẠI HỌC DUY TÂN
KHOA ĐIỆN ĐIỆN TỬ

BỘ MÔN ĐIỆN TỬ
~ε~ε~ε~ε~ε~ε~ε~ε~ε~
BÀI THỰC HÀNH
KỸ THUẬT SỐ
Đà Nẵng, 1/2019
Bài Thực Hành Kỹ Thuật Số.
MỤC LỤC
BÀI 1 KHẢO SÁT CỔNG LOGIC 2

BÀI 2 GIỚI THIỆU VỀ PHẦN MỀM QUARTUS 12
BÀI 3 TỐI GIẢN MẠCH SỬ DỤNG ĐỊNH LÝ BOOLEAN 32
BÀI 4 GIẢI MÃ VÀ MÃ HÓA 38
BÀI 5 BỘ CỘNG TRỪ NHỊ PHÂN 42
BÀI 6 MẠCH GHÉP KÊNH VÀ MẠCH PHÂN KÊNH 50
BÀI 7 MẠCH SO SÁNH 56
BÀI 8 FLIP FLOP VÀ THANH GHI 59
BÀI 9 BỘ ĐẾM ĐỒNG BỘ 69
1
BÀI 1
KHẢO SÁT CỔNG LOGIC
A. MỤC ĐÍCH – YÊU CẦU

1. Mục đích:
Giúp sinh viên bằng thực nghiệm khảo sát:
 Khảo sát mức logic
 Khảo sát các loại cổng cơ bản
 Khảo sát một số mạch logic ứng dụng thông thường
2. Yêu cầu:
 Thực hiện đúng quy định của phòng thực hành.
 Thực hiện đúng an toàn trong quá trình thực hành.
 Thực thực đúng trình tự thực hành.
B. THIẾT BỊ
 Board cắm
 Máy hiện sóng oscilloscope SS-7810A
 Đồng hồ vạn năng (VOM)
 Que đo logic LP-2800
 Một số linh kiện logic.
C. CƠ SỞ LÝ THUYẾT
I. Cổng logic.
1. Cổng Đệm (Buffer)
Cổng đệm (Buffer) là cổng có một ngõ vào và một ngõ ra với ký hiệu và bảng
trạng thái hoạt động như hình vẽ.
Phương trình logic mô tả hoạt động của cổng đệm: y = x
2. Cổng Đảo (Not)

Cổng đảo (Not) là cổng logic có 1 ngõ vào và 1 ngõ ra, với ký hiệu và bảng
trạng thái hoạt động như hình vẽ:
2
Phương trình logic mô tả hoạt động của cổng đảo: y = x

3. Cổng Và (AND)
Cổng AND là cổng logic thực hiện chức năng của
phép toán nhân logic các tín hiệu vào. Cổng AND 2 ngõ có
2 ngõ vào và 1 ngõ ra ký hiệu như hình.
Phương trình logic cổng AND: y = x1.x2
Từ bảng trạng thái ta có nhận xét: Ngõ ra y chỉ bằng 1 (mức logic 1) khi cả 2
ngõ vào đều bằng 1, ngõ ra y bằng 0 (mức logic 0) khi có một ngõ vào bất kỳ (x 1 hoặc
x2) bằng 0.
Xét trường hợp tổng quát cho cổng AND có n ngõ vào x1,x2,…,xn.
Vậy, đặc điểm của cổng AND là: ngõ ra y bằng 1 khi tất cả các ngõ vào đều
bằng 1, ngõ ra y bằng 0 khi có ít nhất một ngõ vào bằng 0.
Sử dụng cổng AND để đóng mở dữ liệu:
Cho cổng AND có hai ngõ vào x 1 và x2. Ta chọn: x1 đóng vai trò ngõ vào điều
khiển (control), x2 đóng vai trò ngõ vào dữ liệu (data). Xét các trường hợp cụ thể sau:
- Khi thấy x1 = 0 thì y = 0 bất chấp trạng thái của x 2, ta nói cổng
AND khóa lại không cho dữ liệu đưa vào ngõ vào x 2 qua cổng AND đến
ngõ ra.
x = 0  y = 0
x1 = 1  2  y = x2
 x2 = 1  y = 1
- Khi
Ta nói cổng AND mở cho dữ liệu đưa vào ngõ vào x 2 qua cổng AND đến ngõ
ra. Vậy có thể sử dụng một ngõ vào bất kỳ của cổng AND đóng vai trò tín hiệu điều
khiển cho phép hoặc không cho phép luồng dữ liệu đi qua cổng AND.
4. Cổng Hoặc (OR)
Cổng OR là cổng thực hiện chức năng của phép toán
3
cộng logic các tín hiệu vào. Trên hình vẽ là ký hiệu của cổng OR 2 ngõ vào:
Phương trình logic cổng OR 2 ngõ vào: y = x1 + x2
x1 x2 y = x1 + x2
0 0 0
0 1 1
1 0 1
1 1 1
Phương trình logic:

1 x i = 1

y OR = 
0 x i = 0 (i = 1,n)

Đặc điểm của cổng OR là: Tín hiệu ngõ ra chỉ bằng 0 khi và chỉ khi tất cả các
ngõ vào đều bằng 0, ngược lại tín hiệu ngõ ra bằng 1 khi có có ít nhất một cổng vào
bằng 1.
5. Cổng NAND
x1 x2 y
0 0 1 y = x1 x 2
0 1 1
1 0 1
1 1 0
Đây là cổng thực hiện phép toán nhân đảo, về sơ đồ logic cổng NAND gồm 1
cổng AND mắc nối tầng với 1 cổng NOT
Phương trình logic cổng OR 2 ngõ vào:
Cổng NAND có n ngõ vào
1 x i = 0
y NAND = 
0 x i = 1 (i = 1,n)
Vậy đặc điểm của cổng NAND là: tín hiệu ngõ
ra chỉ bằng 0 khi tất cả các ngõ vào đều bằng 1, và tín
hiệu ngõ ra sẽ bằng 1 khi chỉ cần ít nhất một tín hiệu
ngõ vào bằng 0.
Sử dụng cổng NAND để tạo các cổng logic khác:
- Dùng cổng NAND tạo cổng NOT:
4
- Dùng cổng NAND tạo cổng AND:
- Dùng cổng NAND tạo cổng OR:
6. Cổng NOR
x1 x2 y
0 0 1
0 1 0
1 0 0
1 1 0
Cổng NOR còn gọi là cổng Hoặc-Không, là cổng thực hiện chức năng phép
toán cộng đảo logic, là cổng có hai ngõ vào và một ngõ ra có ký hiệu như hình.
Phương trình logic mô tả hoạt động của cổng: y = x1 +x 2
Xét trường hợp tổng quát cho cổng NOR có n ngõ vào
0 x i = 1
y NOR = 
1 x i = 0 (i = 1,n)
Vậy đặc điểm của cổng NOR là: Tín hiệu ngõ ra chỉ bằng 1 khi tất cả các ngõ
vào bằng 0, tín hiệu ngõ ra bằng 0 khi có ít nhất một ngõ vào bằng 1.
Sử dụng cổng NOR để thực hiện chức năng các cổng logic khác:
5
- Dùng cổng NOR làm cổng NOT:
- Dùng cổng NOR làm cổng OR:
- Dùng cổng NOR làm cổng AND:
- Dùng cổng NOR làm cổng NAND:
x1 x2 y
0 0 0
0 1 1
1 0 1
1 1 0
7. Cổng XOR (EX – OR)
y XOR = x1 x 2 + x1x 2 = x1  x 2
6
Đây là cổng thực hiện chức năng của mạch cộng module 2 (cộng không nhớ),
là cổng có 2 ngõ vào và một ngõ ra.
Cổng XOR được dùng để so sánh hai tín hiệu:
- Nếu hai tín hiệu vào bằng nhau thì tín hiệu ra bằng 0
- Nếu hai tín hiệu vào khác nhau thì tín hiệu ra bằng 1
D. KHẢO SÁT CỔNG LOGIC

D.1. Khảo sát cổng đảo:
1. Hình thức tổ chức:
Chia nhóm thực hành, mỗi nhóm 4 người làm một bàn Lab.
2. Tiến trình:
Bước 1: Nối mạch như hình:
1 R LED
A B
74LS04
Bước 2: Thay đổi mức logic tại ngõ vào cổng đảo lần lượt ở 2 vị
trí 0 và 1, quan sát sự thay đổi ở ngõ ra trên LED. Ghi nhận vào bảng
1.1.
Bước 3: Dùng đồng hồ (đặt chế độ đo DC) đo mức điện áp ngay
sau cổng NOT (điểm B). Ghi kết quả vào bảng 1.1.
Sơ đồ 7404 như hình bên.
3. Ghi nhận kết quả:
Bảng 1.1
Nguồn Trạng thái LED (0 hoặc 1) VB Ký hiệu mức logic
0
1
4. Trả lời câu hỏi.

Cổng NOT thay đổi tín hiệu như thế nào?
7
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
D.2. Khảo sát cổng NAND:
1. Tiến trình:
74LS00
Bước 1: Nối mạch như hình

Bước 2: Giữ nguyên N1 = 0, thay đổi ngõ vào N2 lần lượt ở 2 vị trí 0 và 1, quan
sát sự thay đổi ở ngõ ra trên LED. Ghi nhận cho từng trường hợp.
Bước 3: Dùng đồng hồ (đặt chế độ đo DC) đo mức điện áp tại C, Ghi kết quả
vào bảng 1.2
Bước 4: Giữ nguyên ngõ vào N1 = 1, thay đổi ngõ vào N2 lần lượt ở 2 vị trí 0
và 1, quan sát sự thay đổi ở ngõ ra trên LED. Ghi nhận cho từng trường hợp.
Bảng 1.2
N1 N2 Trạng thái LED (0 hoặc 1) VC Ký hiệu mức logic
0 0
0 1
1 0
1 1

Khi N1 hoặc N2 bằng 0 thì ngõ ra thế nào?
8
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
....................................................................................................................................................
Tương tự, thay cổng AND (74LS08) vào hình trên và ghi kết quả vào bảng 1.3
Bảng 1.3
0 0
0 1
1 0
1 1
Tương tự, thay cổng OR (74LS32) vào hình trên và ghi kết quả vào bảng 1.4
Bảng 1.4
0 0
0 1
1 0
1 1
9
Tương tự, thay cổng XOR (74LS136) vào hình trên và ghi kết quả vào bảng 1.5
Bảng 1.5
0 0
0 1
1 0
1 1
Tương tự, thay cổng NOR (74LS02) vào hình trên và ghi kết quả vào bảng 1.6
Bảng 1.6
0 0
0 1
1 0
1 1
10
D.3. Sử dụng cổng AND và NAND để đóng/mở tín hiệu:

1. Tiến trình:
Bước 1: Nối mạch như hình
N1
Bước 2: Cho ngỏ vào N2 dạng xung
vuông
Bước 3: Lần lượt thay đổi vị trí của công
tắc để thay đổi mức logic của ngõ vào tín hiệu N2
điều khiển N1 và quan sát các tín hiệu ngõ ra:
Y1 của cổng AND, và Y2 của cổng NAND
bằng cách sử dụng 2 kênh vào của dao động ký.
N1 N2 Y1 Y2
0 Data
1 Data

 Cổng AND cho tín hiệu đi qua khi ngõ vào N1 =..........................................................
...........................................................................................................................................
 Cổng AND không cho tín hiệu đi qua khi ngõ vào: N1 = .............................................
...........................................................................................................................................
 Cổng NAND cho tín hiệu đi qua khi .............................................................................
...........................................................................................................................................
 Cổng NAND không cho tín hiệu đi qua khi ..................................................................
...........................................................................................................................................
 Sự khác nhau của Y1 và Y2 khi sử dụng cổng AND và NAND để đóng mở tín hiệu
xung clock ?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
11
BÀI 2
GIỚI THIỆU VỀ PHẦN MỀM QUARTUS
A. MỤC TIÊU
Sử dụng QUARTUS Graphic Editor để tạo những mạch logic cơ bản.

Thực hành trên phần mềm QUARTUS để biên dịch và mô phỏng các mạch
logic.
Xây dựng mạch logic tổ hợp đơn giản và nạp chương trình xuống board FPGA.
B. THIẾT BỊ
Phần mềm QUARTUS Prime Lite Edition (Hãng Altera)

Board mạch phát triển Altera DE2-115 Cyclone IV EP4CE115F29C7 FPGA.
C. THẢO LUẬN
Cách thực hiện các cổng logic và các mạch sử dụng mạch tích hợp TTL TTL 74XX.
Trong bài thí nghiệm này, thực hành trên phần mềm QUARTUS Graphic Editor và
trình biên dịch để tạo các các mạch logic từ cổng đơn giản bằng cách sử dụng thư viện
mở rộng của các ký hiệu đã được xác định trước của QUARTUS. Sau khi biên dịch
thiết kế, sẽ nạp thiết kế xuống thiết bị FPGA để kiểm tra tính năng của nó trên board.
D. QUY TRÌNH
PHẦN 1- Hướng dẫn sử dụng phần mềm Quartus của Altera Thiết kế và Mô
phỏng
Làm theo hướng dẫn QUARTUS dưới đây. Hãy làm bài tập này dưới sự hướng dẫn
của giảng viên để làm quen với QUARTUS và xây dựng cổng AND bằng QUARTUS
Graphic Editor.
1. Tạo Project mới

2. Chọn kiểu thiết kế Sơ đồ Khối *.bdf (Block Diagram File)
3. Vẽ mạch logic cho cổng AND
4. Thiết lập các kết nối đầu vào/đầu ra
12
5. Biên dịch Project

6. Tạo file quan sát dạng sóng *.vwf (Vector Waveform File) để Mô
phỏng Thiết kế
7. Thêm các đầu vào và đầu ra để hiển thị file mô phỏng (vwf)
8. Tạo sóng định thời cho các Đầu vào
9. Biểu diễn mô phỏng chức năng của Đầu ra
Bước 1: Tạo Project mới
1. Bắt đầu với phần mềm Quartus. Vào Start→ All Programs → Altera →
Quartus Prime 15.1
2. Bắt đầu với New Project Wizard. Chọn: New Project Wizard, hoặc từ thanh
thực đơn lệnh của Quartus chọn: File → New Project Wizard.
Bấm next.
13
3. Chọn vị trí lưu và tên Project (ví dụ ổ đĩa C:)
Working Directory: C:\EE252\Lab4
Project Name: Lab4
Top-Level Deign Entity: Lab4
Bấm Next để đến bước tiếp theo của New Project Wizard.
Lưu ý: Một cửa sổ có thể bật lên nói rằng thư mục làm việc đã chọn không tồn
tại. Nhấp vào Yes để tạo nó.
Bấm Next.
14
Bấm Next.
4. Nhấp vào Next lần nữa để không thêm tệp thiết kế khác vào Project này
5. Chọn cài đặt Family and Device của Board.
Từ mũi tên nhãn Family, chọn Cyclone IV E. Trong danh sách các thiết bị có sẵn,
chọn EP4CE115F29C7. Bấm tiếp.
15
Cyclone IV E
EP4CE115F29C7
Nhấp Next
6. Nhấp vào Next lần nữa để không sử dụng bất kỳ công cụ EDA của bên thứ ba.
16
7. Đến đây, đã đến trang Summary. Nhấn vào Finish để hoàn thành New Project
Wizard.
17
Bước 2: Tạo và Biên dịch file Thiết kế
1. Tạo Thiết kế mới. Chọn: File → New từ thanh Menu
18
2. Chọn: Block Diagram/Schematic File từ mục danh sách Design Files và nhấp OK.
3. Chọn công cụ symbol
19
4. Lựa chọn thành phần theo mục tên (Name) hoặc từ mục thư viện (Libraries) cho
trước.
5. Đặt các chân đầu vào (input) và đầu ra (output) bên trong danh mục “pin”.
6. Sắp đặt vị trí các thành phần
20
7. Nối dây liên kết
8. Lưu file
21
Bước 3: Biên dịch thiết kế.
Để thực thi biên dịch chương trình, Chọn: Processing → Start Compilation, hoặc chọn
nút Start Compilation trên thanh công cụ. Có thể bỏ qua các cảnh báo lúc đang biên
dịch.
22
Bước 4: Tạo file mô phỏng
1. Để tạo File mới. Chọn: File → New từ Menu Bar → University Program VWF
(vector waveform file)
23
2. Chọn tất cả các chân input và output của file. Từ Menu Edit, chọn: Inset → Inset
Node or Bus
24
25
4. Lưu file mô phỏng
26
5. Tạo dạng sóng mô phỏng cho input
6. Mô phỏng thiết kế. Từ menu Simulation chọn Functional Simulation
7. Kiểm tra dạng sóng output
PHẦN 2 – Kết hợp AND/OR
Tạo project mới và thực hiện các bước đã gợi ý Phần 1 để thiết kế và mô phỏng mạch
logic tổ hợp AND/OR như Hình 4-1 dưới đây.
Hình 4-1 Kết hợp AND/OR
27
PHẦN 3 – Mạch Tổ hợp đơn giản
Tạo project mới và thực hiện các bước ở trên để thiết kế, mô phỏng Mạch logic Tổ hợp
được biểu diễn trong Hình 4-2. Thực hiện nạp KIT FPGA theo hướng dẫn bước 4 và 5.
Hình 4-2 Mạch logic Tổ hợp
Bước 4: Gán chân

1. Từ thanh Menu chọn: Assignments → Pin Planner
2. Bên dưới cột vị trí “location” cho input A gõ “PIN_AD27”. Tiếp tục gán các chân
như trong bảng dưới đây.
28
Input/ Switch / LED Pin

Output
A SW [3] AD27
B SW [2] AC27
C SW [1] AC28
D SW [0] AB28
X LEDR[0] G19
3. Đóng Pin Planner.

Bước 5: Nạp chương trình xuống DE2 Development Board
1. Trên board phát triển Altera DE2, cắm Cáp USB vào Cổng the USB Blaster. Cắm
đầu kia của Cáp vào máy tính. Cắm nguồn 9v vào đầu nối nguồn 9V DC trên board
DE2, và đầu kia vào ổ điện 120v. Nhấn nút Power ON / OFF để Mở / Tắt nguồn board
DE2.
2. Trong cửa sổ Quartus chọn: Tools =>Programmer trên thanh công cụ để mở cửa
sổ Programmer. Hardware Setup… phải là USB-Blaster [USB-1]. Nếu không tìm
thấy, nhấp vào nút Hardware Setup… và chọn USB-Blaster [USB-1] từ thanh thả
xuống củaCurrently selected hardware. Mode được chọn là JTAG. Đảm bảo
29
output_file là Lab1.sof, Device là EP4CE115F29 và hộp Program/Configure đã

được bấm chọn.
30
Sau đó nhấn nút Start để nạp chương trình xuống board DE2. Khi tiến trình thực thi
đạt 100%, chương trình nạp đã hoàn thành.
3. Kiểm tra chương trình bằng các nút switches phía cuối của board DE2. So sánh kết
quả hiển thị trên LED với kết quả có đươc từ phân tích bảng chân trị trong Bảng 4-1
dưới đây.
ĐẦU VÀO PHÉP TÍNH NỘI HÀM ĐẦU RA

A B C D (A . B) (C . D) X=A.B+C.D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Bảng 2-1 Mạch logic Tổ hợp
31
BÀI 3
TỐI GIẢN MẠCH SỬ DỤNG ĐỊNH LÝ BOOLEAN
A. MỤC TIÊU
Viết phương trình Boolean từ mạch logic cho trước.
Sử dụng định lý đại số Boolean để đơn giản hóa mạch logic.
Sử dụng Netlist Viewer để xem phương trình được đơn giản hoá bằng
QUARTUS
B. THIẾT BỊ CẦN THIẾT
Phần mềm QUARTUS (Altera Corporation)
Altera DE2-115 Development Board with Cyclone IV EP4CE115F29C7 FPGA
C. THẢO LUẬN
Trong Lý thuyết chương 2 (Đại số Boolean và các cổng logic) đã giới thiệu định
lý Boolean và sự hữu ích của chúng trong việc giải thích các mạch số và đơn giản hóa
chúng. Trong bài này, chúng ta sẽ áp dụng các định lý Boolean để đơn giản hóa mạch
logic.
D. TRÌNH TỰ THỰC HIỆN

a) Đối với mạch logic thể hiện trong hình 5-1, viết phương trình Boolean cho đầu ra X
b) Hoàn thành bảng sự thật cho đầu ra X sử dụng Bảng 5-1.
c) Tạo project mới trong Quartus có tên là Lab5_1. Làm theo các bước bạn đã học
trước đó, tạo một sơ đồ khối biểu diễn mạch như hình 5-1. Sau đó biên dịch và mô
phỏng thiết kế.
d) Thiết lập số pin đầu vào và đầu ra (sử dụng bảng 5-2) và nạp thiết kế xuống chip
Altera trên board DE2.
32
Hình 3-1 Tổ hợp Mạch
INPUTS INTERMEDIATE SIGNALS OUTPUT

A B C OR1 Or2 And1 X (Analysis) X (Verified)
0 0 0 1 0 0 0 0
0 0 1 1 1 1 1 1
0 1 0 0 1 0 0 0
0 1 1 0 1 0 0 0
1 0 0 1 0 0 0 0
1 0 1 1 1 1 1 1
1 1 0 1 1 1 0 0
1 1 1 1 1 1 1 1
Bảng 3-1 Bảng sự thật (mạch gốc)
INPUT SWITCH/LED PIN

A SW2 PIN AC27
B SW1 PIN AC28
C SW0 PIN AB28
X LEDR0 PIN G19
Bảng 3-2 Xác định PIN
e) Kiểm tra hoạt động của mạch bằng cách thiết lập các công tắc chuyển mạch cho mỗi
bộ giá trị đầu vào trong Bảng 5-1 và so sánh các đầu ra quan sát trên board với các đầu
ra tương ứng trong bảng.
f) Đơn giản hóa đầu ra X sử dụng các tiên đề định lý đại số Boolean.
............................................................................................................................................
33
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
g) Vẽ biểu đồ logic cho biểu thức đã tối giản
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
............................................................................................................................................
h) Tạo project mới trong Quartus có tên là Lab5_2. Tạo một sơ đồ khối để xây dựng
mạch cho các biểu thức đơn giản. Sau đó biên dịch thiết kế của bạn, chỉ định số pin đầu
vào và đầu ra (sử dụng Bảng 5-2) và nạp thiết kế xuống chip Altera trên board DE2.
Sau đó xác minh hoạt động của mạch, sử dụng bảng 5-3 để ghi lại các quan sát của bạn.
34
A B C X
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Bảng 3-3 Bảng sự thật của mạch đã tối giản
i) Sử dụng Quartus để xác định phương trình tối giản.
Một phần của quá trình biên dịch được thực hiện bởi phần mềm Quartus là xác
định hình thức đơn giản nhất của mạch trước khi tạo ra mạch logic của nó. Điều này
loại bỏ các đầu vào không cần thiết và giảm thiểu số lượng cổng được sử dụng trong
FPGA. Phần mềm Quartus cung cấp cho chúng ta sơ đồ logic đơn giản mà nó sẽ sử
dụng để tạo mạch. Để xem logic đơn giản, chúng ta sử dụng Netlist Viewer:
Chọn Tools > Netlist Viewers > Technology Map Viewer - Post Mapping.
Chọn và Nhấp chuột phải vào biểu đồ khối Logic_cell và nhấp vào Properties, mạch
logic tối giản sẽ xuất hiện như hình 5-2.
Hình 3-2 Mạch logic được giảm

E. CÂU HỎI
1) Bảng sự thật 5-3 của bạn như thế nào so với bảng sự thật 5-1? Hai mạch có hoạt
động giống nhau không?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
35
2) Đơn giản hóa mạch dùng tiên đề định lý đại số Boolean

Ví dụ, A.B.C + A.B.C '= A.B. Xác định rằng hai biểu thức tương đương bằng cách
sử dụng bảng sự thật.
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
3) Tất cả các biểu thức Boolean có thể được đơn giản hóa? Nếu đúng, nêu rõ tại sao;
nếu sai, hãy đưa ra một ví dụ.
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
4) Viết phương trình cho mạch dưới.

...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
36
X = -----------------------------------------------------------------------------------------------------------------------
5) Đơn giản hóa mạch và viết các biểu thức đơn giản: A XOR B XOR C
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
.....................................................................................................................................................................
BÀI 4
GIẢI MÃ VÀ MÃ HÓA
37
A. MỤC TIÊU
Sử dụng phần mềm QUARTUS II để mô phỏng và khảo sát hoạt động của bộ
giải mã và mã hóa.
B. THIẾT BỊ CẦN THIẾT
QUARTUS II (Altera Corporation);

ALTERA University DE2-115 board with Cyclone IV EP4C115F29C7 FPGA
74138 Octal Decoder
7447 BCD to Seven Segment Decoder
74147 Encoder
LED 7- đoạn
C. THẢO LUẬN
Bộ giải mã là một thiết bị logic chấp nhận mã đầu vào nhị phân và chọn một đầu ra
tương ứng với đầu vào nhị phân đó.Nếu bộ giải mã có N đầu vào đại diện cho mã nhị
phân, thì sẽ có 2N đầu ra có thể trong đó chỉ có một đầu vào sẽ được chọn (hoạt
động).Một bộ mã hóa chỉ ngược lại với bộ giải mã.Nó chấp nhận một đầu vào duy
nhất (ví dụ thập phân) và tạo mã N-bit (ví dụ mã nhị phân) tương ứng với đầu vào
đó.Bộ giải mã BCD đến bảy đoạn được kết nối với màn hình bảy đoạn.Nó cung cấp
mức logic phù hợp để bật các phân đoạn trên màn hình khi số BCD được áp dụng cho
các đầu vào của nó.
D. TRÌNH TỰ THỰC HIỆN
 PHẦN I: Khảo sát 74138 –Giải mã 3 sang 8
a) Khởi động chương trình QUARTUS II.Thiết lập một project mới và đặt tên
Decoder. Mạch mà bạn đang xây dựng được thể hiện trong hình 4-1.
b) Tạo một file mới cho sơ đồ mạch và lưu nó dưới dạng tệp decoder.bdf.
c) Đặt các biểu tượng trên sơ đồ mạch theo hình 4-1.
d) Đặt các đầu vào và đầu ra kết nối trên mạch. Gán các đầu vào A, B, C; nhãn các đầu
ra Y0, Y1... Y7.
e) Chọn Project | Top-Level Entity.Biên dịch chương trình.
38
Hình4-1 Sơ đồ logic mạch giải mã
g) Tạo một dạng sóng mới decoder.vwf và xác định đầu vào để mô phỏng. Các dạng
sóng đầu vào tương tự như trong hình 4-2.
h) Chọn Processing | Simulator Tools.
i) Chọn Functional mục nhỏ của Simulator Mode bên dưới menu.
j) Tìm và sử dụng các tín hiệu đầu vào trong tệp decoder.vwf như đã tạo trên
k) Generate Functional Simulation Netlist.
l) Mô phỏng thiết kế.
Hình4-2 Hình ảnh xác định đầu vào của mạch mã hóa
n) Ghi nhận và phân tích kết quả:
1. Ghi các dạng sóng đầu ra trên hình 10-4 hoặc đính kèm một bản in cho báo cáo
của bạn. Chuyển đổi thông tin dạng sóng trong Hình 4-2 thành Bảng 4-1
a. Đọc các giá trị cho đầu ra Y0, Y1, Y7 và C, B, A và Bật trong cột giá trị
của sơ đồ dạng sóng và đặt chúng vào các cột tương ứng của chúng trong
Bảng 4-1.
b. Lặp lại (a) cho mỗi khoảng thời gian xác định.
2. Đầu ra của C, B, vàAđể kích hoạt Y6?
39
C = _____, B =_________, A = ____________
3. Nếu Enable mức THẤP,đầu ra dữ liệu từ Y0 - Y7?
_______________________________________________
4. Điều gì xảy ra nếu đồng thời 2 tín hiệu đầu vào đều được kích hoạt?
________________________________
5. Đầu ra là gì nếu C B A = 101?
_______________________________________________
Enabl C B A Thời gian Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

e
000- 050 ns
050-100 ns
100-150 ns
150-200 ns
200-250 ns
250-300 ns
300-350 ns
350-400 ns
400-450 ns
450-500 ns
500-550 ns
550-600 ns
600-650 ns
650-700 ns
700-750 ns
Bảng4-1 Kết quả mô phỏng giải mã
 PHẦN 2: Khảo sát 74147 – Mã hóa thập phân sang BCD.
a) Trong project, tạo một file mới cho sơ đồ mạch với tên encoder.bdf. Mạch bạn
muốn xây dựng được đưa ra trong hình 4-3
b) Tạo file thiết kế là encoder.bdf.
c) Đặt các biểu tượng trên sơ đồ mạch theohình4-3.
d) Đặt các đầu vào và đầu ra kết nối trên mạch. Gán các đầu vào 1 - 9; nhãn đầu ra a,
b, c, d, e, f và g.
40
e) Chọn Project | Top-Level Entity.
f) Biên dịch dự án.
Hình4-3 Sơ đồ logic chức năng IC 74147
g) Lập trình cho FPGA: Chúng tôi sẽ sử dụng màn hình bảy đoạn có sẵn trên bo mạch
để hiển thị đầu ra từ bộ giải mã hiển thị BCD sang bảy đoạn (7447). Màn hình được
gắn kết với đồ họa. Vui lòng tham khảo gán pin DE2-115 để gán các chân thích hợp
cho màn hình và công tắc.
h) Biên dịch lại chương trình.
i) Tải chương trình xuống phần cứng

a. Kết nối DE2 board với cổng USB port và bật nguồn.
c. Chọn Tools | Programmer.
d. Chọn vị trí đặt tên tệp encoder.pof.
e. Tải chương trình.
j) Kiểm tra chương trình: Giữ tất cả các công tắc bật tắt ở vị trí CAO và làm cho đầu
vào THẤP một lần. Quan sát đầu ra màn hình bảy đoạn. Nó có tương ứng với công tắc
đầu vào được giữ ở mức THẤP không? Điền vào Bảng 4-2 với các quan sát của bạn.
k) Nếu đầu 4 và 8 đều được kích hoạt (Thấp) cùng lúc, đèn hiển thị là?
_______________________________________________
1 2 3 4 5 6 7 8 9 Hiển thị
1 1 1 1 1 1 1 1 1
0 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 0 1 1 1 1
1 1 1 1 1 0 1 1 1
1 1 1 1 1 1 0 1 1
1 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 0
41
Bảng4-2 Bảng kết quả hiển thị Led 7-đoạn
42
BÀI 5
BỘ CỘNGTRỪ NHỊ PHÂN
A. MỤC TIÊU
1. Xác định hoạt động của bộ cộng bán phần (half-adder)
2. Xác định hoạt động của bộ cộng toàn phần (full- adder)
3. Kiểm tra hoạt động của bộ cộng nhị phân song song 4-bit.
4. Kiểm tra hoạt động của bộ cộng/trừ bù 2.
B. THIẾT BỊ SỬ DỤNG
Phần mềm QUARTUS II (Altera Corporation)
ALTERA University DE2 board with Cyclone IV EP4C115F29C7 FPGA
C. THẢO LUẬN
Trong thí nghiệm này, chúng ta sẽ xác định hoạt động của bộ cộng nhị phân song
song. Trước tiên chúng ta sẽ tìm hiểu các bộ cộng đơn giản như bộ cộng bán phần và
bộ cộng toàn phần. Đây là những khối cơ bản dùng để tạo ra các bộ công phức tạp hơn
như bộ cộng song song 4 bit. Cuối cùng là khảo sát hoạt động của một bộ cộng/trừ bù
2dùng IC 7483.
D. QUY TRÌNH
 PHẦN I: Bộ cộng bán phần (Half Adder)
Lab10.Mạch mà bạn đang xây dựng được thể hiện trong hình 5-1.
b) Tạo một file mới cho sơ đồ mạch và lưu nó dưới dạng tệp half_adder.bdf.
c) Đặt các biểu tượng trên sơ đồ mạch theo hình 5-1.
d) Đặt các đầu vào và đầu ra kết nối trên mạch. Gán các đầu vào A0 và B0; nhãn các
đầu ra S0 và C0.
e) Chọn Project | Top-Level Entity.
f) Biên dịchchương trình.
43
XOR
A0 INPUT
VCC OUTPUT S0
B0 INPUT
VCC
inst3
AND2
OUTPUT C0
inst
Hình 5-1 Half Adder
g) Tạo một dạng sóng mới half_adder.vwf và xác định đầu vào để mô phỏng. Các
dạng sóng đầu vào tương tự như trong hình 5-2.
h) Mô phỏng project sử dụng Functional Simulation.
Hình 5-2 Hình dạng sóng đầu vào vwf Half Adder
i) Ghi lại các dạng sóng đầu ra trên hình 5-2 hoặc đính kèm bản in cho báo cáo của
bạn. Chuyển đổi thông tin dạng sóng trong Hình 5-2 thành Bảng 5-1.
A0 B0 C0 S0
0 0
0 1
1 0
1 1
Bảng 5-1 Half Adder
1) Viết biểu thức Boolean cho bit tổng:
S0 = __________________________________________
2) Viết biểu thức Boolean cho bit nhớ:
C0 = _________________________________________
 PHẦN 2: Bộ cộng toàn phần (Full Adder)

a) Trong cùng project, tạo một file mới cho sơ đồ mạch có tên
b) Mạch bạn muốn xây dựng được cho trong Hình 5-3.
44
b) Đặt các biểu tượng trên sơ đồ mạch theo hình 5-3.
c) Đặt các đầu vào và đầu ra kết nối trên mạch. Gán các nhãn đầu vào A0, B0, và Cin;
nhãn đầu ra S và Cout.
d) Chọn Project | Top-Level Entity.
e) Biên dịch project.
XOR
A0 INPUT
VCC OUTPUT S0
inst3
XOR
B0 INPUT
VCC
Cin INPUT
VCC
inst4
AND2
inst
AND2 OR3
OUTPUT C0
inst1 inst5
AND2
inst2
Hình 5-3 Full Adder
f) Chọn File | Create/Update > Create Symbol Files cho tệp hiện tại. Biểu tượng
full_adder hiện đã có.Nó có thể được sử dụng như bất kỳ biểu tượng khác để tạo ra
một sơ đồ mạch.
g) Tạo một file dạng sóng full_adder.vwf mới và xác định đầu vào để mô phỏng. Các
dạng sóng đầu vào giống như trong hình 5-4.
h) Mô phỏng project sử dụng Functional Simulation.
Hình 5-4 Dạng sóng đầu vào vwf của Full Adder
45
i) Ghi các dạng sóng đầu ra trên hình 5-4 hoặc đính kèm một bản in cho báo cáo của
bạn. Chuyển đổi thông tin dạng sóng trong Hình 5-4 thành Bảng 5-2.
Cin A0 B0 C S0
0
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
Bảng 5-3 Full Adder
1) Viết biểu thức Boolean đầu ra cho bit tổng S0:
S0 = _________________________________________________________________
2) Viết biểu thức Boolean cho bit nhớ C0:
C0 = _________________________________________________________________
 PHẦN 3 Bộ cộng song song 4 bit
a) Trong project, tạo một file mới cho sơ đồ mạch với tên my_7483.bdf. Mạch bạn
muốn xây dựng được đưa ra trong hình 5-5.
b) Đặt các biểu tượng trên sơ đồ mạch theo hình 5-5. Lưu ý rằng biểu tượng
full_adder đã được tạo trong bước 2 (g). Nó nằm trong thư viện project dưới biểu
tượng.
c) Đặt các đầu vào và đầu ra kết nối trên mạch. Gán các đầu vào A3, A2, A1, A0, B3,
B2, B1, và B0; nhãn đầu ra S3, S2, S1, S0 và Cout.
d) Chọn Project | Top-Level Entity..
e) Biên dịch dự án.
f) Chọn File | Create/Update > Create Symbol Files for Current File để tạo biểu
tượng my_7483.
46
Hình 5-5 Bộ cộng song song 4 bit
g) Tạo một dạng sóng mới my_7483.vwf và xác định đầu vào để mô phỏng. Các dạng
sóng đầu vào tương tự như hình 5-6.
h) Mô phỏng project bằng Functional Simulation.
Hình 5-6.my_7483 vwf dạng sóng đầu vào (Cin = 0)
i) Ghi lại các dạng sóng đầu ra trên hình 5-6. Chuyển đổi thông tin dạng sóng trong
Hình 5-6 tới Bảng 5-4.
47
A B SUM
4 5
1 12
3
6 11
9 4
2 3
1 1
6 14
3 6
Bảng 5-4 Bộ cộng song song 4 bit
 PHẦN 4 Bộ cộng/ trừ bù 2
a) Trong cùng một project, tạo một file mới cho sơ đồ mạch có tên addsub.bdf .Mạch
bạn đang xây dựng được cho trong hình 5-7.
b) Đặt biểu tượng trên sơ đồ mạch theo hình 5-7.
c) Đặt các đầu vào và đầu ra kết nối trên mạch. Gán các đầu vào khác A3, A2, A1, A0,
B3, B2, B1 và B0.Gán nhãn đầu ra Cout, S3, S2, S1 và S0.Bạn cũng cần một đầu vào
ADD '/ SUB để thực hiện các hoạt động thực tế của bộ cộng hoặc trừ.
d) Select Project | Top-Level Entity
đ) Biên dịch project.
my7483
A1 INPUT OUTPUT S3
VCC A1 S3
A2 INPUT OUTPUT S2
VCC A2 S2
A3 INPUT OUTPUT S1
VCC A3 S1
A0 INPUT OUTPUT S0
VCC A0 S0
XOR OUTPUT Cout
B3 INPUT Cin Cout
VCC
B3
inst2 B2
XOR
B2 INPUT B1
VCC
B0
inst1 inst7
XOR
B1 INPUT
VCC
inst4
XOR
B0 INPUT
VCC
inst3
ADD'/SUB INPUT
VCC
48
Hình 5-7 Bộ cộng / trừ song song
f) Chương trình FPGA: Điền tên PIN gán cho các đầu vào và ra trong bảng 5.5 sau
INPUT/OUTPUT PIN
A3
A2
A1
A0
B3
B2
B1
B0
ADD’/SUB
Cout
S3
S2
S1
S0
Bảng 5-5Chân kết nối của bộ cộng/trừ
1) Sau khi thực hiện việc gán pin, lập lại project của bạn.
2) Nạp dữ liệu trong project xuống board:
a. Đặt công tắc DIP sang OFF.
b. Kết nối board với cổng USB của máy tính.
c. Chọn Tools | Programmer.
d. Xác định vị trí và thêm tệp addsub.sof.
e. Kiểm tra chương trình:
l. Đặt công tắc chuyển đổi ADD '/ SUB sang ON.
2. Sử dụng các công tắc chuyển đổi A3 ......A0 để nhập số 5.
3. Sử dụng công tắc B3 ......B0 để vào 3.
4. Đèn LED chỉ ra _____________________
49
5. Đặt ADD/SUB tắt.
6. Nêu rõ trạng thái LED NOW
7. Hoàn thành Bảng 5-6 bằng cách thêm và trừ số với bộ cộng / trừ.
Operation OUTPUT
5+3
5–3
6 + 10
4-9
3 - 12
13 + 7
Bảng 5-6 Kết quả thực nghiệm
50
BÀI 6
MẠCH GHÉP KÊNH VÀ MẠCH PHÂN KÊNH
A. MỤC TIÊU
- Khảo sát hoạt động của mạch ghép kênh 8 sang 1, IC 74151.
- Khảo sát hoạt động của mạch giải mã từ 3 sang 8 như mạch phân kênh, IC
74138.
B. THIẾT BỊ SỬ DỤNG
- Phần mềm QUARTUS II (Altera Corporation)
- ALTERA University DE2 board with Cyclone IV EP4C115F29C7 FPGA
C. THẢO LUẬN
Trong các hệ thống điện tử, các công tắc thường được sử dụng để chọn dữ liệu
từ một số nguồn đầu vào được đánh số.Các hệ thống kỹ thuật số sử dụng các mạch
điện tử được gọi là bộ ghép kênh để mô phỏng các công tắc chọn dữ liệu.Một bộ
ghép kênh bao gồm một số đầu vào, một đầu ra và một số đầu vào CHỌN.Khi mã
nhị phân được áp dụng cho các đầu vào CHỌN, dữ liệu có số đầu vào được đại
diện bởi mã sẽ được chuyển đến đầu ra.Trong thử nghiệm này, bạn sẽ điều tra hoạt
động của IC 74151 (Hình 12-1), bộ ghép kênh 8 dòng-1-dòng. Thiết bị này có tám
dòng đầu vào với đầu ra bổ sung và đầu vào cho phép. Sau đó, bạn sẽ sử dụng bộ
ghép kênh trong bộ chọn tần số.
Hình 6-1 IC 74151 ký hiệu logic gic Mạch ghép kênh 8:1
Đối lập với ghép kênh là phân kênh.Một mạch phân kênh nhận được một dòng dữ
liệu duy nhất và phân phối nó qua một số đầu ra.Mỗi đầu ra được chọn bởi các đầu vào
CHỌN và mỗi đầu ra sẽ có một lát cắt dữ liệu có sẵn trên dòng đầu vào.Trong thử
nghiệm này, bạn sẽ khám phá ra rằng bộ giải mã IC 74138 cũng có thể được sử dụng
làm bộ khử kênh 1 dòng đến 8 dòng.
D. QUY TRÌNH
51
 PHẦN 1: 74L5151 IC Mạch ghép kênh
mux.Mạch mà bạn đang xây dựng được thể hiện trong hình 6-2.
b) Tạo một file mới cho sơ đồ mạch và lưu nó dưới dạng tệp mux.bdf.
c) Đặt các biểu tượng trên sơ đồ mạch như hình6-2.
d) Đặt đầu vào A, B, C, Enable, và D0, D1... D7; nhãn đầu ra là Y.
e) Kết nối đầu vào, đầu ra như hình6-2.
f) Chọn Project | Top-Level Entity.
g) Biên dịch chương trình.

74151
A INPUT A
VCC
B INPUT B
VCC
C INPUT C
VCC
D0 INPUT D0
VCC
D1 INPUT D1
VCC
D2 INPUT D2 Y OUTPUT Y
VCC
D3 INPUT D3 WN
VCC
D4 INPUT D4
VCC
D5 INPUT D5
VCC
D6 INPUT D6
VCC
D7 INPUT D7
VCC
Enable INPUT
VCC
GN
1 MULTIPLEXER
Hình 6-2 Ký hiệu logic IC mạch ghép kênh (74151)
h) Tạo một dạng sóng mới mux.vwf và xác định đầu vào để mô phỏng. Gộm chung
nhóm C, B, và A thành tên SELECT. Dạng sóng mô phỏng sẽ tương tự như hình 6-3:
1) Đặtgiới hạn khung định thời là 16 μs và mỗi mốc thời gian là 2 μs

2) Chọn SELECT tăng 1 mỗi 2 μs.
3) Đặt Enable mức THẤP.
4) Đặt D0 sử dụng xung clock là 100ns.
5) Đặt D1sử dụng xung clock là 200ns.
52
Hình6-3 Hình dạng sóng đầu vào của mux.vwf
i) Chọn Processing | Simulator để xác nhận cửa sổmô phỏng.
j) Chọn Functional từ the Simulation Mode bên dưới menu.
k) Tìm và sử dụng tên tệp mux.vwf.
l) Chọn chế độ: Generate Functional Simulation Netlist.
m) Bắt đầu kiểm tra mô phỏng.
n) Ghi nhận và phân tích kết quả:
1) In báo cáo Dạng sóng mô phỏng từ QUARTUS II và đính kèm nó vào báo
cáo của bạn.
2) Quan sát rằng Y là một hỗn hợp được tạo từ "các lát" của mỗi đầu vào theo
thứ tự các số CHỌN cụ thể của chúng. Nói cách khác, dữ liệu chọn đầu vào của bộ
ghép kênh được sử dụng để chọn bất kỳ sóng vuông nào được phát tại Y. Mạch có
hoạt động như bộ chọn tần số không?
3) Đối với mỗi lần đếm CHỌN, hãy đo khoảng thời gian của Y cho "lát" tương
ứng và xác định đầu vào (D0, D1,) tín hiệu đến từ. Đặt số đầu vào trong cột Y của
Bảng 6-1, trong hàng thích hợp.
4) Những giá trị nào của C, B và A được yêu cầu để chọn từ D4?
C ________ B ________ A________.
5) Nếu Enable CAO, các giá trị đầu ra cho Y là gì?
__________________________________________________________
53
6) Có thể chọn hai đầu vào cùng lúc không?
_______________________________________________________
ĐIỀU KHIỂN THỜI GIAN Y

C B A
0 0 0 0 - 2 μs
0 0 1 2 - 2 μs
0 1 0 4 - 6 μs
0 1 1 6 - 8 μs
1 0 0 8 -10 μs
1 0 1 10 -12 μs
1 1 0 12 -14 μs
1 1 1 14 -16 μs
Bảng6-1Kết quả mô phỏng của mạch ghép kênh
 PHẦN 2–Mạch phân kênh như IC Giải mã 74138.
Kết nối đầu ra Y của bộ ghép kênh 74HC151 với đầu vào G1 của 74LS138.Kết nối
hai đầu vào kích hoạt khác như trong Hình 6-4.
a) Để khảo sát chức năng mạch phân kênh của 74138, bạn sẽ sử dụng bộ ghép kênh từ
phần 1 để tạo tín hiệu ghép kênh phù hợp với 74138 để thực hiện phân kênh.
b) Trong cùng project, tạo một file mới cho sơ đồ mạch có tên demux.bdf. Mạch bạn
muốn xây dựng được cho trong Hình 6-4.
c) Tạo một file mới cho sơ đồ mạch và lưu nó dưới dạng tệpdemux.bdf.
d) Đặt các biểu tượng trên sơ đồ mạch theohình 6-4.
e) Đặt tên nhãn các đầu vào C, B, A, Enable, and D0, D1... D7và nhãn đầu ra Y0, Y1,
Y2, Y3, Y4, Y5, Y6, và Y7.
f) Lưu ý rằng đầu ra Y từ 74151 được kết nối với đầu vào G2AN của bộ giải mã, G1
được kết nối với nguồn VCC (+ 5V) trong khi G2BN được nối đất.
g) Chọn Project | Top-Level Entity
h) Biên dịch chương trình.
54
Hình6-4 Sơ đồ kết nối khảo sát mạch phân kênh
i) Tạo một tệp dạng sóng mới và xác định các đầu vào cho mô phỏng. Sử dụng các
khoảng thời gian giống như Phần 1. Các dạng sóng sẽ trông giống như trong Hình 6-5.
j) Chọn Processing | Simulator Tool truy cập cửa sổ mô phỏng.
k) Chọn Functional từ Simulation Mode bên dưới menu.
l) Tìm và sử dụng các đầu vào đã tạo trong trong tệp demux.vwf
m) Bắt đầu mô phỏng.
n) Mô phỏng thiết kế.
Hình 12-5Đầu vào khảo sát của mạch phân kênh
o) Ghi nhận và khảo sát dữ liệu đầu ra:
55
1) In báo cáo Dạng sóng mô phỏng từ QUARTUS II và đính kèm nó vào báo
cáo của bạn.
2) Quan sát rằng mỗi đầu ra của 74138 có tần số phụ thuộc vào lát thời gian
đầu vào được chọn.
3) Đối với mỗi đầu ra của 74138, hãy đo chu kỳ của dạng sóng của nó và xác
định đầu vào74151 ban đầu (D0, D1 ...) mà nó đại diện. Đặt số đầu vào trong cột Y
thích hợp của Bảng 6-2 và trong hàng thích hợp.
4) Giả sử các đầu vào riêng biệt được sử dụng để tạo các đầu vào CHỌN (C, B,
A) cho bộ ghép kênh và bộ tách kênh. Giải thích điều gì sẽ xảy ra nếu các đầu vào
không có cùng một chuỗi đếm:
__________________________________________________________________
__________________________________________________________________
5) Đầu ra sẽ thay đổi như thế nào nếu đầu ra của bộ ghép kênh Y được gắn với
G1?
__________________________________________________________________
ĐIỀU KHIỂN THỜI GIAN Y Y1 Y2 Y3 Y4 Y Y6 Y7

C B A 0 5
0 0 0 0 - 2 μs
0 0 1 2 - 2 μs
0 1 0 4 - 6 μs
0 1 1 6 - 8 μs
1 0 0 8 -10 μs
1 0 1 10 -12 μs
1 1 0 12 -14 μs
1 1 1 14 -16 μs
Bảng6-2 Kết quả mô phỏng ứng với mỗi đầu vào
p) Để chọn đầu vào 001, hãy kiểm tra đầu vào D1 của 74151 và đầu ra Y1 của 74138.
Các dạng sóng có giống nhau không? ________. Xác minh rằng tất cả các đầu ra khác
của bộ khử kênh không hoạt động.
q) Kiểm tra một số đầu vào chọn khác và xác minh rằng tín hiệu ở đầu ra bộ tách kênh
đã chọn giống với đầu vào bộ ghép kênh đã chọn.
56
BÀI 7
MẠCH SO SÁNH
A. MỤC TIÊU
1. Thiết kế một bộ so sánh sẽ kiểm tra sự bằng nhau và chênh lệch số lượng
quan hệ giữa hai số nhị phân hai bit. Thực hiện mạch so sánh và xác minh hoạt
động của nó
2. Để điều tra hoạt động của bộ so sánh cường độ bốn bit 7485 IC.
3. Để điều tra xếp tầng của 7485 IC.
B. MỤC TIÊU
- Phần mềm QUARTUS II (Altera Corporation)
- ALTERA University DE2 board with Cyclone IV EP4C115F29C7 FPGA
C. THẢO LUẬN
Độ lớn của bất kỳ cặp số A và B nào có thể được so sánh.A có thể nhỏ hơn, bằng
hoặc lớn hơn B. Nhiều hệ thống kỹ thuật số gọi loại so sánh này.
IC 7485 có thể so sánh hai số 4 bit và đưa ra dấu hiệu về cách hai số so sánh. Các
IC có thể được xếp tầng để có thể so sánh số lượng lớn hơn. IC 7485 có bốn cặp đầu
vào dữ liệu A [A3, A2, A1, A0] & B [B3, B2, B1, B0], ba đầu ra (Aout, = Bout,
Aout,> Bout, Aout, <Bout), và ba đầu vào xếp tầng (Ain, = Bin, Ain,> Bin, Ain,
<Bin). Khi xếp tầng 7485 IC, Aout, = Bout được kết nối với Ain, = Bin của giai đoạn
tiếp theo, xử lý các bit quan trọng hơn và tương tự, Aout,> Bout được kết nối với
Ain,> Bin và Aout, <Bout được kết nối với Ain, <Bin. Bộ so sánh xử lý nibble ít có ý
nghĩa nhất (nhóm bốn bit) phải có Ain, = Bin được gắn CAO và các đầu vào xếp tầng
khác gắn THẤP để các bộ so sánh xếp tầng hoạt động chính xác.
D. QUY TRÌNH
 Mạch so sánh 2-bit: Bộ so sánh nhị phân hai bit xác định xem một số đầu vào
2 bit có lớn hơn, bằng hoặc nhỏ hơn số kia không. Thiết kế mạch logic của bộ so sánh
hai bit có đầu vào A = {A1, A0} và B = {B1, B0} đại diện cho hai số nhị phân Bộ so
sánh tạo ra ba đầu ra: A = B, A> B và A <B là cao khi điều kiện đầu vào cụ thể tồn tại.
Hiển thị thiết kế hoàn chỉnh của bộ so sánh. Thực hiện thiết kế của bạn bằng cách sử
dụng ALTERA.
 Mạch so sánh 4-bit 7485: Tham khảo sơ đồ kết nối của IC 7485, được hiển thị
trong Hình 7-1. Kết nối các đầu vào xếp tầng như hình. Mô phỏng mạch của bạn bằng
QUARTUSII.
57
7485
A0 INPUT
VCC A0
B0 INPUT
VCC B0
A1 INPUT
VCC A1
B1 INPUT
VCC B1
A2 INPUT
ALBO OUTPUT ALB
VCC A2
B2 INPUT
AEBO OUTPUT AEB
VCC B2
A3 INPUT
AGBO OUTPUT AGB
VCC A3
B3 INPUT
VCC B3
VCC
ALBI
AEBI
AGBI
inst COMPARATOR
GND
Hình 7-1Ký hiệu logic IC 7485 mạch so sánh 4-bit
 Thực thi mạch sử dụng ALTERA kit: Kết nối các công tắc bật tắt với đầu
vào A0-A3 và B0-B3. Kết nối màn hình LED với đầu ra. Bạn sẽ không phải thực hiện
tất cả các so sánh có thể, vì vậy chỉ cần sử dụng các cặp số trong Bảng 7-1 và ghi lại
đầu ra nào được bật sáng cho mỗi cặp.
ĐẦU VÀO A ĐẦU VÀO B ĐẦU RA

A3 A2 A1 A0 B3 B2 B1 B0 O A>B O A<B O A=B
0 0 1 0 0 1 1 1
0 1 0 0 0 1 0 0
1 0 0 0 0 1 0 0
0 0 0 0 1 1 1 1
1 1 1 1 0 0 0 0
1 0 1 0 1 0 1 0
Bảng7-1 Mạch so sánh 4-bit
 Mạch so sánh 8-bit: Bây giờ, kết nối IC 7485 khác như trong hình 7-2. IC
mới sẽ xử lý trọng số ít quan trọng nhất. Kết nối các đầu ra với các đầu vào xếp tầng
như được hiển thị.
58
VCC
B7
A7
B6
A6
B5
A5
B4
A4
B3
A3
B2
A2
B1
A1
B0
A0
GND
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
inst4
COMPARATOR inst
COMPARATOR
AGBI
AEBI
B3
B2
B1
B0
ALBI
A3
A2
A1
A0
AGBI
AEBI
B3
B2
B1
B0
ALBI
A3
A2
A1
A0
7485
7485
AGBO
AEBO
ALBO
AGBO
AEBO
ALBO
OUTPUT
OUTPUT
OUTPUT
ALB1
AGB3
AEB2
Hình7-2 Mạch so sánh 8-bit
 Thực thi mạch sử dụng ALTERA kit. Sử dụng các công tác trên kit cho các
đầu vào A0-A7 và B0-B7. Chọn led là thiết bị quan sát đầu ra. Không cần phải
điền đầy đủ các trường hợp đầu vào trong Bảng 7-2, so sánh kết quả đầu ra.
ĐẦU VÀO A ĐẦU VÀO B ĐẦU RA

A7 A6 A5 A4 A3 A A1 A0 B7 B6 B5 B4 B3 B2 B1 B O O O
2 0 A>B A<B A=B
Bảng7-2 Kết quả so sánh 8-bit
59
BÀI 8
FLIP FLOP VÀ THANH GHI
B. MỤC ĐÍCH – YÊU CẦU

 Tìm hiểu các yếu tố nhớ bán dẫn cơ bản có hai trạng thái bền, sử dụng rộng rãi
trong các thiết bị logic.
 Làm quen với các Flip-Flop chuyên dụng như: 74LS74, 74LS374, 74LS166…
 Tìm hiểu nguyên tắc chốt dữ liệu bằng vi mạch chuyên dụng chứa 8 trigger D.
 Thí nghiệm kiểm tra các bảng sự thật của các vi mạch, các mạch ứng dụng như
mạch đếm, thanh ghi chuyển dữ liệu, thanh ghi chốt dữ liệu…
C. THIẾT BỊ
 Thiết bị thực hành mạch điện tử AT-102
 Máy hiện sóng oscilloscope SS-7810A
 Đồng hồ vạn năng (VOM)
 Que đo logic LP-2800
 Một số IC cần thiết.
D. CƠ SỞ LÝ THUYẾT
C.1 FLIP FLOP
C.1.1 Chốt RS
a. Chốt RS tác động mức cao:
Hình sau là chốt RS có các ngõ vào R và S tác động mức cao.
R S Q+
0 0 Q
0 1 1
1 0 0
1 1 Cấm
(Đối với mạch chốt vì không có tác động của xung đồng hồ nên ta có thể hiểu
trạng thái trước là trạng thái giả sử, còn trạng thái sau là trạng thái khi mạch ổn định).
b. Chốt RS tác động mức thấp:
hình sau là chốt RS có các ngõ vào R và S tác động mức thấp. Các trạng thái
logic cho bởi Bảng 4.3
60
C.1.2 Flip Flop RS

Trong các phần dưới đây, ta luôn sử dụng chốt RS tác động mức cao dùng cổng
NAND.Khi thêm ngõ vào xung CK cho chốt RS ta được FF RS.Hình sau là FF RS có
các ngõ vào R, S và xung đồng hồ CK đều tác động mức cao.Hầu hết các hệ thống số
đều dựa vào nguyên lý đồng bộ vì mạch đồng bộ dễ thiết kế.
Vào Ra
CK S R Q+
0 X X Q
1 0 0 Q
1 0 1 0
1 1 0 1
1 1 1 Cấm
Flipflop RS có ngõ vào Preset và Clear:
Pr Cl CK S R Q+
0 0 X X X Cấm
0 1 X X X 1
1 0 X X X 0
1 1 0 X X Q
1 1 1 0 0 Q
1 1 1 0 1 0
61
1 1 1 1 0 1
1 1 1 1 1 Cấm
C.1.3. Flipflop JK:

FF JK được tạo ra từ FF RS theo sơ đồ sau
J K CK Q+
0 0 ↓ Q
0 1 ↓ 0
1 0 ↓ 1
1 1 ↓
C.1.4 FlipFlop D
Thiết kế từ FF RS (hoặc JK) bằng cách nối một cổng đảo từ S qua R (hoặc từ J
qua K). Dữ liệu được đưa vào ngõ S (J) mà bây giờ gọi là ngõ vào D cho thấy các trạng
thái của FF, cụ thể là mỗi khi có xung C K tác động dữ liệu từ ngõ vào sẽ xuất hiện ở
ngõ ra.
D CK Q+ T CK Q+
0 ↓ 0 0 ↓ Q
1 ↓ 1 1 ↓
C.1.5 FlipFlop T
Nối chung hai ngõ vào J và K của FF JK ta được FF T.
- Khi T = 0, FF không đổi trạng thái dù có tác động của CK.
- Khi T = 1, FF đổi trạng thái mỗi lần có xung CK tác động.
C.2 Mạch ghi dịchVào nối tiếp/ ra song song
62
Vào Ra
Cl CK DA QA QB QC QD
0 X X 0 0 0 0
1 ↓ 1 1 0 0 0
1 ↓ 1 1 1 0 0
1 ↓ 1 1 1 1 0
1 ↓ 0 0 1 1 1
1 ↓ 0 0 0 1 1
1 ↓ 1 1 0 0 1
1 ↓ 0 0 1 0 0
D. FLIP FLOP VÀ THANH GHI

D.1. Cổng RS dùng cổng NAND:
1. Tiến trình:
Hình 3.1
Bước 1: Nối dây như hình 3.1
Bước 2: Lần lượt làm theo thứ tự các bước và ghi kết quả từng bước vào bảng
3.1
Bảng 3.1
63
Thứ tự các bước R S Q Q

1 1 1
2 1
3 1
4 0 0
Bảng 8.1 Mạch chức năng FF RS

 Nhận xét hoạt động chốt RS trên:
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
D.2. Cổng RS điều khiển bằng xung:
1. Tiến trình:
Hình 3.2
Nối dây như hình 3.2 và ghi kết quả vào bảng
S R A Q Q
X X 0
0 0 ↑
1 0 ↑
0 1 ↑
1 1 ↑
Bảng 3.2
Chú ý: ↑ là ký hiệu tác động xung A
64
 Nhận xét hoạt động của chốt và trạng thái SR = 11:

...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
D.3. Cổng D loại vi mạch 74LS74
1. Tiến trình:
Hình 3.4.Sơ đồ IC 7474

Nối dây như hình 3.4, nhấn công tắc CLK và ghi kết quả vào bảng
2. Ghi nhận kết quả vào bảng 3.4
Bảng 3.4
65
NGÕ VÀO NGÕ RA

D PR CLR CLK Q Q
X 0 1 X
X 1 0 X
0 1 1 ↑
1 1 1 ↑
0 1 1 ↑
1 1 1 ↑
(chú ý X là giá trị tùy định)

 So sánh trường hợp này với mục thí nghiệm trên. (FF sử dụng vi mạch 74LS74
với sử dụng cổng logic)
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
D.4. Khảo sát JK FlipFlop 7476
1. Tiến trình:
Hình 3.5
Nối dây như hình 3.5, nhấn công tắc CLK và ghi kết quả vào bảng
Sơ đồ 7476
66

Bảng 3.5
NGÕ VÀO NGÕ RA
PR (S) CLR (R) J K CLK Q Q
0 1 X X X
1 0 X X X
1 1 0 0 ↓
1 1 0 1 ↓
1 1 1 0 ↓
1 1 1 1 ↓
(chú ý X là giá trị tùy định)
 Nhận xét hoạt động IC 7476?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
D.6. Thanh ghi dịchvào song song, ra song song
1. Tiến trình:
Nối dây như hình 3.6, nhấn công tắc CP và ghi kết quả vào bảng
67
Hình 3.6
68
Bảng 3.6
NGÕ VÀO NGÕ RA
OE D7 D6 D5 D4 D3 D2 D1 D0 CP Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0
1 0 0 0 0 0 0 0 0 ↑
0 0 1 0 1 0 1 0 1 ↑
0 1 0 1 0 1 0 1 0 ↑
0 1 1 0 0 1 1 0 0 ↑
0 1 1 1 1 1 1 1 1 ↑

 Nhận xét trường hợp thanh ghi vào song song ra song song:
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
69
BÀI 9
BỘ ĐẾM ĐỒNG BỘ
A. MỤC TIÊU
1. Tìm hiểu cách thức hoạt động của IC 74193 Đếm đồng bộ lên/xuống.
2. Tìm hiểu chức năng tải song song của IC 74193.
3. Tìm hiểu các tầng của IC đếm 74193.
B. THIẾT BỊ
Board mạch Altera DE2-115 với Cáp nạp USB
Phần mềm Quartus Lite Edition
C. THẢO LUẬN
Trong các bộ đếm không đồng bộ, xung clock đầu vào của mỗi flip-flop nhận
được từ đầu ra của flip-flop trước. Một tính chất không mong muốn là sự chậm trễ tích
lũy lan truyền từ đầu vào xung clock đến đầu ra xung clock. Một tính chất không
mong muốn khác có liên quan trực tiếp đến sự chậm trễ lan truyền là tạo ra các "sai
lệch" ở đầu ra của bộ đếm.
Trong bộ đếm đồng bộ, mỗi xung clock đầu vào flip-flop được kết nối trực tiếp
với một xung clock chung. Điều này hầu như loại bỏ các vấn đề trễ lan truyền và làm
giảm số lượng sai lệch đáng kể.
 Bộ đếm Đồng bộ Flip-Flop
Hình 5-1 mô tả sơ đồ logic của bộ đếm đồng bộ ba bit. Lưu ý, không giống như
bộ đếm không đồng bộ, tất cả các đầu vào xung clock flip-flop được gắn chung một
xung clock duy nhất để chúng được kích xung đồng thời. Điều này giúp loại bỏ nhược
điểm của một bộ đếm không đồng bộ, trong đó mỗi flip-flop phải chờ đợi tín hiệu đầu
ra của flip-flop trước để được kích xung clock.
Lưu ý rằng tất cả các flip-flops đều có đầu vào J và K gắn với nhau như trong bộ đếm
không đồng bộ; ngoại trừ flip-flop LSB, các flip-flop này không ở chế độ chuyển đổi.
Thay vào đó chúng được kết nối với đầu ra của flip-flop trước. Do đó, các flip-flops
này ở chế độ chuyển đổi một phần thời gian và ở chế độ không thay đổi phần còn lại
của thời gian.
Một sự khác biệt trong bộ đếm đồng bộ là sự có mặt của các cổng, trong đó số lượng
flip-flops để đếmtuần tự.
70
Hình 5-1Bộ đếm đồng bộ ba bit

 74193 IC Synchronous Up/Down Counter
IC 74193 (Hình 5-2) là một bộ đếm đồng bộ có thể đếm lên hoặc xuống và cũng
có thể được thiết lập trước. Các tính năng này làm cho chip có khả năng lập trình, vì
chúng có thể được chọn tự động, ngay cả khi mạch đang hoạt động.
Tính năng thuận/nghịch của 74193 được lựa chọn bằng cách sử dụng tín hiệu
xung clock đầu vào để đếm lên hoặc xuống.Ví dụ, để bộ đếm thuận, xung clock được
nối với đầu vào COUNT UP.Chức năng thiết lậpsẵn được chọn bằng cách đặt đầu vào
LOAD(MỨC THẤP).Bất cứ dữ liệu nàotại đầu vào dữ liệu song song (DCBA) sẽ được
nạp vào bộ đếm các flip-flops.
Các tính năng khác của 74193 ở các đầu ra của đếm: TCU (CARRY) và TCD
(BORROW). Hai đầu ra tương ứng này ở MỨC THẤP khi bộ đếm đạt đến 1111 và
0000. Do đó, chúng có thể được sử dụng khi kích xung clock cho 74193 khác khi tiến
trình khác được yêu cầu.
Hình 5-2 Bộ đếm đồng bộ Thuận/Nghịch của IC 74193

 Bộ đếm Megafunctioncủa ALTERA LPM
71
Megafunction Lpm_counter của bộ công cụ QUARTUS II là bộ đếm nhị phân

thuận, nghịch, và cả đếm lên/xuống với đầu ra chuỗi 256 bits. Cung cấp tùy chỉnh
đồng bộ hoặc bất đồng bộ tín hiệu xóa (clear), thiết lập (set) và các tín hiệu tải song
song.
D. QUY TRÌNH
a)Tham khảo ký hiệu IC 74193 của Quartus II (Hình5-3).IC đồng bộ bốn bit, biểu diễn
đếm LÊN/ XUỐNG. Số MOD-có thể được thay đổi bằng cách tạo ra các kết nối riêng
bên ngoài.
Hình 5-3Ký hiệu của IC 74193 trong Quartus II

Hoạt động của IC 74193 như bộ đếm THUẬN MOD-16: Sử dụng QUARTUS II tạo
ra fileSơ đồ khối cho mạch đếm LÊN đồng bộ 4 bit. Chương trình Altera FPGA sử
dụng vị trí pin được gợi ý dưới đây.
Vị trí Pin H15 G19 E24 E25 E22 E21

Tín hiệu TCD TCU QD QC QB QA
LED R17 R0 G3 G2 G1 G0
Gán Output pin
Vị trí Pin Y23 M23 AC26 AB27 AD27 AC27 AC28 AB28
Tín hiệu CLR LOAD DN UP D C B A
Switch SW17 Key0 SW5 SW4 SW3 SW2 SW1 SW0
Gán Input pin
b)Đặt các Switch đầu vào mức THẤP để D = C = B = A = 0 để nạp bộ đếm bắt đầu từ
0000. Thiết lập đầu vào CLR mức thấp.Đặt DN mức cao và sử dụng SW4 làm
xungclock đầu vào, điều này thiết lập các bộ đếm TĂNG. Để bắt đầu, hãy chắc chắn
rằng đèn LED nhận 0000 với TCU LED = 1. Sử dụng xung để điều khiển đếm và điền
72
kết quả quan sát được vào Bảng 5-1. Nếu gặp trường hợp switch không ổn định, hãy
sử dụng nguồn 1 Hz bên ngoài cho xung clock.
GIÁ TRẠNG THÁI ĐẦU RA CƠ SỐ
TRỊ QD QC QB QA MƯỜI TCU
0 0 0 0 0 0 1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Bảng 5-1 Bộ đếm LÊN MOD-16

c)Thiết lập DN mức THẤP. Sử dụng xung clock mức CAO, Điều gì xảy ra?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
Sau đó, đặt lại DN mứcCAO.
d)Sử dụng các đầu vào song song để thiết lập sẵn bộ đếm, đặt các công tắc để D = B =
1 và C = A = 0 và tín hiệu LOAD mức THẤP. Các đèn LED sẽ hiển thị 1010. Điều
khiển bộ đếm cho đến khi đèn TCU hiển thị 0, quan sát các đèn LED đầu ra. Ghi ra
trình tự số hiển thị của bộ đếm?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
73
e)Hoạt động của IC 74193 như bộ đếm NGHỊCH MOD-16. Đối với đếm xuống sử
dụng SW5 (hoặc nguồn bên ngoài 1 Hz) như xung clock đầu vào mức CAO.Xóa bộ
đếm bằng cách làm cho CLR mức CAO.Bộ đếm thay đổi thông qua chuỗi số của nó,
quan sát và điền kết quả vào Bảng 5-2.
GIÁ TRẠNG THÁI ĐẦU RA CƠ SỐ
TRỊ QD QC QB QA MƯỜI TCD
0 0 0 0 0 0 0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Bảng 5-2Bộ đếm Giảm MOD-16

f)Thiết lập các công tắc đầu vào nhận 1010 và tín hiệu LOAD mức THẤP. Lưu ý rằng
TCD hiện đang bằng 1. Thay đổi bộ đếm cho đến khi TCU hiển thị 0, quan sát các đèn
LED đầu ra khi làm như vậy. Ghi ra trình tự số hiển thị của bộ đếm?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
Thay đổi bộ đếm một lần nữa.Số đếm bây giờ là mấy? ______________________.
g) Nhiều bộ đếm IC 74193: Hai hoặc nhiều bộ đếm MOD-16 có thể được ghép để tạo
thành một bộ đếm MOD-256. Trong trường hợp này, cần ghép hai 74193, một để đếm
bốn bit thấp hơn của bộ đếm và một để đếm bốn bit cao. Chuyển TCU và TCD của bậc
74
thấp sang xung clock đầu vào UP và DN ở bậc cao. Kết nối nguồn clock với đầu vào
UP bậc thấp. Sử dụng 8 đèn LED để quan sát chuỗi đếm và xác minh rằng là bộ đếm
MOD-256. Biểu diễnkết quả trên cho giảng viên hướng dẫn.Vẽ hoặc sao chép sơ đồ
mạch của bộ đếm.
CÂU HỎI
1. Vẽ sơ đồ khối biểu diễn cách thức IC 74193 thực hiện đếm THUẬN MOD-10 UP.
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
2. Vẽ sơ đồ khối biểu diễn cách thức hai IC 74193 phân tầng thực hiện đếm NGHỊCH
MOD-100.
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
3. Điều kiện để 74193 đếm XUỐNG?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
75
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
4. Nếu bộ đếm đồng bộ 6 bit được thiết kế thì loại cổng nào được yêu cầu để phù hợp
với đầu vào J và K của flip-flop MSB của bộ đếm? _______________.
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
5. Vẫn câu hỏi như câu 4, nhưng với bộ đếm đồng bộ 10 bit. _________________
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
6. Cần phải sửa đổi gì trong Hình 5-1 để tạo một bộ đếm 4-bit?
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
...........................................................................................................................................
76

TH kĩ thuật số

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

TH kĩ thuật số

Uploaded by

Copyright:

Available Formats

TRƯỜNG ĐẠI HỌC DUY TÂN

KHOA ĐIỆN ĐIỆN TỬ

BÀI THỰC HÀNH

BÀI 1 KHẢO SÁT CỔNG LOGIC 2

A. MỤC ĐÍCH – YÊU CẦU

2. Cổng Đảo (Not)

Phương trình logic mô tả hoạt động của cổng đảo: y = x

Phương trình logic:

- Dùng cổng NAND tạo cổng AND:

- Dùng cổng NAND tạo cổng OR:

Phương trình logic mô tả hoạt động của cổng: y = x1 +x 2

- Dùng cổng NOR làm cổng NOT:

- Dùng cổng NOR làm cổng OR:

- Dùng cổng NOR làm cổng AND:

- Dùng cổng NOR làm cổng NAND:

7. Cổng XOR (EX – OR)

D. KHẢO SÁT CỔNG LOGIC

4. Trả lời câu hỏi.

Bước 1: Nối mạch như hình

3. Trả lời câu hỏi.

D.3. Sử dụng cổng AND và NAND để đóng/mở tín hiệu:

3. Trả lời câu hỏi.

Sử dụng QUARTUS Graphic Editor để tạo những mạch logic cơ bản.

Phần mềm QUARTUS Prime Lite Edition (Hãng Altera)

1. Tạo Project mới

5. Biên dịch Project

Bước 1: Tạo Project mới

3. Chọn vị trí lưu và tên Project (ví dụ ổ đĩa C:)

Working Directory: C:\EE252\Lab4

Project Name: Lab4

Top-Level Deign Entity: Lab4

5. Chọn cài đặt Family and Device của Board.

Bước 2: Tạo và Biên dịch file Thiết kế

1. Tạo Thiết kế mới. Chọn: File → New từ thanh Menu

3. Chọn công cụ symbol

6. Sắp đặt vị trí các thành phần

7. Nối dây liên kết

Bước 3: Biên dịch thiết kế.

Bước 4: Tạo file mô phỏng

4. Lưu file mô phỏng

5. Tạo dạng sóng mô phỏng cho input

6. Mô phỏng thiết kế. Từ menu Simulation chọn Functional Simulation

7. Kiểm tra dạng sóng output

PHẦN 2 – Kết hợp AND/OR

Hình 4-1 Kết hợp AND/OR

PHẦN 3 – Mạch Tổ hợp đơn giản

Hình 4-2 Mạch logic Tổ hợp

Bước 4: Gán chân

Input/ Switch / LED Pin

3. Đóng Pin Planner.

output_file là Lab1.sof, Device là EP4CE115F29 và hộp Program/Configure đã

ĐẦU VÀO PHÉP TÍNH NỘI HÀM ĐẦU RA

Bảng 2-1 Mạch logic Tổ hợp

Sử dụng định lý đại số Boolean để đơn giản hóa mạch logic.

B. THIẾT BỊ CẦN THIẾT

Phần mềm QUARTUS (Altera Corporation)

Altera DE2-115 Development Board with Cyclone IV EP4CE115F29C7 FPGA

D. TRÌNH TỰ THỰC HIỆN

b) Hoàn thành bảng sự thật cho đầu ra X sử dụng Bảng 5-1.

Hình 3-1 Tổ hợp Mạch

INPUTS INTERMEDIATE SIGNALS OUTPUT

INPUT SWITCH/LED PIN

g) Vẽ biểu đồ logic cho biểu thức đã tối giản

i) Sử dụng Quartus để xác định phương trình tối giản.

C = _, B =_, A = ________