Fie Bi Cua Van Dap

KHOA: ĐIỆN TỬ CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
BỘ MÔN: KỸ THUẬT ĐIỆN TỬ Độc lập – Tự do – Hạnh phúc
BẢNG CẤU TRÚC NGÂN HÀNG CÂU HỎI THI KẾT THÚC HỌC PHẦN
Tên học phần: Thiết kế mạch tích hợp số Mã học phần: TEE428
Số tín chỉ: 03 Hình thức thi: Vấn đáp trên máy
Thời gian làm bài/chuẩn bị: 40 phút
Học kỳ: 2 Năm học: 2023-2024
I. CẤU TRÚC NGÂN HÀNG CÂU HỎI

Số lượng câu hỏi
CĐR cần Tổng
II. Stt Vận Phân Đánh Sáng
đánh giá(a) Nhớ Hiểu số (d)
dụng tích giá tạo
1 1.3; 3.2.4 x 1
1.3; 2.3.2;
2 x 1
3.2.4
3 1.3; 2.3.2 x 1
1.3; 2.3.2;
4 x 1
3.2.4
5 1.3; 3.2.4 x 1
1.3; 2.3.2;
6 x 1
3.2.4
1.3; 2.3.2;
7 x 1
3.2.4
8 2.4.3 x 2
9 1.3; 3.2.4 x 1
Tỉ trọng điểm (b) 10% 50% 20% 20%
Điểm (c) 1 5 2 2 10
II. NỘI DUNG NGÂN HÀNG CÂU HỎI
Câu 1
Cho một một mạch số được mô tả dưới dạng lưu đồ FSM như hình vẽ sau đây:
1) Phân tích chức năng và nguyên lý hoạt động của mạch số được mô tả bởi FSM trên? (1
điểm)
Mạch số được mô tả bởi FSM trên là một mạch đếm xung với các chức năng sau:
 Đếm số xung đầu vào (CE)

 Hiển thị giá trị đếm trên 2 đầu ra Y và Q
2. Nguyên lý hoạt động:
Mạch hoạt động dựa trên mô hình máy trạng thái hữu hạn (FSM) với 4 trạng thái:
 Trạng thái Q0Q1 = 00: Trạng thái ban đầu, giá trị đếm bằng 0
 Trạng thái Q0Q1 = 01: Đếm xung đầu vào, giá trị đếm tăng lên 1
 Trạng thái Q0Q1 = 10: Giá trị đếm bằng 1
 Trạng thái Q0Q1 = 11: Trạng thái không sử dụng
 Khi CE = 0, mạch giữ nguyên trạng thái hiện tại.
 Khi CE = 1, mạch chuyển sang trạng thái tiếp theo theo quy tắc sau:
o Q0Q1 = 00 -> Q0Q1 = 01
o Q0Q1 = 01 -> Q0Q1 = 10
o Q0Q1 = 10 -> Q0Q1 = 00
 Giá trị đếm được hiển thị trên 2 đầu ra Y và Q:
o Y = Q0
o Q = Q1
2) Xây dựng chương trình HDL để thực thi thiết kế số trên (sử dụng ngôn ngữ VHDL
hoặc Verilog) (1 điểm) ?
VHDL
entity counter is
port (
CE : in std_logic;
clk : in std_logic;
reset : in std_logic;
Y : out std_logic;
Q : out std_logic
);
end entity counter;
architecture rtl of counter is

type state_type is (S0, S1, S2, S3);
signal state : state_type := S0;
begin
process (clk)
begin
if reset = '1' then
state <= S0;
elsif rising_edge(clk) then
case state is
when S0 =>
if CE = '1' then
state <= S1;
end if;
when S1 =>
state <= S2;
when S2 =>
state <= S0;
when others => null;
end case;
end if;
end process;
process (state)
begin
case state is
when S0 =>
Y <= '0';
Q <= '0';
when S1 =>
Y <= '1';
Q <= '0';
when S2 =>
Y <= '0';
Q <= '1';
when others => null;
end case;
end process;
end architecture rtl;
3) Giải thích cách thức xây dựng chương trình HDL? (2 điểm)
Giải thích chương trình VHDL:
 Entity counter: Khai báo tên entity và các cổng (CE, clk, reset, Y, Q).
 Architecture rtl: Mô tả cấu trúc và chức năng của mạch.
 State_type: Kiểu dữ liệu lưu trữ trạng thái hiện tại (S0, S1, S2, S3).
 Signal state: Biến lưu trữ trạng thái hiện tại.
 Process (clk): Khối lệnh xử lý xung clk.
o Nếu reset = '1': Khởi tạo state về S0.
o Nếu có xung clk lên (rising_edge):
 Sử dụng câu lệnh case để chuyển đổi trạng thái dựa trên state hiện tại và giá trị
CE.
 Process (state): Khối lệnh xử lý thay đổi trạng thái.
o Sử dụng câu lệnh case để gán giá trị cho Y và Q dựa trên state hiện tại.
4) Xây dựng chương trình Testbench kiểm tra mạch theo ngôn ngữ HDL?
entity testbench is
end entity testbench;
architecture rtl of testbench is

component counter is
port (
CE : in std_logic;
clk : in std_logic;
Y : out std_logic;
Q : out std_logic
);
end component;
signal clk, reset : std_logic;

signal CE, Y, Q : std_logic;
begin
UUT : counter port map (
CE => CE,
clk => clk,
reset => reset,
Y => Y,
Q => Q
);
process
begin
clk <= '0';
reset <= '1';
wait for 10 ns;
reset <= '0';
for i in 0 to 10 loop
wait for 10 ns;
CE <= '1';
wait for 10 ns;
CE <= '0';
end loop;
wait for 100 ns;
end process;
monitor
begin
if (reset = '0') then
if (CE = '1') then
if (Y /= state_out(state)) then
report "Lỗi: Giá trị Y không đúng!" severity error;
end if;
if (Q /= state_out(state + 1)) then
report "Lỗi: Giá trị Q không đúng!" severity error;
end if;
end if;
end if;
end monitor;
function state_out (state : state_type) return std_logic is

begin
case state is
when S0 => '0';
when S1 => '1';
when S2 => '0';
when others => 'X';
end case;
end function;
5) Giải thích cách thức xây dựng chương trình Testbench? (2 điểm)
Giải thích chương trình Testbench:
 Entity testbench: Khai báo tên entity testbench.

 Architecture rtl: Mô tả cấu trúc và chức năng của testbench.
 Component counter: Khai báo component counter.
 Signal clk, reset, CE, Y, Q: Khai báo các tín hiệu.
 UUT: counter port map: Khởi tạo instance của counter.
 Process: Mô tả quá trình kích thích xung clk và CE.
 Monitor: Giám sát giá trị Y, Q và báo lỗi nếu không chính xác.
 Function state_out: Xác định giá trị đầu ra mong muốn dựa trên trạng thái.
5) Cách thức xây dựng chương trình Testbench:
1. Xác định mục tiêu test: Xác định chức năng cần kiểm tra.
2. Mô tả cấu trúc testbench: Khai báo các thành phần cần thiết như
entity, component, signal.
3. Tạo instance của mạch cần test: Khởi tạo instance của component tương ứng với
mạch cần kiểm tra.
4. Viết chương trình kích thích: Mô tả quá trình tạo xung clk, reset, và các tín hiệu điều
khiển khác.
5. Viết chương trình giám sát: Giám sát giá trị đầu ra và báo lỗi nếu không chính xác.
6. Sử dụng các hàm/function: Sử dụng các hàm/function để mô tả các chức năng phụ
như tính toán giá trị mong muốn.
6) Mô phỏng chứng minh tính đúng đắn của thiết kế trên phần mềm Modelsim? (1 điểm)
7) Trình bày cách thức tiến hành mô phỏng trên phần mềm hỗ trợ của Altera hoặc Xilinx? (1
điểm)
8) Trình bày các bước thực thi thiết kế số trên chip FPGA? Mô tả cụ thể đối với Chip FPGA
được lựa chọn để thực thi thiết kế số trên? (2 điểm)
9) Đề xuất một phương án khác tương đương để thực thi thiết kế trên (1 điểm)?
Câu 2
điểm)
2) Xây dựng chương trình HDL để thực thi thiết kế số trên (sử dụng ngôn ngữ VHDL hoặc
Verilog) (1 điểm) ?
điểm)
Câu 3
Hoạt động của một máy bán hàng tự động được mô tả dưới dạng bảng lưu đồ FSM như
hình vẽ sau đây::
điểm)
2) Xây dựng chương trình HDL để thực thi thiết kế số trên (VHDL hoặc Verilog)?
điểm)
Câu 4
Hoạt động của một đèn giao thông được mô tả dưới dạng bảng lưu đồ FSM như hình vẽ
sau đây:
điểm)
2) Xây dựng chương trìnhHDL để thực thi thiết kế số trên (sử dụng ngôn ngữ VHDL hoặc
điểm)
Câu 5
Hoạt động của một thang máy 3 tầng được mô tả dưới dạng bảng lưu đồ FSM như hình
vẽ sau đây:
điểm)
điểm)
Câu 6
Một mạch điều khiển khóa điện tử sẽ mở khóa khi hai nút B2 và B1 hoạt động theo lưu
đồ FSM sau:
điểm)
điểm)
Câu 7
Một mạch điều khiển máy giặt hoạt động theo một FSM được mô tả như hình vẽ dưới đây:
điểm)
điểm)
Câu 8
00/0 01,10/0
11/0
s0 s1
00/1
01,10/1 11/1
điểm)
điểm)
Câu 9
điểm)
điểm)
Câu 10
điểm)
điểm)
Câu 11
điểm)
điểm)
Câu 12
điểm)
điểm)
Câu 13
điểm)
điểm)
Câu 14
Cho một một mạch số được mô tả dưới dạng sơ đồ nguyên lý như hình vẽ sau đây:
1) Phân tích chức năng và nguyên lý hoạt động của mạch số trên? (1 điểm)
điểm)
Câu 15
điểm)
Câu 16
điểm)
Câu 17
điểm)
Câu 18
điểm)
Câu 19
Cho một một mạch số được mô tả dưới dạng bảng chuyển trạng thái FSM sau đây:
Trạng thái Trạng thái tiếp theo Đầu ra (Z)
hiện tại X=0 X=1 X=0 X=1
00 01 00 000 000
01 01 11 001 001
10 01 00 111 111
11 01 10 011 011
điểm)
Câu 20
Cho một một mạch số được mô tả dưới dạng bảng chuyển trạng thái FSM sau đây:
Trạng thái Trạng thái tiếp theo Đầu ra (Z)
hiện tại X=0 X=1 X=0 X=1
000 100 101 1 0
001 100 101 0 1
010 000 000 1 0
011 000 000 0 1
100 111 110 1 0
101 110 110 0 1
110 011 010 1 0
111 011 011 0 1
điểm)
Câu 21
2) Xây dựng chương trình HDL tương đương để thực thi thiết kế số trên (sử dụng ngôn ngữ
VHDL hoặc Verilog) (1 điểm) ?
điểm)
Câu 22
điểm)
Câu 23
điểm)
Câu 24
điểm)
Câu 25
điểm)
Câu 26
điểm)
Câu 27
điểm)
Câu 28
điểm)
Câu 29
điểm)
Câu 30
điểm)
Câu 31
Chức năng và nguyên lý hoạt động:
Mạch số trên là một bộ đếm đồng bộ 4 bit sử dụng 4 JK flip-flop (FF) được kết nối theo cấu
hình đếm lên. Mạch có các chức năng sau:
 Đếm lên: Mỗi khi có xung clk đến, giá trị đếm sẽ tăng lên 1.
 Xả về 0: Khi SW1 được đóng, giá trị đếm sẽ được xả về 0.
Nguyên lý hoạt động:
 Khi clk = 0, dữ liệu đầu vào J và K của FF được giữ nguyên.

 Khi clk = 1, dữ liệu đầu vào J và K của FF được cập nhật.
 FF1 được cập nhật trước, sau đó đến FF2, FF3 và FF4.
 Dữ liệu đầu vào J của FF1 luôn là 1, do đó FF1 luôn tăng lên 1 mỗi khi có xung clk
đến.
 Dữ liệu đầu vào J của FF2 là Q1, do đó FF2 sẽ tăng lên 1 khi Q1 = 1.
 Khi SW1 được đóng, Q0 của FF1 sẽ được đặt về 0, dẫn đến việc Q1, Q2 và Q3 cũng
được đặt về 0.
2) Xây dựng chương trình HDL tương đương để thực thi thiết kế số trên (sử dụng
ngôn ngữ VHDL hoặc Verilog) (1 điểm) ?
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity counter is
port (
clk : in std_logic;
count : out std_logic_vector(3 downto 0)
);
end entity counter;
architecture rtl of counter is

signal q0, q1, q2, q3 : std_logic;
begin
process (clk)
begin
if clk'event and clk = '1' then
if reset = '1' then
q0 <= '0';
else
q0 <= not q0; -- Invert q0 for an up counter
end if;
end if;
end process;
process (clk)
begin
if reset = '1' then
q1 <= '0';
else
q1 <= q0;
end if;
end if;
end process;
process (clk)
begin
if reset = '1' then
q2 <= '0';
else
q2 <= q1;
end if;
end if;
end process;
process (clk)
begin
if reset = '1' then
q3 <= '0';
else
q3 <= q2;
end if;
end if;
end process;
process (clk)
begin
if reset = '1' then
count <= "0000";
else
count(0) <= q0;
count(1) <= q1;
count(2) <= q2;
count(3) <= q3;
end if;
end if;
end process;
 Xác định các cổng vào/ra của mạch số.
 Viết mô tả hành vi của các flip-flop JK.
 Viết mô tả logic để cập nhật giá trị đếm.
 Sử dụng các lệnh HDL để mô tả cấu trúc và hành vi của mạch số.
library IEEE;
entity tb_counter is
end entity tb_counter;
architecture testbench of tb_counter is

constant CLK_PERIOD : time := 10 ns; -- Clock period (10 ns)
signal clk : std_logic := '0'; -- Clock signal

signal reset : std_logic := '0'; -- Reset signal
signal count : std_logic_vector(3 downto 0); -- Output count signal
-- Component instantiation
component counter
port (
clk : in std_logic;
count : out std_logic_vector(3 downto 0)
);
end component counter;
begin
-- Instantiate the counter
uut: counter port map (
clk => clk,
reset => reset,
count => count
);
-- Clock process
process
begin
while now < 100 ns loop -- Run for 100 ns
clk <= '0';
wait for CLK_PERIOD / 2;
clk <= '1';
wait for CLK_PERIOD / 2;
end loop;
wait;
end process;
-- Reset process
process
begin
reset <= '1';
wait for 20 ns; -- Reset for 20 ns
reset <= '0';
wait;
end process;
end architecture testbench;

Tạo ra các tín hiệu đầu vào clk và reset: Sử dụng process để tạo ra các xung nhịp clk và reset
với chu kỳ 20 ns.
Mô phỏng hoạt động của mạch số trong một khoảng thời gian nhất định: Sử dụng vòng
lặp for để mô phỏng hoạt động của mạch trong 16 chu kỳ clk.
Kiểm tra giá trị đầu ra count tại các thời điểm cụ thể: Sau mỗi chu kỳ clk, kiểm tra giá trị
count và so sánh với giá trị dự kiến. Nếu giá trị không khớp, báo lỗi.
điểm)
Câu 32
điểm)
Câu 33
điểm)
Câu 34
điểm)
Câu 35
điểm)
Câu 36
điểm)
Câu 37
điểm)
Câu 38
điểm)
Câu 39
điểm)
Câu 40
điểm)
Câu 41
Y
VCC
5.0V U15
8 E0 W 10
7 E1
6 E2
5 E3
4 E4
3 E5
XFG8 2 E6
1 E7
23 E8
22 E9
21 E10
20 E11
19 E12
18 E13
17
U21 16
E14
E15
14 INA QA 12 15 A
1 INB QB 9 14 B
QC 8 13 C
2 R01 QD 11 11 D
3 R02
9 G
6 R91
7 R92
74150N
74LS90D
điểm)
Câu 42
điểm)
Câu 43
điểm)
Câu 44
điểm)
Câu 45
điểm)
Câu 46
điểm)
Câu 47
điểm)
Câu 48
U6
X3
X1 X2
DCD_HEX_YELLOW
2.5 V
2.5 V 2.5 V
R3
R1 R2
1.0kΩ
VCC 1.0kΩ 1.0kΩ
5.0V
XFG1
4 U4A 10 U4B 4 U5A

~1PR ~2PR ~1PR
2 1D 1Q 5 12 2D 2Q 9 2 1D 1Q 5
3 1CLK ~1Q 6 11 2CLK ~2Q 8 3 1CLK ~1Q 6

~1CLR ~2CLR ~1CLR
1 74LS74D 13 74LS74D 1 74LS74D
điểm)
Câu 49
điểm)
Câu 50
điểm)
Câu 51
điểm)
Câu 52
điểm)
Câu 53
điểm)
Câu 54
điểm)
Câu 55
Cho một một IC số được mô tả như hình vẽ sau đây:
điểm)
Câu 56
điểm)
Câu 57
điểm)
Câu 58
điểm)
Câu 59
điểm)
Câu 60
Cho một IC số 74HC51 được mô tả như hình vẽ sau đây:
điểm)
Câu 61
điểm)
Câu 62
 IC 74HC153 là bộ multiplex dữ liệu 2 kênh 4 bit.
 Chức năng: Chọn một trong hai nguồn dữ liệu 4 bit A hoặc B để đưa ra đầu ra Y.
 Nguyên lý hoạt động:
1) Chọn kênh:
 Mức logic tại chân chọn S1 và S2 quyết định kênh dữ liệu được chọn.
 S1 = 0, S2 = 0: Chọn kênh A.
 S1 = 0, S2 = 1: Chọn kênh B.
 S1 = 1, S2 = X: Chọn kênh A (không phụ thuộc vào S2).
2) Kích hoạt đầu ra:
 Mức logic tại chân Enable (EN) quyết định việc cho phép dữ liệu được
đưa ra đầu ra Y.
 EN = 1: Cho phép dữ liệu ra Y.
 EN = 0: Vô hiệu hóa đầu ra Y (đầu ra Y ở mức cao trở kháng).
3) Xây dựng chương trình HDL tương đương để thực thi thiết kế số trên (sử dụng
ngôn ngữ VHDL hoặc Verilog) (1 điểm) ?
library IEEE;
entity mux4bit is
port(
A, B : in std_logic_vector(3 downto 0);
S1, S2 : in std_logic;
EN : in std_logic;
Y : out std_logic_vector(3 downto 0)
);
end entity;
architecture rtl of mux4bit is

begin
process(A, B, S1, S2, EN)
begin
if EN = '1' then
if S1 = '0' and S2 = '0' then
Y <= A;
elsif S1 = '0' and S2 = '1' then
Y <= B;
else
Y <= A; -- Mặc định chọn kênh A
end if;
else
Y <= "ZZZZ"; -- Vô hiệu hóa đầu ra
end if;
end process;
end architecture;
Đây là một chương trình VHDL mô tả một multiplexer 4 bit. Dưới đây là giải thích chi tiết:
 Thư viện và gói: Chương trình sử dụng thư viện IEEE và gói STD_LOGIC_1164. Gói này
cung cấp các kiểu dữ liệu logic chuẩn được sử dụng rộng rãi trong mô phỏng và thiết kế
VHDL.
 Entity mux4bit: Đây là phần khai báo của multiplexer. Nó có hai đầu vào 4 bit A và B,
hai tín hiệu chọn S1 và S2, một tín hiệu kích hoạt EN, và một đầu ra 4 bit Y.
 Architecture rtl: Đây là phần mô tả hành vi của multiplexer. Nó bao gồm một quá
trình phụ thuộc vào các tín hiệu đầu vào A, B, S1, S2, và EN.
o Nếu EN bằng ‘1’, multiplexer sẽ hoạt động. Nếu S1 và S2 cả hai đều bằng ‘0’,
đầu ra Y sẽ bằng A. Nếu S1 bằng ‘0’ và S2 bằng ‘1’, đầu ra Y sẽ bằng B. Trong tất cả các trường
hợp khác, Y sẽ mặc định bằng A.
o Nếu EN không bằng ‘1’ (tức là bằng ‘0’), đầu ra Y sẽ bị vô hiệu hóa và được đặt
thành “ZZZZ”.
library IEEE;
entity mux4bit_tb is
end entity;
architecture tb of mux4bit_tb is
signal A, B : std_logic_vector(3 downto 0);
signal S1, S2 : std_logic;
signal EN : std_logic;
signal Y : std_logic_vector(3 downto 0);
component mux4bit is
port(
A, B : in std_logic_vector(3 downto 0);
S1, S2 : in std_logic;
EN : in std_logic;
Y : out std_logic_vector(3 downto 0)
);
end component;
begin
DUT: mux4bit port map(A => A, B => B, S1 => S1, S2 => S2, EN => EN, Y =>
Y);
stimulus : process
begin
-- Đặt các giá trị đầu vào
A <= "0001"; B <= "0010"; S1 <= '0'; S2 <= '0'; EN <= '1';
wait for 10 ns;
A <= "0011"; B <= "0100"; S1 <= '0'; S2 <= '1'; EN <= '1';
wait for 10 ns;
A <= "0111"; B <= "1000"; S1 <= '1'; S2 <= '0'; EN <= '1';
wait for 10 ns;
A <= "1111"; B <= "0000"; S1 <= '1'; S2 <= '1'; EN <= '1';
wait for 10 ns;
A <= "1010"; B <= "0101"; S1 <= '0'; S2 <= '0'; EN <= '0';
wait for 10 ns;
wait;
end process;
end architecture;
điểm)
Câu 63
điểm)
Câu 64
điểm)
Câu 65
điểm)
Câu 66
điểm)
Câu 67
điểm)
Câu 68
điểm)
Câu 69
điểm)
Câu 70
điểm)
Câu 71
điểm)
Câu 72
Cho một mạch dãy được mô tả bởi sơ đồ logic như hình vẽ:
điểm)
Câu 73
điểm)
Câu 74
điểm)
Câu 75
điểm)
Câu 76
điểm)
Câu 77
điểm)

Fie Bi Cua Van Dap

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Fie Bi Cua Van Dap

Uploaded by

Copyright:

Available Formats

KHOA: ĐIỆN TỬ CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

I. CẤU TRÚC NGÂN HÀNG CÂU HỎI

 Đếm số xung đầu vào (CE)

2. Nguyên lý hoạt động:

architecture rtl of counter is

Giải thích chương trình VHDL:

architecture rtl of testbench is

signal clk, reset : std_logic;

function state_out (state : state_type) return std_logic is

Giải thích chương trình Testbench:

 Entity testbench: Khai báo tên entity testbench.

5) Cách thức xây dựng chương trình Testbench:

Chức năng và nguyên lý hoạt động:

Nguyên lý hoạt động:

 Khi clk = 0, dữ liệu đầu vào J và K của FF được giữ nguyên.

architecture rtl of counter is

architecture testbench of tb_counter is

signal clk : std_logic := '0'; -- Clock signal

end architecture testbench;

4 U4A 10 U4B 4 U5A

3 1CLK ~1Q 6 11 2CLK ~2Q 8 3 1CLK ~1Q 6

Cho một một IC số được mô tả như hình vẽ sau đây:

Cho một một IC số được mô tả như hình vẽ sau đây:

Cho một một IC số được mô tả như hình vẽ sau đây:

Cho một một IC số được mô tả như hình vẽ sau đây:

Cho một một IC số được mô tả như hình vẽ sau đây:

Cho một IC số 74HC51 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC151 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC153 được mô tả như hình vẽ sau đây:

architecture rtl of mux4bit is

Cho một IC số 74HC85 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC283 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC154 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC42 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC147 được mô tả như hình vẽ sau đây:

Cho một IC số 74HC280 được mô tả như hình vẽ sau đây:

You might also like