Professional Documents
Culture Documents
iskaza. 12 1100 14 C
13 1101 15 D
Pored dekadnog i binarnog sistema 14 1110 16 E
često se koriste i oktalni i 15 1111 17 F
heksadecimalni sistem brojeva
9410 10111102 1 2 6 0 25 1 2 4 1 23 1 2 2 1 21 0 2 0
Bulova (Boole) algebra
Engleski matematičar Dţordţ Bul (George Boole) je formalizovao logičke zakone i
formirao takozvanu Bulovu algebru.
Logički iskazi “pogrešno” i “tačno” se u Bulovoj algebri zamenjuju logičkom “nulom” i
logičkom “jedinicom” odnosno ciframa “0” i “1”
Bulova algebra definiše tri logičke operacije:
• “NE” operacija ili komplementiranje (NOT) za koju se koristi simbol “¯” (na primer Ā)
• “ILI” operacija ili logičko sabiranje (OR) za koju se koristi simbol “+” (na primer A+B)
• “I” operacija ili logičko mnoţenje (AND) za koju se koristi simbol “•” (na primer A•B)
х у z=х+у х у z=х•у
х x 0 0 0 0 0 0
0 1 0 1 1 0 1 0
1 0 1 0 1 1 0 0
1 1 1 1 1 1
Funkcija “NE” se za razliku od “I” i “ILI” operacije izvodi nad jednom promenljivom
ili izrazom
Digitalna logika
• Definišu se dva moguća stanja digitalne logike:
– nisko naponsko stanje = logička nula (“0”) = netačno
– visoko naponsko stanje = logička jedinica (“1”) =
tačno
1
1400
1200
Tehnološki proces (nm)
1000
800
Stepen integracije
600
400
200
0
1980 1985 1990 1995 2000 2005 2010 2015 2020
Godina
Primer realizacije NE funkcije
Ulaz Izlaz
0 1
1 0
Ulaz Izlaz
VDD
Funkcija prenosa
Logički invertor
Vu Vi
Vi Vi
VDD
VDD
VOH
NMl NMh
VOL
VDD /2 VDD Vu VOL VIL VIH VOH Vu
Karakteristika prenosa idealnog Karakteristika prenosa realnog
logičkog invertora logičkog invertora
Tabela istinitosti i Karnoova
(Karnaugh) karta
Tabelom istinitosti se moţe prikazati bilo koja logička funkcija nad jednom ili
više ulaznih promenljivih. Broj redova u tabeli istinitosti odgovara stepenu
dvojke, čiji je eksponent jednak broju ulaznih promenljivih
Popunjavanje tabele istinitosti se izvodi na sledeći način. Najpre, ispišu se sve
moguće kombinacije stanja ulaznih promenljivih. Zatim, definiše se (tj. zadaje)
stanje na izlazu (rezultat logičke funkcije) za svaku od kombinacija stanja
ulaznih promenljivih. Tako popunjena tabela istinitosti, u potpunosti opisuje
proizvoljnu logičku funkciju.
x
x y z
y 0 1
0 0 1
0 1 1
0 1 1
1 0 1 1 1 0
1 1 0
x y z x
0 0 1 y 0 1 z = “1”
0 1 1 0 1 1
“1” z
1 0 1
1 1 1
1 1 1
Direktan prenos
x y z x z=x
y 0 1
0 0 0
0 1 0 0 0 1 x z
1 0 1
1 0 1
1 1 1
x y z x
0 0 0 y 0 1 z=y
0 1 1 0 0 0
y z
1 0 0
1 1 1
1 1 1
Negacija
x y z x z = NOT x
y 0 1
0 0 1
0 1 1 0 1 0 x z
1 0 0
1 1 0
1 1 0
x y z x
0 0 1 y 0 1 z = NOT y
0 1 0 0 1 1
y z
1 0 1
1 0 0
1 1 0
Logička kola – I i ILI
x y z x z = x AND y
y 0 1
0 0 0
x z
0 1 0 0 0 0
1 0 0 y
1 0 1
1 1 1
x y z x
0 0 0 y 0 1 z = x OR y
0 1 1 0 0 1 x
z
1 0 1
1 1 1 y
1 1 1
Logička kola – NI i NILI
x y z x z = x NAND y
y 0 1
0 0 1 x z
0 1 1 0 1 1
1 0 1 y
1 1 0 x
1 1 0 z
y
x y z x
0 0 1 y 0 1 z = x NOR y
0 1 0 0 1 0 x
z
1 0 0
1 0 0 y
1 1 0 x
z
y
Logička kola – EXILI i EXNILI
x y z x z = x XOR y
y 0 1
0 0 0
x z
0 1 1 0 0 1
1 0 1 y
1 1 0
1 1 0
x y z x
0 0 1 y 0 1 z = x XNOR y
0 1 0 0 1 0 x
z
1 0 0
1 0 1 y
1 1 1
Preostali slučajevi (1)
x y z x z = x AND (NOT y)
y 0 1 x
0 0 0 z
0 1 0 0 0 1
y
1 0 1
1 0 0
1 1 0
x y z x
0 0 0 y 0 1 z = (NOT x) AND y
0 1 1 0 0 0 x
1 0 0 z
1 1 0
1 1 0 y
Preostali slučajevi (2)
x y z x z = x OR (NOT y)
y 0 1
0 0 0 x
z
0 1 1 0 1 1
1 0 1 y
1 0 1
1 1 0
x y z x
0 0 1 y 0 1 z = (NOT x) OR y
0 1 0 0 1 0 x
1 0 0 z
1 1 1
1 1 1
y
Projektovanje logičke funkcije na
osnovu tabela istinitosti
• U slučaju da postoji više ulaznih promenljivih, za jednu
ili više izlaznih promenljivih, tada je odreĎivanje
nepoznate logičke funkcije koja definiše izlaz na
osnovu ulaza moguće odrediti korišćenjem Karnoovih
karti, kada je poznata tabela istinitosti.
• Postoji više mogućih funkcija nad ulaznim
promenljivama koje će dati isti izlaz. Potrebno je naći
minimalnu funkciju odnosno realizovati funkciju preko
minimalnog broja logičkih kola.
• Sve funkcije je moguće realizovati korišćenjem samo
“NI” ili “NILI” kola
Primer
Nepoznata minimalna funkcija se nalazi na osnovu sledećeg:
• grupišu se sve “1” u karti u najveće moguće pravougaonike tako
da njihov broj u grupi bude jednak stepenu dvojke
• za svaku grupu se odreĎuje logička funkcija koja je opisuje
• minimalna funkcija jednaka je “zbiru” logičkih funkcija grupa
x y z w xy
z 00 01 11 10
0 0 0 1
0 0 1 1 0 1 1 0 1
0 1 0 1 1 1 1 1 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0 NOT (x) x AND (NOT y) z
1 1 1 1
w = NOT (x) OR (x AND (NOT y)) OR z
Memorijski elementi
• Prethodno prikazana logička kola su digitalna kola
koja reaguju “trenutno”, tj. za zadati ulaz saglasno
ţeljenoj funkciji proizvode očekivani izlaz, bez
mogućnosti pamćenja prethodnih stanja izlaza kola.
• Navedena digitalna kola nazivaju se i tzv.
kombinatornom logikom.
• Memorijski elementi, tj. sekvencijalna logika, se uvode
kada je potrebno da izlaz digitalnih kola zavisi i od
prethodnog stanja izlaza, a ne samo od trenutne
vrednosti ulaznog signala.
• Digitalna kola koja spadaju u kategoriju memorijskih
elemenata, poput RS (reset-set) FF (flip-flop), D (delay
ili data) FF i drugih, predstavljaju osnovu za izgradnju
savremenih memorijskih čipova poput DDR memorije i
sl.
RS - FF
S
Q
S Q
FF
R Q Q
R
oznaka
realizacija
S R Q Q promena S
prethodno R
0 0 * *
stanje
1 0 1 0 set (Q=“1”) Q
0 1 0 1 reset (Q=“0”)
nedozvoljen Q
1 1 1 1
o
Asinhrona logika
• Asinhronu logiku čine kola koja menjaju izlaz u
zavisnosti od ulaza i/ili prethodnog stanja izlaza kola,
brzinom koja zavisi od brzine propagacije kroz
elementarna logička kola koja ga sačinjavaju.
• Imajući u vidu da pojedinačna elementarna logička
kola mogu imati različita kašnjenja1, ako postoje
povratne sprege (veze izmeĎu izlaza i pojedinih
delova kola), tada u nekim trenucima kolo moţe imati
nedefinisano stanje, što se moţe loše odraziti po
karakteristike kola.
• Zbog toga, iako asinhrona logika radi prilično brzo,
zbog potrebe da u svakom trenutku imamo definisano
i poznato stanje kola uvodi se signal takta (povorka
pravougaonih impulsa) koji dozvoljava uslovnu
promenu izlaza kola.
1 Svako logičko kolo ima svoje kašnjenje, koje je specifično za to kolo i zavisi od karakterisitka upotrebljenih elemenata,
iako se nalazi u odreĎenim predvidljvim granicama definisanim za familiju i tehnologiju logičkih kola kojem on pripada.
Sinhrona logika
• UvoĎenjem signala takta omogućava se da se promena u
stanju izlaza kola dešava:
– u zavisnosti od nivoa signala takta (kada je on visokog nivoa ili
kada je on niskog nivoa), ili
– u zavisnosti od promene nivoa signala takta (na rastuću ili
opadajuću ivicu signala takta).
• U realnim sistemima, brzina takta zavisi od brzine propagacije
kroz elementarna logička kola, jer se ne sme dozvoliti
promena izlaza kada su neka od elementarnih logičkih kola u
nedefinisanom stanju.
• Zbog toga, uvode se pored maksimalne brzine takta i pojmovi:
– vreme uspostave signala na ulazu logike, tzv. setup vreme (tSU),
– vreme zadrţavanja signala na ulazu logike od promene takta
kako bi se dobio ţeljeni izlaz, tzv. hold vreme (tH),
– vreme nakon koga se na izlazu od promene takta pojavljuje
ţeljeni izlaz, tzv. clock-to-output vreme (tCO).
Sinhrona logika (2)
tSU tH
• Minimalni period takta
(koji odgovara
D
maksimalnoj učestanosti),
ako ţelimo ispravno CLK
funkcionisanje logike, ne
sme biti manji od zbira Q
vremena uspostave i
vremena zadrţavanja Q
oznaka
realizacija
D CLK Q Q promena
CLK
prethodno
x 0 * *
stanje Q
x 1 x x Q=D
Q
Konverzija izmeĎu analognih i
digitalnih signala
“stepeničasta”
aproksimacija
uzorak originalnog signala
nivo
vreme
vreme pamćenja signala
Vu
Prati-pamti kolo
P t
RS
Vi
Vu C
Vp
P
RS Vi
V i
Vu C
t
Teorema o odabiranju
Kontinualni signal ograničenog frekventnog opsega (f<fG) moţe
da se verno (potpuno) predstavi i rekonstruiše serijom tačaka
koje su merene u regularnim intervalima.
Vi
D1
P1
R / 21 Struja u grani u kojoj je uključen prekidač
Vref
D0 LSB
P0
Ii 2i
R / 20 R
Ukupna struja koju generišu sve grane
Upis n 1 Vref
-Vref I 2i D i
i 0 R
Napon na izlazu D/A konvertora
Kada je Di=0 prekidač je otvoren,
a kada je Di=1 prekidač je zatvoren R f Vref n 1
Vi R f I
R
2 D
i 0
i
i
Podela A/D konvertora
Generalno diskretizacija signala po amplitudi moţe da se
obavi uporeĎivanjem odmerka sa poznatim naponom, koji
se zove referenca, na tri nacina:
– KVANT PO KVANT - Broji se koliko se puta kvant ΔV sadrţi u
odmerku s(tn) - brojačka konverzija. Analogno je premeravanju
nepoznate duţine sa pantljikom od 1m bez sitnijih podeoka.
Osobine: spor, jednostavan hardver.
– BIT PO BIT - U n uzastopnih trenutaka vremena odreĎuje se
svaka od n binarnih cifara (bita) u digitalnoj reči Dn. Analogija sa
premeravanje nepoznate duţine sa n pantljiki čije su duţine 1m,
2m, 4m, 8m,..., (2n-1)m i koje se porede jedna po jedna sa s(tn).
Osobine: po brzini i sloţenosti hardvera kompromis izmeĎu 1. i
3. tipa.
– ODMERAK PO ODMERAK - U jednom trenutku tn, odreĎuje se
digitalna reč Dn. Analogija sa premeravanjem nepoznate duţine
tako što se raspolaţe sa sa 2n-1 pantljika duţina 1m, 2m, 3m,
4m, 5m, 6m,..., (2n-1)i koje se istovremeno prislone i uporede
sa s(tn). Osobine: brz (trenutan), sloţen hardver
Brojački A/D konvertor - kvant po kvant
tip A/D konvertora
– Sastoji se od D/A konvertora, jednog komparatora,
brojača, generatora takta i kontrolne logike
– Kada je neophodno izvršiti konverziju
• Signal (zahtev za konverzijom) se šalje konvertoru i brojač
se resetuje na nulu
• Signal takta uvećava brojač dok referentni napon koji
generiše D/A konvertor ne postane veći od
analognog ulaza
analogni ulaz
• U tom trenutku izlaz +
komparatora ide na
logičku “1”, čime se
-