Đại Học Bách Khoa TP.

HCM – Khoa Điện-Điện Tử - Bộ Môn Điện Tử

ĐỀ THI CUỐI KỲ - Ngày thi: 20/06/2018
Môn: Thiết kế Vi mạch số
Thời gian làm bài: 90 phút – Không được sử dụng tài liệu
Đề thi bao gồm 4 câu
Sinh viên trình bày cách làm đầy đủ

Câu 1 (3.0đ):
a. Tìm size các pMOS và nMOS trong Hình 1 sao cho nó có drive strength (cường độ dòng lái, điện
trở ra) giống như cổng Inverter có bề rộng của pMOS transistor = 8 và của nMOS transistor = 4.
b. Hãy tìm chuỗi ngõ vào cho thời gian trễ xấu nhất (worst-case delay) của mạch kéo lên và mạch kéo
xuống tpHL và tpLH (Pull-up and Pull-down Network). Tìm tpHL và tpLH sử dụng Elmore Delay.
c. Nếu 𝑃𝑃(𝐴𝐴 = 1) = 0.5, 𝑃𝑃(𝐵𝐵 = 1) = 0.2, 𝑃𝑃(𝐶𝐶 = 1) = 0.3 𝑣𝑣à 𝑃𝑃(𝐷𝐷 = 1) = 1, tìm công suất tiêu hao
trên mạch. Cho biết 𝑉𝑉𝐷𝐷𝐷𝐷 = 2.5𝑉𝑉, 𝐶𝐶𝑂𝑂𝑂𝑂𝑂𝑂 = 30𝑓𝑓𝑓𝑓 𝑣𝑣à 𝑓𝑓𝑐𝑐𝑐𝑐𝑐𝑐 = 250𝑀𝑀𝑀𝑀𝑀𝑀.

Hình 1. Size transistor Hình 2.

Câu 2 (2.0đ):
Xét mạch ở Hình 2.
a) Hai mạch biểu diễn hàm logic giống hay khác nhau? Hãy viết biểu thức Boolean cho các mạch
b) Hai mạch có điện trở ra giống hay khác nhau khi có cùng ngõ vào? Tại sao.
c) Hai mạch có thời gian kéo lên và kéo xuống (rise time, fall time) giống hay khác nhau? Tại sao.

Trang 1 / 2
 Đại Học Bách Khoa TP.HCM – Khoa Điện-Điện Tử - Bộ Môn Điện Tử

Câu 3 (3.0đ):
Cho biết CG = 2fF/μm

a) Tính path effort từ IN tới OUT?

b) Để đạt tổng delay thấp nhất thì delay mỗi stage phải có giá trị bao nhiêu?

c) Tìm size các cổng để đạt delay thấp nhất từ In tới Out. Chỉ tính điên dung ngõ vào của các cổng không
cần tính giá trị thực của size transistor.

Câu 4 (2.0đ):
a) Xác định hệ số hoạt động (activity factor) tại mỗi nút mạch giả sử xác suất ngõ vào (input
probabilities) PA = PB = PC = 0.5.

b) Xác định hệ số hoạt động (activity factor) của Cout và SUM, giả sử xác suất ngõ vào (input
probabilities) PA = PB = PCin = 0.5.

Trang 2 / 2