‫‪Digital Electronics – CH 4‬‬

‫البوابات والتوابع المنطقية‬

‫‪-0-‬‬
Digital Electronics – CH 4

‫رقم الصفحة‬ ‫العنوان‬

3 Logic gates ‫ البوابات المنطقية الرئيسة‬.1
14 Adder circuit ‫ دارة الجامع‬.2
17 Comparator Circuit ‫ دارة المقارن‬.3
Encoder and Decoder ‫ دارة المرمز ودارة كشف الترميز‬.4
19
Circuits
Multiplexer and ‫العكسي‬ ‫الناخب‬ ‫ودارة‬ ،‫الناخب‬ ‫ دارة‬.5
25
Demultiplexer Circuits
28 Summary ‫ خالصة‬.6

-1-
‫‪Digital Electronics – CH 4‬‬

‫كلمات مفتاحية ‪KEYWORDS‬‬

‫دارة الجامع ‪ ،Adder‬السلسلة ‪ ،Cascading‬انتشار المنقول ‪ ،Ripple Carry‬دارة الترميز ‪ ،Encoder‬دارة فك‬
‫الترميز ‪ ،Decoder‬دارة الناخب )‪ ،Multiplexer (MUX‬دارة الناخب العكسي )‪.Demultiplexer (DEMUX‬‬

‫الملخص ‪Abstract‬‬
‫سندرس في هذا الفصل بإيجاز عمل وتطبيقات البوابات المنطقية‪ ،‬والتوابع المنطقية الرئيسة المكاملة على دارات متكاملة‬
‫من العائلة المنطقية المعروفة بعائلة (‪ .)TTL‬تستعمل رموز البوابات المعتمدة في التوثيق الداخلي للتطبيقات الصناعية‬
‫والعسكرية‪ ،‬وفي األدبيات المنشورة عنها‪ ،‬وذلك وفقاً للمعيار (‪ .)AN5I/IEEE Standard 91-1984‬كما سندرس‬
‫عدة أنواع من الدارات المنطقية التراكبية مثل دارات الجوامع (‪ ،)Adders‬ودارات المقارنة (‪ ،)Comparators‬ودارات‬
‫الترميز (‪ )Encoders‬ودارات فك الترميز (‪ ،)Decoders‬ودارات النواخب (‪ )Multiplexers‬والنواخب العكسية‬
‫(‪.)Demultiplexers‬‬

‫األهداف التعليمية للفصل الرابع ‪ILO4‬‬

‫يهدف هذا الفصل إلى فهم عمل البوابات المنطقية الرئيسة كالعاكس المنطقي وبوابة الجداء المنطقي‪ ،‬وبوابة الجمع‬
‫المنطقي والتي تدخل في بناء أي تابع منطقي‪ ،‬والتوابع المنطقية الرئيسة كالجوامع‪ ،‬والمقارنات‪ ،‬ودارات الترميز وكواشف‬
‫الترميز‪ ،‬والنواخب‪ ،‬والنواخب العكسية‪ ،‬والتي تدخل في بنيان النظم المنطقية‪.‬‬

‫مخرجات الفصل الرابع ‪ILO4‬‬

‫فهم عمل البوابات والتوابع المنطقية الرئيسة كدارات الجوامع‪ ،‬والمقارنات‪ ،‬ودارات الترميز وكشفه‪ ،‬والنواخب‪ ،‬والنواخب‬
‫العكسية‪.‬‬

‫الفهرس ‪Contents‬‬
‫‪ .1‬البوابات المنطقية الرئيسة ‪Logic gates‬‬
‫‪ .2‬دارة الجامع ‪Adder circuit‬‬
‫‪ .3‬دارة المقارن ‪Comparator Circuit‬‬
‫‪ .4‬دارة المرمز ودارة كشف الترميز ‪Encoder and Decoder Circuits‬‬
‫‪ .5‬دارة الناخب‪ ،‬ودارة الناخب العكسي ‪Multiplexer and Demultiplexer Circuits‬‬

‫‪-2-‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .1‬البوابات المنطقية الرئيسة ‪Logic gates‬‬

‫البوابات المنطقية الثالث الرئيسة هي بوابة العاكس المنطقي ( ‪ ،) Inverter or NOT‬وبوابة الجداء المنطقي ( ‪AND‬‬

‫)‪ ،‬وبوابة الجمع المنطقي ( ‪ .)OR‬يمكن بناء أي نظام منطقي باستعمال البوابات المنطقية الرئيسة هذه‪.‬‬
‫العاكس المنطقي (‪)Inverter or Not‬‬
‫ينفذ العاكس المنطقي عملية العكس المنطقي أو النفي ( ‪ ،) NOT‬أي إذا كان دخله ( ‪ ) 1‬يكون خرجه ( ‪ ) 0‬والعكس‬
‫بالعكس‪.‬‬
‫رمز بوابة العاكس المنطقي (‪)Inverter Gate Symbol‬‬
‫يبين الشكل (‪ )1.4‬رم از بوابة العاكس المنطقي‪.‬‬

‫الشكل ‪ :1.4‬رم از بوابة العاكس المنطقي‪ )a( :‬الرمز التقليدي مع إشارة النفي‪ )b( ،‬الرمز المستطيل مع محدد القطبية‪.‬‬

‫جدول الحقيقة للعاكس المنطقي (‪)Inverter truth table‬‬

‫يبين الشكل (‪ )2.4‬جدول الحقيقة للعاكس المنطقي‪.‬‬

‫)مخرج( ‪) Output‬مدخل( ‪Input‬‬

‫‪A‬‬ ‫‪X‬‬
‫)‪LOW (0‬‬ ‫)‪HIGH (1‬‬
‫)‪HIGH (1‬‬ ‫)‪LOW (0‬‬

‫الشكل ‪ :2.4‬جدول الحقيقة للعاكس المنطقي‪.‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي للعاكس بالعالقة المنطقية التالية‪:‬‬
‫‪X A‬‬
‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬
‫يبين الشكل (‪ )3.4‬مخططاً زمنياً إلشارتي دخل وخرج العاكس المنطقي‪.‬‬
‫‪-3-‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :3.4‬المخطط الزمني إلشارتي الدخل والخرج للعاكس المنطقي‪.‬‬

‫مثال على تطبيقات العاكس المنطقي (‪)Application Example‬‬

‫يبين الشكل (‪ )4.4‬دارة الحصول على المتمم األحادي (‪ )1̓ s complement‬لعدد إثناني (‪ )Binary number‬بثمانية‬
‫بتات‪.‬‬

‫الشكل ‪ :4.4‬دارة الحصول على المتمم األحادي لعدد إثناني بثمانية بتات‪.‬‬

‫الجداء المنطقي (‪)AND Gate‬‬

‫تعطي بوابة الجداء المنطقي على خرجها القيمة المنطقية ( ‪ ،) 1‬عندما تأخذ كل مداخلها القيم المنطقية ( ‪ ) 1‬ويأخذ‬
‫الخرج القيمة المنطقية ( ‪ ) 0‬عندما يأخذ على األقل أحد مداخلها القيمة المنطقية ( ‪.) 0‬‬
‫رمز بوابة الجداء المنطقي (‪)AND Gate Symbol‬‬
‫يبين الشكل (‪ )5.4‬رمزي بوابة الجداء المنطقي‪.‬‬

‫الشكل ‪ :5.4‬رم از بوابة الجداء المنطقي‪ )a( :‬رمز البوابة التقليدي‪ )b( ،‬رمز البوابة المستطيل مع إشارة الجداء المنطقي‬
‫(&)‪.‬‬
‫‪-4-‬‬
‫‪Digital Electronics – CH 4‬‬

‫جدول الحقيقة للجداء المنطقي (‪)AND truth table‬‬

‫يبين الشكل (‪ )6.4‬جدول الحقيقة لبوابة الجداء المنطقي بمدخلين‪.‬‬

‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬

‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪0‬‬
‫‪0 1‬‬ ‫‪0‬‬
‫‪1 0‬‬ ‫‪0‬‬
‫‪1 1‬‬ ‫‪1‬‬

‫الشكل ‪ :6.4‬جدول الحقيقة لبوابة الجداء المنطقي بمدخلين‪.‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي لبوابة الجداء المنطقي بمدخلين بالعالقة المنطقية التالية‪:‬‬
‫‪X  AB‬‬
‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬
‫يبين الشكل (‪ )7.4‬مخططاً زمنياً إلشارات الدخل والخرج لبوابة الجداء المنطقي بمدخلين‪.‬‬

‫الشكل ‪ :7.4‬المخطط الزمني إلشارات الدخل والخرج لبوابة الجداء المنطقي بمدخلين‪.‬‬

‫مثال على تطبيقات بوابة الجداء المنطقي (‪)Application Example‬‬

‫يمكن استعمال عملية الجداء المنطقي في برامج الكمبيوتر لتحقيق القناع االنتقائي‪ .‬إذا أردنا الحفاظ على قيم بعض‬
‫البتات ووضع البعض اآلخر على القيمة المنطقية ( ‪ .) 0‬نستعمل قناعاً بوضع القيم المنطقية ( ‪ ) 1‬في األماكن الم ارد‬
‫الحفاظ على قيم بتاتها‪ ،‬ونضع القيم المنطقية ( ‪ ) 0‬في األماكن التي ال نهتم في الحفاظ على قيم بتاتها‪ .‬إذا أجرينا جداء‬

‫‪-5-‬‬
‫‪Digital Electronics – CH 4‬‬

‫منطقياً بين العدد اإلثناني ( ‪ ) 1 0 1 0 0 0 1 1‬والقناع ( ‪ ،) 0 0 0 0 1 1 1 1‬ستكون نتيجة الجداء المنطقي بينهما هي (‬
‫‪ .) 0 0 0 0 0 0 1 1‬نكون قد حافظنا على البتات األربعة الدنيا‪ ،‬وأهملنا البتات األربعة العليا‪.‬‬
‫الجمع المنطقي (‪)OR Gate‬‬
‫تعطي بوابة الجمع المنطقي على خرجها القيمة المنطقية ( ‪ ،) 0‬عندما تأخذ كل مداخلها القيمة المنطقية ( ‪ .) 0‬ويأخذ‬
‫الخرج القيمة المنطقية ( ‪ ) 1‬عندما يأخذ على األقل أحد مداخلها القيمة المنطقية ( ‪.) 1‬‬
‫رمز بوابة الجمع المنطقي (‪)OR Gate Symbol‬‬
‫يبين الشكل (‪ )8.4‬رمزي بوابة الجمع المنطقي‪.‬‬

‫الشكل ‪ :8.4‬رم از بوابة الجمع المنطقي‪ )a( :‬رمز البوابة التقليدي‪ )b( ،‬رمز البوابة المستطيل مع إشارة الجمع المنطقي‪.‬‬

‫جدول الحقيقة للجمع المنطقي (‪)OR truth table‬‬

‫يبين الشكل (‪ )9.4‬جدول الحقيقة لبوابة الجمع المنطقي بمدخلين‪.‬‬

‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬

‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪0‬‬
‫‪0 1‬‬ ‫‪1‬‬
‫‪1 0‬‬ ‫‪1‬‬
‫‪1 1‬‬ ‫‪1‬‬

‫الشكل ‪ :9.4‬جدول الحقيقة لبوابة الجمع المنطقي بمدخلين‪.‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي لبوابة الجمع المنطقي بمدخلين بالعالقة المنطقية التالية‪:‬‬
‫‪X AB‬‬
‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬
‫يبين الشكل (‪ )10.4‬مخططاً زمنياً إلشارات الدخل والخرج لبوابة الجمع المنطقي بمدخلين‪.‬‬

‫‪-6-‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :10.4‬المخطط الزمني إلشارات الدخل والخرج لبوابة الجمع المنطقي بمدخلين‪.‬‬

‫مثال على تطبيقات بوابة الجمع المنطقي (‪)Application Example‬‬

‫يمكن استعمال عملية الجمع المنطقي في برامج الكمبيوتر لوضع بعض البتات على القيمة المنطقية ( ‪ .) 1‬يحتوي الكود‬
‫أسكي لألحرف الصغيرة في بته الخامس على القيمة المنطقية ( ‪ ،) 1‬و( ‪ ) 0‬في حالة األحرف الكبيرة (يبدأ ترقيم بتات‬
‫الكود من اليمين إلى اليسار ويعطى للبت على أقصى اليمين الرقم ‪ .)0‬يمكن استعمال قناع بوضع القيم المنطقية ( ‪) 1‬‬
‫في األماكن المراد تغيير قيمها إلى القيمة المنطقية ( ‪ ،) 1‬ووضع القيم المنطقية ( ‪ ) 0‬في األماكن المراد المحافظة على‬
‫قيمها األصلية‪ .‬إذا أجرينا جمعاً منطقياً بين كود الحرف الكبير والقناع ( ‪ ،) 0 0 1 0 0 0 0 0‬نحصل على كود أسكي‬
‫للحرف الصغير المقابل‪.‬‬
‫نفي الجداء المنطقي (‪)NAND Gate‬‬
‫تعطي بوابة نفي الجداء المنطقي على خرجها القيمة المنطقية ( ‪ ) 0‬عندما تأخذ كل مداخلها القيمة المنطقية ( ‪ ،) 1‬ويأخذ‬
‫الخرج القيمة المنطقية ( ‪ ) 1‬عندما يأخذ على األقل أحد مداخلها القيمة المنطقية ( ‪.) 0‬‬
‫رمز بوابة نفي الجداء المنطقي (‪)AND Gate Symbol‬‬
‫يبين الشكل (‪ )11.4‬رمزي بوابة نفي الجداء المنطقي‪.‬‬

‫الشكل ‪ :11.4‬رم از بوابة نفي الجداء المنطقي‪ )a( :‬رمز البوابة التقليدي لنفي الجداء المنطقي ومكافؤها بوابة الجداء‬
‫المنطقي والعاكس‪ )b( ،‬رمز البوابة المستطيل مع إشارة النفي‪.‬‬

‫‪-7-‬‬
‫‪Digital Electronics – CH 4‬‬

‫جدول الحقيقة لنفي الجداء المنطقي (‪)NAND truth table‬‬

‫يبين الشكل (‪ )12.4‬جدول الحقيقة لبوابة نفي الجداء المنطقي بمدخلين‪.‬‬

‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬

‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪1‬‬
‫‪0 1‬‬ ‫‪1‬‬
‫‪1 0‬‬ ‫‪1‬‬
‫‪1 1‬‬ ‫‪0‬‬

‫الشكل ‪ :12.4‬جدول الحقيقة لبوابة نفي الجداء المنطقي بمدخلين‪.‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي لبوابة نفي الجداء المنطقي بمدخلين بالعالقة المنطقية التالية‪:‬‬
‫‪X  AB‬‬
‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬
‫يبين الشكل (‪ )13.4‬مخططاً زمنياً إلشارات الدخل والخرج لبوابة نفي الجداء المنطقي بمدخلين‪.‬‬

‫الشكل ‪ :13.4‬المخطط الزمني إلشارات الدخل والخرج لبوابة نفي الجداء المنطقي بمدخلين‪.‬‬

‫مثال على تطبيقات بوابة الجداء المنطقي (‪)Application Example‬‬

‫بوابة نفي الجداء المنطقي بوابة مفيدة‪ ،‬خصوصاً ألنها بوابة عامة يمكن بناء البوابات المنطقية الرئيسة الثالث منها‪،‬‬
‫بالتالي يمكن بناء أي نظام منطقي من بوابات نفي الجداء المنطقي فقط‪ .‬عندما نقصر مدخلي بوابة نفي الجداء المنطقي‬
‫نحصل على بوابة العاكس (الشكل ‪.)14.4‬‬

‫‪-8-‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :14.4‬بوابة نفي الجداء المنطقي بمدخلين المكافئة لبوابة العاكس‪.‬‬

‫نفي الجمع المنطقي (‪)NOR Gate‬‬

‫تعطي بوابة نفي الجمع المنطقي على خرجها القيمة المنطقية ( ‪ ،) 1‬عندما تأخذ كل مداخلها القيمة المنطقية ( ‪.) 0‬‬
‫ويأخذ الخرج القيمة المنطقية ( ‪ ) 1‬عندما يأخذ على األقل أحد مداخلها القيمة المنطقية ( ‪.) 1‬‬
‫رمز بوابة نفي الجمع المنطقي (‪)NOR Gate Symbol‬‬
‫يبين الشكل (‪ )15.4‬رمزي بوابة نفي الجمع المنطقي‪.‬‬

‫الشكل ‪ :15.4‬رم از بوابة نفي الجمع المنطقي‪ )a( :‬رمز البوابة التقليدي‪ ،‬ومكافؤه المكون من بوابة الجمع والعاكس (‪)b‬‬
‫رمز البوابة المستطيل مع إشارة النفي‪.‬‬

‫جدول الحقيقة لنفي الجمع المنطقي (‪)NOR truth table‬‬

‫يبين الشكل (‪ )16.4‬جدول الحقيقة لبوابة نفي الجمع المنطقي بمدخلين‪.‬‬

‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬

‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪1‬‬
‫‪0 1‬‬ ‫‪0‬‬
‫‪1 0‬‬ ‫‪0‬‬
‫‪1 1‬‬ ‫‪0‬‬

‫الشكل ‪ :16.4‬جدول الحقيقة لبوابة نفي الجمع المنطقي بمدخلين‪.‬‬

‫‪-9-‬‬
‫‪Digital Electronics – CH 4‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي لبوابة نفي الجمع المنطقي بمدخلين بالعالقة المنطقية التالية‪:‬‬
‫‪X AB‬‬
‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬
‫يبين الشكل (‪ )17.4‬مخططاً زمنياً إلشارات الدخل والخرج لبوابة نفي الجمع المنطقي بمدخلين‪.‬‬

‫الشكل ‪ :17.4‬المخطط الزمني إلشارات الدخل والخرج لبوابة نفي الجمع المنطقي بمدخلين‪.‬‬

‫مثال على تطبيقات بوابة الجمع المنطقي (‪)Application Example‬‬

‫يمكن استعمال عملية الجمع المنطقي وغيرها من البوابات المنطفية للتحكم في إضاءة واطفاء الديودات الضوئية‪ .‬يبين‬
‫الشكل (‪ ) 18.4‬دارة التحكم هذه باستعمال بوابة نفي الجمع بأربعة مداخل‪ .‬يضاء الديود الضوئي عندما يأخذ أحد مداخل‬
‫بوابة نفي الجمع المنطقي القيمة المنطقية (‪.)1‬‬

‫‪+5.0 V‬‬

‫‪330 W‬‬

‫‪A‬‬
‫‪B‬‬ ‫‪X‬‬
‫‪C‬‬
‫‪D‬‬

‫الشكل ‪ :18.4‬بوابة نفي الجمع المنطقي بأربعة مداخل للتحكم بديود ضوئي‪.‬‬

‫التكافؤ المنطقي (‪)XOR Gate‬‬

‫تعطي بوابة التكافؤ المنطقي على خرجها القيمة المنطقية ( ‪ ) 0‬عندما يتطابق مدخالها‪ ،‬ويأخذ الخرج القيمة المنطقية ( ‪1‬‬
‫) عندما يتعاكسان‪.‬‬

‫‪- 10 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫رمز بوابة التكافؤ المنطقي (‪)XOR Gate Symbol‬‬

‫يبين الشكل (‪ )19.4‬رمزي بوابة التكافؤ المنطقي‪.‬‬

‫الشكل ‪ :19.4‬رم از بوابة التكافؤ المنطقي‪ )a( :‬رمز البوابة التقليدي‪ )b( ،‬رمز البوابة المستطيل‪.‬‬

‫جدول الحقيقة للتكافؤ المنطقي (‪)XOR truth table‬‬

‫يبين الشكل (‪ )20.4‬جدول الحقيقة لبوابة التكافؤ المنطقي بمدخلين‪.‬‬

‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬

‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪0‬‬
‫‪0 1‬‬ ‫‪1‬‬
‫‪1 0‬‬ ‫‪1‬‬
‫‪1 1‬‬ ‫‪0‬‬

‫الشكل ‪ :20.4‬جدول الحقيقة لبوابة التكافؤ المنطقي بمدخلين‪.‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي لبوابة التكافؤ المنطقي بمدخلين بالعالقة المنطقية التالية‪:‬‬
‫‪X  A  B  AB  AB‬‬

‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬

‫يبين الشكل (‪ )21.4‬مخططاً زمنياً إلشارات الدخل والخرج لبوابة التكافؤ المنطقي بمدخلين‪.‬‬

‫‪- 11 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :21.4‬المخطط الزمني إلشارات الدخل والخرج لبوابة التكافؤ المنطقي بمدخلين‪.‬‬

‫مثال على تطبيقات بوابة التكافؤ المنطقي (‪)Application Example‬‬

‫يمكن استعمال بوابة التكافؤ المنطقي بمدخلين كعاكس منطقي‪ ،‬عند إعطاء أحد المدخلين القيمة المنطقية ( ‪ ،) 1‬يكون‬
‫الخرج هو نفي المدخل الثاني‪.‬‬
‫نفي التكافؤ المنطقي (‪)XNOR Gate‬‬
‫تعطي بوابة نفي التكافؤ المنطقي على خرجها القيمة المنطقية ( ‪) 0‬عندما يتعاكس مدخالها‪ ،‬ويأخذ الخرج القيمة المنطقية‬
‫( ‪ ) 1‬عندما يتطابقان‪.‬‬
‫رمز بوابة التكافؤ المنطقي (‪)XOR Gate Symbol‬‬
‫يبين الشكل (‪ )22.4‬رمزي نفي بوابة التكافؤ المنطقي‪.‬‬

‫الشكل ‪ :22.4‬رم از نفي بوابة التكافؤ المنطقي‪ )a( :‬رمز البوابة التقليدي (‪ )b‬رمز البوابة المستطيل‪.‬‬

‫جدول الحقيقة لنفي التكافؤ المنطقي (‪)XNOR truth table‬‬

‫يبين الشكل (‪ )23.4‬جدول الحقيقة لبوابة نفي التكافؤ المنطقي بمدخلين‪.‬‬

‫‪- 12 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬

‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪1‬‬
‫‪0 1‬‬ ‫‪0‬‬
‫‪1 0‬‬ ‫‪0‬‬
‫‪1 1‬‬ ‫‪1‬‬

‫الشكل ‪ :23.4‬جدول الحقيقة لبوابة نفي التكافؤ المنطقي بمدخلين‪.‬‬

‫التابع المنطقي (‪)Boolean expression‬‬

‫يعطى التابع المنطقي لبوابة نفي التكافؤ المنطقي بمدخلين بالعالقة المنطقية التالية‪:‬‬
‫‪X A‬‬ ‫‪B  A  B  AB  AB  AB  AB‬‬
‫مثال عن اإلشارات الرقمية (‪)Example waveforms‬‬
‫يبين الشكل (‪ )24.4‬مخططاً زمنياً إلشارات الدخل والخرج لبوابة نفي التكافؤ المنطقي بمدخلين‪.‬‬

‫الشكل ‪ :24.4‬المخطط الزمني إلشارات الدخل والخرج لبوابة نفي التكافؤ المنطقي بمدخلين‪.‬‬

‫مثال على تطبيقات بوابة نفي التكافؤ المنطقي (‪)Application Example‬‬

‫يمكن استعمال بوابة نفي التكافؤ المنطقي بمدخلين كعاكس منطقي‪ ،‬عند إعطاء أحد المدخلين القيمة المنطقية ( ‪،) 0‬‬
‫يكون الخرج هو نفي المدخل الثاني‪.‬‬

‫‪- 13 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .2‬دارة الجامع ‪Adder circuit‬‬

‫دارة الجامع النصفي ‪Half Adder‬‬
‫يمكن تنفيذ قواعد الجمع الرئيسة في النظام اإلثناني باستعمال دارة الجامع النصفي‪ .‬لهذا الجامع مدخالن ( ‪ ) A‬و( ‪) B‬‬
‫ومخرجان ( ‪ )C out‬و( ‪ .) ‬يبين الشكل (‪ )25.4‬المخطط الصندوقي لدارة الجامع النصفي‪ ،‬كما يبين الشكل (‪)26.4‬‬
‫جدول الحقيقة لعمله‪.‬‬

‫الشكل‪25.4 :‬المخطط الصندوقي لدارة الجامع النصفي‪.‬‬

‫(مخارج) ‪( Outputs‬مداخل) ‪Inputs‬‬

‫‪A B‬‬ ‫‪Cout‬‬ ‫∑‬
‫‪0 0‬‬ ‫‪0‬‬ ‫‪0‬‬
‫‪0 1‬‬ ‫‪0‬‬ ‫‪1‬‬
‫‪1 0‬‬ ‫‪0‬‬ ‫‪1‬‬
‫‪1 1‬‬ ‫‪1‬‬ ‫‪0‬‬

‫الشكل ‪ : 26.4‬جدول الحقيقة لدارة الجامع النصفي‪.‬‬

‫دارة الجامع الكلي ‪Full Adder‬‬

‫لدارة الجامع الكامل ثالثة مداخل ( ‪ ) A‬و( ‪ ) B‬و( ‪ ،)C in‬ومخرجان ( ‪ )C out‬و ( ‪ .) ‬يبين الشكل (‪ )27.4‬المخطط‬
‫الصندوقي لدارة الجامع الكامل‪ ،‬كما يبين الشكل (‪ )28.4‬جدول الحقيقة لعمله‪.‬‬

‫الشكل ‪ :27.4‬المخطط الصندوقي لدارة الجامع الكامل‪.‬‬

‫‪- 14 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫(مخارج) ‪( Outputs‬مداخل) ‪Inputs‬‬

‫‪A B Cin‬‬ ‫‪Cout‬‬ ‫∑‬
‫‪0 0 0‬‬ ‫‪0‬‬ ‫‪0‬‬
‫‪0 0 1‬‬ ‫‪0‬‬ ‫‪1‬‬
‫‪0 1 0‬‬ ‫‪0‬‬ ‫‪1‬‬
‫‪0 1 1‬‬ ‫‪1‬‬ ‫‪0‬‬
‫‪1 0 0‬‬ ‫‪0‬‬ ‫‪1‬‬
‫‪1 0 1‬‬ ‫‪1‬‬ ‫‪0‬‬
‫‪1 1 0‬‬ ‫‪1‬‬ ‫‪0‬‬
‫‪1 1 1‬‬ ‫‪1‬‬ ‫‪1‬‬

‫الشكل ‪ : 28.4‬جدول الحقيقة لدارة الجامع الكامل‪.‬‬

‫المثال ‪1.4‬‬
‫يطلب تحديد قيم مخارج دارات الجوامع المبينة في الشكل (‪ )29.4‬وفقاً لمداخل كل منها والمحددة على نفس الشكل‪.‬‬

‫الشكل ‪ :29.4‬ثالث دارات للجامع الكامل‪.‬‬

‫الحل‬
‫‪A‬‬ ‫‪1‬‬
‫‪B‬‬ ‫‪0‬‬
‫‪C in‬‬ ‫‪‬‬ ‫‪0‬‬
‫‪a  The inputs are A  1, B  0,C in  0 ‬‬ ‫‪‬‬ ‫‪‬‬ ‫‪‬‬
‫‪   1,C out  0‬‬

‫‪0‬‬ ‫‪1‬‬
‫‪C out‬‬ ‫‪‬‬

‫‪- 15 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪A‬‬ ‫‪1‬‬
‫‪B‬‬ ‫‪1‬‬
‫‪C in‬‬ ‫‪‬‬ ‫‪0‬‬
‫‪b  The inputs are A  1, B  1,C in  0 ‬‬ ‫‪‬‬ ‫‪‬‬ ‫‪‬‬
‫‪   0,C out  1‬‬

‫‪1‬‬ ‫‪0‬‬
‫‪C out‬‬ ‫‪‬‬

‫‪A‬‬ ‫‪1‬‬
‫‪B‬‬ ‫‪0‬‬
‫‪C in‬‬ ‫‪‬‬ ‫‪1‬‬
‫‪c  The inputs are A  1, B  0,C in  1 ‬‬ ‫‪‬‬ ‫‪‬‬ ‫‪‬‬
‫‪   0,C out  1‬‬

‫‪1‬‬ ‫‪0‬‬
‫‪C out‬‬ ‫‪‬‬

‫دارة الجامع التفرعي ‪Parallel Adder‬‬

‫لجمع عددين كل منهما ببتين في النظام اإلثناني نحتاج إلى جامعين كاملين‪ ،‬ولجمع عددين كل منهما بأربع بتات في‬
‫النظام اإلثناني نحتاج إلى أربعة جوامع كلية‪ .‬سيجري ربط المنقول في الخرج ( ‪ )C out‬للمرحلة األولى مع منقول الدخل (‬
‫‪ )C in‬للمرحلة التالية كما هو موضح في الشكل (‪ )30.4‬لدارة الجمع التفرعي اإلثناني ببتين‪.‬‬

‫الشكل ‪ :30.4‬المخطط الصندوقي لدارة الجامع التفرعي ببتين‪.‬‬

‫المثال ‪2.4‬‬
‫يطلب تحديد قيم مخارج دارة الجامع التفرعي لعددين كل منهما بثالثة بتات والمبين في الشكل (‪ ،)31.4‬وتحديد قيم‬
‫المنقول لكل مرحلة إذا كان العددان المطلوب جمعهما هما ( ‪ ) 1 0 1‬و( ‪.) 0 1 1‬‬

‫‪- 16 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :31.4‬ثالث دارات للجامع الكامل‪.‬‬

‫الحل‬
‫‪1‬‬ ‫‪1 1‬‬ ‫‪0 Carries‬‬
‫‪1‬‬ ‫‪0 1 A 3:1‬‬ ‫‪ ‬‬
‫‪ 0 1 1‬‬ ‫‪B  3 : 1‬‬
‫‪   ‬‬
‫‪1‬‬ ‫‪0 0 0‬‬ ‫‪‬‬
‫‪ 4 :1‬‬ ‫‪‬‬

‫‪ .3‬دارة المقارن ‪Comparator Circuit‬‬

‫تتيح لنا دارة المقارن بمقارنة عددين في النظام اإلثناني وتعطي على خرجها دالالت تشير إلى أن أحد العددين أكبر أو‬
‫يساوي أو أصغر من العدد الثاني‪ .‬يصمم عادة المقارن بتلك الصفات لبت واحد قابل للربط مع أمثاله لتشكيل مقارن‬
‫على أي عدد من البتات‪ .‬يبين الشكل (‪ )32.4‬دارة مقارن لعددين ( ‪ ) A‬و( ‪ ) B‬كل منهما بأربعة بتات‪.‬‬

‫الشكل ‪ :32.4‬دارة مقارن عددين بأربعة بتات‪ )a( ،‬مخطط األطراف‪ )b( ،‬المخطط الصندوقي‪.‬‬

‫‪- 17 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫للدارة ثالثة مخارج‪ :‬المخرج األول ( ‪ ) A B‬ويأخذ القيمة المنطقية ( ‪ ) 1‬منفردًا عندما يكون العدد ( ‪ ) A‬أكبر من العدد (‬
‫‪ ،) B‬والمخرج الثاني ( ‪ ) A  B‬ويأخذ القيمة المنطقية ( ‪ ) 1‬منفرداً عندما يكون العدد ( ‪ ) A‬يساوي إلى العدد ( ‪،) B‬‬
‫والمخرج الثالث ( ‪ ) A B‬ويأخذ القيمة المنطقية ( ‪ ) 1‬منفردًا عندما يكون العدد ( ‪ ) A‬أصغر من العدد ( ‪ .) B‬كما‬
‫تتضمن الدارة ثالثة مداخل ( ‪ ) A B‬و( ‪ ) A  B‬و( ‪ ) A B‬لربطها مع دارة مثيلة أو أكثر لمقارنة كلمات من‬
‫المعطيات من مضاعفات ( ‪.) 4  bit‬‬
‫يبين الشكل (‪ )33.4‬دارتي مقارن كل منهما بأربعة بتات موصولتين بعضهما مع بعض لتشكيل مقارن إجمالي بثمانية‬
‫بتات‪.‬‬

‫الشكل ‪ :32.4‬دارة مقارن عددين بثمانية بتات‪ ،‬مشكل من دارتي مقارن كل منهما بأربعة بتات‪.‬‬

‫المثال ‪3.4‬‬
‫يطلب تحديد قيم مخارج دارة المقارن بأربعة بتات ( ‪ ) A B, A  B, A B‬والمبين في الشكل (‪ ،)33.4‬من أجل قيم‬
‫الدخل المبينة على الشكل نفسه‪.‬‬

‫الشكل ‪ :33.4‬ثالث دارات للجامع الكامل‪.‬‬

‫‪- 18 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الحل‬
‫‪Inputs : A  0 1 1 0, B  0 0 1 1 ‬‬
‫‪Outputs : A‬‬ ‫‪‬‬ ‫‪‬‬ ‫‪‬‬
‫‪B  1, A  B  0, A‬‬‫‪‬‬ ‫‪‬‬ ‫‪‬‬
‫‪B 0‬‬

‫‪ .4‬دارة المرمز ودارة كشف الترميز ‪Encoder and Decoder Circuits‬‬

‫دارة المرمز (‪)Encoder‬‬
‫يبين الشكل (‪ )34.4‬مخططاً صندوقياً لدارة مرمز لها ( ‪ ) 2n‬مدخالً إثنانياً و ( ‪ ) n‬مخرجاً إثنانياً‪ .‬يكون أحد المداخل‬
‫فعاالً في لحظة معينة‪ ،‬وهذا ما يبينه جدول الحقيقة لمرمز بأربعة مداخل ( ‪ ) 2n  4 : w3 w2 w1 w0‬ومخرجان (‬
‫‪ ،) n  2 : y1 y0‬والمبين في الشكل ‪.35.4‬‬

‫الشكل ‪ :34.4‬المخطط الصندوقي لدارة مرمز‪.‬‬

‫‪w3 w2 w1 w0‬‬ ‫‪y1 y0‬‬

‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪1‬‬ ‫‪0 0‬‬
‫‪0‬‬ ‫‪0‬‬ ‫‪1‬‬ ‫‪0‬‬ ‫‪0 1‬‬
‫‪0‬‬ ‫‪1‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪1 0‬‬
‫‪1‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪1 1‬‬

‫الشكل ‪ :35.4‬جدول الحقيقة لمرمز بأربعة مداخل‪.‬‬

‫نالحظ أن الخرج ( ‪ ) y  y1 y 0‬هو لوغاريتم الدخل ( ‪ ) w  w 3 w2 w1 w 0‬لألساس ( ‪.) 2‬‬

‫يمكن أن يكون المرمز مرم اًز بأفضلية (‪ ،)priority encoder‬وهذا ما يبينه جدول الحقيقة لمرمز بأفضلية وبأربعة‬
‫مداخل ( ‪ ) w 3 w2 w1 w 0‬ومخرجان ( ‪ ،) y1 y 0‬والمبين في الشكل ‪.36.4‬‬

‫‪- 19 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪w3 w2 w1 w0‬‬ ‫‪y1 y0‬‬ ‫‪z‬‬

‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪- -‬‬ ‫‪0‬‬
‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪1‬‬ ‫‪0 0‬‬ ‫‪1‬‬
‫‪0‬‬ ‫‪0‬‬ ‫‪1‬‬ ‫‪-‬‬ ‫‪0 1‬‬ ‫‪1‬‬
‫‪0‬‬ ‫‪1‬‬ ‫‪-‬‬ ‫‪-‬‬ ‫‪1 0‬‬ ‫‪1‬‬
‫‪1‬‬ ‫‪-‬‬ ‫‪-‬‬ ‫‪-‬‬ ‫‪1 1‬‬ ‫‪1‬‬

‫الشكل ‪ :36.4‬جدول الحقيقة لمرمز بأفضلية وبأربعة مداخل‪.‬‬

‫يبين الشكل ‪ 37.4‬مرمز عملي له تسعة مداخل ( ‪ ) 1, 2, ..., 9‬كل منها فعال على المستوى المنطقي المنخفض‪ ،‬وخرج‬
‫(‪ )BCD‬فعال على المستوى المنطقي المنخفض أيضاً‪.‬‬

‫الشكل ‪ :37.4‬جدول الحقيقة لمرمز بأفضلية عملي‪.‬‬

‫يبين الشكل ‪ 38.4‬تطبيقاً للمرمز العملي‪ ،‬وقد وصلت مداخله التسعة ( ‪ ) 1, 2, ..., 9‬إلى لوحة مفاتيح تمثل األرقام‬
‫العشرية ( ‪ ) 1, 2, ..., 9‬ويحول كل رقم إلى كود ( ‪ ) BCD‬معكوس‪.‬‬

‫‪- 20 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :38.4‬ربط المرمز بلوحة مفاتيح‪.‬‬

‫‪All BCD complement lines are HIGH indicating a 0. No encoding is necessary; ( ‬‬
‫‪) this line may be connected to other circuits that detect the key press.،however‬‬
‫عندما تأخذ كل خطوط الخرج المعكوسة‪ ،‬والتي تمثل صيغة (‪ ،)BCD‬المستوى المنطقي العالي تكون قيمة‬
‫الخرج الفعلية (‪ .)0‬ال توجد حاجة للترميز‪ ،‬ومع ذلك‪ ،‬الخط الذي يمثل (‪ )0‬يمكن وصله إلى دارات أخرى‬
‫تكشف وضعه فيما إذا كان مفعالً أم ال‬
‫دارة كاشف الترميز (‪)Decoder‬‬
‫يبين الشكل (‪ )39.4‬مخططاً صندوقياً لدارة كاشف ترميز لها ( ‪ ) n‬مدخالً و( ‪ ) 2n‬مخرجاً‪ .‬يكون مخرج واحد فعاالً في‬
‫لحظة معينة‪ ،‬وهذا ما يبينه جدول الحقيقة لدارة كاشف الترميز بمدخلين ( ‪ ) w1 w 0‬ومدخل تأهيل ( ‪ ،) En‬وأربعة مخارج‬
‫( ‪ ،) y 3 y2 y1 y 0‬والمبين في الشكل ‪.40.4‬‬

‫الشكل ‪ :39.4‬المخطط الصندوقي لدارة كاشف الترميز‪.‬‬

‫‪- 21 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪En w1 w0‬‬ ‫‪y3 y2 y1 y0‬‬

‫‪1‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪0 0‬‬ ‫‪0‬‬ ‫‪1‬‬
‫‪1‬‬ ‫‪0‬‬ ‫‪1‬‬ ‫‪0 0‬‬ ‫‪1‬‬ ‫‪0‬‬
‫‪1‬‬ ‫‪1‬‬ ‫‪0‬‬ ‫‪0 1‬‬ ‫‪0‬‬ ‫‪0‬‬
‫‪1‬‬ ‫‪1‬‬ ‫‪1‬‬ ‫‪1 0‬‬ ‫‪0‬‬ ‫‪0‬‬
‫‪0‬‬ ‫‪-‬‬ ‫‪-‬‬ ‫‪0 0‬‬ ‫‪0‬‬ ‫‪0‬‬

‫الشكل ‪ :40.4‬جدول الحقيقة لدارة كاشف الترميز بمدخلين‪.‬‬

‫في حالة ( ‪ ) En  1‬وهو مدخل تأهيل الدارة‪ ،‬نالحظ أن الخرج في السطر األول ( ‪ ) y  0 0 0 1‬يقابل الدخل (‬
‫‪ ،) w  0 0‬أي أن الخانة رقم ( ‪ ) 0‬أخذت القيمة المنطقية ( ‪ .) 1‬وفي السطر الثاني يقابل الخرج ( ‪) y  0 0 1 0‬‬
‫الدخل ( ‪ ،) w  0 1‬أي أن الخانة رقم ( ‪ ) 1‬أخذت القيمة المنطقية ( ‪ .) 1‬يعطي الدخل ( ‪ ) w  1 0‬في السطر الثالث‬
‫خرجاً ( ‪ ،) y  0 1 0 0‬أي أن الخانة رقم ( ‪ ) 2‬أخذت القيمة المنطقية ( ‪ .) 1‬يقابل الخرج في السطر الرابع (‬
‫‪ ) y  1 0 0 0‬الدخل ( ‪ ،) w  1 1‬أي أن الخانة رقم ( ‪ ) 3‬أخذت القيمة المنطقية ( ‪.) 1‬‬
‫وفي حالة ( ‪ ) En  0‬يقابل الخرج في السطر الخامس ( ‪ ) y  0 0 0 0‬الدخل ( ‪.) w   ‬‬
‫يبين الشكل ‪ 41.4‬المخطط الصندوقي وتوزع األطراف لدارة كشف ترميز من النظام اإلثناني إلى النظام العشري (‪4-‬‬
‫‪ .)to-16 decoder‬للدارة أربعة مداخل اثنانية ( ‪ ) A3 A2 A1 A0‬تأخذ القيم من ( ‪ ) 0 0 0 0‬إلى ( ‪ ،) 1 1 1 1‬ومخارج‬
‫فعالة على المستوى المنطقي المنخفض ( ‪ ،) 0, 1, ..., 15‬كما يوجد مدخالن لتأهيل الدارة ( ‪ ،)CS1, CS 0‬فعالين على‬
‫المستوى المنخفض‪.‬‬

‫‪- 22 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :41.4‬مخطط صندوقي ونوزع األطراف لدارة كاشف ترميز اثناني‪/‬عشري‪.‬‬

‫يبين الشكل ‪ 42.4‬تطبيقاً لكاشف ترميز يكشف وجود قيمة محددة على دخله وهي هنا العدد اإلثناني ( ‪،) 1 0 0 1‬‬
‫ويعطي على خرجه القيمة المنطقية (‪.)1‬‬

‫الشكل ‪ :42.4‬كاشف ترميز لقيمة عددية في النظام اإلثناني‪.‬‬

‫يبين الشكل ‪ 43.4‬تطبيقاً آخر لكاشف ترميز يحول العدد في صيغة ( ‪ ) BCD‬إلى وحدة إظهار سباعية إلظهار الرقم‬
‫العشري عليها‪ ،‬ومخارجها فعالة على المستوى المنطقي المنخفض‪ .‬للدارة مدخل ( ‪ ) BCD‬هو ( ‪ ،) DC B A‬ومدخل (‬
‫‪ ) LT‬فعال على المستوي المنخفض‪ ،‬ويستعمل الختبار المقاطع السبعة المضيئة لوحدة اإلظهار‪ ،‬ومدخل ( ‪) RBI‬‬
‫فعال على المستوي المنخفض‪ ،‬ويستعمل مع المدخل‪/‬المخرج ( ‪ ) BI / RBO‬الفعال على المستوى المنخفض أيضاً‬
‫إلطفاء األصفار على يسار الجزء الصحيح من العدد‪ ،‬أو األصفار على يمين الجزء العشري (الكسري) منه‪.‬‬
‫‪- 23 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :43.4‬كاشف ترميز من رقم ( ‪ ) BCD‬إلى وحدة إظهار سباعية‪.‬‬

‫يبين الشكل ‪ 44.4‬ربط عدد من كواشف الترميز إلى عدد من وحدات اإلظهار السباعية إلظهار عدد حقيقي عشري‬
‫جزؤه الصحيح ممثل على أربع مراتب عشرية‪ ،‬وجزؤه الكسري ممثل أيضاً على أربع مراتب عشرية‪.‬‬

‫الشكل ‪ :44.4‬ربط كواشف الترميز مع وحدات إظهار سباعية‪.‬‬

‫‪- 24 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .5‬دارة الناخب‪ ،‬ودارة الناخب العكسي ‪Multiplexer and Demultiplexer Circuits‬‬

‫دارة الناخب (‪)Multiplexer‬‬
‫ال ومخرج ًا واحداً‪ ،‬باإلضافة إلى مداخل انتخاب‬
‫يبين الشكل (‪ )45.4‬مخطط ًا صندوقي ًا لدارة الناخب‪ ،‬ولها ( ‪ ) n‬مدخ ً‬
‫عددها ( ‪ .) log2 n ‬يأخذ الخرج قيمة أحد المداخل الممكنة والتي يحددها مدخل االنتخاب‪ ،‬وهذا ما يبينه جدول الحقيقة‬
‫لدارة الناخب بأربعة مداخل ( ‪ ) w 3 w2 w1 w 0‬ومدخلي انتخاب ( ‪ ،) S1 S 0‬ومخرجاً واحداً ( ‪ ،) f‬والمبين في‬
‫الشكل ‪.46.4‬‬

‫الشكل ‪ :45.4‬المخطط الصندوقي لدارة الناخب‪.‬‬

‫‪S1 S0‬‬ ‫‪f‬‬

‫‪0‬‬ ‫‪0‬‬ ‫‪w0‬‬
‫‪0‬‬ ‫‪1‬‬ ‫‪w1‬‬
‫‪1‬‬ ‫‪0‬‬ ‫‪w2‬‬
‫‪1‬‬ ‫‪1‬‬ ‫‪w3‬‬

‫الشكل ‪ :46.4‬جدول الحقيقة لدارة الناخب‪.‬‬

‫نالحظ أن الخرج في السطر األول ( ‪ ) f  w 0‬يقابل الدخل ( ‪ .) S1 S 0  0 0‬وفي السطر الثاني‪ ،‬يقابل الخرج (‬
‫‪ ) f  w1‬الدخل ( ‪ .) S1 S 0  0 1‬وفي السطر الثالث‪ ،‬يعطي الدخل ( ‪ ) S1 S 0  1 0‬خرج ًا ( ‪ .) f  w 2‬ويقابل‬
‫الخرج في السطر الرابع ( ‪ ) f  w 3‬الدخل ( ‪.) S1 S 0  1 1‬‬
‫المثال ‪4.4‬‬
‫يختار الناخب خط معطيات واحد من عدة خطوط متاحة في دخله‪ ،‬يحدده مدخل التحكم‪ .‬نفترض في الشكل (‪)47.4‬‬
‫ناخباً بأربع خطوط معطيات في الدخل ( ‪ ،) D3 D2 D1 D0‬وخطي انتخاب ( ‪ ،) S1 S 0‬ومخرج واحد ( ‪Data output‬‬

‫)‪ .‬إذا كان مدخل االنتخاب ( ‪ ،) S1 S 0  1 0‬فما هو المدخل الذي يظهر على مخرجه؟‬

‫‪- 25 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل ‪ :47.4‬دارة ناخب بأربع خطوط معطيات‪.‬‬

‫الحل‬
‫‪Data select : S1 S 0  1 0  Data output  D2‬‬

‫دارة الناخب العكسي (‪)DeMultiplexer‬‬

‫يبين الشكل (‪ )48.4‬مخططاً صندوقياً لدارة الناخب العكسي‪ ،‬لها مدخالً واحدًا‪ ،‬و ( ‪ ) n‬مخرجاً ومداخل انتخاب عددها‬
‫( ‪ .) log2 n ‬يأخذ الخرج المحدد بمداخل االنتخاب قيمة المدخل الوحيد‪ ،‬وهذا ما يبينه جدول الحقيقة لدارة الناخب‬
‫العكسي بأربعة مخارج ( ‪ ) w 3 w2 w1 w 0‬ومدخلي انتخاب ( ‪ ،) S1 S 0‬ومخرجاً واحداً ( ‪ ،) f‬والمبين في الشكل ‪.49.4‬‬

‫الشكل ‪ :48.4‬المخطط الصندوقي لدارة الناخب العكسي‪.‬‬

‫‪S1 S0‬‬ ‫‪O3‬‬ ‫‪O2‬‬ ‫‪O1‬‬ ‫‪O0‬‬

‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪Data in‬‬
‫‪0‬‬ ‫‪1‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪Data in‬‬ ‫‪0‬‬
‫‪1‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪Data in‬‬
‫‪1‬‬ ‫‪1‬‬ ‫‪Data in‬‬ ‫‪0‬‬ ‫‪0‬‬ ‫‪0‬‬

‫الشكل ‪ :49.4‬جدول الحقيقة لدارة الناخب العكسي‪.‬‬

‫‪- 26 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫لنالحظ أن الخرج في السطر األول ( ‪ )O0  Data in‬يحدده مدخل االنتخاب ( ‪ .) S1 S 0  0 0‬وفي السطر الثاني‪،‬‬
‫يحدد الخرج ( ‪ )O1  Data in‬مدخل االنتخاب ( ‪ .) S1 S 0  0 1‬وفي السطر الثالث‪ ،‬يحدد مدخل االنتخاب (‬
‫‪ ) S1 S 0  1 0‬الخرج ( ‪ .)O2  Data in‬وأخي اًر يحدد الخرج في السطر الرابع ( ‪ )O3  Data in‬مدخل االنتخاب‬
‫( ‪.) S1 S 0  1 1‬‬
‫المثال ‪4.4‬‬
‫يحدد ال ناخب العكسي بواسطة خطوط االنتخاب الخرج المناسب الذي ينقل قيم الدخل الوحيد‪ .‬نفترض في الشكل‬
‫(‪ )50.4‬ناخباً عكسياً بأربعة مخارج ( ‪ ،) D3 D2 D1 D0‬ومدخلي انتخاب ( ‪ ،) S1 S 0‬ومدخل وحيد للمعطيات (‬
‫‪ .) Data input‬يطلب تحديد إشارات الخرج األربع وفقاً إلشارة مدخل المعطيات‪ ،‬واشارتي مدخلي االنتخاب‪.‬‬

‫الشكل ‪ :50.4‬دارة ناخب عكسي بأربع خطوط معطيات للخرج‪.‬‬

‫‪- 27 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الحل‬

‫‪ .6‬خالصة ‪Summary‬‬
‫‪ .1‬الجامع النصفي (‪ )Half-adder‬هو دارة منطقية تجمع بتين وتعطي مخرجاً هو ناتج الجمع‪ ،‬ومخرجاً يمثل‬
‫المنقول‪.‬‬
‫‪ .2‬الجامع الكامل (‪ )Full-adder‬هو دارة منطقية تجمع بتين مع المنقول في الدخل وتعطي مخرجاً هو ناتج‬
‫الجمع‪ ،‬ومخرجاً يمثل المنقول‪.‬‬
‫يلخص الشكل (‪ )51.4‬عمل الجامع النصفي والجامع الكامل‪.‬‬

‫الشكل (‪ :)51.4‬عمل الجامع النصفي والجامع الكامل‪.‬‬

‫‪- 28 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .3‬المقارن (‪ )Comparator‬هو دارة منطقية تقارن بين عددين اثنانيين في الدخل‪ ،‬وتعطي ثالثة مخارج يكون أحدها‬
‫فعاالً وفقاً لقيمتي العددين على المدخل‪ .‬تحدد دارة المقارن فيما إذا كان العددان متساويين أو أحدهما أكبر أو أصغر‬
‫من اآلخر‪.‬‬
‫‪ .4‬المرمز (‪ )Encoder‬هو دارة منطقية لها ( ‪) 2n‬دخالً‪ ،‬وتعطي ( ‪ ) n‬مخرجاً‪ .‬يكون أحد المداخل فعاالً ويكون الخرج‬
‫هو لوغاريتم الدخل لألساس ( ‪ .) 2‬كمثال على دارة المرمز‪ ،‬الدارة التي ترمز أرقام لوحة اإلدخال الرقمية العشرية‬
‫وتعطي الترميز (‪ )BCD‬على الخرج المقابل لكل مفتاح‪.‬‬
‫‪ .5‬كاشف الترميز (‪ )Decoder‬هو دارة منطقية لها ( ‪ ) n‬دخالً‪ ،‬وتعطي ( ‪ ) 2n‬مخرجاً‪ .‬يكون أحد المداخل فعاالً ويكون‬
‫الخرج هو لوغاريتم الدخل لألساس ( ‪ .) 2‬كمثال على دارة كاشف الترميز‪ ،‬الدارة التي تحول الترميز (‪ )BCD‬إلى‬
‫وحدة إظهار سباعية إلظهار األرقام العشرية المقابلة‪.‬‬
‫‪ .6‬الناخب (‪ )Multiplexer‬هو دارة منطقية لها ( ‪ ) n‬دخالً‪ ،‬ومخرجاً واحداً ينقل معطيات أحد المداخل إلى الخرج وفقاً‬
‫لقيمة مداخل االنتخاب التي عددها هو لوغاريتم عدد المداخل لألساس ( ‪.) 2‬‬
‫‪ .7‬الناخب العكسي (‪ )Demultiplexer‬هو دارة منطقية لها دخالً واحداً‪ ،‬يجري نقله إلى أحد المخارج التي عددها ( ‪) n‬‬
‫مخرجاً‪ ،‬وفقاً لقيمة مداخل االنتخاب التي عددها هو لوغاريتم عدد المخارج لألساس ( ‪.) 2‬‬

‫‪- 29 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫أسئلة ومسائل الفصل الرابع ‪Questions and Problems‬‬

‫أسئلة الفصل الرابع‬

‫اختر اإلجابة الصحيحة‬

‫‪ .1‬يتسم الجامع النصفي‪،‬‬
‫‪ )a‬بمدخلين ومخرجين‬
‫‪ )b‬بثالثة مداخل ومخرجين‬
‫‪ )c‬بمدخلين وثالثة مخارج‬
‫‪ )d‬بمدخلين ومخرج واحد‬

‫‪ .2‬يتسم الجامع الكامل‪،‬‬

‫‪ )a‬بمدخلين ومخرجين‬
‫‪ )b‬بثالثة مداخل ومخرجين‬
‫‪ )c‬بمدخلين وثالثة مخارج‬
‫‪ )d‬بمدخلين ومخرج واحد‬

‫‪ .3‬يعطي الجامع الكامل‪ ،‬الذي تأخذ مداخله القيم ( ‪ ،) A  1, B  1, C in  0‬قيمتي الخرجين التاليتين‪:‬‬
‫‪)   1, Cout  1 ( )a‬‬
‫‪)   1, C out  0 ( )b‬‬
‫‪)   0, C out  1 ( )c‬‬
‫‪.)   0, C out  0 ( )d‬‬

‫‪ .4‬يعطي مقارن مدخاله ( ‪ ،) A  1 0 1 1, B  1 0 0 1‬المخارج التالية‪:‬‬

‫‪) A‬‬ ‫‪ ‬‬
‫‪B  0, A‬‬ ‫‪ ‬‬ ‫‪‬‬
‫‪B  1 A  B  0 ( )a‬‬

‫‪) A‬‬ ‫‪B   1, A‬‬ ‫( ‪B   0 A  B   0‬‬ ‫‪)b‬‬

‫‪) A‬‬ ‫‪B   1, A‬‬ ‫( ‪B   1 A  B   0‬‬ ‫‪)c‬‬
‫‪.) A‬‬ ‫‪B   0, A‬‬ ‫( ‪B   0 A  B   1‬‬ ‫‪)d‬‬

‫‪- 30 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .5‬يبين الشكل (‪ )52.4‬دارة مرمز بأفضلية عشري‪ ،BCD-‬بفرض أن كالً من المدخلين رقم (‪ ،)3‬ورقم (‪ )1‬يأخذان‬
‫القيمة المنطقية العالية‪ ،‬يكون خرجه‬

‫‪‬‬ ‫‪‬‬
‫‪) A3 A2 A1 A0  0 1 1 0 ( )a‬‬

‫‪)  A A A A   0 1 1 1 ( )b‬‬
‫‪3‬‬ ‫‪2‬‬ ‫‪1‬‬ ‫‪0‬‬

‫‪)  A A A A   1 1 1 0 ( )c‬‬
‫‪3‬‬ ‫‪2‬‬ ‫‪1‬‬ ‫‪0‬‬

‫‪.) A A A A   1 0 0 1 ( )d‬‬
‫‪3‬‬ ‫‪2‬‬ ‫‪1‬‬ ‫‪0‬‬

‫الشكل (‪.)52.4‬‬

‫‪ .6‬يبين الشكل (‪ )53.4‬كاشف ترميز ‪ BCD‬إلى وحدة إظهار سباعية‪ .‬وبفرض أن مدخله ( ‪ ،) 0 1 0 0‬يكون خرجه‬
‫‪) a, c, f , g ( )a‬‬
‫‪) b, c, f , g ( )b‬‬
‫‪) b, c, e, f ( )c‬‬
‫‪.) b, d, e, g ( )d‬‬

‫‪- 31 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل (‪)53.4‬‬

‫‪ .7‬للناخب بشكل عام‬

‫‪ )a‬مدخل وحيد وعدة مخارج ومداخل انتخاب‪،‬‬
‫‪ )b‬مدخل وحيد ومخرج وحيد ومدخل انتخاب وحيد‬
‫‪ )c‬عدة مداخل وعدة مخارج ومداخل انتخاب‬
‫‪ )d‬عدة مداخل ومخرج وحيد ومداخل انتخاب‪.‬‬

‫‪ .8‬ناخب المعطيات هو أساساً نفس دارة‬

‫‪ )a‬كاشف الترميز‬
‫‪ )b‬الناخب العكسي‬
‫‪ )c‬الناخب‬
‫‪ )d‬المرمز‪.‬‬

‫‪ .9‬الجامع النصفي الذي خرجه ( ‪ )   1, C out  0‬يكون مدخاله‬

‫‪) A  1, B  0 ( )a‬‬
‫‪) A  1, B  0 ( )b‬‬
‫‪) a, and b ( )c‬‬
‫‪.) A  1, B  1 ( )d‬‬

‫‪ .10‬الجامع الكامل الذي خرجه ( ‪ )   1, Cout  1‬يكون مدخاله‬

‫‪) A  1, B  0, C in  0 ( )a‬‬
‫‪) A  0, B  0, C in  0 ( )b‬‬
‫‪) A  1, B  0, C in  1 ( )c‬‬
‫‪.) A  1, B  1, C in  1 ( )d‬‬

‫‪- 32 -‬‬
Digital Electronics – CH 4

Ans 1 (a) ،2 (b) ،3 (c) ،4 (b) ،5 (d) ،6 (b) ،7 (d) ،8 (c) ،9 (c) ،10 (d).

‫اإلجابة الصحيحة‬ ‫أسئلة الفصل الرابع‬

a 1
b 2
c 3
b 4
d 5
b 6
d 7
c 8
c 9
d 10

- 33 -
‫‪Digital Electronics – CH 4‬‬

‫مسائل الفصل الرابع‬

‫‪ .1‬تطبق اإلشارة المبينة في الشكل (‪ )54.4‬على مدخل عاكس‪ ،‬ارسم إشارة خرجه الموافقة إلشارة مدخله‪.‬‬

‫الشكل (‪ :)54.4‬إشارة مدخل عاكس‪.‬‬

‫‪Ans.‬‬

‫‪ .2‬يبين الشكل (‪ ) 55.4‬شبكة عواكس موصولة فيما بينها‪ .‬إذا طبق على الطرف (‪ )A‬المستوى المنطقي العالي‪ ،‬حدد‬
‫المستويات المنطقية عند النقاط (‪ )B‬إلى (‪.)F‬‬

‫الشكل (‪ :)55.4‬شبكة عواكس‪.‬‬

‫‪Ans.‬‬
‫‪ .3‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة الجداء المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)56.4‬‬

‫الشكل (‪ :)56.4‬إشارتا مدخلي بوابة الجداء المنطقي‪.‬‬

‫‪Ans.‬‬

‫‪- 34 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .4‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة الجداء المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)57.4‬‬

‫الشكل (‪ :)57.4‬إشارتا مدخلي بوابة الجداء المنطقي‪.‬‬

‫‪Ans.‬‬

‫‪ .5‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة الجداء المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)58.4‬‬

‫الشكل (‪ :)58.4‬إشارتا مدخلي بوابة الجمع المنطقي‪.‬‬

‫‪Ans.‬‬

‫‪ .6‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة الجمع المنطقي بثالثة مداخل الموافقة إلشارات مداخلها والمبينة في الشكل (‪.)59.4‬‬

‫الشكل (‪ :)59.4‬إشارات مداخل بوابة الجمع المنطقي‪.‬‬

‫‪Ans‬‬

‫‪ .7‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة نفي الجداء المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)60.4‬‬
‫‪- 35 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل (‪ :)60.4‬إشارتا مدخلي بوابة نفي الجداء المنطقي‪.‬‬

‫‪Ans‬‬

‫‪ .8‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة نفي الجداء المنطقي بثالثة مداخل الموافقة إلشارات مداخلها والمبينة في الشكل‬
‫(‪.)61.4‬‬

‫الشكل (‪ :)61.4‬إشارات مداخل بوابة نفي الجداء المنطقي‪.‬‬

‫‪Ans‬‬

‫‪ .9‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة نفي الجمع المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)62.4‬‬

‫الشكل (‪ :)62.4‬إشارتا مدخلي بوابة نفي الجمع المنطقي‪.‬‬

‫‪Ans‬‬

‫‪ .10‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة نفي الجمع المنطقي بثالثة مداخل الموافقة إلشارات مداخلها والمبينة في الشكل‬
‫(‪.)63.4‬‬

‫‪- 36 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل (‪ :)63.4‬إشارات مداخل بوابة نفي الجمع المنطقي‪.‬‬

‫‪Ans‬‬

‫‪ .11‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة التكافؤ المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)64.4‬‬

‫الشكل (‪ :)64.4‬إشارتا مدخلي بوابة التكافؤ المنطقي‪.‬‬

‫‪Ans‬‬

‫‪ .12‬ارسم إشارة الخرج ( ‪ ) X‬لبوابة نفي التكافؤ المنطقي الموافقة إلشارتي المدخلين المبينتين في الشكل (‪.)65.4‬‬

‫الشكل (‪ :)65.4‬إشارتا مدخلي بوابة نفي التكافؤ المنطقي‪.‬‬

‫‪Ans.‬‬
‫‪ .13‬حدد كل قيم مداخل دارة الجامع الكامل الممكنة ( ‪ ) A, B, C in‬إذا كانت مخارجه‪:‬‬
‫‪ a    0, Cout  0‬‬ ‫‪ b    1, Cout  0‬‬
‫‪ c    1, Cout  1‬‬ ‫‪ d    0, Cout  1‬‬
‫‪Ans‬‬

‫‪ .14‬حدد قيم مخرجي دارة الجامع الكامل في حالة قيم مداخله التالية‪:‬‬
‫‪ a  A  1, B  0, Cin  0‬‬ ‫‪ b  A  0, B  0, Cin  1‬‬
‫‪ c  A  0, B  1, Cin  1‬‬ ‫‪ d  A  1, B  1, Cin  1‬‬
‫‪Ans‬‬

‫‪- 37 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .15‬في حالة الجامع التفرعي المبين في الشكل (‪ ،) 66.4‬حدد قيم مخارجه بمعرفة جدول الحقيقة لدارة الجامع الكامل‪،‬‬
‫وتحقق من النتيجة بالجمع اليدوي للعددين‪.‬‬

‫الشكل (‪ :)66.4‬دارة جامع تفرعي لعددين كل منهما بثالثة بتات‪.‬‬

‫‪Ans‬‬

‫‪ .16‬في حالة الجامع التفرعي المبين في الشكل (‪ ،) 67.4‬حدد قيم مخارجه بمعرفة جدول الحقيقة لدارة الجامع الكامل‪،‬‬
‫وتحقق من النتيجة بالجمع اليدوي للعددين‪.‬‬

‫الشكل (‪ :)67.4‬دارة جامع تفرعي لعددين كل منهما بخمسة بتات‪.‬‬

‫‪Ans‬‬

‫‪ .17‬طبقت اإلشارات المبينة في الشكل (‪ )68.4‬على دارة مقارن بمدخلين كل منهما ببتين‪.‬حدد إشارة الخرج الموافقة‬
‫لمداخله‪.‬‬

‫‪- 38 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل (‪ :)68.4‬دارة مقارن بمدخلين كل منهما ببتين واشارات دخله‪.‬‬

‫‪Ans‬‬

‫‪ .18‬طبقت اإلشارات المبينة في الشكل (‪ )69.4‬على دارة مقارن بمدخلين كل منهما بأربعة بتات‪.‬حدد إشارة الخرج‬
‫الموافقة لمداخله‪.‬‬

‫الشكل (‪ :)69.4‬دارة مقارن لمدخلين كل منهما بأربعة بتات واشارات دخله‪.‬‬

‫‪Ans‬‬

‫‪ .19‬طبق على طرفي الدخل رقم (‪ )2‬ورقم (‪ )5‬ورقم (‪ )12‬المستوى المنطقي المنخفض لدارة المرمز بأفضلية المبين‬
‫في الشكل (‪ .)70.4‬ماهي قيمة كود (‪ )BCD‬على مخرجه؟‬

‫‪- 39 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل (‪ :)70.4‬دارة مرمز بأفضلية‪.‬‬

‫‪Ans‬‬
‫‪ .20‬إذا كان خرج كل واحدة من بوابات كشف الترميز على المستوى المنطقي العالي والمبينة في الشكل (‪.)72.4‬‬
‫ماهي قيمة مداخل كل منها؟ البت ذو الوزن األعلى هو ‪.A3‬‬

‫الشكل (‪ :)72.4‬بوابات كشف الترميز‪.‬‬

‫‪Ans‬‬

‫‪- 40 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .21‬طبقت أعداد مرمزة بصيغة (‪ )BCD‬تسلسلي ًا على مدخل كاشف ترميز من (‪ )BCD‬إلى عشري والمبين في الشكل‬
‫(‪ .)73.4‬ارسم المخطط الزمني للمخارج المتوافقة مع المداخل المبينة على نفس الشكل‪.‬‬

‫الشكل (‪ :)73.4‬دارة كشف ترميز من (‪ )BCD‬إلى عشري مع إشارات الدخل‪.‬‬

‫‪Ans‬‬
‫‪ .22‬في حالة دارة الناخب المبينة في الشكل (‪ .)74.4‬ارسم المخطط الزمني للمخرج المتوافق مع المداخل (‬
‫‪.) D0  0, D1  1, D2  1, D3  0,‬‬ ‫‪S1  0, S0  1,‬‬

‫الشكل (‪ :)74.4‬دارة ناخب بأربعة مداخل‪.‬‬

‫‪Ans‬‬

‫‪ .23‬في حالة مداخل االنتخاب المبينة في الشكل (‪ )75.4‬لدارة الناخب المبين في الشكل (‪ .).467‬ارسم المخطط‬
‫الزمني للمخرج المتوافق مع المداخل المعرفة في المسألة (‪.)22.4‬‬

‫‪- 41 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫الشكل (‪ :)75.4‬إشارات االنتخاب لدارة الناخب‪.‬‬

‫الشكل (‪ :)76.4‬دارة الناخب‪.‬‬

‫‪Ans‬‬

‫‪- 42 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫نموذج مذاكرة للفصل الرابع‬

‫كلية ‪.....‬‬ ‫الجامعة ‪........‬‬

‫نموذج امتحان للفصل الرابع‪ :‬البوابات والتوابع المنطقية‬ ‫المادة‪ :‬اإللكترونيات الرقمية ‪Digital Electronics‬‬
‫أستاذ المادة‪.... :‬‬
‫العالمة‪10 :‬‬ ‫المدة‪ :‬ساعة واحدة‬

‫مالحظات هامة‪:‬‬
‫‪ ‬المادة مغلقة‬
‫‪ ‬يسمح باستعمال اآلالت الحاسبة‬

‫اختر اإلجابة الصحيحة (‪ 10‬عالمات)‬

‫‪ .1‬جدول الحقيقة لبوابة (‪ )AND‬بمدخلين هو‪:‬‬
‫‪)a‬‬
‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬
‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪0‬‬
‫‪10‬‬ ‫‪1‬‬
‫‪01‬‬ ‫‪1‬‬
‫‪1 1‬‬ ‫‪0‬‬

‫‪)b‬‬
‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬
‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪1‬‬
‫‪10‬‬ ‫‪0‬‬
‫‪01‬‬ ‫‪0‬‬
‫‪1 1‬‬ ‫‪0‬‬

‫‪- 43 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪)c‬‬
‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬
‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪0‬‬
‫‪0 1‬‬ ‫‪0‬‬
‫‪1 0‬‬ ‫‪0‬‬
‫‪1 1‬‬ ‫‪1‬‬

‫‪)d‬‬
‫)مخرج( ‪) Output‬مداخل( ‪Inputs‬‬
‫‪A B‬‬ ‫‪X‬‬
‫‪0 0‬‬ ‫‪0‬‬
‫‪0 1‬‬ ‫‪1‬‬
‫‪1 0‬‬ ‫‪1‬‬
‫‪1 1‬‬ ‫‪1‬‬

‫‪ .2‬البوابة المنطقية بمدخلين التي تعطي على خرجها المستوى المنطقي العالي عندما يتطابق المدخالن هي‪:‬‬
‫‪ )a‬بوابة (‪)OR‬‬
‫‪ )b‬بوابة (‪)AND‬‬
‫‪ )c‬بوابة (‪)NOR‬‬
‫‪ )d‬بوابة (‪.)XNOR‬‬

‫‪ .3‬بوابة كشف الترميز للعدد ( ‪ ) 0 0 11‬بخرج فعال على المستوى المنخفض هي‪،‬‬

‫‪ )a‬بوابة (‪)AND‬‬
‫‪ )b‬بوابة (‪)OR‬‬
‫‪ )c‬بوابة (‪)NAND‬‬
‫‪ )d‬بوابة (‪.)NOR‬‬

‫‪- 44 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫‪ .4‬بوابة كشف الترميز للعدد ( ‪ ) 0 0 11‬بخرج فعال على المستوى العالي هي‪،‬‬

‫‪ )a‬بوابة (‪)AND‬‬
‫‪ )b‬بوابة (‪)OR‬‬
‫‪ )c‬بوابة (‪)NAND‬‬
‫‪ )d‬بوابة (‪.)NOR‬‬

‫‪ .5‬إذا افترضنا أن مدخلي االنتخاب ( ‪ ) S1  1, S0  1‬سيكون الخرج‪،‬‬

‫‪ )a‬على المستوى المنخفض‬

‫‪ )b‬على المستوى العالي‬
‫‪ )c‬مساوياً إلى (‪)D0‬‬
‫‪ )d‬مساوياً إلى (‪.)D3‬‬

‫‪ .6‬إذا كان مخرجا دارة الجامع النصفي المبين في الشكل التالي ( ‪ ،)   1, Cout  0‬تكون مداخله‪،‬‬

‫‪- 45 -‬‬
Digital Electronics – CH 4

،‫ ) فقط‬A  1, B  0 ( )a
‫ ) فقط‬A  0, B  1 ( )b
) A  1, B  0 or A  0, B  1( )c
.) A  1, B  1 ( )d

‫تكون مداخله‬،)   1, Cout  1 ( ‫ إذا كان مخرجا دارة الجامع الكامل المبين في الشكل التالي‬.7

) A  1, B  0, Cin  0 ( )a
) A  1, B  0, Cin  1 ( )b
) A  0, B  0, Cin  0 ( )c
.) A  1, B  1, Cin  1( )d

،‫ في مخارج دارة المقارن المبين في الشكل التالي هي‬.8

)  A B   0,  A  B   0,  A B   0 ( )a
)  A B   1,  A  B   0,  A B   0 ( )b
)  A B   1,  A  B   0,  A B   1 ( )c
.)  A B   0,  A  B   1,  A B   0 ( )d

- 46 -
‫‪Digital Electronics – CH 4‬‬

‫‪ .9‬عندما يجري تفعيل المفتاح رقم (‪ )4‬في لوحة المفاتيح المبينة في الشكل أدناه‪ ،‬تكون قيمة خرج المرمز‬
‫‪) A3 A2 A1 A0  1011 ( )a‬‬
‫‪) A3 A2 A1 A0  010 0 ( )b‬‬
‫‪) A3 A2 A1 A0  10 01( )c‬‬
‫‪.) A3 A2 A1 A0  1111 ( )d‬‬

‫‪ .10‬عندما يجري تفعيل المفتاح رقم (‪ )0‬في لوحة المفاتيح المبينة في الشكل أدناه‪ ،‬تكون قيمة خرج المرمز‬
‫‪) A3 A2 A1 A0  1011 ( )a‬‬
‫‪) A3 A2 A1 A0  010 0 ( )b‬‬
‫‪) A3 A2 A1 A0  10 01( )c‬‬
‫‪.) A3 A2 A1 A0  1111 ( )d‬‬

‫اإلجابة الصحيحة لنموذج مذاكرة الفصل الرابع‬

‫‪1 (c) ،2 (d) ،3 (c) ،4 (a) ،5 (d) ،6 (c) ،7 (d) ،8 (b) ،9 (a) ،10 (d).‬‬

‫‪- 47 -‬‬
‫‪Digital Electronics – CH 4‬‬

‫التغذية الراجعة‬
‫‪ 1‬مراجعة البوابات المنطقية الرئيسة ‪Logic gates‬‬
‫‪ 2‬مراجعة البوابات المنطقية الرئيسة ‪Logic gates‬‬
‫‪ 3‬مراجعة دارة المرمز ودارة كشف الترميز ‪Encoder and Decoder Circuits‬‬
‫‪ 4‬مراجعة دارة المرمز ودارة كشف الترميز ‪Encoder and Decoder Circuits‬‬
‫‪ 5‬مراجعة دارة الناخب‪ ،‬ودارة الناخب العكسي ‪Multiplexer and Demultiplexer Circuits‬‬
‫‪ 6‬مراجعة دارة الجامع ‪Adder circuit‬‬
‫‪ 7‬مراجعة دارة الجامع ‪Adder circuit‬‬
‫‪ 8‬مراجعة دارة المقارن ‪Comparator Circuit‬‬
‫‪ 9‬مراجعة دارة المرمز ودارة كشف الترميز ‪Encoder and Decoder Circuits‬‬
‫‪ 10‬مراجعة دارة المرمز ودارة كشف الترميز ‪Encoder and Decoder Circuits‬‬

‫عالمة النجاح بالمذاكرة هي‪6/10 :‬‬

‫نهاية الفصل الرابع‬

‫اإلجابة الصحيحة‬ ‫نموذج مذاكرة الفصل الرابع‬

‫‪c‬‬ ‫‪1‬‬
‫‪d‬‬ ‫‪2‬‬
‫‪c‬‬ ‫‪3‬‬
‫‪a‬‬ ‫‪4‬‬
‫‪d‬‬ ‫‪5‬‬
‫‪c‬‬ ‫‪6‬‬
‫‪d‬‬ ‫‪7‬‬
‫‪b‬‬ ‫‪8‬‬
‫‪a‬‬ ‫‪9‬‬
‫‪d‬‬ ‫‪10‬‬

‫‪- 48 -‬‬