Universitat de Lleida

Grau d’Enginyeria Electrònica Industrial i Automàtica

Electrònica digital

Examen parcial gener 2014

1. (3 punts) Un consell d’administració està constituït pel president (P), el vicepresident

(V), el secretari (S) i tres consellers (C1, C2, C3). Per aprovar (1 lògic) o denegar (0
lògic) una proposta cal tenir la majoria de vots en el mateix sentit. Si es dóna un empat,
la proposta s’aprova o no per majoria de vots excloent el del president.

a) (1.5) Fer el disseny d’un circuit que prengui com entrada els vots de cadascun dels
participants en el consell d’administració i que sumi els vots afirmatius, donant el valor
de la suma de vots en un número binari de tres dígits (x2,x1,x0). Cal fer el disseny
utilitzant només blocs sumador complet (full-adder) com el de la següent figura.

Ai Bi Cin
Full-adder
Cout Suma

b) (0.75) Fer el disseny d’un circuit, que generi una funció de sortida EMP, que s’activi
si el resultat de la votació ha estat d’empat.
c) (0.75) Fer el disseny d’un circuit, que en el cas d’empat, doni el resultat de la votació
excloent el vot del president.

2. (4 punts) El circuit de la figura està format per dos mòduls i té el comportament que
s’indica a continuació:
x7 x6 x5 x4 x3 x2 x1 x0

c1
MÒDUL A
c0
y7 y6 y5 y4 y3 y2 y1 y0

Load
Init MÒDUL B
CK
El MÒDUL A és un circuit combinacional al que se li entra una paraula de 8 bits
(x7,x6,..,x0) i genera com a sortida una altra paraula de 8 bits (y7,y6,..,y0). La paraula
de sortida correspon a la d’entrada modificada, segons el que indiquen les dues entrades
de control c1,c0, tal com marca la següent taula:

c1 c0 Valor de la paraula de sortida

0 0 Paraula d’entrada desplaçada cíclicament a la dreta
0 1 Paraula d’entrada desplaçada cíclicament a l’esquerra
1 0 Paraula d’entrada complementada bit a bit.
1 1 Paraula d’entrada sense modificar
 Universitat de Lleida
Grau d’Enginyeria Electrònica Industrial i Automàtica
Electrònica digital

Examen parcial gener 2014

El MÒDUL B és un circuit seqüencial que actua com a registre per emmagatzemar la

sortida del MÒDUL A, quan s’activi la línia Load. A més a més aquest registre té una
línia Init, per inicialització del seu contingut a 0 lògic de manera assíncrona.

a) (2) Dissenyar el MÒDUL A utilitzant multiplexors i portes NOT si cal.

b) (2) Fer el disseny del MÒDUL B. Es disposa per aquest circuit de flip-flops JK amb
entrades de Set i Reset directe, com el que es mostra a la següent figura. Es disposa
també de portes AND, OR i NOT.

3. (3 punts)
a) (2) Fer l’anàlisi del següent circuit seqüencial i donar el diagrama d’estats que
correspon al seu comportament. (Nota: en aquest circuit la notació x’ i Q’ indiquen la
variable complementada).

b) (0.5) Suposant que el circuit es troba a l’estat (Q2,Q1)=(0,0), dir quina serà la
seqüència de valors que anirà agafant la variable z si el valor de x pren els següents
valors en ordre en el temps: 0,1,1,0,0.
c) (0.5) Donar una seqüència de valors de x, que facin que partint de l’estat
(Q2,Q1)=(0,0) es pugui arribar a l’estat (Q2,Q1)=(1,1).