CHƯƠNG 5: TRIGƠ

o Trigơ: Tiếng Anh là Flip-Flop, là phần từ nhớ có 2 trạng thái cần

bằng ổn định tương ứng với 2 mức logic 0 và 1
o Dước tác dụng của tín hiệu ĐK lối vào, trigo có thể chuyển về một
trong hai trạng thái cân bằng và giữ nguyên cho đến khi có tín
hiệu điều khiển mới
o Trạng thái tiếp theo của Trigơ phụ thuộc vào lối vào mà còn phụ
thuộc vào trạng thái lối ra hiện tại của nó
o Đang chạy nếu ngừng các tín hiệu điều khiển ở lối vào thì nó vẫn
giữ trạng thái hiện hành trong một thời gian dài chừng nào không
bị ngắt điện, nên nó được sử dụng như 1 phần tử nhớ
o Trigơ được tạo từ các phần tử logic cơ bản, ta xét các loại Trigơ là
RS, JK và D.
 CHƯƠNG 5: TRIGƠ
5.1 Trigơ RS
- RS là một phần tử nhớ cơ bản có hai trạng thái cân bằng bền, có 2
lối vào R, S và 2 lối ra 𝑄, 𝑄, hai lối ra bao giờ cũng ở trạng thái
ngược nhau
- Ký hiệu logic:
Chân S là chân đặt và R là chân xóa
- Bảng chân lý
 CHƯƠNG 5: TRIGƠ
5.1 Trigơ RS
- Xây dựng sơ đồ logic từ mạch NOR, lối vào tác động ở mức cao.
Để tránh trường hợp S=R=1, xung đưa vào để đặt xóa là xung kim
dương
 CHƯƠNG 5: TRIGƠ
5.1 Trigơ RS
- Hoạt động của RS ứng với các tổ hợp biến khác nhau:
 CHƯƠNG 5: TRIGƠ
5.1 Trigơ RS
- Hoạt động của RS ứng với các tổ hợp biến khác nhau:
 CHƯƠNG 5: TRIGƠ
5.1 Trigơ RS
- RS tác động bằn mức logic thấp từ phần tử NAND
 CHƯƠNG 5: TRIGƠ
5.2 Trigơ đồng bộ RST
- RS nhạy với tác động của đầu vào R và S, trạng thái của nó không
ổn định khi lối vào chịu ảnh hưởng của nhiễu
- Để khắc phục ta dùng trigo RST có thêm đầu vào xung nhịp CLOCK
điều khiển chung cho cả 2 lối vào
- Chỉ khi nào có tác động của xung nhịp thì trigo mới chuyển trạng
thái theo tác động của R, S
 CHƯƠNG 5: TRIGƠ
5.2 Trigơ đồng bộ RST
- Sơ đồ logic và giản đồ xung
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK

- Sự tạo thành xung nhiễu ở cửa logic trong hiện tượng chạy đua
được minh họa như sau:
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK
- Cấu tạo từ 2 trigo RST mắc nối tiếp nhau với hai mạch phản hồi từ
lối ra về các lối vào xóa và đặt
- Trigo Master điều khiển trigo Slave, chỉ có những thay đổi trigo
chủ mới làm thay đổi trạng thái trigo tớ
- Khi xung nhịp từ 0 lên 1, thông tin ở lối vào J,K được nạp vào trigo
chủ, nó được xác lập theo tín hiệu điều khiển ở lối vào JK
- Khi xung nhịp CLK chuyển từ 1 về 0 ( chuyển từ 0 lên 1) trigo
chủ ở trạng thái nhớ, trigo tớ sao chép lại trạng thái của trigo chủ,
các thay đổi ở bên ngoài không ảnh hưởng đến quá trình xác lập
trạng thái lối ra của trigo
- JK Master-Slave hoạt động dứt khoát và ổn định cao hơn trigo
khác.
 CHƯƠNG 5: TRIGƠ
5.3 Trigơ JK
- Giản đồ xung giống trigo JK chỉ khác một điều là trạng thái của
trigo trong trường hợp này xác lập sau khi xung đã chuyển từ 1 về
0.
 CHƯƠNG 5: TRIGƠ
5.4 Trigơ D