Report laboratory circuit and digital systems

Bài 1: Giới thiệu Modeling, Verilog, và các cổng logic cơ bản

Giới thiệu

Mục tiêu của bài thí nghiệm là giới thiệu tài liệu, một số công cụ và khái niệm mà chúng tôi sẽ làm
việc với thuật ngữ này và sử dụng để thiết kế và phát triển các hệ thống kỹ thuật số (nhúng) hiện đại
mà ta tìm thấy trong hầu hết mọi sản phẩm thương mại ngày nay .
Mục tiêu:

Để bắt đầu học cách làm việc với các bảng dữ liệu cho các thành phần kỹ thuật số.

Để tìm hiểu một số hành vi của các thành phần logic trong thế giới thực và chúng có thể thay đổi
như thế nào trong phạm vi của các thông số kỹ thuật được đưa ra trong các bảng dữ liệu. Những thứ
này thực sự không giống như những phần trong sách giáo khoa vốn là một hình mẫu lý tưởng…

Để bắt đầu tìm hiểu Ngôn ngữ mô tả phần cứng Verilog

Bắt đầu học cách sử dụng ngôn ngữ lập mô hình như Verilog để hỗ trợ thiết kế các hệ thống kỹ thuật
số phức tạp.

Để học cách phát triển một test bench và xây dựng công thức rồi chạy thử nghiệm trên mô hình cấu
trúc cấp cổng logic của một hệ thống mà ta đang thiết kế. Lưu ý, ta sẽ chỉ sử dụng Verilog cấu trúc
trong tất cả các bài thí nghiệm trong học kỳ này.

Để bắt đầu học cách chuyển thiết kế của chúng ta từ phiên bản được mô hình hóa sang triển khai
trong thế giới thực trong một phần có thể lập trình.

Giới thiệu bo mạch phát triển Terasic DE1 của Altera.

Điều kiện tiên quyết:

Sinh viên phải có một số kinh nghiệm đánh máy và lập trình. Hiểu biết cơ bản về điện tử mà sinh
viên sẽ có được trong các lớp vật lý của mình. Sinh viên nên hiểu điện áp, dòng điện, điện trở, định
luật Ohm và đại số Boolean.

Part 1:  Modeling, Simulating, and Testing a Digital Comparator

Trong phần đầu tiên của bài thí nghiệm, chúng ta sẽ bắt đầu học cách phát triển các mô hình hệ
thống của mình như một bước không thể thiếu trong quy trình thiết kế. Chúng ta sẽ bắt đầu bằng
cách làm việc với ngôn ngữ thiết kế phần cứng Verilog và môi trường phát triển Icarus Verilog. Sau
đó, chúng tôi cũng sẽ sử dụng môi trường phát triển Quartus của Altera.
Laboratory Part 1 Questions:
Để hoàn thành phần 1 của bài thí nghiệm, vui lòng trả lời các câu hỏi bên dưới.

1. Vẽ sơ đồ logic sử dụng các cổng logic đã được sử dụng để xây dựng mạch kỹ thuật số trong mã
nguồn Verilog. Sử dụng cùng tên tín hiệu được chỉ định trong mã nguồn. Sử dụng các cổng AND,
OR và NOT.

AND GATE

Truth Table :  

OR GATE

Truth Table : 

NOT GATE

Truth Table : 

Kết Quả